KR101994724B1

KR101994724B1 - Laminated Inductor and Manufacturing Method Thereof

Info

Publication number: KR101994724B1
Application number: KR1020130133580A
Authority: KR
Inventors: 임봉섭
Original assignee: 삼성전기주식회사
Priority date: 2013-11-05
Filing date: 2013-11-05
Publication date: 2019-07-01
Also published as: CN104616857B; CN104616857A; KR20150051724A

Abstract

본 발명은, 복수의 시트가 적층된 본체; 및 상기 각각의 시트 상에 형성되며, 도전성 비아를 통해 서로 연결된 복수의 내부전극패턴; 을 포함하며, 상기 복수의 내부전극패턴은, 내경이 서로 달라 상기 시트 상에 상기 본체의 두께 방향을 따라 서로 겹치지 않는 위치에 형성되며, 상기 본체의 두께 방향을 따라 번갈아 배치된 제1 및 제2 내부전극패턴을 포함하는 적층형 인덕터를 제공한다.According to the present invention, there is provided an image forming apparatus comprising: a main body having a plurality of sheets stacked; And a plurality of internal electrode patterns formed on the respective sheets and connected to each other via conductive vias; Wherein the plurality of internal electrode patterns are formed at positions which are different from each other in inner diameter and do not overlap each other along the thickness direction of the main body on the sheet, A multilayered inductor including an internal electrode pattern is provided.

Description

[0002] Laminated Inductors and Manufacturing Method Thereof [0003]

본 발명은 적층형 인덕터 및 그 제조방법에 관한 것이다.
The present invention relates to a multilayer inductor and a method of manufacturing the same.

인덕터는 저항 및 커패시터와 더불어 전자 회로를 이루는 중요한 수동소자 중의 하나이다.An inductor is one of the important passive components of an electronic circuit together with a resistor and a capacitor.

이러한 인덕터는 노이즈를 제거하거나 LC 공진 회로를 이루는 부품 등에 사용될 수 있다.
These inductors can be used for components that remove noise or form an LC resonant circuit.

이러한 인덕터는 구조에 따라 권선형 또는 박막형 인덕터와, 적층형 인덕터 등 여러가지로 분류할 수 있다.
Such an inductor can be classified into various types such as a wound or thin film type inductor and a stacked type inductor according to the structure.

권선형 또는 박막형 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있다.
A wound or thin film type inductor can be manufactured by winding a coil on a ferrite core or by printing and forming electrodes at both ends.

적층형 인덕터는 자성체 또는 유전체 등으로 이루어진 복수의 시트에 내부전극패턴을 인쇄한 후 두께방향을 따라 적층하여 제조될 수 있다.The multilayer inductor may be manufactured by printing an internal electrode pattern on a plurality of sheets of magnetic material, dielectric, or the like, and then stacking them along the thickness direction.

특히, 적층형 인덕터는 권선형 인덕터에 비해 소형화 및 두께를 낮출 수 있는 장점이 있으며 직류저항에도 유리한 점이 있어서 소형화 및 고전류화가 필요한 전원회로에 많이 사용될 수 있다.
In particular, a stacked inductor has advantages in that it can be downsized and reduced in thickness as compared with a wound type inductor, and also has advantages in DC resistance, so that it can be widely used in a power supply circuit requiring miniaturization and high current.

이러한 인덕터의 인덕턴스, 정전용량 및 저항 성분의 상호 관계를 통한 품질 계수를 Q 특성(quality factor)이라 한다.The quality factor through the correlation of inductance, capacitance and resistance component of such an inductor is called a quality factor.

일반적으로 인덕터에서 Q 특성이 향상되면 인덕터의 노이즈 제거 특성이나 효율이 향상될 수 있다.In general, if the Q characteristic is improved in the inductor, the noise canceling characteristic or efficiency of the inductor can be improved.

따라서, 최근 전자제품의 사용 주파수가 증가되고 소비 전력이 상승하는 추세에서 이러한 Q 특성이 우수한 적층형 인덕터에 대한 연구가 활발히 진행되고 있다.
Therefore, in recent years, the frequency of use of electronic products has been increased and the power consumption has been increasing, research on multilayer inductors having such Q characteristics has been actively conducted.

하기 특허문헌은 적층형 인덕터를 개시하고 있으며, 복수의 자성체층 상에 선택적으로 자성 패드가 형성된 구조를 개시한다.
The following Patent Document discloses a multilayer inductor, and discloses a structure in which a magnetic pad is selectively formed on a plurality of magnetic substance layers.

한국특허공개공보 제2009-0085118호Korean Patent Laid-Open Publication No. 2009-0085118

당 기술분야에서는, 적층형 인덕터의 Q 특성을 향상시킬 수 있는 새로운 방안이 요구된다.
There is a need in the art for a new way to improve the Q characteristics of a stacked inductor.

본 발명의 일 측면은, 복수의 유전체층이 적층된 본체; 상기 본체의 양 단면에 형성된 제1 및 제2 외부 전극; 상기 유전체층 상에 형성되며, 도전성 비아를 통해 서로 연결된 복수의 내부 전극 패턴; 상기 유전체층 상에 형성되며, 도전성 비아를 통해 상기 내부 전극 패턴과 연결되며, 상기 본체의 양 단면으로 인출되어 상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 인출 전극 패턴; 및 자성 재질로 이루어지며, 상기 내부 전극 패턴이 형성된 유전체층 상에 상기 내부 전극 패턴의 내측에 형성된 패드 패턴; 을 포함하는 적층형 인덕터를 제공한다.According to an aspect of the present invention, there is provided a plasma display panel comprising: a main body having a plurality of dielectric layers stacked; First and second external electrodes formed on both end faces of the main body; A plurality of internal electrode patterns formed on the dielectric layer and connected to each other via conductive vias; First and second extraction electrode patterns formed on the dielectric layer and connected to the internal electrode patterns through conductive vias and connected to the first and second external electrodes by being drawn to both end faces of the main body; A pad pattern made of a magnetic material and formed on the dielectric layer on which the internal electrode pattern is formed, inside the internal electrode pattern; The present invention provides a stacked inductor comprising:

본 발명의 일 실시 예에서, 상기 패드 패턴은 상기 제1 및 제2 인출 전극 패턴이 형성된 유전체층 상에서 상기 제1 및 제2 인출 전극 패턴의 내측에 형성될 수 있다.In one embodiment of the present invention, the pad pattern may be formed on the dielectric layer on which the first and second drawing electrode patterns are formed, inward of the first and second drawing electrode patterns.

본 발명의 일 실시 예에서, 상기 내부 전극 패턴은 상기 유전체층의 둘레를 따라 최대한 루프 형상으로 이루어질 수 있다.In one embodiment of the present invention, the internal electrode pattern may have a loop shape as much as possible along the periphery of the dielectric layer.

본 발명의 일 실시 예에서, 상기 제1 및 제2 인출 전극 패턴은 상기 유전체층의 둘레를 따라 최대한 루프 형상으로 이루어질 수 있다.In one embodiment of the present invention, the first and second leading electrode patterns may have a loop shape as much as possible along the periphery of the dielectric layer.

본 발명의 일 실시 예에서, 상기 내부 전극 패턴과 상기 패드 패턴은 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다.In one embodiment of the present invention, the internal electrode pattern and the pad pattern may have the same thickness or different thicknesses.

본 발명의 일 실시 예에서, 상기 본체의 상부 또는 하부 면에 상부 또는 하부 커버층이 형성될 수 있다.
In one embodiment of the present invention, an upper or lower cover layer may be formed on the upper or lower surface of the body.

본 발명의 다른 측면은, 유전체를 포함하는 재료로 이루어진 복수의 시트를 마련하는 단계; 상기 시트 상에 내부 전극 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 시트 상에 상기 내부 전극 패턴의 내측으로 상기 내부 전극 패턴과 비접촉되게 자성 재료로 패드 패턴을 형성하는 단계; 상기 내부 전극 패턴이 형성된 시트에 도전성 비아를 형성하는 단계; 상기 내부 전극 패턴이 형성된 시트를 인접한 시트에 형성된 도전성 비아가 접촉되어 코일부가 구성되도록 적층하여 적층체를 형성하는 단계; 및 상기 적층체를 소성하여 본체를 형성하는 단계; 를 포함하는 적층형 인덕터의 제조 방법을 제공한다.Another aspect of the present invention provides a method of manufacturing a semiconductor device, comprising: providing a plurality of sheets of material comprising a dielectric; Forming an internal electrode pattern on the sheet; Forming a pad pattern with a magnetic material so as to be in contact with the internal electrode pattern inside the internal electrode pattern on the sheet on which the internal electrode pattern is formed; Forming a conductive via in the sheet on which the internal electrode pattern is formed; Forming a laminate by laminating a sheet on which the internal electrode pattern is formed by a conductive via formed on an adjacent sheet so as to form a coil portion; And firing the laminate to form a main body; The present invention also provides a method of manufacturing a stacked inductor.

본 발명의 일 실시 예에서, 상기 시트 중 2개는 그 위에 상기 시트의 양 단면을 통해 인출되는 제1 및 제2 인출 전극 패턴을 형성하고, 상기 제1 및 제2 인출 전극 패턴은 도전성 비아를 통해 상기 내부 전극 패턴과 연결하며, 상기 본체의 양 단면에 상기 제1 및 제2 인출 전극 패턴과 연결되게 제1 및 제2 외부 전극을 형성할 수 있다.In one embodiment of the present invention, two of the sheets form first and second leading electrode patterns that are drawn thereon through both ends of the sheet, and the first and second leading electrode patterns have conductive vias And the first and second external electrodes may be formed on both end faces of the main body so as to be connected to the first and second leading electrode patterns.

본 발명의 일 실시 예에서, 상기 제1 및 제2 인출 전극 패턴이 형성된 시트 상에 상기 제1 및 제2 인출 전극 패턴의 내측으로 상기 제1 및 제2 인출 전극 패턴과 비접촉되게 자성 재료로 패드 패턴을 형성할 수 있다.
In one embodiment of the present invention, the first and second leading electrode patterns are formed on the sheet on which the first and second leading electrode patterns are formed, A pattern can be formed.

본 발명의 일 실시 예에 따르면, 유전체로 형성된 본체의 코일 내측에 자성 재질로 이루어진 패드 패턴을 형성함으로써, 인덕턴스는 높이고 Rdc 및 Rs는 일정 수준으로 유지되도록 하여 Q 특성을 향상시키고, 이에 적층형 인덕터의 노이즈 제거 특성이나 전기적 효율을 향상시킬 수 있는 효과가 있다.According to an embodiment of the present invention, a pad pattern made of a magnetic material is formed on the inner side of a coil of a dielectric body to increase the inductance and maintain Rdc and Rs at a constant level to improve the Q characteristic, The noise removing characteristic and the electrical efficiency can be improved.

도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 내부 전극 패턴과 제1 및 제2 인출 전극 패턴, 패드 패턴 및 상하부 커버층이 배치된 구조를 나타낸 분해사시도이다.
도 3은 종래의 패드 패턴이 없는 적층형 인덕터와 본 발명의 일 실시 형태에 따라 패드 패턴을 갖는 적층형 인덕터의 Q 값을 비교하여 나타낸 그래프이다.
도 4는 종래의 패드 패턴이 없는 적층형 인덕터와 본 발명의 일 실시 형태에 따라 패드 패턴을 갖는 적층형 인덕터의 인덕턴스를 비교하여 나타낸 그래프이다.
도 5는 종래의 패드 패턴이 없는 적층형 인덕터와 본 발명의 일 실시 형태에 따라 패드 패턴을 갖는 적층형 인덕터의 Rs를 비교하여 나타낸 그래프이다.1 is a perspective view schematically showing a multilayer inductor according to an embodiment of the present invention.
2 is an exploded perspective view showing a structure in which an internal electrode pattern of a multilayer inductor according to an embodiment of the present invention, a first and a second drawing electrode pattern, a pad pattern, and upper and lower cover layers are arranged.
FIG. 3 is a graph showing a comparison between Q values of a conventional laminate type inductor without a pad pattern and a laminated type inductor having a pad pattern according to an embodiment of the present invention.
FIG. 4 is a graph showing a comparison between the inductance of a conventional laminated type inductor without a pad pattern and the inductance of a laminated type inductor having a pad pattern according to an embodiment of the present invention.
5 is a graph showing a comparison between Rs of a conventional laminated type inductor without a pad pattern and a laminated type inductor having a pad pattern according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 모두 동일한 요소이다.Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are all the same elements.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.In the drawings, like reference numerals are used throughout the drawings.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함' 한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, to include an element throughout the specification does not exclude other elements unless specifically stated otherwise, but may include other elements.

도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 인덕터(1)는 복수의 유전체층(12)이 적층된 본체(2)와, 제1 및 제2 외부 전극(41, 42)과, 각각의 유전체층(12) 상에 형성되며 도전성 비아(30)을 통해 서로 전기적으로 연결된 복수의 내부 전극 패턴(22a, 22b)과, 제1 및 제2 인출 전극 패턴(21a, 21b)과, 패드 패턴(50)을 포함한다.
1 and 2, a multilayer inductor 1 according to an embodiment of the present invention includes a main body 2 in which a plurality of dielectric layers 12 are stacked, a first and a second external electrodes 41 and 42, A plurality of internal electrode patterns 22a and 22b formed on the respective dielectric layers 12 and electrically connected to each other through the conductive vias 30 and first and second leading electrode patterns 21a and 21b, And a pad pattern 50.

제1 및 제2 외부 전극(41, 42)은 본체(2)의 양 단면에 형성되며, 본체(2)의 상하 외곽층에 형성된 표층 유전체층(12)의 양 단면을 통해 외부로 인출되는 제1 및 제2 인출 전극 패턴(21a, 21b)과 각각 접촉하여 전기적으로 연결된다.The first and second external electrodes 41 and 42 are formed on both end faces of the main body 2 and are connected to the first and second external electrodes 41 and 42 through the first and second external electrodes 41 and 42, And the second lead electrode patterns 21a and 21b, respectively.

이러한 제1 및 제2 외부 전극(41, 42)은 전기 전도성이 우수한 도전성 금속 재료로 이루어질 수 있다.The first and second external electrodes 41 and 42 may be made of a conductive metal material having excellent electrical conductivity.

예컨대, 제1 및 제2 외부 전극(41, 42)은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.For example, the first and second external electrodes 41 and 42 may be made of a material including at least one of silver (Ag) and copper (Cu), or an alloy thereof, but the present invention is not limited thereto.

또한, 제1 및 제2 외부 전극(41, 42)의 외표면에는 필요시 도금층으로서 니켈(Ni)층(미도시) 및 주석(Sn)층(미도시)이 안쪽에서부터 순서대로 형성될 수 있다.
On the outer surfaces of the first and second external electrodes 41 and 42, a nickel (Ni) layer (not shown) and a tin (Sn) layer (not shown) .

내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b)은 용량을 최대화하기 위해 유전체층(12)의 둘레를 따라 최대한 루프 형상으로 이루어질 수 있다.The internal electrode patterns 22a and 22b and the first and second leading electrode patterns 21a and 21b may have a loop shape as much as possible along the periphery of the dielectric layer 12 in order to maximize the capacity.

이러한 내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b)은 전기 전도성이 우수한 도전성 금속 재료로 이루어질 수 있다.The internal electrode patterns 22a and 22b and the first and second leading electrode patterns 21a and 21b may be made of a conductive metal material having excellent electrical conductivity.

예컨대, 내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.For example, the internal electrode patterns 22a and 22b and the first and second leading electrode patterns 21a and 21b may be made of a material containing silver (Ag) or copper (Cu) or an alloy thereof. But is not limited thereto.

또한, 내부 전극 패턴(22a, 22b)이 형성된 유전체층(12)의 총 적층 개수는 설계되는 적층형 인덕터(1)에서 요구하는 인덕턴스 값 등의 전기적 특성을 고려하여 다양하게 결정될 수 있다.
The total number of stacked layers of the dielectric layers 12 on which the internal electrode patterns 22a and 22b are formed can be variously determined in consideration of electrical characteristics such as inductance values required in the designed stacked inductor 1. [

이때, 제1 및 제2 인출 전극 패턴(21a, 21b)은 본체(2)의 외곽층에 형성된 표층 유전체층(12)의 일 단면을 통해 외부로 노출되도록 연장된 출력 단자(23a, 23b)를 각각 가질 수 있다.
At this time, the first and second leading electrode patterns 21a and 21b have output terminals 23a and 23b extended to be exposed to the outside through one end face of the surface layer dielectric layer 12 formed on the outer layer of the main body 2, respectively Lt; / RTI >

본 실시 형태에서, 각각의 내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b)은 서로 이격된 양단에 유전체층(12)의 두께 방향으로 관통된 한 쌍의 도전성 비아(30)를 가지며, 이 도전성 비아(30)를 통해 상하 방향에 대응되게 위치한 인접한 내부 전극 패턴과 전기적으로 연결될 수 있다.Each of the internal electrode patterns 22a and 22b and the first and second leading electrode patterns 21a and 21b are provided at both ends of the internal electrode patterns 22a and 21b spaced apart from each other in the thickness direction of the dielectric layer 12, (30), and can be electrically connected to adjacent internal electrode patterns disposed corresponding to the vertical direction through the conductive vias (30).

이러한 도전성 비아(30)의 위치는 각각의 각각의 내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b) 마다 일 방향을 따라 순서대로 변화되면서 각각의 각각의 내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b)은 전체적으로 하나로 연결된 나선형의 코일(20)을 이룰 수 있다.The positions of the conductive vias 30 are sequentially changed along one direction for each of the internal electrode patterns 22a and 22b and the first and second leading electrode patterns 21a and 21b, The patterns 22a and 22b and the first and second leading electrode patterns 21a and 21b may be formed as helical coils 20 connected together as a whole.

이때, 도전성 비아(30)는 각각의 유전체층(12)에 관통구멍(미도시)을 형성한 후, 이 관통구멍에 전기 전도성이 우수한 도전성 페이스트를 충전하여 형성할 수 있다.At this time, the conductive vias 30 can be formed by forming a through hole (not shown) in each dielectric layer 12, and then filling the through hole with a conductive paste having excellent electrical conductivity.

이 도전성 페이스트는 예를 들어 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be made of at least one of silver (Ag), silver-palladium (Ag-Pd), nickel (Ni), and copper (Cu) or an alloy thereof and the present invention is not limited thereto .

패드 패턴(50)은 투자율이 높은 자성 재질로 이루어져 인덕턴스를 향상시키며, 내부 전극 패턴(22a, 22b)이 형성된 유전체층(12) 상에서 내부 전극 패턴(22a, 22b)의 내측에 내부 전극 패턴(22a, 22b)과 비접촉되게 형성될 수 있다.The pad pattern 50 is made of a magnetic material having high magnetic permeability and improves the inductance and the internal electrode patterns 22a and 22b are formed on the dielectric layer 12 on which the internal electrode patterns 22a and 22b are formed, 22b, respectively.

이때, 내부 전극 패턴(22a, 22b)과 패드 패턴(50)은 층간 단차를 줄이기 위해 서로 동일한 두께로 형성되는 것이 바람직하나, 본 발명은 이에 한정되는 것은 아니며, 필요시 내부 전극 패턴(22a, 22b)과 패드 패턴(50)은 상이한 두께로 형성될 수 있다.
The inner electrode patterns 22a and 22b and the pad pattern 50 are preferably formed to have the same thickness to reduce the interlayer step difference. However, the present invention is not limited thereto, and the inner electrode patterns 22a and 22b And the pad pattern 50 may be formed to have different thicknesses.

또한, 패드 패턴(50)은 필요시 제1 및 제2 인출 전극 패턴(21a, 21b)이 형성된 유전체층(12) 상에서 제1 및 제2 인출 전극 패턴(21a, 21b)의 내측에 제1 및 제2 인출 전극 패턴(21a, 21b)과 비접촉되게 형성될 수 있다.
The pad pattern 50 may be formed on the dielectric layer 12 on which the first and second leading electrode patterns 21a and 21b are formed if necessary by forming the first and second lead electrode patterns 21a and 21b on the inner side of the first and second leading electrode patterns 21a and 21b, 2 outgoing electrode patterns 21a and 21b.

한편, 본체(2)의 상부 및 하부 면에는 본체(2) 내부에 인쇄된 복수의 내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b)을 보호하기 위해 상부 및 하부 커버층(11a, 11b)이 형성될 수 있다.
A plurality of internal electrode patterns 22a and 22b printed on the inside of the main body 2 and upper and lower internal electrode patterns 22a and 22b for protecting the first and second leading electrode patterns 21a and 21b are formed on the upper and lower surfaces of the main body 2, The lower cover layers 11a and 11b can be formed.

일반적으로 적층형 인덕터는 인덕턴스(inductance)와 함께 정전 용량(capacitance) 및 저항 성분(resistance)을 특성 값으로 가진다.In general, a multilayer inductor has inductance as well as capacitance and resistance as characteristic values.

그리고, 적층형 인덕터에 형성된 복수의 내부 전극 패턴은 외부에서 전달된 에너지를 저장할 수 있는데, 저장된 에너지는 복수의 내부 전극 패턴이 전기적으로 연결되어 이루어진 나선형의 코일 자체의 내부 전극 패턴 간의 기생 정전 용량 및 저항 성분에 의해 시간이 흐르면서 점차적으로 소멸될 수 있다.The plurality of internal electrode patterns formed in the stacked inductor may store energy transmitted from the outside. The stored energy may be a parasitic capacitance between the internal electrode patterns of the helical coil itself formed by electrically connecting a plurality of internal electrode patterns, And gradually disappear with the passage of time.

이때, 발생되는 손실의 정도를 규정하기 위해 도입되는 것이 이른바 Q 팩터(quality factor)이다.
At this time, a so-called quality factor is introduced to define the degree of loss to be generated.

본체 전체를 페라이트와 같은 자성체로 형성하는 경우, 인덕터의 인덕턴스 값이 크게 증가하여 아래 식 1과 같이 공진주파수(SRF)가 저주파로 이동되면서 고주파 인덕터로의 사용이 어려울 수 있다.When the entire body is formed of a magnetic material such as ferrite, the inductance value of the inductor greatly increases, and the resonance frequency (SRF) is shifted to a low frequency as shown in Equation 1 below, so that it may be difficult to use the inductor as a high frequency inductor.

상기 공진주파수에 있어서 Q 값은 고주파에서의 기생 캐패시턴스의 영향 보다는 본체의 자성 재료의 특성이 더 큰 영향을 주게 된다.
The Q value at the resonance frequency has a greater influence on the characteristics of the magnetic material of the main body than the influence of the parasitic capacitance at the high frequency.

[식 1][Formula 1]

또한, 본체를 유전체로 형성하고, 본 실시 형태와 같은 패드 패턴을 구비하지 않는 구조의 경우, 개자로 구조가 되어 인덕턴스 값을 크게 증가시키기 위해서는 내부 전극 패턴의 적층 수를 증가시켜야 하며, 이러한 내부 전극 패턴의 증가는 Rdc 및 Rs의 증가를 가져올 뿐만 아니라 기생 캐패시턴스의 영향을 크게 하여 Q 값을 저하시킬 수 있다.
In the case of a structure in which the main body is formed of a dielectric and has no pad pattern as in the present embodiment, the number of internal electrode patterns to be laminated must be increased in order to increase the inductance value, The increase of the pattern not only leads to an increase of Rdc and Rs, but also increases the influence of the parasitic capacitance, thereby lowering the Q value.

반면에, 본 실시형태에서와 같이 본체를 유전체로 하고 내부 전극 패턴의 내측에 자성 재질로 된 패드 패턴을 형성한 경우, 코일의 턴수를 증가시키지 않고도 패드 패턴의 투자율을 조절하여 원하는 인덕턴스 값을 얻을 수 있으며, Rdc, Rs는 그대로 유지한 채 인덕턴스 및 Q 값을 향상시킬 수 있다.
On the other hand, when the main body is made of a dielectric material and a pad pattern made of a magnetic material is formed on the inner side of the internal electrode pattern as in the present embodiment, a desired inductance value can be obtained by controlling the permeability of the pad pattern without increasing the turn number of the coil And the inductance and Q value can be improved while Rdc and Rs remain unchanged.

본 실시 형태에서는, 내부 전극 패턴의 내측에만 패드 패턴을 적용함으로써 개자로 구조가 유지될 수 있다. 만약, 내부 전극 패턴의 바깥쪽에도 패드 패턴을 인쇄하게 되면 자속이 투자율이 높은 패드 패턴 쪽으로만 집중해 흐르려고 하면서 전류의 밀도가 증가되고, 이에 전류가 포화되어 투자율이 저하되는 현상이 발생할 수 있다.
In this embodiment, the structure of the openings can be maintained by applying the pad pattern only to the inner side of the internal electrode pattern. If the pad pattern is printed on the outside of the internal electrode pattern, the magnetic flux tends to concentrate only on the pad pattern having a high magnetic permeability, and the density of the current increases, and current may be saturated and the magnetic permeability may be lowered.

도 3은 종래의 패드 패턴이 없는 적층형 인덕터와 본 발명의 일 실시 형태에 따라 패드 패턴을 갖는 적층형 인덕터의 Q 값을 비교하여 나타낸 그래프이고, 도 4는 종래의 패드 패턴이 없는 적층형 인덕터와 본 발명의 일 실시 형태에 따라 패드 패턴을 갖는 적층형 인덕터의 인덕턴스를 비교하여 나타낸 그래프이고, 도 5는 종래의 패드 패턴이 없는 적층형 인덕터와 본 발명의 일 실시 형태에 따라 패드 패턴을 갖는 적층형 인덕터의 Rs를 비교하여 나타낸 그래프이다.
FIG. 3 is a graph showing a comparison of Q values of a conventional inductor without a pad pattern and a laminated inductor having a pad pattern according to an embodiment of the present invention. FIG. 4 is a graph showing the relationship between the Q value of a conventional in- FIG. 5 is a graph showing the inductance of a stacked inductor having a pad pattern according to an embodiment of the present invention. FIG. 5 is a graph showing the relationship between the inductance of a stacked inductor having a pad pattern and the inductance of a stacked inductor having a pad pattern according to an embodiment of the present invention. Fig.

Q = xL / Rs (여기서, xL는 코일의 인덕턴스 용량이며, Rs는 교류저항을 나타냄)의 식으로 나타낼 수 있다.
Q = xL / Rs (where xL is the inductance capacity of the coil and Rs is the ac resistance).

도 3 내지 도 5를 참조하면, 2.4 GHz 기준으로, 본 실시 형태에 따라 패드 패턴(50)을 갖는 적층형 인덕터는 종래의 패드 패턴이 없는 적층형 인덕터에 비해 Q값이 약 7.88 % 향상됨을 확인할 수 있다.Referring to FIGS. 3 to 5, it can be seen that the layered inductor having the pad pattern 50 according to the present embodiment with a reference of 2.4 GHz has a Q value improved by about 7.88% as compared with the conventional layered inductor without the pad pattern .

이는 도 4 및 도 5에 나타난 바와 같이, 실시 예의 경우 교류 저항은 비교 예와 비슷하지만 인덕턴스 용량이 비교 예에 비해 약 7.23 % 증가하여 상대적으로 높게 나타나기 때문이다.
As shown in FIGS. 4 and 5, in the embodiment, the AC resistance is similar to that of the comparative example, but the inductance capacity is relatively higher than that of the comparative example by about 7.23%.

이하, 본 발명의 일 실시 형태에 따른 적층형 인덕터의 제조 방법을 설명한다. 여기서, 시트는 유전체층과 동일한 도면 부호 12를 사용하여 설명하기로 한다.
Hereinafter, a method of manufacturing a multilayer inductor according to an embodiment of the present invention will be described. Here, the sheet will be described using the same reference numeral 12 as the dielectric layer.

먼저 유전체를 포함하는 재료로 이루어진 복수의 시트(12)를 마련한다.First, a plurality of sheets 12 made of a material including a dielectric is provided.

본 발명의 시트(12)는 그 적층되는 층수의 제한이 없으며, 적층형 인덕터의 사용 목적에 따라 시트(12)의 전체 적층 수를 결정할 수 있다.
The number of stacked layers of the sheet 12 of the present invention is not limited, and the total number of stacked sheets 12 can be determined according to the intended use of the stacked inductor.

다음으로, 각각의 시트(12)에 내부 전극 패턴(22a, 22b)을 형성한다.Next, the internal electrode patterns 22a and 22b are formed on the respective sheets 12, respectively.

그리고, 내부 전극 패턴(22a, 22b)이 형성된 시트(12) 상에 내부 전극 패턴(22a, 22b)의 내측으로 내부 전극 패턴(22a, 22b)과 비접촉되게 페라이트 슬러이와 같은 자성 재료를 이용하여 패드 패턴을 형성한다.The inner electrode patterns 22a and 22b are formed on the sheet 12 on which the internal electrode patterns 22a and 22b are formed by using a magnetic material such as ferrite slurry in contact with the internal electrode patterns 22a and 22b, Thereby forming a pattern.

이때, 내부 전극 패턴(22a, 22b)은 시트(12)의 둘레를 따라 최대한 루프 형상으로 형성할 수 있다.At this time, the internal electrode patterns 22a and 22b can be formed in a loop shape as much as possible along the periphery of the sheet 12. [

또한, 내부 전극 패턴(22a, 22b)은 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The internal electrode patterns 22a and 22b may be formed using a material having excellent electrical conductivity. For example, the internal electrode patterns 22a and 22b may be formed of a conductive material such as silver (Ag) or copper (Cu) However, the present invention is not limited thereto.

또한, 내부 전극 패턴(22a, 22b) 또는 패드 패턴(50)은 통상적인 방법으로 형성할 수 있으며, 예를 들어 후막 인쇄, 도포, 증착 및 스퍼터링 등의 방법 중 하나를 이용하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The internal electrode patterns 22a and 22b or the pad pattern 50 may be formed by a conventional method such as thick film printing, coating, deposition, sputtering, The present invention is not limited thereto.

다음으로, 2개의 시트(12)에 시트(12)의 양 단면을 통해 각각 인출되는 인출 단자(23a, 23b)를 갖는 제1 및 제2 인출 전극 패턴(21a, 21b)을 형성한다.Next, first and second leading electrode patterns 21a and 21b having lead terminals 23a and 23b led out through both end faces of the sheet 12 are formed on the two sheets 12, respectively.

이때, 제1 또는 제2 인출 전극 패턴(21a, 21b)이 형성된 시트(12) 상에 제1 또는 제2 인출 전극 패턴(21a, 21b)의 내측으로 제1 또는 제2 인출 전극 패턴(21a, 21b)과 비접촉되게 페라이트 슬러리와 같은 자성 재료를 인쇄하여 패드 패턴(50)을 추가로 형성할 수 있다.At this time, the first or second leading electrode patterns 21a and 21b are formed on the sheet 12 on which the first or second leading electrode patterns 21a and 21b are formed inward of the first or second leading electrode patterns 21a and 21b, A magnetic material such as a ferrite slurry may be printed so as to be in non-contact with the pad patterns 21a and 21b.

또한, 제1 및 제2 인출 전극 패턴(21a, 21b)은 인출 단자(23a, 23b)를 제외하고는 시트(12)의 둘레를 따라 최대한 루프 형상으로 형성할 수 있다.The first and second leading electrode patterns 21a and 21b can be formed in a loop shape as much as possible along the periphery of the sheet 12 except for the lead terminals 23a and 23b.

또한, 제1 및 제2 인출 전극 패턴(21a, 21b)은 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first and second leading electrode patterns 21a and 21b may be formed using a material having excellent electrical conductivity. For example, a conductive material such as silver (Ag) or copper (Cu) But the present invention is not limited thereto.

또한, 제1 및 제2 인출 전극 패턴(21a, 21b)은 통상적인 방법으로 형성할 수 있으며, 예를 들어 후막 인쇄, 도포, 증착 및 스퍼터링 등의 방법 중 하나를 이용하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and second leading electrode patterns 21a and 21b can be formed by a conventional method, for example, by using one of methods such as thick film printing, coating, deposition, and sputtering, The invention is not limited thereto.

이렇게 제조된 각각의 시트(12)에 도전성 비아(30)를 형성한다.The conductive vias 30 are formed in each sheet 12 thus manufactured.

도전성 비아(30)는 시트(12)에 관통구멍을 형성한 후, 그 관통구멍에 도전성 페이스트 등을 충전하여 형성할 수 있다.The conductive vias 30 can be formed by forming a through hole in the sheet 12 and filling the through hole with a conductive paste or the like.

상기 도전성 페이스트는 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 또는 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be formed using a material having excellent electrical conductivity and may include any one of silver (Ag), silver-palladium (Ag-Pd), nickel (Ni), and copper However, the present invention is not limited thereto.

다음으로, 내부 전극 패턴(22a, 22b)이 형성된 복수의 시트(12)를 제1 및 제2 인출 전극 패턴(21a, 21b) 사이에 적층하되, 인접한 시트(12)에 형성된 도전성 비아가 서로 접촉되도록 하여 복수의 내부 전극 패턴(22a, 22b)과 제1 및 제2 인출 전극 패턴(21a, 21b)이 전기적으로 연결되어 하나의 코일부(20)를 구성하도록 적층체를 형성한다.Next, a plurality of sheets 12 on which the internal electrode patterns 22a and 22b are formed are laminated between the first and second leading electrode patterns 21a and 21b so that the conductive vias formed on the adjacent sheets 12 contact each other A plurality of internal electrode patterns 22a and 22b and the first and second leading electrode patterns 21a and 21b are electrically connected to form a laminate so as to form one coil section 20. [

이때, 상기 적층체의 상부 또는 하부 면에 적어도 하나의 상부 또는 하부 커버 시트를 적층하거나 또는 적층체를 구성하는 시트(12)와 동일한 재료로 이루어진 페이스트를 일정 두께로 인쇄하여 상부 또는 하부 커버층(11a, 11b)을 각각 형성할 수 있다.
At this time, at least one upper or lower cover sheet is laminated on the upper or lower surface of the laminate, or a paste made of the same material as the sheet 12 constituting the laminate is printed with a predetermined thickness to form an upper or lower cover layer 11a, and 11b, respectively.

다음으로, 상기 적층체를 소성하여 본체(10)를 형성한다.
Next, the laminate is fired to form the main body 10.

다음으로, 본체(10)의 양 단면에 외부로 노출된 제1 및 제2 인출 전극 패턴(21a, 21b)과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극(41, 42)을 형성할 수 있다.Next, the first and second external electrodes 41 and 42 may be formed so as to be electrically connected to the first and second drawing electrode patterns 21a and 21b exposed to the outside on both end faces of the main body 10, respectively have.

본 실시 형태의 제1 및 제2 외부 전극(41, 42)은 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first and second external electrodes 41 and 42 of the present embodiment may be formed using a material having excellent electrical conductivity and may be formed of a conductive material such as silver (Ag) or copper (Cu) However, the present invention is not limited thereto.

또한, 이렇게 형성된 제1 및 제2 외부 전극(41, 42)의 표면에는 필요시 니켈(Ni) 또는 주석(Sn)을 도금 처리하여 도금층을 더 형성할 수 있다.The surface of the first and second external electrodes 41 and 42 thus formed may be plated with nickel (Ni) or tin (Sn) if necessary to further form a plating layer.

이때, 제1 및 제2 외부 전극(41, 42)은 통상적인 방법을 이용하여 형성할 수 있으며, 예를 들어 후막 인쇄, 도포, 증착 및 스퍼터링 등의 방법 중 하나를 이용하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
At this time, the first and second external electrodes 41 and 42 may be formed using a conventional method, for example, by one of thick film printing, coating, deposition, and sputtering. However, The present invention is not limited thereto.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구 범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

1 ; 인덕터 2 ; 본체
11a ; 상부 커버층 11b ; 하부 커버층
12 ; 시트 20 ; 코일부
21a ; 제1 인출 전극 패턴 21b ; 제2 인출 전극 패턴
22a, 22b ; 내부 전극 패턴 30 ; 도전성 비아
41, 42 ; 제1 및 제2 외부 전극 50 ; 패드 패턴One ; Inductor 2; main body
11a; An upper cover layer 11b; The lower cover layer
12; Sheet 20; Coil part
21a; The first leading electrode pattern 21b; The second drawing electrode pattern
22a, 22b; Internal electrode pattern 30; Conductive vias
41, 42; First and second external electrodes 50; Pad pattern

Claims

A body in which a plurality of dielectric layers are stacked;
First and second external electrodes formed on both end faces of the main body;
A plurality of internal electrode patterns formed on the dielectric layer and connected to each other via conductive vias;
First and second extraction electrode patterns formed on the dielectric layer and connected to the internal electrode patterns through conductive vias and connected to the first and second external electrodes by being drawn to both end faces of the main body; And
A pad pattern formed of a magnetic material and formed on the dielectric layer on which the internal electrode pattern is formed and inside the internal electrode pattern and spaced apart from the internal electrode pattern; / RTI >
Wherein the first and second leading electrode patterns are formed in a loop shape as far as possible along the periphery of the dielectric layer.

The method according to claim 1,
Wherein the pad pattern is formed on the inner side of the first and second leading electrode patterns on the dielectric layer on which the first and second extending electrode patterns are formed.

The method according to claim 1,
Wherein the internal electrode pattern has a loop shape as much as possible along the periphery of the dielectric layer.

delete

The method according to claim 1,
Wherein the internal electrode pattern and the pad pattern are formed to have the same thickness.

The method according to claim 1,
Wherein the internal electrode pattern and the pad pattern are formed to have different thicknesses.

The method according to claim 1,
And an upper or lower cover layer formed on the upper or lower surface of the body.

Providing a plurality of sheets of material comprising a dielectric;
Forming an internal electrode pattern on the sheet;
Forming a pad pattern with a magnetic material so as to be in contact with the internal electrode pattern inside the internal electrode pattern on the sheet on which the internal electrode pattern is formed;
Forming a conductive via in the sheet on which the internal electrode pattern is formed;
Forming a laminate by laminating a sheet on which the internal electrode pattern is formed by a conductive via formed on an adjacent sheet so as to form a coil portion; And
Baking the laminate to form a main body; / RTI >
Two of the sheets form first and second drawing electrode patterns which are drawn thereon through both end faces of the sheet,
The first and second extraction electrode patterns are connected to the internal electrode pattern through conductive vias,
First and second external electrodes are formed on both end faces of the main body so as to be connected to the first and second leading electrode patterns,
Wherein the first and second leading electrode patterns are formed in a loop shape as far as possible along the periphery of the sheet.

9. The method of claim 8,
Wherein the internal electrode pattern is formed in a loop shape as much as possible along the periphery of the sheet.

delete

9. The method of claim 8,
Wherein a pad pattern is formed of a magnetic material so as to be in contact with the first and second leading electrode patterns inside the first and second leading electrode patterns on the sheet on which the first and second leading electrode patterns are formed A method of manufacturing a multilayer inductor.

delete

9. The method of claim 8,
Wherein a plurality of sheets made of a material including a dielectric is further laminated on the upper or lower surface of the laminate.