KR101990081B1 - Multiple simulated target signal generating apparatus having the same - Google Patents

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KR101990081B1
KR101990081B1 KR1020190031378A KR20190031378A KR101990081B1 KR 101990081 B1 KR101990081 B1 KR 101990081B1 KR 1020190031378 A KR1020190031378 A KR 1020190031378A KR 20190031378 A KR20190031378 A KR 20190031378A KR 101990081 B1 KR101990081 B1 KR 101990081B1
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Abstract

According to the present invention, provided is a device for generating multiple simulated target signal comprising: a communication control module for inputting control signal and waveform information from outside; a digital high-frequency memory device for generating multiple simulated target signal using waveform information from the communication control module; a converter for converting the frequency of the multiple simulated target signal and outputting to the outside; and a local signal synthesizer for synchronizing with a reference clock to provide a local signal to the converter. Therefore, the present invention provides the device for generating multiple simulated target signal capable of testing various terrain (altitude), speed, angle, jamming, and the like using DRFM.

Description

다중 모의표적신호 발생장치{Multiple simulated target signal generating apparatus having the same}[0001] Multiple simulated target signal generating apparatus [0002]

본 발명은 다중 모의표적신호 발생장치에 관한 것으로, 특히 디지털 고주파 기억 장치(Digital Radio Frequency Memory; 이하 DRFM라 함)을 이용한 다중 모의표적신호 발생장치에 관한 것이다.The present invention relates to a multiple simulated target signal generator, and more particularly to a multiple simulated target signal generator using a digital radio frequency memory (DRFM).

유도 무장은 표적 또는 목표에 도달할 때까지 특정 방법에 의해 유도되는 장치를 구비한 무기를 말한다. 유도 무장은 유도 장치에 의해 비행체의 비행 방향, 속도 등을 제어함으로써 정밀한 표적의 타격을 가능하게 한다.A guided weapon is a weapon equipped with a device that is guided by a specific method until the target or target is reached. Induction armed weapons are able to strike a precise target by controlling the direction, speed, etc. of the flight by the guidance device.

유도 무장의 유도 방식은 크게 지령 유도(command guidance), 호밍 유도(homing guidance) 및 항법 유도(navigational guidance)로 구분될 수 있다. 지령 유도는 유도 무장 외부에서 유도 신호를 산출하여 유도 무장에 전달하는 방식으로서 유선 지령, 무선 지령 및 레이더 지령 등이 이에 해당한다. 호밍 유도는 미사일에 내장된 탐색기(seeker)에 의해 표적을 탐색하고 포착하여 추적하는 유도 방식으로 탐색기의 작동 방식에 따라 능동, 반능동 및 수동으로 구분될 수 있다. 항법 유도는 유도 무장 자체에서 속도와 방향 또는 위성, 지형사진 등의 정보를 이용하여 표적으로 유도되는 방식으로서, 관성, 지측, 천측 유도 등의 방식이 있다.The induction method of guided weapons can be roughly divided into command guidance, homing guidance, and navigational guidance. The command induction is a method of calculating the induction signal from the outside of the induction arsenal and delivering it to the induction arming. This is the wired command, the radio command, and the radar command. Homing induction can be divided into active, semi-active, and manual depending on how the searcher is operating, guided by the missile's built-in seeker to search, capture and track the target. Navigation induction is a method that is guided to target by using information such as velocity and direction, satellite, and topographic photographs in induction armed itself, and there are methods such as inertia, ground, and induction.

한편, 차세대 정밀 타격의 정확도가 요구되는 유도 무기와, 고고도 운영 환경이 요구되는 무인 항공기 등은 지형 정보를 이용한 항법 유도 방식으로 유도될 수 있다. 또한, 항법 유도 방식의 유도 무장을 시험하기 위해 다양한 지형(고도), 속도 및 각도, 재밍 등의 상황을 시험할 수 있다.On the other hand, guided weapons requiring accuracy of the next-generation precision strike and unmanned aerial vehicles requiring high altitude operating environment can be guided by navigation methods using topographic information. In addition, you can test various terrain (elevation), speed and angle, jamming, and other situations to test guided weapons.

그런데, 고도를 모의하는 모의기는 대부분 광 지연부를 통해 신호를 지연 통과시켜 한번에 단일 고도만을 모의한다. 이러한 광 지연부를 이용한 단일 고도 모의기가 한국등록특허 제10-0971766호에 제시되어 있다. 선행 특허에 제시된 고도를 모의하는 모의기는 광 지연부를 RF 스위치를 통해 신호를 지연시켜 고도를 모의하기 때문에 연속적인 고도 변화를 모의하기 어렵다. 또한, 단일 고도만을 모의할 수 있고, 비행체의 속도에 따른 도플러 신호와 각도를 모의할 수 없다.However, the simulator simulating the altitude largely simulates only a single altitude at a time by delaying the signal through the optical delay unit. A single altitude simulator using this optical delay unit is disclosed in Korean Patent No. 10-0971766. The simulator simulating the altitude presented in the prior patent is difficult to simulate continuous altitude change because it delays the signal through the RF switch to simulate the altitude. In addition, only a single altitude can be simulated, and the angle of the Doppler signal and the angle can not be simulated according to the speed of the flight vehicle.

한국등록특허 제10-0971766호Korean Patent No. 10-0971766

본 발명은 유도 장치를 모의하기 위한 다중 모의표적신호 발생장치를 제공한다.The present invention provides multiple simulated target signal generators for simulating an inductive device.

본 발명은 DRFM을 이용한 다중 모의표적신호 발생장치를 제공한다.The present invention provides a multiple simulated target signal generator using DRFM.

본 발명은 DRFM을 이용하여 다양한 지형(고도), 속도 및 각도, 재밍 등의 상황을 시험할 수 있는 다중 모의표적신호 발생장치를 제공한다.The present invention provides a multiple simulated target signal generator using DRFM to test various terrain (altitude), speed and angle, jamming, and the like.

본 발명의 일 양태에 따른 다중 모의표적신호 발생장치는 기준 클럭을 발생시키는 기준 클럭 발생부; CPI 클럭을 수신하는 동기 펄스 수신 모듈; 외부로부터 제어 신호 및 파형 정보를 입력하는 통신 제어 모듈; 상기 기준 클럭 및 CPI 클럭에 동기되어 상기 파형 정보를 이용하여 다중 모의표적신호를 발생시키는 디지털 고주파 기억 장치; 상기 다중 모의표적신호의 주파수를 변환하여 외부로 출력하는 컨버터; 및 기준 클럭에 동기되어 로컬 신호를 상기 컨버터에 제공하는 로컬 신호 합성부를 포함하고, 상기 기준 클럭 발생부는 지형 대조 항법 장치의 클럭 신호에 따라 상기 기준 클럭을 발생시키고, 상기 동기 펄스 수신 모듈은 상기 지형 대조 항법 장치로부터 상기 CPI 클럭을 수신하며, 상기 디지털 고주파 기억 장치는 상기 기준 클럭 및 CPI 클럭에 따라 지형 대조 항법 장치와 동기되고, 상기 디지털 고주파 기억 장치는 상기 통신 제어 모듈을 통해 공급되는 파형 정보를 저장하는 메모리부; 상기 메모리부에 저장된 파형 정보를 이용하여 다중 모의표적신호를 생성하는 메인 FPGA; 및 상기 메인 FPGA로부터 공급된 다중 모의표적신호를 아날로그 신호로 변환하는 복수의 DAC를 포함하고, 클럭 신호를 복수로 분배하여 복수의 DAC에 공급하는 클럭 분배기; 및 복수의 DAC를 제어하기 위한 서브 FPGA를 더 포함한다.The multiple simulated target signal generator according to an embodiment of the present invention includes a reference clock generator for generating a reference clock; A synchronization pulse receiving module for receiving a CPI clock; A communication control module for inputting control signals and waveform information from outside; A digital high frequency memory device for generating multiple simulated target signals using the waveform information in synchronization with the reference clock and the CPI clock; A converter for converting the frequencies of the multiple simulated target signals and outputting the frequencies to the outside; And a local signal synthesizer for synchronizing with the reference clock to provide a local signal to the converter, wherein the reference clock generator generates the reference clock in accordance with a clock signal of the terrain directional navigation device, Wherein the digital high-frequency memory device is synchronized with the terrestrial-based navigation device in accordance with the reference clock and the CPI clock, and the digital high-frequency memory device stores the waveform information supplied through the communication control module A memory unit for storing the data; A main FPGA for generating multiple simulated target signals using waveform information stored in the memory; And a plurality of DACs converting the multiple simulated target signals supplied from the main FPGA into analog signals, wherein the clock distributor distributes the clock signals to a plurality of DACs; And a sub-FPGA for controlling a plurality of DACs.

상기 메인 FPGA는 상기 CPI 클럭을 입력하여 지형 대조 항법 장치에 동기될 수 있다.The main FPGA may input the CPI clock and be synchronized with the terrain-based navigation device.

상기 메인 FPGA는, 외부로부터 파형 신호를 입력하여 메모리에 저장하고, 외부로부터의 제어 신호에 따라 메모리에 저장된 파형 정보를 이용하여 신호 처리를 제어하는 제어부와, 상기 제어부를 통해 입력된 제어 신호 및 파형 정보에 따라 모의표적신호를 각각 생성하는 복수의 신호 발생부와, 복수의 신호 발생부로부터 각각 발생된 다중 모의표적신호를 합성하는 합성부와, 합성부에 의해 합성된 다중 모의표적신호를 외부로 전송하기 위한 전송부를 포함할 수 있다.The main FPGA includes a control unit for inputting a waveform signal from the outside and storing the waveform signal in a memory and controlling signal processing using waveform information stored in a memory according to a control signal from the outside, A plurality of signal generators each for generating a simulated target signal according to the information, a synthesizer for synthesizing the plurality of simulated target signals generated respectively from the plurality of signal generators, and a plurality of simulated target signals synthesized by the synthesizer, And a transmission unit for transmitting the data.

상기 신호 발생부는, 제어부를 통해 외부로부터 입력되는 제어 신호와 메모리부로부터 제어부를 통해 전달된 파형 정보를 저장하는 내부 메모리와, 파형 정보에 따라 주파수 밴드폭, 신호 지연, 펄스폭, 신호 크기, 도플러, 위상, 재밍 및 재밍 크기 중 적어도 하나를 각각 조절하기 위한 복수의 조절부와, 상기 복수의 조절부들이 순차적인 처리가 가능하도록 하는 순차 처리부를 포함할 수 있다.The signal generator includes an internal memory for storing a control signal input from the outside through a control unit and waveform information transmitted from the memory unit through the control unit, and an internal memory for storing a frequency band width, a signal delay, a pulse width, A plurality of adjustment units for adjusting at least one of phase, jamming, and jamming size, and a sequential processing unit for enabling sequential processing of the plurality of adjustment units.

상기 순차 처리부는 파형 정보에 포함된 타임스탬프에 따라 복수의 조절부가 순차적으로 신호 파형을 조절하도록 할 수 있다.The sequential processing unit may sequentially adjust the signal waveform according to the time stamp included in the waveform information.

본 발명의 실시 예들에 따른 다중 모의표적신호 발생장치는 DRFM을 포함하고, DRFM이 기준 클럭 발생부 및 동기 펄스 수신 모듈이 지형 대조 항법 장치로부터 클럭 및 CPI를 입력받고, 통신 제어 모듈을 통해 제어 컴퓨터로부터 제어 신호 및 파형 정보를 입력받아 다양한 지형, 속도, 각도 및 재밍 등 다양한 상황에 따른 다중 모의표적신호를 생성할 수 있다. 또한, 생성된 모의 표적 신호는 업 컨버터를 통해 RF 신호로 변환되어 지형 대조 항법 장치로 공급되어 지형 대조 항법 장치의 기능 및 성능을 시험하는데 이용될 수 있다.The multi-simulated target signal generator according to embodiments of the present invention includes a DRFM. The DRFM receives the clock and the CPI from the terrain collation apparatus, and the control clock And generates multiple simulated target signals according to various situations such as various terrain, speed, angle, and jamming. In addition, the generated simulated target signal may be converted to an RF signal through an up-converter and supplied to a terrain-shaped navigation device to be used for testing the function and performance of the terrain-shaped navigation device.

따라서, DRFM을 이용한 표적 모의 시뮬레이터를 설계할 수 있고, 다중 표적 모의 신호를 발생하여 차세대 정밀 타격 유도 무기 및 유/무인기 항법 정확도를 크게 향상시킬 수 있다.Therefore, it is possible to design a simulator of a target simulator using DRFM, and to generate a multi-target simulation signal, it is possible to greatly improve the accuracy of the next-generation precision strike-induced weapon and UAV / UAV.

도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 설명하기 위한 블럭도.
도 2는 본 발명에 이용되는 CPI와 PRI의 관계를 설명하기 위한 개략도.
도 3은 본 발명에 따른 다중 모의표적신호 발생장치와 지형 대조 항법 장치의 신호 관계를 설명하기 위한 개략도.
도 4는 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치의 DRFM의 내부 구성도.
도 5는 본 발명의 일 실시 예에 따른 DRFM의 FPGA의 구성을 설명하기 위한 블록도.
도 6은 본 발명의 일 실시 예에 따른 FPGA 내부의 다중 모의표적신호의 생성 방법을 설명하기 위한 개략도.
도 7 내지 도 9는 본 발명의 FPGA 내에서의 신호 발생 방법을 설명하기 위한 개략도.
도 10은 본 발명의 일 실시 예에 따른 FPGA의 재밍 신호 발생을 설명하기 위한 개략도.
도 11은 본 발명의 일 실시 예에 따른 FPGA의 순차 처리부의 구동 방법을 설명하기 위한 개략도.1 is a block diagram for explaining a multi-simulated target signal generator according to an embodiment of the present invention;
2 is a schematic view for explaining the relationship between CPI and PRI used in the present invention;
3 is a schematic view for explaining a signal relationship between a multi-simulated target signal generating apparatus and a terrain counterpart navigation apparatus according to the present invention;
FIG. 4 is an internal configuration diagram of a DRM of a multi-simulated target signal generator according to an embodiment of the present invention; FIG.
5 is a block diagram illustrating a configuration of an FPGA of a DRFM according to an embodiment of the present invention.
FIG. 6 is a schematic diagram for explaining a method of generating multiple simulated target signals in an FPGA according to an embodiment of the present invention; FIG.
7 to 9 are schematic diagrams for explaining a signal generating method in the FPGA of the present invention.
FIG. 10 is a schematic diagram for explaining generation of a jamming signal in an FPGA according to an embodiment of the present invention; FIG.
11 is a schematic diagram for explaining a method of driving a sequential processor of an FPGA according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of other various forms of implementation, and that these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know completely.

도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 설명하기 위한 블럭도로서, 다중 모의표적신호 발생장치와 그 주변 장치를 도시한 블럭도이다. 즉, 도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 포함하는 모의 표적 시뮬레이션 장치의 블럭도이다. 또한, 도 2는 본 발명에 이용되는 CPI와 PRI의 관계를 설명하기 위한 개략도이며, 도 3은 본 발명에 따른 다중 모의표적신호 발생장치와 지형 대조 항법 장치의 발생 신호 관계를 설명하기 위한 개략도이다. 그리고, 도 4는 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치의 DRFM의 내부 구성도이다.1 is a block diagram for explaining a multi-simulated target signal generator according to an embodiment of the present invention, and is a block diagram showing a multi-simulated target signal generator and a peripheral device thereof. 1 is a block diagram of a simulated target simulation apparatus including a multiple simulated target signal generator according to an embodiment of the present invention. FIG. 2 is a schematic diagram for explaining the relationship between CPI and PRI used in the present invention, and FIG. 3 is a schematic diagram for explaining a generation signal relationship between a multi-simulated target signal generating apparatus and a terrain collation navigation apparatus according to the present invention . 4 is a block diagram of the DRFM of the multi-simulated target signal generator according to the embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치(1000)는 기준 클럭 발생부(100), 통신 제어 모듈(200), 동기 펄스 수신 모듈(300), 전원 공급부(400), DRFM(500), 로컬 신호 합성부(Local oscillate synthesizer)(600), 복수의 컨버터(700), 수신 파워 검출부(800) 및 서큘레이터(900)를 포함할 수 있다. 또한, 이러한 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)와 연동될 수 있다. 즉, 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)를 시험하기 위한 신호 발생 장치이다. 다중 모의 신호 발생 장치(1000)는 지형 대조 항법 장치(2000)로부터 동기 신호를 입력받아 동기화되어 동작하며, 제어 컴퓨터(3000)로부터 제어 명령을 수신하여 위상(각도), 거리(시간 지연), 도플러(속도)등의 모의 신호를 생성하여 지형 대조 항법 장치(2000)로 송신하는 기능을 갖는다. 이러한 본 발명의 일 실시 예에 따른 다중 모의 표적 신호 발생 장치의 구성을 상세히 설명하면 다음과 같다.Referring to FIG. 1, a multiple simulated target signal generator 1000 according to an embodiment of the present invention includes a reference clock generator 100, a communication control module 200, a sync pulse receiving module 300, a power supply unit 400, a DRFM 500, a local oscillator synthesizer 600, a plurality of converters 700, a reception power detector 800, and a circulator 900. In addition, the multi-simulated target signal generator 1000 may be interlocked with the terrain-shaped counter navigation apparatus 2000. That is, the multi-simulated target signal generator 1000 is a signal generator for testing the terrain collation apparatus 2000. The multiple simulated signal generating apparatus 1000 receives a synchronous signal from the terrain crossing navigation apparatus 2000 and operates in synchronization with the synchronous signal generating apparatus 1000. The multiple simulated signal generating apparatus 1000 receives a control command from the control computer 3000 and generates a phase (Speed), and transmits the generated simulation signal to the terrain collation apparatus 2000. [ The configuration of the multi-simulated target signal generator according to an embodiment of the present invention will be described in detail as follows.

기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 연동되어 기준 클럭을 발생시킬 수 있다. 즉, 기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)의 동기를 위해 지형 대조 항법 장치(2000)로부터 제공되는 10㎒ 클럭을 사용하여 전체 장비가 동기되어 동작되도록 한다. 기준 클럭 발생부(100)는 클럭을 발생시켜 DRFM(500) 및 로컬 발진 합성부(600) 등에 공급한다. DRFM(500) 및 로컬 발진 합성부(600)는 기준 클럭에 동기되어 구동될 수 있다. 또한, 기준 클럭 발생부(100)는 전원 공급부(400)로부터 전원을 공급받아 구동될 수 있다. 즉, 기준 클럭 발생부(100)는 전원 공급부(400)로부터 전원을 공급받고 지형 대조 항법 장치(2000)로부터 클럭을 제공받아 기준 클럭을 발생시켜 DRFM(500) 및 로컬 발진 합성부(600) 등에 공급하고, 그에 따라 다중 모의 신호 발생 장치(1000)가 동기화되어 동작되도록 한다.The reference clock generator 100 may generate a reference clock in conjunction with the terrain collation apparatus 2000. That is, the reference clock generating unit 100 uses the 10 MHz clock provided from the terrain directional navigation apparatus 2000 to synchronize the terrestrial collation apparatus 2000 and the multiple simulated target signal generator 1000, To be synchronized. The reference clock generator 100 generates a clock and supplies it to the DRFM 500 and the local oscillation synthesizer 600. The DRFM 500 and the local oscillation synthesis unit 600 may be driven in synchronization with the reference clock. In addition, the reference clock generator 100 may be driven by receiving power from the power supply unit 400. That is, the reference clock generator 100 receives the power from the power supply unit 400, receives the clock from the terrain collation apparatus 2000, generates the reference clock, and outputs the reference clock to the DRFM 500 and the local oscillation synthesizer 600 So that the multiple simulated signal generating apparatuses 1000 are operated in synchronism with each other.

통신 제어 모듈(200)은 다중 모의표적신호 발생장치(1000)의 신호 발생을 제어하는 제어 컴퓨터(3000)와의 통신을 담당한다. 통신 제어 모듈(200)은 제어 컴퓨터(3000)와 연결되어 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력한다. 또한, 통신 제어 모듈(200)은 제어 컴퓨터(3000)로부터 입력된 제어 신호 등을 DRFM(500)으로 전송한다. 즉, 통신 제어 모듈(200)은 제어 컴퓨터(3000)로부터 제어 신호를 입력받아 DRFM(500)에 전달함으로써 사용자의 제어에 따라 DRFM(500)이 제어되도록 할 수 있다. 또한, 통신 제어 모듈(200)은 다중 모의표적신호를 발생시키기 위한 파형 정보를 제어 컴퓨터(3000)로부터 입력하여 DRFM(500)에 전달한다. 따라서, DRFM(500)은 사용자의 파형 정보에 따라 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 다중 모의표적신호를 생성할 수 있다. 한편, 통신 제어 모듈(200)은 다중 모의표적신호 발생장치(1000)의 동작을 모니터링하도록 한다. 즉, 통신 제어 모듈(200)은 제어 컴퓨터(3000)와 연결되어 신호 발생 장치(1000)의 동작 상태를 제어 컴퓨터(3000)에 제공할 수 있다. 따라서, 사용자가 제어 컴퓨터(3000)를 통해 신호 발생 장치(1000)의 동작 상태를 관찰하고 제어할 수 있다.The communication control module 200 is responsible for communication with the control computer 3000 that controls signal generation of the multiple simulated target signal generator 1000. The communication control module 200 is connected to the control computer 3000 and inputs control signals and waveform information from the control computer 3000. Also, the communication control module 200 transmits a control signal or the like inputted from the control computer 3000 to the DRFM 500. [ That is, the communication control module 200 receives the control signal from the control computer 3000 and transmits the control signal to the DRFM 500, so that the DRFM 500 can be controlled according to the user's control. In addition, the communication control module 200 receives waveform information for generating multiple simulated target signals from the control computer 3000, and transmits the waveform information to the DRFM 500. [ Accordingly, the DRFM 500 can generate multiple simulated target signals according to various terrain, speed and angle, and jamming according to the waveform information of the user. Meanwhile, the communication control module 200 monitors the operation of the multiple simulated target signal generator 1000. That is, the communication control module 200 may be connected to the control computer 3000 to provide the control computer 3000 with the operation state of the signal generating apparatus 1000. Therefore, the user can observe and control the operation state of the signal generating apparatus 1000 through the control computer 3000. [

동기 펄스 수신 모듈(300)은 코히어런트 펄스 인테그레이션(Coherent Pulse Integration; CPI) 클럭을 수신하여 공급하는 역할을 수행한다. 즉, 동기 펄스 수신 모듈(300)은 기준 클럭으로부터 동기되어 실제 RF 파형 발생 구간(시간)을 정의하는 CPI 클럭을 지형 대조 항법 장치(2000)로부터 수신하여 DRFM(500)으로 공급한다. 여기서, CPI는 유한한 펄스 리퓨테이션 인터벌(Pulse Reputation Interval; PRI)의 집합체이며, PRI 단위로 RF 신호를 발생시킨다. CPI는 수십 내지 수백개의 PRI의 집합체이며, 동일한 CPI내 PRI 구간에서는 동일한 정보를 가지는 파형의 신호를 발생시킬 수 있고, CPI 별로 다른 정보를 발생할 수 있다. CPI와 PRI의 관계를 도 2에 도시하였다.The synchronous pulse receiving module 300 receives and supplies a coherent pulse integration (CPI) clock. That is, the synchronization pulse receiving module 300 receives the CPI clock, which is synchronized from the reference clock and defines the actual RF waveform generation time (time), from the terrain collation device 2000 and supplies the CPI clock to the DRFM 500. Here, CPI is a collection of finite Pulse Reputation Intervals (PRI), and generates RF signals in units of PRI. The CPI is a collection of tens to hundreds of PRIs, which can generate a waveform signal having the same information in a PRI interval within the same CPI, and generate different information per CPI. The relationship between CPI and PRI is shown in Fig.

전원 공급부(400)는 외부로부터 전원을 공급받아 다중 모의표적신호 발생장치(1000)를 구동시키기 위한 전원을 생성하여 공급한다. 즉, 전원 공급부(400)는 외부로부터 AC 전원을 공급받아 DC 전원을 생성하여 다중 모의표적신호 발생장치(1000)의 내부 구성에 공급한다. 이때, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 부품에 따라 적어도 하나의 DC 전원을 생성할 수 있다. 즉, 하나의 DC 전원을 생성하여 다중 모의표적신호 발생장치(1000)의 내부 구성 부품 전체에 공급할 수 있고, 내부 구성 부품 각각의 구동 전원에 따라 복수의 DC 전원을 생성하여 공급할 수 있다.The power supply unit 400 receives power from an external source and generates and supplies power for driving the multiple simulated target signal generator 1000. That is, the power supply unit 400 receives the AC power from the outside to generate a DC power source, and supplies the DC power to the internal configuration of the multiple simulated target signal generator 1000. At this time, the power supply unit 400 may generate at least one DC power according to internal components of the multi-simulated target signal generator 1000. That is, one DC power can be generated and supplied to the entire internal components of the multiple simulated target signal generator 1000, and a plurality of DC powers can be generated and supplied according to the driving power of each of the internal components.

DRFM(500)은 제어 컴퓨터(3000)로부터 수신된 사용자의 제어 및 파형 정보에 따라 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 다중 모의표적신호를 생성하여 저장할 수 있다. 즉, DRFM(500)은 파형 정보에 따라 대역폭, 펄스폭, 위상(도플러), 지연 시간 등을 적용하여 거리/각도 등을 모사한 RF 신호를 발생한다. 이러한 DRFM(500)은 도 4에 도시된 바와 같이 디지털부 및 아날로그부로 나뉠 수 있으며, 디지털부는 메인 재설정가능 반도체(Field-Programmable Gate Array; 이하 FPGA라 함)(510)과, 복수의 메모리(520)를 포함할 수 있고, 아날로그부는 서브 FPGA(530), 밸룬(540), PLL(550), 클럭부(560), 그리고 복수의 디지털 아날로그 컨버터(570)을 포함할 수 있다. FPGA는 프로그램이 가능한 로직 칩의 한 형태이다. 이러한 DRFM(500)은 도 4를 이용하여 추후 상세히 설명한다.The DRFM 500 may generate and store multiple simulated target signals according to various terrain, speed and angle, and jamming according to the control and waveform information of the user received from the control computer 3000. That is, the DRFM 500 generates an RF signal in which a distance, a pulse width, a phase (Doppler), a delay time, and the like are simulated based on the waveform information. The DRFM 500 may be divided into a digital part and an analog part as shown in FIG. 4. The digital part includes a field-programmable gate array (FPGA) 510, a plurality of memories 520 And the analog portion may include a sub-FPGA 530, a balun 540, a PLL 550, a clock portion 560, and a plurality of digital-to-analog converters 570. An FPGA is a form of programmable logic chip. This DRFM 500 will be described later in detail with reference to FIG.

로컬 신호 합성부(600)는 기준 클럭에 동기화되어 동작되며, 로컬 신호를 합성하여 복수의 컨버터(700)로 전달한다. 즉, 로컬 신호 합성부(600)는 기준 클럭 발생부(100)로부터 기준 클럭을 입력받아 복수의 컨버터(700)에서 사용되는 주파수를 합성(생성)하여 복수의 컨버터(700)에 분배한다.The local signal synthesizer 600 operates in synchronization with the reference clock, and synthesizes the local signals and transmits the combined signals to the plurality of converters 700. That is, the local signal synthesizer 600 receives the reference clock from the reference clock generator 100 and synthesizes (generates) the frequencies used in the plurality of converters 700, and distributes the synthesized frequencies to the plurality of converters 700.

복수의 컨버터(700)는 적어도 하나의 업 컨버터(710)와 적어도 하나의 다운 컨버터(720)를 포함한다. 여기서, 본 실시 예는 업 컨버터(710)가 복수, 예를 들어 세개 구비되고, 다운 컨버터(720)가 하나 구비된다. 즉, 컨버터(700)는 제 1 내지 제 3 업 컨버터(711, 712, 713)과, 하나의 다운 컨버터(720)를 포함한다. 업 컨버터(710)는 DRFM(500)으로부터 출력되는 신호를 입력하여 주파수를 상향 변환시킨다. 즉, DRFM(500)로부터 생성되는 RF 신호는 저대역(낮은 주파수)이므로 이를 실제 지형 대조 항법 장치(2000)에서 사용되는 주파수 대역으로 만들기 위해서는 주파수를 높여야 하는데, 이러한 역할을 업 컨버터(710)가 담당한다. 또한, 다운 컨버터(720)는 외부로부터 서큘레이터(900)를 통해 입력되는 신호의 주파수를 하향 변환시킨다. 즉, 다운 컨버터(720)는 수신된 RF 신호를 수신 파워 검출부(800)의 입력 주파수에 맞게 하향 변환시켜 수신 파워 검출부(800)로 전달한다. 한편, 제 1 내지 제 3 업 컨버터(711, 712, 713)는 지형 대조 항법 장치(2000)와 연결되어 주파수 상향 변환된 신호를 지형 대조 항법 장치(2000)로 전달되고, 지형 대조 항법 장치(2000)의 안테나를 통해 방사될 수 있다. 이때, 제 1 및 제 3 업 컨버터(711, 713)의 신호는 지형 대조 항법 장치(2000)에 직접 공급되고 제 2 업 컨버터(712)의 신호를 서큘레이터(900)를 통해 지형 대조 항법 장치(2000)에 공급될 수 있다.The plurality of converters 700 includes at least one up-converter 710 and at least one down-converter 720. Here, in the present embodiment, a plurality of, for example, three up-converters 710 are provided, and one down-converter 720 is provided. That is, the converter 700 includes first to third up-converters 711, 712, and 713 and one down-converter 720. The up-converter 710 receives the signal output from the DRFM 500 and up-converts the frequency. That is, since the RF signal generated from the DRFM 500 is a low frequency band (low frequency), it is necessary to raise the frequency in order to convert it into a frequency band used in the terrain control apparatus 2000. The up- I am responsible. The down-converter 720 down-converts the frequency of a signal input from the outside through the circulator 900. That is, the down converter 720 down-converts the received RF signal according to the input frequency of the reception power detector 800 and transmits the down-converted RF signal to the reception power detector 800. The first to third up-converters 711, 712 and 713 are connected to the terrain collation apparatus 2000 to transmit the frequency up-converted signals to the terrain collation apparatus 2000, and the terrain collation apparatus 2000 Lt; / RTI > antenna. The signals of the first and third up-converters 711 and 713 are directly supplied to the terrain collation apparatus 2000 and the signals of the second up-converter 712 are transmitted to the terrain collation apparatus 2000).

수신 파워 검출부(800)는 다운 컨버터(720)를 통해 주파수 하향 변환된 신호를 입력하여 수신 신호를 검출한다. 이때, 수신 파워 검출부(800)는 수신된 RF 신호를 전압으로 변환하고, 그에 따라 디지털 회로 부분에서 RF 신호의 입력 여부를 확인할 수 있다. 즉, 수신 파워 검출부(800)는 RF 신호의 수신 여부를 검출하기 위해 마련될 수 있다.The reception power detector 800 receives the frequency down-converted signal through the down converter 720 and detects the reception signal. At this time, the reception power detector 800 converts the received RF signal into a voltage, and can confirm whether or not the RF signal is input in the digital circuit portion. That is, the reception power detecting unit 800 may be provided to detect whether or not the RF signal is received.

서큘레이터(900)는 다중 모의표적신호 발생장치(1000)의 신호를 지형 대조 항법 장치(2000)에 공급하고, 지형 대조 항법 장치(2000)로부터 입력되는 신호를 다중 모의표적신호 발생장치(1000)에 공급한다. 이때, 서큘레이터(900)는 제 2 업 컨버터(712)로부터의 송신 신호를 지형 대조 항법 장치(2000)로 공급하고, 지형 대조 항법 장치(2000)로부터의 수신 신호를 다운 컨버터(720)로 공급한다. 즉, 서큘레이터(900)는 제어에 따라 다중 모의표적신호 발생장치(1000) 내에서 RF 신호의 입력과 출력의 방향을 변환하여 송신 신호와 수신 신호의 경로를 설정할 수 있다.The circulator 900 supplies the signals of the multiple simulated target signal generator 1000 to the terrain collation apparatus 2000 and outputs signals inputted from the terrain collation apparatus 2000 to the multiple simulated target signal generator 1000. [ . At this time, the circulator 900 supplies the transmission signal from the second up-converter 712 to the terrain collation apparatus 2000, and supplies the reception signal from the terrain collation apparatus 2000 to the down-converter 720 do. That is, the circulator 900 can control the input and output directions of the RF signal in the multiple simulated target signal generator 1000 according to the control to set the path of the transmission signal and the reception signal.

한편, 지형 대조 항법 장치(2000)는 다중 모의표적신호 발생장치(1000)로부터 신호를 공급받아 기능 및 성능을 시험하고자 하는 장치이다. 즉, 지형 대조 항법 장치(2000)는 다중 모의표적신호 발생장치(1000)에 의해 발생된 신호에 따라 기능 및 성능을 시험할 수 있다. 도 3에 도시된 바와 같이 지형 대조 항법 장치(2000)는 CPI와 PRI의 관계에 따라 소정 파형의 RF 신호를 발생시킨다. 즉, CPI의 한 주기 동안 복수의 RF 신호를 발생시킨다. 이때, 주파수, 대역폭, 위상, 거리 지연 등에 따라 RF 신호를 발생시킨다. 또한, 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)에 동기되어 지형 대조 항법 장치(2000)의 PRI에 따라 소정 파형의 RF 신호를 발생시킨다. 이때, RF 신호가 발생되고 다음 RF 신호가 발생되기 까지의 시간 동안 모의 RF 신호가 발생되고, RF 신호가 발생된 후 모의 RF 신호가 발생되기 까지 시간이 지연되어 돌아오는 신호가 모의될 수 있다. 한편, 모의 RF 신호는 주파수, 대역폭, 위상 및 거리 지연 등에 따라 발생될 수 있다. 거리 모의 신호는 지형 대조 항법 장치(2000)에서 발생된 신호로부터 다중 모의 신호 발생 장치(1000)에서 모의 거리만큼 지연된 신호를 발생시킬 수 있다. 각도(위상) 모의 신호는 3개의 채널에 대해 서로 다른 위상 신호를 발생시킴으로써 발생시킬 수 있다. 즉, 제 1 내지 제 3 업 컨버터(711, 712, 713)로부터 서로 다른 위상의 신호를 발생하도록 하여 각도(위상) 모의 신호를 발생시킬 수 있다. 그리고, 속도(도플러) 모의 신호는 모의 속도만큼 도플러 주파수를 가감하여 발생시킬 수 있다. 한편, 지형 대조 항법 장치(2000)는 복수의 안테나(2100)를 포함할 수 있다. 예를 들어, 제 1 업 컨버터(711)와 연결된 제 1 안테나(2110)와, 서큘레이터(900)와 연결된 제 2 안테나(2120)와, 제 3 업 컨버터(2300)와 연결된 제 3 안테나(2130)를 포함할 수 있다. 즉, 제 1 안테나(2110)는 제 1 업 컨버터(711)로부터 RF 신호를 수신하여 방사하고, 제 3 안테나(2130)는 제 3 업 컨버터(713)로부터 RF 신호를 수신하여 방사한다. 또한, 제 2 안테나(2120)는 제 2 업 컨버터(712)의 RF 신호를 서큘레이터(900)를 통해 수신하여 방사하며, 외부로부터 수신된 RF 신호를 서큘레이터(900)를 통해 다운 컨버터(720)으로 전달한다.On the other hand, the terrain collation apparatus 2000 is a device which receives signals from the multiple simulated target signal generator 1000 to test its function and performance. That is, the terrain collation apparatus 2000 can test the function and the performance according to the signal generated by the multiple simulated target signal generator 1000. As shown in FIG. 3, the terrain collation apparatus 2000 generates an RF signal of a predetermined waveform according to the relationship between CPI and PRI. That is, multiple RF signals are generated during one period of the CPI. At this time, an RF signal is generated according to frequency, bandwidth, phase, and distance delay. In addition, the multiple simulated target signal generator 1000 generates an RF signal of a predetermined waveform according to the PRI of the terrain directional navigation device 2000 in synchronism with the terrain directional navigation device 2000. At this time, a simulated RF signal is generated during a period of time until an RF signal is generated and a next RF signal is generated, and a signal that is delayed until a simulated RF signal is generated after the RF signal is generated may be simulated. On the other hand, the simulated RF signal can be generated according to frequency, bandwidth, phase and distance delay and the like. The distance simulated signal may generate a signal delayed by a simulated distance from the signal generated in the terrain collation apparatus 2000, in the multiple simulated signal generator 1000. The angle (phase) simulation signal can be generated by generating different phase signals for the three channels. That is, the first to third up-converters 711, 712, and 713 may generate signals of different phases to generate an angle (phase) simulation signal. The speed (Doppler) simulation signal can be generated by adding or subtracting the Doppler frequency by a simulation speed. On the other hand, the terrain collation apparatus 2000 may include a plurality of antennas 2100. For example, a first antenna 2110 connected to the first up-converter 711, a second antenna 2120 connected to the circulator 900, and a third antenna 2130 connected to the third up- ). That is, the first antenna 2110 receives and radiates RF signals from the first up-converter 711, and the third antenna 2130 receives and radiates RF signals from the third up-converter 713. The second antenna 2120 receives the RF signal of the second up-converter 712 through the circulator 900 and radiates the RF signal received from the outside through the circulator 900 to the down converter 720 ).

상기한 바와 같은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)의 구동 방법을 간략하게 설명하면 다음과 같다.A method of driving the multiple simulated target signal generator 1000 according to an embodiment of the present invention will be briefly described below.

외부로부터 전원이 공급되면, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 수단의 구동을 위한 적어도 하나의 전원을 생성한다. 즉, 전원 공급부(400)는 외부로부터 교류 전압을 공급받아 기준 클럭 발생기(100), 통신 제어 모듈(200), 동기 펄스 수신 모듈(300) 등의 구동을 위한 적어도 하나의 직류 전원을 생성한다. 이때, 다중 모의표적신호 발생장치(1000)의 내부 구성 수단은 동일 레벨의 전원에 의해 구동될 수도 있고, 적어도 하나가 다른 레벨의 전원에 의해 구동될 수 있다. 따라서, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 수단 각각의 구동에 필요한 직류 전원을 생성할 수 있다. 또한, 전원 공급부(400)로부터 전원이 공급됨으로써 다중 모의표적신호 발생장치(1000)가 인에이블될 수 있다.When power is supplied from the outside, the power supply unit 400 generates at least one power source for driving the internal configuration means of the multiple simulated target signal generator 1000. That is, the power supply unit 400 receives AC voltage from the outside and generates at least one DC power for driving the reference clock generator 100, the communication control module 200, the synchronization pulse receiving module 300, and the like. At this time, the internal construction means of the multiple simulated target signal generator 1000 may be driven by a power source of the same level, and at least one may be driven by a power source of another level. Therefore, the power supply unit 400 can generate DC power required for driving each of the internal constituent units of the multiple simulated target signal generator 1000. In addition, the power source 400 supplies power, so that the multiple simulated target signal generator 1000 can be enabled.

기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)로부터 클럭을 수신하여 기준 클럭 신호를 발생시켜 DRFM(500) 및 로컬 신호 합성기(600) 등으로 각각 공급한다. 기준 클럭 신호에 동기화되어 DRFM(500) 및 로컬 신호 합성기(600)는 구동될 수 있다. 즉, 기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)를 동기시키기 위해 지형 대조 항법 장치(2000)로부터 제공되는 클럭을 이용하여 기준 클럭을 생성하고, 기준 클럭을 제공하여 전체 장치가 동기되어 동작되도록 한다. 또한, 동기 펄스 수신 모듈(300)로부터 펄스 신호가 생성되어 DRFM(500)에 공급될 수 있다. 즉, 동기 펄스 수신 모듈(300)은 지형 대조 항법 장치(2000)로부터 입력되는 CPI 클럭에 동기된 신호를 생성하여 DRFM(500)에 공급할 수 있다.The reference clock generator 100 receives the clock from the terrestrial collation apparatus 2000 and generates a reference clock signal to supply the clock signal to the DRFM 500 and the local signal synthesizer 600, respectively. The DRFM 500 and the local signal synthesizer 600 may be driven in synchronization with the reference clock signal. That is, the reference clock generator 100 generates a reference clock using a clock provided from the terrain directional navigation device 2000 to synchronize the terrain-shaped reference navigation device 2000 and the multiple simulated target signal generator 1000 , And provides a reference clock so that the entire apparatus is operated in synchronization. In addition, a pulse signal may be generated from the sync pulse receiving module 300 and supplied to the DRFM 500. That is, the synchronous pulse receiving module 300 can generate a signal synchronized with the CPI clock input from the terrain collation apparatus 2000 and supply it to the DRFM 500.

그리고, 통신 제어 모듈(200)을 통해 외부로부터 제어 신호, 파형 정보 등이 DRFM(500)으로 입력된다. DRFM(500)은 통신 제어 모듈(200)을 통해 외부로부터 제어 신호와 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 파형 정보를 입력하고 그에 따른 다중 모의표적신호를 생성하여 저장할 수 있다. 이때, DRFM(500)은 다양한 지형, 다양한 속도, 다양한 각도, 그리고 다양한 재밍 등 다양한 상황 각각에 따른 모의 표적 신호를 생성할 수 있다.Control signals, waveform information, and the like are input from the outside to the DRFM 500 through the communication control module 200. The DRFM 500 can input waveform information according to various control signals, various terrain, speed and angle, and jamming from the outside through the communication control module 200, and can generate and store multiple simulated target signals. At this time, the DRFM 500 can generate a simulated target signal according to various situations such as various terrain, various speeds, various angles, and various jammers.

DRFM(500)으로부터 생성된 신호는 업 컨버터(710)로 공급된다. 또한, 업 컨버터(710)는 로컬 신호 합성기(600)의 신호에 의해 구동될 수 있다. 즉, 업 컨버터(710)는 로컬 신호 합성기(600)로부터의 로컬 신호에 따라 구동되어 DRFM(500)으로부터의 신호를 주파수 상향 변환시킨다. 즉, 업 컨버터(710)는 DRFM(500)으로부터 모의 표적 신호를 공급받아 이를 주파수 상향 변환시켜 RF 신호를 생성한다. 업 컨버터(710)에 의해 생성된 RF 신호는 지형 대조 항법 장치(2000)로 공급되고 안테나(2100)를 통해 방사될 수 있다.The signal generated from the DRFM 500 is supplied to the up-converter 710. In addition, the up-converter 710 can be driven by the signal of the local signal synthesizer 600. [ That is, the up-converter 710 is driven in accordance with the local signal from the local signal synthesizer 600 to frequency up-convert the signal from the DRFM 500. [ That is, the up-converter 710 receives the simulated target signal from the DRFM 500 and frequency up-converts it to generate an RF signal. The RF signal generated by the up-converter 710 may be fed to the terrain collation device 2000 and radiated through the antenna 2100. [

한편, 지형 대조 항법 장치(2000)로부터 수신 신호가 입력될 수 있는데, 수신 신호는 서큘레이터(900)를 통해 다운 컨버터(720)로 공급되고, 다운 컨버터(720)는 수신 신호를 주파수 하향 변환시켜 RF 신호를 생성한다. 또한, 다운 컨버터(720)에 의해 생성된 RF 신호는 수신 파워 검출부(800)로 전달된다. 수신 파워 검출부(800)는 RF 신호를 전압으로 변경하여 디지털 회로 부분에 RF 신호의 입력 여부를 확인할 수 있도록 한다.Meanwhile, a received signal may be input from the terrain collation apparatus 2000. The received signal is supplied to the down converter 720 through the circulator 900, and the down converter 720 down-converts the received signal Thereby generating an RF signal. Further, the RF signal generated by the down-converter 720 is transmitted to the reception power detection unit 800. [ The reception power detecting unit 800 changes the RF signal to a voltage so as to confirm whether or not the RF signal is input to the digital circuit portion.

또한, 이러한 다중 모의표적신호 발생장치(1000) 내의 구동 형태를 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)에 공급하고, 그에 따라 사용자가 모니터링할 수 있다.In addition, the driving mode in the multi-simulated target signal generator 1000 can be supplied to the control computer 3000 through the communication control module 200, and can be monitored by the user.

상기한 바와 같이 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)는 기준 클럭 발생부(100) 및 동기 펄스 수신 모듈(300)이 지형 대조 항법 장치(2000)로부터 클럭 및 CPI를 공급받아 DRFM(500)으로 공급하고, 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보가 DRFM(500)으로 공급되어 다양한 지형, 다양한 속도, 다양한 각도, 그리고 다양한 재밍 등 다양한 상황 각각에 따른 모의 표적 신호를 생성할 수 있다. 또한, 생성된 모의 표적 신호는 업 컨버터(710)를 통해 RF 신호로 변환되어 지형 대조 항법 장치(2000)로 공급되어 지형 대조 항법 장치(2000)의 기능 및 성능을 시험하는데 이용될 수 있다.As described above, in the multi-simulated target signal generator 1000 according to the embodiment of the present invention, the reference clock generator 100 and the sync pulse receiving module 300 receive the clock and CPI from the terrestrial- And supplies control signals and waveform information from the control computer 3000 to the DRFM 500 through the communication control module 200 to receive various types of terrain, various speeds, various angles, and various jamming A simulated target signal according to various situations can be generated. In addition, the generated simulated target signal may be converted to an RF signal through the up-converter 710 and supplied to the terrain collation apparatus 2000 to be used for testing the function and performance of the terrain collation apparatus 2000. [

도 4는 본 발명의 일 실시 예에 따른 DRFM의 구성을 설명하기 위한 블럭도이다. DRFM(500)은 제어 컴퓨터(3000)로부터 제어 신호를 입력받아 모의 신호를 생성한다. 모든 알고리즘은 메인 FPGA에서 수행되며 최종 만들어진 데이터는 디지털 아날로그 컨버터(Digital to Analogue Converter; DAC)를 통하여 3개의 포트로 출력된다. 이러한 DRFM(500)은 아날로그부와 디지털부로 나뉠 수 있으며, 아날로그부는 밸룬(Balun)(510), PLL(520), 클럭 분배기(530), 복수의 디지털 아날로그 컨버터(DAC)(540) 및 서브 FPGA(550)를 포함할 수 있고, 디지털부는 플래시 메모리, FRAM 등의 메모리부(560)와 메인 FPGA(570)을 포함할 수 있다.4 is a block diagram illustrating a configuration of a DRFM according to an embodiment of the present invention. The DRFM 500 receives a control signal from the control computer 3000 and generates a simulation signal. All algorithms are performed on the main FPGA and the final data is output to three ports through a Digital to Analogue Converter (DAC). The DRFM 500 may be divided into an analog part and a digital part and the analog part includes a balun 510, a PLL 520, a clock distributor 530, a plurality of digital-to-analog converters (DAC) And the digital unit may include a memory unit 560 such as a flash memory, FRAM, and the like, and a main FPGA 570.

밸룬(Balun; balance to unbalance transformer)(510)은 임피던스 매칭을 위해 사용되며 외부로부터 공급되는 기준 클럭의 신호 왜곡을 방지하기 위해 마련될 수 있다. 즉, 밸룬(510)은 기준 클럭 발생부(100)와 연결되어 기준 클럭 발생부(100)로부터 기준 클럭을 공급받고, 기준 클럭의 신호 왜곡을 방지한다.Balun (balance to unbalance transformer) 510 is used for impedance matching and may be provided to prevent signal distortion of a reference clock supplied from the outside. That is, the balun 510 is connected to the reference clock generator 100, receives the reference clock from the reference clock generator 100, and prevents signal distortion of the reference clock.

PLL(Phase Locked Loop)(520)은 밸룬(510)으로부터 클럭 신호를 입력하고, 클럭 신호의 위상을 일정하게 유지시켜 주파수가 흔들리지 않도록 한다.A PLL (Phase Locked Loop) 520 inputs a clock signal from the balun 510 and keeps the phase of the clock signal constant so that the frequency is not shaken.

클럭 분배기(Clock Distributor)(530)는 PLL(520)로부터 클럭 신호를 공급받아 복수의 DAC(540)으로 분배한다. 이때, 클럭 분배기(530)에 의해 클럭 신호가 분배됨으로써 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)가 동기될 수 있다.A clock distributor 530 receives a clock signal from the PLL 520 and distributes the clock signal to a plurality of DACs 540. At this time, the clock signal is distributed by the clock distributor 530 so that the terrain directional navigation device 2000 and the multiple simulated target signal generator 1000 can be synchronized.

DAC(540)는 적어도 하나 이상 마련되어 디지털 신호를 아날로그 신호로 변환한다. 즉, DAC(540)는 제 1 내지 제 3 DAC(541, 542, 543)를 포함하며 클럭 분배기(530)에 의해 공급되는 클럭 신호에 동기되며, 메인 FPGA(570)에서 생성된 모의 표적 신호를 입력하여 아날로그 신호로 변환한다. 또한, DAC(540)에 의해 아날로그 신호로 변환된 신호는 각각의 채널(CH1, CH2, CH3)을 통해 출력된다. 채널(CH1, CH2, CH3)은 업 컨버터(710)와 연결되어 채널(CH1, CH2, CH3)을 통해 출력된 신호는 업 컨버터(710)로 입력된다.At least one DAC 540 is provided to convert a digital signal into an analog signal. That is, the DAC 540 includes first to third DACs 541, 542, 543 and is synchronized with the clock signal supplied by the clock distributor 530, and generates a simulated target signal generated in the main FPGA 570 And converts it into an analog signal. In addition, a signal converted into an analog signal by the DAC 540 is output through each of the channels CH1, CH2, and CH3. The channels CH1, CH2 and CH3 are connected to the up-converter 710 and the signals output through the channels CH1, CH2 and CH3 are input to the up-converter 710.

서브 FPGA(550)는 PLL(520)과 DAC(540)의 구동을 위해 마련될 수 있다. 즉, 서브 FPGA(550)에는 PLL(520)과 DAC(540)의 구동 및 제어하기 위한 로직이 저장되어 있다.The sub-FPGA 550 may be provided for driving the PLL 520 and the DAC 540. That is, the sub-FPGA 550 stores logic for driving and controlling the PLL 520 and the DAC 540.

메모리부(560)는 플래시 메모리(561), DRAM(562, 563) 등 복수의 저장 매체를 포함한다. 플래시 메모리(561)는 메인 FPGA(570)와 연결되며 신호 발생을 위한 주파수 대역폭(BW) 및 펄스폭(PW)별 기본 파형 정보를 저장한다. 또한, 플래시 메모리(561)는 신호 발생 명령을 수신하면 저장되어 있는 신호 파형 정보를 통하여 신호를 발생하게 된다. 이를 통해 신호 발생까지의 응답 시간을 현저히 줄일 수 있다. 또한, DRAM(562, 563)은 메인 FPGA(570)와 연결되며, 메인 FPGA(570)에 내장되어 있는 CPU(microBlaze CPU)의 프로그램 러닝(running)용으로 사용된다.The memory unit 560 includes a plurality of storage media such as a flash memory 561, DRAMs 562 and 563, and the like. The flash memory 561 is connected to the main FPGA 570 and stores basic waveform information for a frequency bandwidth BW and a pulse width PW for signal generation. When the flash memory 561 receives a signal generation command, the flash memory 561 generates a signal through the stored signal waveform information. This can significantly reduce the response time to signal generation. The DRAMs 562 and 563 are connected to the main FPGA 570 and are used for program execution of a CPU (microBlaze CPU) built in the main FPGA 570.

메인 FPGA(570)는 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)의 핵심이며, 제어 컴퓨터(3000)로부터 입력되는 파형 정보를 이용하여 다중 또는 단일 신호의 대역폭(Band Width), 시간 지연, 펄스폭(PW), 위상(각도), 신호세기, 재밍 신호 등을 제어하여 모의 신호를 생성한다. 즉, 메인 FPGA(570)는 통신 제어 모듈(200)를 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력하여 다중 모의 신호를 생성한다. 또한, 메인 FPGA(570)는 동기 펄스 수신 모듈(300)를 통해 CPI를 입력하여 지형 대조 항법 장치(2000)에 동기되어 구동될 수 있다. 이렇게 메인 FPGA(570)에서 생성된 모의 신호는 DAC(540)를 통해 변환되어 3개의 채널(CH1, CH2, CH3)를 통해 업 컨버터(710)로 출력된다. The main FPGA 570 is a core of the multi-simulated target signal generator 1000 according to an exemplary embodiment of the present invention. The main FPGA 570 generates a band width of a multiplex signal or a single signal using the waveform information input from the control computer 3000, , A time delay, a pulse width (PW), a phase (angle), a signal intensity, a jamming signal, and the like. That is, the main FPGA 570 receives the control signal and the waveform information from the control computer 3000 through the communication control module 200 to generate multiple simulated signals. In addition, the main FPGA 570 can be driven in synchronization with the terrain collation apparatus 2000 by inputting the CPI through the sync pulse receiving module 300. The simulation signal generated in the main FPGA 570 is converted through the DAC 540 and output to the up-converter 710 through the three channels CH1, CH2, and CH3.

상기한 바와 같이 본 발명의 일 실시 예에 따른 DRFM의 구동 방법을 설명하면 다음과 같다. 기준 클럭 발생기(100)로부터의 기준 클럭을 밸룬(510)이 공급받고, PLL(520)이 밸룬(510)으로부터 클럭 신호를 공급받아 소정의 주파수 대역의 신호를 발생시킨다. PLL(520)으로부터 발생된 신호는 클럭 분배부(530)에 공급되고 클럭 분배부(530)는 클럭 신호를 디지털 아날로그 컨버터(540)으로 공급한다. 한편, 메인 FPGA(570)은 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력받고 동기 펄스 수신 모듈(300)을 통해 CPI를 입력하여 지형 대조 항법 장치(2000)와 동기된다. 또한, 메인 FPGA(570)는 플래시 메모리(561)로부터 신호 발생을 위한 주파수 대역폭(BW) 및 펄스폭(PW)별 기본 파형 정보를 입력하고, DRAM(562, 563)에 저장된 정보에 의해 내장되어 있는 CPU(microBlaze CPU)의 프로그램이 러닝된다. 이에 따라, 메인 FPGA(570)는 제어 컴퓨터(3000)로부터 입력되는 파형 정보를 이용하여 다중 또는 단일 신호의 대역폭(Band Width), 시간 지연, 펄스폭(PW), 위상(각도), 신호세기, 재밍 신호 등을 제어하여 모의 신호를 생성한다. 또한, 메인 FPGA(570)에서 생성된 모의 신호는 DAC(540)를 통해 변환되어 3개의 채널(CH1, CH2, CH3)를 통해 업 컨버터(710)로 출력된다. A DRFM driving method according to an embodiment of the present invention will now be described. The reference clock from the reference clock generator 100 is supplied to the balun 510 and the PLL 520 receives the clock signal from the balun 510 to generate a signal of a predetermined frequency band. The signal generated from the PLL 520 is supplied to the clock distribution unit 530 and the clock distribution unit 530 supplies the clock signal to the digital-to-analog converter 540. The main FPGA 570 receives the control signal and the waveform information from the control computer 3000 through the communication control module 200 and receives the CPI through the synchronization pulse receiving module 300, Lt; / RTI > The main FPGA 570 inputs basic waveform information for each of the frequency bandwidth BW and the pulse width PW for signal generation from the flash memory 561 and is embedded by the information stored in the DRAMs 562 and 563 The program of the CPU (microBlaze CPU) of the CPU is run. Accordingly, the main FPGA 570 can use the waveform information input from the control computer 3000 to calculate the bandwidth (Band Width), the time delay, the pulse width (PW), the phase (angle) And controls the jamming signal to generate a simulated signal. The simulation signal generated in the main FPGA 570 is converted through the DAC 540 and output to the up-converter 710 through the three channels CH1, CH2, and CH3.

도 5는 본 발명의 일 실시 예에 따른 DRFM의 메인 FPGA의 구성을 설명하기 위한 블록도이다.5 is a block diagram illustrating a configuration of a main FPGA of a DRFM according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시 예에 따른 FPGA는 외부와의 통신 및 신호 발생을 제어하는 제어부(571)와, 제어부(571)를 통해 제어 신호 및 파형 정보를 입력받아 주파수 밴드폭, 거리(신호 지연), 펄스폭, 신호 크기, 도플러, 재밍 등이 제어된 모의 표적 신호를 각각 생성하여 다중 모의표적신호를 생성하는 복수의 신호 발생부(572)와, 복수의 신호 발생부(572)로부터 발생된 다중 모의표적신호를 합성하기 위한 합성부(574)와, 합성부(574)에 의해 합성된 다중 모의표적신호를 외부로 전송하기 위한 전송부(575)을 포함할 수 있다.5, an FPGA according to an embodiment of the present invention includes a control unit 571 for controlling communication with external devices and signal generation, a control unit 571 for receiving control signals and waveform information, A plurality of signal generators 572 for generating a plurality of simulated target signals by generating respective simulated target signals with controlled distances (signal delays), pulse widths, signal sizes, Doppler, and jamming, And a transmitting unit 575 for transmitting the multiple simulated target signals synthesized by the synthesizing unit 574 to the outside.

제어부(571)는 메인 FPGA 내부에 마련되어 외부와의 통신 및 신호 발생 제어를 관장한다. 즉, 제어부(571)는 외부 인터페이스, 즉 통신 제어 모듈(200)과 연결되어 외부와 통신하고, 메모리부(560)와 연결되어 메모리부(560)에 저장된 파형 정보를 입력하여 신호 발생 시 이용되도록 한다. 다시 말하면, 제어부(571)는 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호를 입력하고, 메모리부(560)에 저장된 파형 정보를 입력하여 복수의 신호 발생부(572)에 제공한다. 이러한 제어부(571)는 예를 들어 마이크로브레이즈(microBlaze) CPU를 이용할 수 있다. 한편, 메모리부(560)의 플래시 메모리(561)에는 제어 컴퓨터(3000)로부터 다운로드된 파형 정보가 저정된다. 다중 모의표적신호 발생장치가 부팅되어 메인 FPGA(570)이 활성화되면 플래시 메모리(561)에 저장된 파형 정보가 DRAM(562)에 재저장되어 파형 발생 시 이용된다. 여기서, 파형 정보는 사전에 Matlab(매트랩)을 이용하여 생성되어 제어 컴퓨터(3000)를 통해 메모리부(560)에 저장된다.The control unit 571 is provided inside the main FPGA and controls communication with the outside and signal generation control. That is, the control unit 571 is connected to the external interface, that is, the communication control module 200 to communicate with the outside, and is connected to the memory unit 560 and inputs the waveform information stored in the memory unit 560, do. In other words, the control unit 571 receives the control signal from the control computer 3000 through the communication control module 200, inputs the waveform information stored in the memory unit 560, and provides the waveform information to the plurality of signal generators 572 do. The controller 571 may use a microBlaze CPU, for example. On the other hand, the waveform information downloaded from the control computer 3000 is stored in the flash memory 561 of the memory unit 560. When the multi-simulated target signal generator is booted and the main FPGA 570 is activated, the waveform information stored in the flash memory 561 is re-stored in the DRAM 562 and used for waveform generation. Here, the waveform information is generated in advance using Matlab (MATLAB), and is stored in the memory unit 560 through the control computer 3000.

복수의 신호 발생부(572a 내지 572n; 572)는 제어부(571)로부터 제어 신호 및 파형 정보를 공급받아 모의 표적 신호를 각각 발생시킨다. 즉, 신호 발생부(572)는 제 1 내지 제 n 신호 발생부(572a 내지 572n)을 포함하며, 제 1 내지 제 n 신호 발생부(572a 내지 572n)는 제 1 내지 제 n 모의 표적 신호를 각각 발생시킨다. 이러한 복수의 신호 발생부(572)는 제어부(571)로부터 제어 신호 및 파형 정보를 입력받아 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기 중 적어도 하나가 제어된 모의 표적 신호를 각각 발생시킨다. 이를 위해 신호 발생부(572)는 제어 신호 및 파형 정보를 저장하는 내부 메모리(5721)와, 표적 신호 발생을 위한 주파수 밴드폭, 거리(신호 지연), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기를 각각 조절하기 위한 밴드폭(Bandwidth; BW) 조절부(5722), 지연(Delay) 조절부(5723), 펄스폭(Pulse Width; PW) 조절부(5724), 진폭(Amplitude) 조절부(5725), 도플러(Doppler) 조절부(5726), 위상 조절부(5727), 재밍 조절부(5728) 및 재밍 크기 조절부(5729)와, 외부로부터 전달된 파형 정보에서 밴드폭 정보, 거리 정보, 펄스 폭 정보, 신호 크기 정보, 도플러 정보, 재밍 정보 및 재밍 크기 정보를 조절부들에 각각 순차적으로 입력시키는 순차 처리부(5730)를 포함할 수 있다. 여기서, 내부 메모리(5721)는 제어부(571)과 연결되어 제어부(571)을 통해 외부로부터 입력되는 제어 신호와 메모리부(560)로부터 제어부(571)를 통해 전달된 파형 정보를 저장한다. 즉, 내부 메모리(5721)는 제어 신호와 파형 정보를 FPGA 내부에서 저장하기 위해 마련될 수 있다. 이러한 내부 메모리(5721)는 FPGA 내부에 마련된 RAM으로서, 예를 들어 블록램(Block RAM; BRAM)을 이용할 수 있다. 밴드폭 조절부(5722), 지연 조절부(57273), 펄스폭 조절부(5724), 진폭 조절부(5725), 도플러 조절부(5726) 및 위상 조절부(5727)는 도 5에 도시된 바와 같이 순서적으로 연결되어 모의 신호를 생성할 수 있다. 즉, 하나의 신호에 대해 주파수 밴드폭, 거리, 펄스폭, 신호 크기 및 도플러가 조절된 신호를 생성할 수 있다. 그러나, 어느 하나를 조절하지 않고 모의 신호를 생성할 수도 있다. 예를 들어, 밴드폭 및 시간 지연이 조절되고, 펄스폭 및 도플러가 조절되지 않은 모의 신호를 생성할 수도 있다. 이때, DRFM의 메인 FPGA에서는 고도 가변을 위하여 샘플 단위로 지연(Delay)을 조정하여 1/샘플 클럭(Sampling clock) 만큼의 지연을 가변하도록 설계될 수 있다. 설계된 샘플 클럭은 640㎒이고, 그에 따라 DRFM에서 최소로 가변할 수 있는 지연(Delay)은 1/640㎒=1.5625ns일 수 있다. 한편, 위상 조절부(5727)는 도플러 조절부(5726)을 통과한 신호의 위상을 조절하기 위해 마련될 수 있다. 이때, 위상 조절부(5727)는 신호의 위상을 채널별로 다르게 조절할 수 있다. 즉, 도플러 조절부(5726)으로부터의 출력을 제 1 내지 제 3 위상 조절부(5727a, 5727b, 57277c)가 각각 입력하고, 제 1 내지 제 3 위상 조절부(5727a, 5727b, 5727c)는 위상을 각각 다르게 조절하여 신호를 발생시킬 수 있다. 또한, 재밍 조절부(5728)는 제어 컴퓨터(3000)로부터 수신된 신호 정보에 재밍 신호 추가 여부를 확인하여 재밍 신호 발생을 결정하며, 재밍 크기 조절부(5729)는 재밍 조절부(5728)에 의해 생성된 재밍 신호의 크기를 조절한다. 한편, 순차 처리부(5730)은 지연 조절부(5723) 내지 재밍 진폭 조절부(5729)를 순차적으로 제어하여 각 신호 처리가 순차적으로 이루어지도록 한다. 즉, 지연 조절부(5723)에 의해 지연 조절된 신호에 대해 펄스폭 조절부(5724)에 의해 펄스폭이 조절되도록 하는 등 신호 처리가 순차적으로 이루어지도록 한다. 이때, 지연 조절부(5723)를 거친 신호에 대해 펄스폭 조절부(5724)에 의해 폭스폭이 조절되도록 하는 동안에 다음 신호를 지연 조절부(5723)에서 지연 조절되도록 할 수 있다. 즉, 순차 처리부(5730)은 이전 신호의 처리 후 다음 신호가 순차적으로 처리되도록 할 수 있다.The plurality of signal generators 572a to 572n and 572 receive the control signal and waveform information from the controller 571 and generate a simulated target signal, respectively. That is, the signal generator 572 includes first to n-th signal generators 572a to 572n, and the first to n-th signal generators 572a to 572n generate first to nth simulated target signals . The plurality of signal generators 572 receives control signals and waveform information from the controller 571 and receives at least one of a frequency band width, a signal delay (distance), a pulse width, a signal size, a Doppler, a phase, Generates a controlled simulated target signal, respectively. The signal generator 572 includes an internal memory 5721 for storing control signals and waveform information, a frequency band for generating a target signal, a distance (signal delay), a pulse width, a signal size, a Doppler, A band width (BW) control unit 5722, a delay control unit 5723, a pulse width (PW) control unit 5724, and an amplitude control unit A phase adjusting unit 5727, a jamming adjusting unit 5728 and a jamming size adjusting unit 5729. The demodulating unit 5728 demodulates the demodulated signal and outputs the demodulated signal, And a sequential processing unit 5730 for sequentially inputting information, pulse width information, signal size information, Doppler information, jamming information, and jamming size information to the control units, respectively. The internal memory 5721 is connected to the controller 571 and stores control signals input from the outside through the controller 571 and waveform information transmitted from the memory unit 560 through the controller 571. [ That is, the internal memory 5721 may be provided for storing control signals and waveform information in the FPGA. The internal memory 5721 is a RAM provided in the FPGA, for example, a block RAM (BRAM) can be used. The band width adjusting unit 5722, the delay adjusting unit 57273, the pulse width adjusting unit 5724, the amplitude adjusting unit 5725, the Doppler adjusting unit 5726 and the phase adjusting unit 5727 are the same as those shown in FIG. 5 Similarly, a simulated signal can be generated. That is, a frequency band width, a distance, a pulse width, a signal size, and a Doppler adjusted signal can be generated for one signal. However, it is also possible to generate a simulated signal without adjusting any one of them. For example, the bandwidth and time delay may be adjusted, and the pulse width and Doppler may generate an unadjusted simulated signal. At this time, in the main FPGA of the DRFM, it is possible to adjust delay by 1 / sample clock by adjusting the delay in units of samples in order to vary the altitude. The designed sample clock is 640 MHz, and thus the delay that can be minimized in the DRFM may be 1/640 MHz = 1.5625 ns. The phase adjusting unit 5727 may be provided to adjust the phase of the signal passed through the Doppler adjusting unit 5726. At this time, the phase adjuster 5727 can adjust the phase of the signal differently for each channel. That is, the first to third phase adjusting units 5727a, 5727b, 57277c receive the output from the Doppler adjusting unit 5726, and the first to third phase adjusting units 5727a, 5727b, 5727c receive the phase It is possible to generate signals by controlling them differently. The jamming control unit 5728 determines whether the jamming signal is added to the signal information received from the control computer 3000 to determine whether to generate the jamming signal. And adjusts the size of the generated jamming signal. The sequential processing unit 5730 sequentially controls the delay adjusting unit 5723 and the jamming amplitude adjusting unit 5729 so that the signal processing is sequentially performed. That is, signal processing such as adjusting the pulse width by the pulse width adjusting unit 5724 with respect to the signal delay-adjusted by the delay adjusting unit 5723 is sequentially performed. At this time, while the fx width is adjusted by the pulse width adjusting unit 5724 with respect to the signal passed through the delay adjusting unit 5723, the delay adjusting unit 5723 may delay the next signal. That is, the sequential processing unit 5730 may process the next signal sequentially after processing the previous signal.

합성부(574a, 574b, 574c; 574)는 위상 조절부(5727)의 출력과 재밍 조절부(5729)의 출력을 합성한다. 즉, 합성부(574)는 위상이 다른 위상 조절부(5727)의 출력과 재밍 조절부(5729)의 출력을 합성한다. 한편, 위상 조절부(5727)이 복수, 예를 들어 세개 마련되므로 합성부(574)는 위상 조절부(5727)의 수에 대응되는 수로 예를 들어 세개 마련될 수 있다. 이때, 합성부(574)는 복수의 신호 발생부(572)로부터 순차적으로 입력되는 신호를 합성할 수 있다. 예를 들어, 제 1 신호 발생부(572a)로부터 제 n 신호 발생부(572n)까지 순차적으로 신호를 입력하여 합성할 수 있다.Synthesizing units 574a, 574b and 574c 574 combine the output of the phase adjusting unit 5727 and the output of the jamming adjusting unit 5729. That is, the combining unit 574 combines the output of the phase adjusting unit 5727 and the output of the jamming adjusting unit 5729 in different phases. In the meantime, since a plurality of, for example, three phase adjusting units 5727 are provided, the combining unit 574 may be provided with three, for example, corresponding to the number of the phase adjusting units 5727. At this time, the combining unit 574 may combine the signals sequentially input from the plurality of signal generating units 572. [ For example, signals can be sequentially input from the first signal generator 572a to the n-th signal generator 572n and synthesized.

전송부(575)는 복수의 신호 발생부(572)로부터 발생된 다중 모의표적신호를 외부로 전송하기 위해 마련된다. 즉, 전송부(575)은 합성부(574)를 통해 합성된 다중 모의표적신호를 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543)에 전송한다. 이를 위해 전송부(575)은 복수의 신호 발생부(572)와 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543) 사이에 마련된 제 1 내지 제 3 전송부(575a, 575b, 575c)을 포함할 수 있다. 또한, 제 1 내지 제 3 전송부(575a, 575b, 575c)는 각각 고속 데이터 통신 인터페이스와 트랜시버(Transceiver)를 포함할 수 있다. 즉, 최대 12.5Gbps의 전송이 가능한 고속 데이터 통신 인터페이스가 복수의 신호 발생부(572)로부터 다중 모의표적신호를 입력하여 트랜시버에 전달함으로써 트랜시버를 통해 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543)로 다중 모의표적신호가 전달될 수 있다.The transmitting unit 575 is provided to transmit the multiple simulated target signals generated from the plurality of signal generating units 572 to the outside. That is, the transmitting unit 575 transmits the multiple simulated target signals synthesized through the synthesizing unit 574 to the first to third digital-to-analog converters 541, 542 and 543. The transmission unit 575 includes first to third transmission units 575a, 575b and 575c provided between the plurality of signal generators 572 and the first to third digital analog converters 541, 542 and 543, . The first to third transmission units 575a, 575b, and 575c may each include a high-speed data communication interface and a transceiver. That is, a high-speed data communication interface capable of transferring a maximum of 12.5 Gbps receives multiple simulated target signals from a plurality of signal generators 572 and transmits the same to the transceiver, thereby transmitting the first through third digital analog converters 541, 542, 0.0 > 543 < / RTI >

상기한 바와 같은 본 발명의 일 실시 예에 따른 DRFM의 메인 FPGA의 구동 방법을 도 6을 이용하여 설명하면 다음과 같다. 도 6은 본 발명의 일 실시 예에 따른 FPGA 내부의 다중 모의표적신호의 생성을 위한 블록도로서, 도 5의 신호 발생부를 간략하게 표현한 것이다.A method of driving the main FPGA of the DRFM according to an embodiment of the present invention will now be described with reference to FIG. FIG. 6 is a block diagram for generating multiple simulated target signals in an FPGA according to an embodiment of the present invention, which is a simplified representation of the signal generator of FIG.

신호 파형(Waveform) 데이터는 외부 인터페이스(External Interface), 즉 통신 제어 모듈(200)을 통해 메인 FPGA(570)에 전송되고, 메인 FPGA(570)는 수신된 신호 파형 데이터를 플래시 메모리(561)에 저장한다. 즉, 메인 FPGA(570)의 제어부(571)은 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 수신된 파형 데이터를 플래시 메모리(561)에 저장한다. 또한, 메인 FPGA(570)는 부팅되면 모든 신호 파형 데이터를 DRAM(562)에 저장한다. 즉, 제어부(571)은 부팅되면 플래시 메모리(561)에 저장된 신호 파형 데이터를 DRAM(561)에 저장한다. 한편, 신호 파형 데이터는 RF 파형 정보를 포함하며, 제어 컴퓨터(3000)로부터 CPI 단위별 신호 파형의 고도(지연), 위상(각도), 속도(도플러), 신호 크기 등의 정보가 전송된다.The signal waveform data is transmitted to the main FPGA 570 through an external interface, that is, the communication control module 200, and the main FPGA 570 transmits the received signal waveform data to the flash memory 561 . That is, the controller 571 of the main FPGA 570 stores the waveform data received from the control computer 3000 in the flash memory 561 through the communication control module 200. In addition, the main FPGA 570 stores all the signal waveform data in the DRAM 562 when it is booted. That is, the control unit 571 stores the signal waveform data stored in the flash memory 561 in the DRAM 561 when booting up. On the other hand, the signal waveform data includes RF waveform information, and information such as an altitude (delay), a phase (angle), a velocity (Doppler), and a signal size of a signal waveform of each CPI unit is transmitted from the control computer 3000.

신호 발생부(572)는 내부 메모리(5721) 및 복수의 처리부(5722 내지 5729)를 포함하여 표적마다 고도, 위상, 도플러, 거리 지연을 각각 적용한다. 도 6에 도시된 바와 같이 플래시 메모리(561)에 저장된 복수의 파형 정보(Waveform 1 내지 Waveform N)를 복수의 신호 발생부(572)가 입력하여 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기 중 적어도 하나가 조절된 모의 신호를 각각 발생시킨다. 이때, 신호 발생부(572)는 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러 및 위상 중 적어도 하나가 적용된 모의 신호와 재밍 신호를 발생시킬 수 있다. 이때, 모의 신호와 재밍 신호는 위상이 다르게 발생될 수 있다. 예를 들어, 재밍 신호는 모의 신호와 위상이 90°변경된 신호로 출력될 수 있다. 또한, 신호 발생부(572) 순차 처리부(5730)를 포함하여 다중 신호를 순차적으로 처리할 수 있다. 즉, 순차 처리부(5730)에 의해 이전 신호의 처리 후 다음 신호가 처리되도록 한다. 한편, 메인 FPGA(570)는 표적 정보가 있을 때만 내부 메모리(571)에 송신 파형을 옮겨 신호 처리를 수행하고 표적 정보가 없을 때는 데이터를 0으로 출력하여 신호가 출력되지 않는다.The signal generating unit 572 includes an internal memory 5721 and a plurality of processing units 5722 to 5729 to apply altitude, phase, Doppler, and distance delay for each target. 6, a plurality of waveform information (Waveform 1 to Waveform N) stored in the flash memory 561 is inputted to a plurality of signal generators 572 and the frequency band width, signal delay (distance), pulse width, And generates a simulated signal in which at least one of the signal size, the Doppler, the phase, the jamming, and the jamming size is adjusted. At this time, the signal generator 572 may generate a simulation signal and a jamming signal to which at least one of a frequency band width, a signal delay (distance), a pulse width, a signal size, a Doppler, and a phase is applied. At this time, the simulation signal and the jamming signal may be generated in different phases. For example, the jamming signal may be output as a signal whose phase is changed by 90 degrees from the simulation signal. In addition, the signal generating unit 572 may sequentially process multiple signals including the sequential processing unit 5730. That is, the sequential processing unit 5730 processes the next signal after processing the previous signal. On the other hand, the main FPGA 570 carries out signal processing by transferring the transmission waveform to the internal memory 571 only when the target information exists, and when there is no target information, the main FPGA 570 outputs the data as 0 and the signal is not outputted.

이렇게 신호 발생부(572)에서 생성된 신호들은 합성기(574)에 의해 합성된 후 전송부(575)를 통해 DAC(540)으로 전달된다. 합성기(574)는 곱셈기(574-1, 574-2) 및 덧셈기(574-3)을 포함할 수 있다. 서로 다른 위상을 갖는 모의 신호 및 재밍 신호는 곱셈기(574-1. 574-2)에 각각 입력된다. 예를 들어, 모의 신호는 제 1 곱셈기(574-1)에 입력되고 재밍 신호는 제 2 곱셈기(574-2)에 입력된다. 제 1 곱셈기(574-1)은 모의 신호를 cos 신호와 합성하고, 제 2 곱셈기(574-2)는 재밍 신호를 sin 신호와 합성한다. 그리고, 제 1 및 제 2 곱셈기(574-1, 574-2)의 출력 신호는 덧셈기(575)에서 합성되어 출력된다.The signals generated in the signal generator 572 are synthesized by the synthesizer 574 and then transmitted to the DAC 540 through the transmitter 575. [ The combiner 574 may include multipliers 574-1 and 574-2 and an adder 574-3. Simulated signals and jamming signals having different phases are input to the multipliers 574-1 and 574-2, respectively. For example, the simulated signal is input to the first multiplier 574-1 and the jamming signal is input to the second multiplier 574-2. The first multiplier 574-1 combines the simulated signal with the cos signal, and the second multiplier 574-2 combines the jamming signal with the sin signal. The output signals of the first and second multipliers 574-1 and 574-2 are synthesized by the adder 575 and output.

도 7 내지 도 9는 본 발명의 FPGA 내에서의 신호 발생 방법을 설명하기 위한 개략도로서, 도 7은 FPGA의 내부의 신호 크기 모사 방법을 설명하기 위한 개략도이고, 도 8 및 도 9는 FPGA의 내부의 도플러 및 위상 모사 방법을 설명하기 위한 개략도이다. 즉, 도 7은 진폭 조절부의 구동을 설명하기 위한 개략도이고, 도 8 및 도 9는 도플러 조절부 및 위상 조절부의 구동을 설명하기 위한 개략도이다.7 and 9 are schematic views for explaining a signal generating method in the FPGA of the present invention, FIG. 7 is a schematic diagram for explaining a method of simulating the internal signal size of the FPGA, and FIGS. 8 and 9 are diagrams FIG. 2 is a schematic diagram for explaining a Doppler and a phase simulation method of FIG. 7 and 8. FIG. 7 is a schematic view for explaining driving of the amplitude adjusting unit, and FIGS. 8 and 9 are schematic views for explaining driving of the Doppler adjusting unit and the phase adjusting unit.

도 7에 도시된 바와 같이, 진폭 조절부(5725)는 곱셈기(5725-1, 5725-2)를 포함할 수 있다. 송신 파형의 위상이 동일한 신호, 즉 동위상(Inphase) 신호(이하, I 신호)와, I 신호에서 위상이 90°변경된 신호, 즉 직교 위상(Quadrature phase) 신호(이하, Q 신호)가 곱셈기(5725-1a, 5725-2)에 각각 입력된다. 또한, 곱셈기(5725-1, 5725-1)에는 16비트로 변환된 진폭값이 각각 입력된다. 따라서, 곱셈기(5725-1, 5725-2)는 위상이 다른 I 신호 및 Q 신호 각각에 16비트로 변환된 진폭값을 곱하여 진폭이 변화된 신호가 출력한다.As shown in FIG. 7, the amplitude adjuster 5725 may include multipliers 5725-1 and 5725-2. A quadrature phase signal (hereinafter referred to as a Q signal) whose phase is changed by 90 degrees from an I signal is input to a multiplier (an I signal) 5725-1a, and 5725-2, respectively. The multipliers 5725-1 and 5725-1 receive the amplitude values converted into 16 bits, respectively. Therefore, the multipliers 5725-1 and 5725-2 multiply the I and Q signals having different phases by the amplitude values converted into 16 bits, and output the amplified signals.

도 8 및 도 9를 참조하면, 도플러와 위상 가변을 모사하기 위해 FPGA 내부에 DDS를 사용한다. 도 8에 도시된 바와 같이, DDS에 도플러 값을 설정하면 FPGA 내부에 사인 및 코사인 룩업 테이블(Sine/Cosine Lookup Table)에서 해당 위상의 코사인 및 사인값을 계산하여 출력한다. 도플러의 코사인 값은 곱셈기(2726-1)에서 I 신호와 곱셈되어 출력되고, 도플러의 사인 값은 곱셈기(5726-2)에서 Q 신호와 곱셈되어 출력된다. 두 곱셈기의 출력은 덧셈기(5726-3)에서 합성되어 도플러 신호로 출력될 수 있다.Referring to FIGS. 8 and 9, DDS is used in the FPGA to simulate Doppler and phase variation. As shown in FIG. 8, when Doppler values are set in the DDS, the cosine and sine values of the corresponding phases are calculated and output from the sine and cosine lookup tables in the FPGA. The cosine value of the Doppler is multiplied with the I signal by the multiplier 2726-1, and the sine value of the Doppler is multiplied by the Q signal by the multiplier 5726-2. The outputs of the two multipliers may be combined in an adder 5726-3 and output as a Doppler signal.

도 9에 도시된 바와 같이, DDS에 위상 값을 설정하면 FPGA 내부에 사인 및 코사인 룩업 테이블에서 해당 위상의 코사인 및 사인값을 계산하여 출력한다. 위상의 코사인 값은 곱셈기(5727-1)에서 I 신호와 곱셈되어 출력되고, 위상의 사인 값은 곱셈기(5727-2)에서 Q 신호와 곱셈되어 출력된다. 두 곱셈기의 출력은 덧셈기(5727-3)에서 합성되어 위상이 변화된 신호로 출력될 수 있다. DDS에 주파수 값(Phase Increment)을 설정하면 사인 및 코사인 룩업 테이블에서 해당 주파수의 사인 및 코사인 값을 계속적으로 출력할 수 있다.As shown in FIG. 9, when a phase value is set in the DDS, the cosine and sine values of the corresponding phase are calculated and output in the sine and cosine lookup tables in the FPGA. The cosine value of the phase is multiplied by the I signal in the multiplier 5727-1, and the sine of the phase is multiplied by the Q signal in the multiplier 5727-2. The outputs of the two multipliers may be synthesized by the adder 5727-3 and output as a signal whose phase is changed. By setting the frequency increment (Phase Increment) in the DDS, the sine and cosine values of the corresponding frequency can be continuously output from the sine and cosine lookup tables.

도 10은 본 발명의 일 실시 예에 따른 FPGA의 신호 발생부의 재밍 신호 제어를 위한 블럭도이다. 도 10에 도시된 바와 같이, DRAM(562)로부터 복수의 파형 정보(Waveform 1 내지 Wavwform N)가 내부 메모리(5722)에 저장되고, 내부 메모리(5722)에 저장된 파형 정보를 순차 처리부(5730)가 읽어 재밍 신호 추가 여부를 확인하여 재밍 신호 발생을 결정한다. 순차 처리부(5730)에 의해 재밍 조절부(5728)에서 재밍 신호가 발생되면 재밍 진폭 조절부(5729)는 재밍 조절부(5728)에 의해 생성된 재밍 신호의 크기를 조절한다. 재밍 진폭 조절부(5729)에 의해 크기가 조절된 재밍 신호는 멀티플렉서(5732)에 입력되어 제로 데이터(5733)와 멀티플렉싱되고, 멀티플렉서(5732)의 출력은 신호 발생부(572)의 3채널 출력, 즉 3채널 모의 신호와 합성기(574)에 각각 입력되어 합성된다.10 is a block diagram for controlling a jamming signal of a signal generator of an FPGA according to an embodiment of the present invention. 10, a plurality of waveform information (Waveform 1 to Wavwform N) is stored in the internal memory 5722 from the DRAM 562, and the waveform information stored in the internal memory 5722 is sequentially processed by the sequential processing unit 5730 And determines whether or not the jamming signal is added to determine the occurrence of the jamming signal. When the jamming signal is generated in the jamming control unit 5728 by the sequential processing unit 5730, the jamming amplitude control unit 5729 adjusts the size of the jamming signal generated by the jamming control unit 5728. The jamming signal scaled by the jamming amplitude adjuster 5729 is input to the multiplexer 5732 and multiplexed with the zero data 5733 and the output of the multiplexer 5732 is output to the three channel output of the signal generator 572, That is, the three-channel simulated signal and the synthesizer 574, respectively, and synthesized.

도 11은 순차 처리부의 구동 방법을 설명하기 위한 개략도로서, 고도(거리) 모사 및 PRF 적용을 위한 블럭도이다. DRFM은 제어 컴퓨터를 통해 전송된 송신 변수들(크기, 도플러, 위상)을 읽어 설정한다. 이때, 타임스탬프(Timestamp)를 같이 설정하게 되는데, DRFM의 타임스탬프(timestamp)가 설정된 타임스탬프와 일치할 때 해당 송신 변수들은 신호 처리 블럭, 즉 지연 조절부(5723) 내지 5729)로 전송한다. 즉, 외부로부터 전달되는 파형 정보에는 딜레이 정보, 거리 펄스폭 정보, 신호 크기, 도플러 정보, 재밍 정보 등과 함께 타임스탬프가 전달된다. 순차 처리부(5730), 즉 태스크 큐(Task Queue)는 각 정보를 각 조절부에 각각 순차적으로 전달하는데, 타임스탬프에 따라 지연 조절부(5723)로부터 도플러 조절부(5726)까지 순차적으로 해당 신호를 전달한다. 즉, 시간 지연 정보를 전달한 후 거리 정보를 전달하고, 그 다음 펄스폭 정보, 신호 크기 및 도플러 정보를 순차적으로 각각 전달한다. 예를 들어, 타임스탬프는 CPI가 상승 엣지일 때 '0'으로 초기화되며 DRFM은 PRF(1/PRI)와 거리 지연에 따른 값에 따라 타임스탬프 값을 각각의 펄스마다 계산 후 송신 변수와 함께 설정하여 운용 고도에 따라 PRF를 송신하고 거리 지연을 모사한다. 11 is a schematic diagram for explaining a driving method of the sequential processing unit, and is a block diagram for high-level (distance) simulation and PRF application. The DRFM reads and sets transmission variables (size, Doppler, phase) transmitted through the control computer. At this time, a time stamp (Timestamp) is set at the same time. When the time stamp of the DRFM coincides with the set timestamp, the corresponding transmission variables are transmitted to the signal processing blocks, that is, the delay adjusting units 5723 to 5729. That is, timestamps are transmitted to the waveform information transmitted from outside together with delay information, distance pulse width information, signal size, Doppler information, jamming information, and the like. The sequential processing unit 5730, that is, the task queue sequentially transmits the information to each control unit. The sequential processing unit 5730 sequentially transmits the information from the delay control unit 5723 to the Doppler control unit 5726 according to the time stamp. . That is, after transmitting the time delay information, the distance information is transmitted, and then the pulse width information, the signal size, and the Doppler information are sequentially transmitted. For example, the time stamp is initialized to '0' when the CPI is on the rising edge, and DRFM calculates the time stamp value for each pulse according to the PRF (1 / PRI) And transmits the PRF according to the operating altitude and simulates the distance delay.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

1000 : 다중 모의표적신호 발생장치
2000 : 지형 대조 항법 장치
3000 : 제어 컴퓨터
100 : 기준 클럭 발생부 200 : 통신 제어 모듈
300 : 동기 펄스 수신 모듈 400 : 전원 공급부
500 : DRFM 600 : 로컬 신호 합성부
700 : 컨버터 800 : 수신 파워 검출부
900 : 서큘레이터1000: Multiple simulated target signal generator
2000: Terrain Contrast Navigation Device
3000: Control computer
100: reference clock generation unit 200: communication control module
300: Synchronous pulse receiving module 400: Power supply unit
500: DRFM 600: local signal synthesis unit
700: converter 800: receiving power detecting unit
900: Circulator

Claims (5)

기준 클럭을 발생시키는 기준 클럭 발생부;
CPI 클럭을 수신하는 동기 펄스 수신 모듈;
외부로부터 제어 신호 및 파형 정보를 입력하는 통신 제어 모듈;
상기 기준 클럭 및 CPI 클럭에 동기되어 상기 파형 정보를 이용하여 다중 모의표적신호를 발생시키는 디지털 고주파 기억 장치;
상기 다중 모의표적신호의 주파수를 변환하여 외부로 출력하는 컨버터; 및
기준 클럭에 동기되어 로컬 신호를 상기 컨버터에 제공하는 로컬 신호 합성부를 포함하고,
상기 기준 클럭 발생부는 지형 대조 항법 장치의 클럭 신호에 따라 상기 기준 클럭을 발생시키고, 상기 동기 펄스 수신 모듈은 상기 지형 대조 항법 장치로부터 상기 CPI 클럭을 수신하며, 상기 디지털 고주파 기억 장치는 상기 기준 클럭 및 CPI 클럭에 따라 지형 대조 항법 장치와 동기되고,
상기 디지털 고주파 기억 장치는,
상기 통신 제어 모듈을 통해 공급되는 파형 정보를 저장하는 메모리부;
상기 메모리부에 저장된 파형 정보를 이용하여 다중 모의표적신호를 생성하는 메인 FPGA; 및
상기 메인 FPGA로부터 공급된 다중 모의표적신호를 아날로그 신호로 변환하는 복수의 DAC를 포함하고,
클럭 신호를 복수로 분배하여 복수의 DAC에 공급하는 클럭 분배기; 및
복수의 DAC를 제어하기 위한 서브 FPGA를 더 포함하는 다중 모의표적신호 발생장치.
A reference clock generator for generating a reference clock;
A synchronization pulse receiving module for receiving a CPI clock;
A communication control module for inputting control signals and waveform information from outside;
A digital high frequency memory device for generating multiple simulated target signals using the waveform information in synchronization with the reference clock and the CPI clock;
A converter for converting the frequencies of the multiple simulated target signals and outputting the frequencies to the outside; And
And a local signal synthesizer for synchronizing with the reference clock to provide a local signal to the converter,
Wherein the reference clock generator generates the reference clock in accordance with a clock signal of the terrain directional navigation device, and the synchronization pulse receiving module receives the CPI clock from the terrestrial digital versatile navigation device, and the digital high- Synchronized with the terrain control navigation device according to the CPI clock,
The digital high-
A memory unit for storing waveform information supplied through the communication control module;
A main FPGA for generating multiple simulated target signals using waveform information stored in the memory; And
And a plurality of DACs for converting the multiple simulated target signals supplied from the main FPGA into analog signals,
A clock distributor for distributing clock signals to a plurality of DACs; And
Further comprising a sub-FPGA for controlling a plurality of DACs.
청구항 1에 있어서, 상기 메인 FPGA는 상기 CPI 클럭을 입력하여 지형 대조 항법 장치에 동기되는 다중 모의표적신호 발생장치.
The apparatus of claim 1, wherein the main FPGA receives the CPI clock and is synchronized with the terrain-based navigation device.
청구항 2에 있어서, 상기 메인 FPGA는,
외부로부터 파형 신호를 입력하여 메모리에 저장하고, 외부로부터의 제어 신호에 따라 메모리에 저장된 파형 정보를 이용하여 신호 처리를 제어하는 제어부와,
상기 제어부를 통해 입력된 제어 신호 및 파형 정보에 따라 모의표적신호를 각각 생성하는 복수의 신호 발생부와,
복수의 신호 발생부로부터 각각 발생된 다중 모의표적신호를 합성하는 합성부와,
합성부에 의해 합성된 다중 모의표적신호를 외부로 전송하기 위한 전송부를 포함하는 다중 모의표적신호 발생장치.
The system of claim 2,
A controller for inputting a waveform signal from outside and storing the waveform signal in a memory and controlling signal processing using waveform information stored in a memory according to a control signal from the outside,
A plurality of signal generators each for generating a simulated target signal according to the control signal and the waveform information input through the controller,
A synthesizer for synthesizing multiple simulated target signals generated respectively from the plurality of signal generators,
And a transmitter for transmitting multiple simulated target signals synthesized by the synthesizing unit to the outside.
청구항 3에 있어서, 상기 신호 발생부는,
제어부를 통해 외부로부터 입력되는 제어 신호와 메모리부로부터 제어부를 통해 전달된 파형 정보를 저장하는 내부 메모리와,
파형 정보에 따라 주파수 밴드폭, 신호 지연, 펄스폭, 신호 크기, 도플러, 위상, 재밍 및 재밍 크기 중 적어도 하나를 각각 조절하기 위한 복수의 조절부와,
상기 복수의 조절부들이 순차적인 처리가 가능하도록 하는 순차 처리부를 포함하는 다중 모의표적신호 발생장치.
The signal processing apparatus according to claim 3,
An internal memory for storing a control signal input from the outside through the control unit and waveform information transmitted from the memory unit through the control unit;
A plurality of adjusters for adjusting at least one of a frequency band width, a signal delay, a pulse width, a signal amplitude, a Doppler, a phase, a jamming and a jamming amplitude according to waveform information,
And a sequential processing unit for enabling sequential processing of the plurality of regulating units.
청구항 4에 있어서, 상기 순차 처리부는 파형 정보에 포함된 타임스탬프에 따라 복수의 조절부가 순차적으로 신호 파형을 조절하도록 하는 다중 모의표적신호 발생장치.
The apparatus of claim 4, wherein the sequential processing unit sequentially adjusts the signal waveform according to the time stamp included in the waveform information.
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