KR102065985B1 - (Digital Radio Frequency Memory and Multiple simulated target signal generating apparatus having the same - Google Patents

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Abstract

The present invention provides a multiple simulated target signal generating apparatus, which comprises: a memory unit storing waveform information supplied from the outside; a main FPGA generating multiple simulated target signals using the waveform information stored in the memory unit; a communication control module including a digital high frequency memory device including a plurality of DACs converting multiple simulated target signals provided by the main FPGA into an analog signal and inputting and the waveform information from the outside to provide the waveform information to the digital high frequency memory device; and a converter inputting the multiple simulated target signals from the digital high frequency memory device and converting the frequency to output the frequency to a terrain contrast navigation device.

Description

디지털 고주파 기억 장치 및 이를 구비하는 다중 모의표적신호 발생장치{(Digital Radio Frequency Memory and Multiple simulated target signal generating apparatus having the same}Digital Radio Frequency Memory and Multiple Simulated Target Signal Generating Apparatus Having The Same
본 발명은 다중 모의표적신호 발생장치에 관한 것으로, 특히 디지털 고주파 기억 장치(Digital Radio Frequency Memory; 이하 DRFM라 함)을 이용한 다중 모의표적신호 발생장치에 관한 것이다.The present invention relates to a multiple simulated target signal generator, and more particularly, to a multiple simulated target signal generator using a digital radio frequency memory (DRFM).
유도 무장은 표적 또는 목표에 도달할 때까지 특정 방법에 의해 유도되는 장치를 구비한 무기를 말한다. 유도 무장은 유도 장치에 의해 비행체의 비행 방향, 속도 등을 제어함으로써 정밀한 표적의 타격을 가능하게 한다.Guided armed refers to a weapon equipped with a device that is guided by a particular method until the target or target is reached. Guided armament enables precise target strikes by controlling the flight direction, speed, etc. of the vehicle by the guided device.
유도 무장의 유도 방식은 크게 지령 유도(command guidance), 호밍 유도(homing guidance) 및 항법 유도(navigational guidance)로 구분될 수 있다. 지령 유도는 유도 무장 외부에서 유도 신호를 산출하여 유도 무장에 전달하는 방식으로서 유선 지령, 무선 지령 및 레이더 지령 등이 이에 해당한다. 호밍 유도는 미사일에 내장된 탐색기(seeker)에 의해 표적을 탐색하고 포착하여 추적하는 유도 방식으로 탐색기의 작동 방식에 따라 능동, 반능동 및 수동으로 구분될 수 있다. 항법 유도는 유도 무장 자체에서 속도와 방향 또는 위성, 지형사진 등의 정보를 이용하여 표적으로 유도되는 방식으로서, 관성, 지측, 천측 유도 등의 방식이 있다.Guiding methods of induction arming can be broadly classified into command guidance, homing guidance, and navigational guidance. The instruction induction is a method of calculating an induction signal outside the induction armed and transmitting the induction arm to the induction armed, which corresponds to a wired command, a radio command and a radar command. Homing induction is an induction method that searches for, captures, and tracks a target by a seeker built into the missile. The homing induction can be classified into active, semi-active, and passive according to the operation of the searcher. Navigation guidance is a method of deriving a target by using information such as speed and direction or satellite, topographical picture in the guided arming itself, and there are methods such as inertia, ground, and celestial guidance.
한편, 차세대 정밀 타격의 정확도가 요구되는 유도 무기와, 고고도 운영 환경이 요구되는 무인 항공기 등은 지형 정보를 이용한 항법 유도 방식으로 유도될 수 있다. 또한, 항법 유도 방식의 유도 무장을 시험하기 위해 다양한 지형(고도), 속도 및 각도, 재밍 등의 상황을 시험할 수 있다.On the other hand, guided weapons requiring the accuracy of next-generation precision strikes, and unmanned aerial vehicles requiring a high altitude operating environment may be guided by navigation guidance using terrain information. In addition, various terrain (altitude), speed and angles, jamming, and the like can be tested to test the guidance weapon of navigation guidance.
그런데, 고도를 모의하는 모의기는 대부분 광 지연부를 통해 신호를 지연 통과시켜 한번에 단일 고도만을 모의한다. 이러한 광 지연부를 이용한 단일 고도 모의기가 한국등록특허 제10-0971766호에 제시되어 있다. 선행 특허에 제시된 고도를 모의하는 모의기는 광 지연부를 RF 스위치를 통해 신호를 지연시켜 고도를 모의하기 때문에 연속적인 고도 변화를 모의하기 어렵다. 또한, 단일 고도만을 모의할 수 있고, 비행체의 속도에 따른 도플러 신호와 각도를 모의할 수 없다.By the way, most of the simulator to simulate the altitude delays the signal through the optical delay unit to simulate only a single altitude at a time. A single altitude simulator using such an optical delay unit is shown in Korean Patent No. 10-0971766. It is difficult to simulate the continuous altitude change because the simulator simulating the altitude presented in the prior patent simulates the altitude by delaying the signal through the RF delay switch. In addition, only a single altitude can be simulated, and the Doppler signal and angle depending on the speed of the vehicle cannot be simulated.
한국등록특허 제10-0971766호Korea Patent Registration No. 10-0971766
본 발명은 유도 장치를 모의하기 위한 다중 모의표적신호 발생장치를 제공한다.The present invention provides a multiple simulated target signal generator for simulating an induction apparatus.
본 발명은 DRFM을 이용한 다중 모의표적신호 발생장치를 제공한다.The present invention provides an apparatus for generating multiple simulated target signals using DRFM.
본 발명은 DRFM을 이용하여 다양한 지형(고도), 속도 및 각도, 재밍 등의 상황을 시험할 수 있는 다중 모의표적신호 발생장치를 제공한다.The present invention provides a multi-simulation target signal generator capable of testing various terrain (altitude), speed and angle, jamming and the like using the DRFM.
본 발명의 일 양태에 따른 디지털 고주파 기억 장치는 외부로부터 공급되는 파형 정보를 저장하는 메모리부; 상기 메모리부에 저장된 파형 정보를 이용하여 다중 모의표적신호를 생성하는 메인 FPGA; 및 상기 메인 FPGA로부터 공급된 다중 모의표적신호를 아날로그 신호로 변환하는 복수의 DAC를 포함한다.A digital high frequency memory device according to an aspect of the present invention includes a memory unit for storing waveform information supplied from the outside; A main FPGA for generating multiple simulated target signals using waveform information stored in the memory unit; And a plurality of DACs converting the multiple simulated target signals supplied from the main FPGA into analog signals.
클럭 신호를 복수로 분배하여 복수의 DAC에 공급하는 클럭 분배기; 및 복수의 DAC를 제어하기 위한 서브 FPGA를 더 포함한다.A clock divider for distributing a plurality of clock signals and supplying the plurality of clock signals to the plurality of DACs; And a sub FPGA for controlling the plurality of DACs.
상기 메모리부는 외부로부터 공급되는 파형 정보를 저장하는 플래시 메모리와, 플래시 메모리에 저장된 파형 정보를 부팅 시 저장하며 메인 FPGA의 구동 정보를 저장하는 DRAM을 포함한다.The memory unit includes a flash memory for storing waveform information supplied from the outside, and a DRAM for storing the waveform information stored in the flash memory at boot time and storing driving information of the main FPGA.
상기 메인 FPGA는 지형 대조 항법 장치로부터 CPI를 입력하여 지형 대조 항법 장치에 동기된다.The main FPGA is input to the CPI from the terrain check navigation device and is synchronized with the terrain check navigation device.
상기 메인 FPGA는, 외부로부터 파형 신호를 입력하여 메모리에 저장하고, 외부로부터의 제어 신호에 따라 메모리에 저장된 파형 정보를 이용하여 신호 처리를 제어하는 제어부와, 상기 제어부를 통해 입력된 제어 신호 및 파형 정보에 따라 모의표적신호를 각각 생성하는 복수의 신호 발생부와, 복수의 신호 발생부로부터 각각 발생된 다중 모의표적신호를 합성하는 합성부와, 합성부에 의해 합성된 다중 모의표적신호를 외부로 전송하기 위한 전송부를 포함한다.The main FPGA may include a controller for inputting a waveform signal from an external device and storing the waveform signal in a memory, and controlling signal processing using waveform information stored in the memory according to an external control signal, and a control signal and a waveform input through the controller. A plurality of signal generators for generating simulated target signals in accordance with the information, a synthesizer for synthesizing multiple simulated target signals generated from the plurality of signal generators, and the multiple simulated target signals synthesized by the synthesizer to the outside. It includes a transmission unit for transmitting.
상기 신호 발생부는 제어부를 통해 외부로부터 입력되는 제어 신호와 메모리부로부터 제어부를 통해 전달된 파형 정보를 저장하는 내부 메모리와, 파형 정보에 따라 주파수 밴드폭, 신호 지연, 펄스폭, 신호 크기, 도플러, 위상, 재밍 및 재밍 크기 중 적어도 하나를 각각 조절하기 위한 복수의 조절부와, 상기 복수의 조절부들이 순차적인 처리가 가능하도록 하는 순차 처리부를 포함한다.The signal generator includes an internal memory for storing control signals input from the outside through the control unit and waveform information transmitted from the memory unit through the control unit, frequency band width, signal delay, pulse width, signal size, Doppler, and the like according to the waveform information. And a plurality of adjusting units for adjusting at least one of phase, jamming, and jamming size, and a sequential processing unit for allowing the plurality of adjusting units to perform sequential processing.
상기 순차 처리부는 파형 정보에 포함된 타임스탬프에 따라 복수의 조절부가 순차적으로 신호 파형을 조절하도록 한다.The sequential processing unit causes the plurality of control units to sequentially adjust the signal waveform according to the time stamp included in the waveform information.
본 발명의 다른 양태에 따른 다중 모의표적신호 발생장치는 상기 본 발명의 일 양태에 따른 디지털 고주파 기억 장치; 외부로부터 파형 정보를 입력하여 상기 디지털 고주파 기억 장치에 공급하는 통신 제어 모듈; 및 상기 디지털 고주파 기억 장치으로부터 다중 모의표적신호를 입력하고 주파수를 변환하여 지형 대조 항법 장치로 출력하는 컨버터를 포함한다.According to another aspect of the present invention, a multiple simulated target signal generator includes: a digital high frequency memory device according to one aspect of the present invention; A communication control module for inputting waveform information from the outside and supplying the waveform information to the digital high frequency memory device; And a converter for inputting multiple simulated target signals from the digital high frequency memory device, converting a frequency, and outputting the frequency to a terrain control navigation device.
상기 지형 대조 항법 장치의 클럭 신호에 따라 기준 클럭을 발생시키는 기준 클럭 발생부와, 상기 지형 대조 항법 장치로부터 CPI 클럭을 수신하여 상기 디지털 고주파 기억 장치에 전달하는 동기 펄스 수신 모듈을 더 포함한다.And a reference clock generator for generating a reference clock according to the clock signal of the terrain check navigation device, and a synchronization pulse receiving module for receiving a CPI clock from the terrain check navigation device and transmitting the CPI clock to the digital high frequency memory.
상기 디지털 고주파 기억 장치는 상기 기준 클럭 및 CPI 클럭에 따라 지형 대조 항법 장치와 동기된다.The digital high frequency memory device is synchronized with the terrain check navigation device according to the reference clock and the CPI clock.
상기 컨버터는 디지털 고주파 기억 장치로부터 입력된 다중 모의표적신호의 주파수를 상향 변환시키는 복수의 업 컨버터와, 지형 대조 항법 장치로부터 입력되는 신호의 주파수를 하향 변환시키는 다운 컨버터를 포함한다.The converter includes a plurality of up-converters for up-converting the frequencies of the multiple simulated target signals input from the digital high frequency storage device, and down-converters for down-converting the frequencies of the signals input from the terrain control navigation apparatus.
상기 다운 컨버터를 통해 주파수 하향 변환된 신호를 입력하여 수신 신호를 검출하는 수신 파워 검출부와, 상기 업 컨버터의 주파수 상향 신호를 지형 대조 항법 장치로 공급하고, 지형 대조 항법 장치로부터 입력되는 신호를 다운 컨버터로 공급하는 서큘레이터를 더 포함한다.A reception power detector for detecting a received signal by inputting a frequency down-converted signal through the down converter, and supplying a frequency up-signal signal of the up-converter to a terrain control navigation device and down-converting a signal input from the terrain control navigation device; It further includes a circulator to supply.
본 발명의 또다른 양태에 따른 모의 표적 시뮬레이션 장치는 상기 본 발명의 다른 양태에 따른 다중 모의표적신호 발생장치; 상기 다중 모의표적신호 발생장치에 제어 신호 및 파형 정보를 제공하는 제어 컴퓨터; 및 상기 다중 모의표적신호 발생장치로부터 공급된 신호에 따라 기능 및 성능을 시험하는 지형 대조 항법 장치를 포함한다.According to another aspect of the present invention, there is provided a simulated target simulation apparatus comprising: a multiple simulated target signal generator according to another aspect of the present invention; A control computer for providing control signals and waveform information to the multiple simulated target signal generator; And a terrain control navigation device that tests a function and a performance according to a signal supplied from the multiple simulated target signal generator.
본 발명의 실시 예들에 따른 다중 모의표적신호 발생장치는 DRFM을 포함하고, DRFM이 기준 클럭 발생부 및 동기 펄스 수신 모듈이 지형 대조 항법 장치로부터 클럭 및 CPI를 입력받고, 통신 제어 모듈을 통해 제어 컴퓨터로부터 제어 신호 및 파형 정보를 입력받아 다양한 지형, 속도, 각도 및 재밍 등 다양한 상황에 따른 다중 모의표적신호를 생성할 수 있다. 또한, 생성된 모의 표적 신호는 업 컨버터를 통해 RF 신호로 변환되어 지형 대조 항법 장치로 공급되어 지형 대조 항법 장치의 기능 및 성능을 시험하는데 이용될 수 있다.A multi-mock target signal generator according to embodiments of the present invention includes a DRFM, a DRFM receives a clock and a CPI from a reference clock generator and a sync pulse receiving module from a terrain control navigation apparatus, and a control computer through a communication control module. The control signal and waveform information can be input from the multi-target simulation signal according to various situations such as various terrain, speed, angle and jamming. In addition, the generated simulated target signal may be converted into an RF signal through an up converter and supplied to the terrain control navigation apparatus to be used to test the function and performance of the terrain control navigation apparatus.
따라서, DRFM을 이용한 표적 모의 시뮬레이터를 설계할 수 있고, 다중 표적 모의 신호를 발생하여 차세대 정밀 타격 유도 무기 및 유/무인기 항법 정확도를 크게 향상시킬 수 있다.Therefore, it is possible to design a target simulation simulator using DRFM, and to generate multiple target simulation signals, thereby greatly improving the accuracy of next generation precision hit guided weapons and drone / drone navigation.
도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 설명하기 위한 블럭도.
도 2는 본 발명에 이용되는 CPI와 PRI의 관계를 설명하기 위한 개략도.
도 3은 본 발명에 따른 다중 모의표적신호 발생장치와 지형 대조 항법 장치의 신호 관계를 설명하기 위한 개략도.
도 4는 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치의 DRFM의 내부 구성도.
도 5는 본 발명의 일 실시 예에 따른 DRFM의 FPGA의 구성을 설명하기 위한 블록도.
도 6은 본 발명의 일 실시 예에 따른 FPGA 내부의 다중 모의표적신호의 생성 방법을 설명하기 위한 개략도.
도 7 내지 도 9는 본 발명의 FPGA 내에서의 신호 발생 방법을 설명하기 위한 개략도.
도 10은 본 발명의 일 실시 예에 따른 FPGA의 재밍 신호 발생을 설명하기 위한 개략도.
도 11은 본 발명의 일 실시 예에 따른 FPGA의 순차 처리부의 구동 방법을 설명하기 위한 개략도.
1 is a block diagram illustrating a multi-target target signal generator according to an embodiment of the present invention.
2 is a schematic diagram for explaining the relationship between CPI and PRI used in the present invention.
Figure 3 is a schematic diagram for explaining the signal relationship between the multiple simulated target signal generator and the terrain control navigation apparatus according to the present invention.
4 is a diagram illustrating an internal configuration of a DRFM of a multi-target signal generating apparatus according to an embodiment of the present invention.
5 is a block diagram illustrating a configuration of an FPGA of DRFM according to an embodiment of the present invention.
6 is a schematic diagram illustrating a method of generating multiple simulated target signals in an FPGA according to an embodiment of the present invention.
7 to 9 are schematic diagrams for explaining the signal generation method in the FPGA of the present invention.
10 is a schematic diagram illustrating generation of a jamming signal of an FPGA in accordance with an embodiment of the present invention.
11 is a schematic diagram illustrating a method of driving a sequential processing unit of an FPGA according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 설명하기 위한 블럭도로서, 다중 모의표적신호 발생장치와 그 주변 장치를 도시한 블럭도이다. 즉, 도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 포함하는 모의 표적 시뮬레이션 장치의 블럭도이다. 또한, 도 2는 본 발명에 이용되는 CPI와 PRI의 관계를 설명하기 위한 개략도이며, 도 3은 본 발명에 따른 다중 모의표적신호 발생장치와 지형 대조 항법 장치의 발생 신호 관계를 설명하기 위한 개략도이다. 그리고, 도 4는 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치의 DRFM의 내부 구성도이다.1 is a block diagram illustrating a multi-target target signal generator according to an embodiment of the present invention, a block diagram showing a multi-target target signal generator and its peripheral device. That is, FIG. 1 is a block diagram of a simulated target simulation apparatus including a multi-target target signal generator according to an embodiment of the present invention. FIG. 2 is a schematic diagram for explaining the relationship between CPI and PRI used in the present invention, and FIG. 3 is a schematic diagram for explaining the generated signal relationship between the multiple simulated target signal generator and the terrain contrast navigation apparatus according to the present invention. . 4 is a diagram illustrating an internal configuration of a DRFM of an apparatus for generating a mock target signal according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치(1000)는 기준 클럭 발생부(100), 통신 제어 모듈(200), 동기 펄스 수신 모듈(300), 전원 공급부(400), DRFM(500), 로컬 신호 합성부(Local oscillate synthesizer)(600), 복수의 컨버터(700), 수신 파워 검출부(800) 및 서큘레이터(900)를 포함할 수 있다. 또한, 이러한 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)와 연동될 수 있다. 즉, 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)를 시험하기 위한 신호 발생 장치이다. 다중 모의 신호 발생 장치(1000)는 지형 대조 항법 장치(2000)로부터 동기 신호를 입력받아 동기화되어 동작하며, 제어 컴퓨터(3000)로부터 제어 명령을 수신하여 위상(각도), 거리(시간 지연), 도플러(속도)등의 모의 신호를 생성하여 지형 대조 항법 장치(2000)로 송신하는 기능을 갖는다. 이러한 본 발명의 일 실시 예에 따른 다중 모의 표적 신호 발생 장치의 구성을 상세히 설명하면 다음과 같다.Referring to FIG. 1, the multi-mock target signal generating apparatus 1000 according to an embodiment of the present invention may include a reference clock generator 100, a communication control module 200, a sync pulse receiving module 300, and a power supply unit ( 400, a DRFM 500, a local oscillate synthesizer 600, a plurality of converters 700, a reception power detector 800, and a circulator 900. In addition, the multiple simulated target signal generator 1000 may be linked with the terrain contrast navigation apparatus 2000. That is, the multiple simulated target signal generator 1000 is a signal generator for testing the terrain control navigation apparatus 2000. The multi-simulation signal generating apparatus 1000 operates in synchronization with the synchronization signal received from the terrain contrast navigation apparatus 2000, and receives a control command from the control computer 3000 to control phase (angle), distance (time delay), and Doppler. It generates a simulated signal such as (speed) and transmits it to the terrain contrast navigation device 2000. Referring to the configuration of the multi-mock target signal generating apparatus according to an embodiment of the present invention in detail as follows.
기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 연동되어 기준 클럭을 발생시킬 수 있다. 즉, 기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)의 동기를 위해 지형 대조 항법 장치(2000)로부터 제공되는 10㎒ 클럭을 사용하여 전체 장비가 동기되어 동작되도록 한다. 기준 클럭 발생부(100)는 클럭을 발생시켜 DRFM(500) 및 로컬 발진 합성부(600) 등에 공급한다. DRFM(500) 및 로컬 발진 합성부(600)는 기준 클럭에 동기되어 구동될 수 있다. 또한, 기준 클럭 발생부(100)는 전원 공급부(400)로부터 전원을 공급받아 구동될 수 있다. 즉, 기준 클럭 발생부(100)는 전원 공급부(400)로부터 전원을 공급받고 지형 대조 항법 장치(2000)로부터 클럭을 제공받아 기준 클럭을 발생시켜 DRFM(500) 및 로컬 발진 합성부(600) 등에 공급하고, 그에 따라 다중 모의 신호 발생 장치(1000)가 동기화되어 동작되도록 한다.The reference clock generator 100 may interoperate with the terrain control navigation apparatus 2000 to generate a reference clock. That is, the reference clock generator 100 uses the 10 MHz clock provided from the terrain check navigation apparatus 2000 for synchronization of the terrain check navigation apparatus 2000 and the multiple simulated target signal generator 1000. To be synchronized. The reference clock generator 100 generates a clock and supplies the clock to the DRFM 500 and the local oscillation synthesizer 600. The DRFM 500 and the local oscillation synthesizer 600 may be driven in synchronization with the reference clock. In addition, the reference clock generator 100 may be driven by receiving power from the power supply 400. That is, the reference clock generator 100 receives power from the power supply unit 400 and receives a clock from the terrain control navigation apparatus 2000 to generate a reference clock to generate the DRFM 500 and the local oscillation synthesizer 600. Supply, thereby allowing the multi-simulation signal generating apparatus 1000 to operate in synchronization.
통신 제어 모듈(200)은 다중 모의표적신호 발생장치(1000)의 신호 발생을 제어하는 제어 컴퓨터(3000)와의 통신을 담당한다. 통신 제어 모듈(200)은 제어 컴퓨터(3000)와 연결되어 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력한다. 또한, 통신 제어 모듈(200)은 제어 컴퓨터(3000)로부터 입력된 제어 신호 등을 DRFM(500)으로 전송한다. 즉, 통신 제어 모듈(200)은 제어 컴퓨터(3000)로부터 제어 신호를 입력받아 DRFM(500)에 전달함으로써 사용자의 제어에 따라 DRFM(500)이 제어되도록 할 수 있다. 또한, 통신 제어 모듈(200)은 다중 모의표적신호를 발생시키기 위한 파형 정보를 제어 컴퓨터(3000)로부터 입력하여 DRFM(500)에 전달한다. 따라서, DRFM(500)은 사용자의 파형 정보에 따라 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 다중 모의표적신호를 생성할 수 있다. 한편, 통신 제어 모듈(200)은 다중 모의표적신호 발생장치(1000)의 동작을 모니터링하도록 한다. 즉, 통신 제어 모듈(200)은 제어 컴퓨터(3000)와 연결되어 신호 발생 장치(1000)의 동작 상태를 제어 컴퓨터(3000)에 제공할 수 있다. 따라서, 사용자가 제어 컴퓨터(3000)를 통해 신호 발생 장치(1000)의 동작 상태를 관찰하고 제어할 수 있다.The communication control module 200 is in charge of communication with the control computer 3000 that controls the signal generation of the multiple simulated target signal generator 1000. The communication control module 200 is connected to the control computer 3000 and inputs control signals and waveform information from the control computer 3000. In addition, the communication control module 200 transmits a control signal and the like input from the control computer 3000 to the DRFM 500. That is, the communication control module 200 may receive the control signal from the control computer 3000 and transmit the control signal to the DRFM 500 so that the DRFM 500 is controlled according to the user's control. In addition, the communication control module 200 receives waveform information for generating the multi-mock target signal from the control computer 3000 and transmits the waveform information to the DRFM 500. Accordingly, the DRFM 500 may generate multiple simulated target signals according to various terrains, speeds and angles, and jamming conditions according to the waveform information of the user. On the other hand, the communication control module 200 to monitor the operation of the multi-target target signal generator 1000. That is, the communication control module 200 may be connected to the control computer 3000 to provide an operation state of the signal generator 1000 to the control computer 3000. Therefore, the user can observe and control the operation state of the signal generator 1000 through the control computer 3000.
동기 펄스 수신 모듈(300)은 코히어런트 펄스 인테그레이션(Coherent Pulse Integration; CPI) 클럭을 수신하여 공급하는 역할을 수행한다. 즉, 동기 펄스 수신 모듈(300)은 기준 클럭으로부터 동기되어 실제 RF 파형 발생 구간(시간)을 정의하는 CPI 클럭을 지형 대조 항법 장치(2000)로부터 수신하여 DRFM(500)으로 공급한다. 여기서, CPI는 유한한 펄스 리퓨테이션 인터벌(Pulse Reputation Interval; PRI)의 집합체이며, PRI 단위로 RF 신호를 발생시킨다. CPI는 수십 내지 수백개의 PRI의 집합체이며, 동일한 CPI내 PRI 구간에서는 동일한 정보를 가지는 파형의 신호를 발생시킬 수 있고, CPI 별로 다른 정보를 발생할 수 있다. CPI와 PRI의 관계를 도 2에 도시하였다.The sync pulse receiving module 300 receives and supplies a coherent pulse integration (CPI) clock. That is, the sync pulse receiving module 300 receives the CPI clock from the terrain control navigation apparatus 2000, which is synchronized from the reference clock and defines the actual RF waveform generation interval (time), and supplies the same to the DRFM 500. Here, the CPI is a collection of finite Pulse Reputation Intervals (PRs) and generates an RF signal in PRI units. The CPI is a collection of tens to hundreds of PRIs. In the same CPI, the CPI can generate signals having the same information and generate different information for each CPI. The relationship between CPI and PRI is shown in FIG.
전원 공급부(400)는 외부로부터 전원을 공급받아 다중 모의표적신호 발생장치(1000)를 구동시키기 위한 전원을 생성하여 공급한다. 즉, 전원 공급부(400)는 외부로부터 AC 전원을 공급받아 DC 전원을 생성하여 다중 모의표적신호 발생장치(1000)의 내부 구성에 공급한다. 이때, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 부품에 따라 적어도 하나의 DC 전원을 생성할 수 있다. 즉, 하나의 DC 전원을 생성하여 다중 모의표적신호 발생장치(1000)의 내부 구성 부품 전체에 공급할 수 있고, 내부 구성 부품 각각의 구동 전원에 따라 복수의 DC 전원을 생성하여 공급할 수 있다.The power supply unit 400 receives power from the outside to generate and supply power for driving the multi-target signal generating apparatus 1000. That is, the power supply unit 400 receives the AC power from the outside to generate a DC power supply to supply the internal configuration of the multi-target target signal generator 1000. In this case, the power supply unit 400 may generate at least one DC power source according to internal components of the multi-target target signal generator 1000. That is, one DC power may be generated and supplied to all internal components of the multi-target target signal generator 1000, and a plurality of DC powers may be generated and supplied according to driving power of each of the internal components.
DRFM(500)은 제어 컴퓨터(3000)로부터 수신된 사용자의 제어 및 파형 정보에 따라 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 다중 모의표적신호를 생성하여 저장할 수 있다. 즉, DRFM(500)은 파형 정보에 따라 대역폭, 펄스폭, 위상(도플러), 지연 시간 등을 적용하여 거리/각도 등을 모사한 RF 신호를 발생한다. 이러한 DRFM(500)은 도 4에 도시된 바와 같이 디지털부 및 아날로그부로 나뉠 수 있으며, 디지털부는 메인 재설정가능 반도체(Field-Programmable Gate Array; 이하 FPGA라 함)(510)과, 복수의 메모리(520)를 포함할 수 있고, 아날로그부는 서브 FPGA(530), 밸룬(540), PLL(550), 클럭부(560), 그리고 복수의 디지털 아날로그 컨버터(570)을 포함할 수 있다. FPGA는 프로그램이 가능한 로직 칩의 한 형태이다. 이러한 DRFM(500)은 도 4를 이용하여 추후 상세히 설명한다.The DRFM 500 may generate and store multiple simulated target signals according to various terrains, speeds, angles, and jamming conditions according to the user's control and waveform information received from the control computer 3000. That is, the DRFM 500 generates an RF signal that simulates distance / angle by applying bandwidth, pulse width, phase (Doppler), delay time, etc. according to the waveform information. The DRFM 500 may be divided into a digital unit and an analog unit as shown in FIG. 4, and the digital unit may include a main resettable semiconductor (Field-Programmable Gate Array) 510 and a plurality of memories 520. The analog unit may include a sub FPGA 530, a balun 540, a PLL 550, a clock unit 560, and a plurality of digital analog converters 570. FPGAs are a form of programmable logic chip. This DRFM 500 will be described in detail later with reference to FIG. 4.
로컬 신호 합성부(600)는 기준 클럭에 동기화되어 동작되며, 로컬 신호를 합성하여 복수의 컨버터(700)로 전달한다. 즉, 로컬 신호 합성부(600)는 기준 클럭 발생부(100)로부터 기준 클럭을 입력받아 복수의 컨버터(700)에서 사용되는 주파수를 합성(생성)하여 복수의 컨버터(700)에 분배한다.The local signal synthesizing unit 600 operates in synchronization with the reference clock, and synthesizes the local signal and transmits the synthesized local signal to the plurality of converters 700. That is, the local signal synthesizing unit 600 receives a reference clock from the reference clock generator 100, synthesizes (generates) frequencies used in the plurality of converters 700, and distributes them to the plurality of converters 700.
복수의 컨버터(700)는 적어도 하나의 업 컨버터(710)와 적어도 하나의 다운 컨버터(720)를 포함한다. 여기서, 본 실시 예는 업 컨버터(710)가 복수, 예를 들어 세개 구비되고, 다운 컨버터(720)가 하나 구비된다. 즉, 컨버터(700)는 제 1 내지 제 3 업 컨버터(711, 712, 713)과, 하나의 다운 컨버터(720)를 포함한다. 업 컨버터(710)는 DRFM(500)으로부터 출력되는 신호를 입력하여 주파수를 상향 변환시킨다. 즉, DRFM(500)로부터 생성되는 RF 신호는 저대역(낮은 주파수)이므로 이를 실제 지형 대조 항법 장치(2000)에서 사용되는 주파수 대역으로 만들기 위해서는 주파수를 높여야 하는데, 이러한 역할을 업 컨버터(710)가 담당한다. 또한, 다운 컨버터(720)는 외부로부터 서큘레이터(900)를 통해 입력되는 신호의 주파수를 하향 변환시킨다. 즉, 다운 컨버터(720)는 수신된 RF 신호를 수신 파워 검출부(800)의 입력 주파수에 맞게 하향 변환시켜 수신 파워 검출부(800)로 전달한다. 한편, 제 1 내지 제 3 업 컨버터(711, 712, 713)는 지형 대조 항법 장치(2000)와 연결되어 주파수 상향 변환된 신호를 지형 대조 항법 장치(2000)로 전달되고, 지형 대조 항법 장치(2000)의 안테나를 통해 방사될 수 있다. 이때, 제 1 및 제 3 업 컨버터(711, 713)의 신호는 지형 대조 항법 장치(2000)에 직접 공급되고 제 2 업 컨버터(712)의 신호를 서큘레이터(900)를 통해 지형 대조 항법 장치(2000)에 공급될 수 있다.The plurality of converters 700 includes at least one up converter 710 and at least one down converter 720. Here, in the present embodiment, a plurality of up converters 710 are provided, for example three, and one down converter 720 is provided. That is, the converter 700 includes first to third up converters 711, 712, 713, and one down converter 720. The up converter 710 inputs a signal output from the DRFM 500 to upconvert the frequency. That is, since the RF signal generated from the DRFM 500 is a low band (low frequency), in order to make it into the frequency band used in the real terrain control navigation apparatus 2000, the frequency should be increased. In charge. In addition, the down converter 720 down-converts the frequency of a signal input through the circulator 900 from the outside. That is, the down converter 720 down-converts the received RF signal according to the input frequency of the reception power detector 800 and transmits the received RF signal to the reception power detector 800. Meanwhile, the first to third up converters 711, 712, and 713 are connected to the terrain control navigation apparatus 2000, and transmit the frequency up-converted signal to the terrain control navigation apparatus 2000, and the terrain control navigation apparatus 2000. Radiation through the antenna. At this time, the signals of the first and third up converters 711 and 713 are directly supplied to the terrain contrast navigation apparatus 2000, and the signals of the second up converter 712 are transmitted through the circulator 900. 2000).
수신 파워 검출부(800)는 다운 컨버터(720)를 통해 주파수 하향 변환된 신호를 입력하여 수신 신호를 검출한다. 이때, 수신 파워 검출부(800)는 수신된 RF 신호를 전압으로 변환하고, 그에 따라 디지털 회로 부분에서 RF 신호의 입력 여부를 확인할 수 있다. 즉, 수신 파워 검출부(800)는 RF 신호의 수신 여부를 검출하기 위해 마련될 수 있다.The reception power detector 800 detects the reception signal by inputting the frequency down-converted signal through the down converter 720. In this case, the reception power detector 800 may convert the received RF signal into a voltage, and accordingly, determine whether the RF signal is input in the digital circuit part. That is, the reception power detector 800 may be provided to detect whether the RF signal is received.
서큘레이터(900)는 다중 모의표적신호 발생장치(1000)의 신호를 지형 대조 항법 장치(2000)에 공급하고, 지형 대조 항법 장치(2000)로부터 입력되는 신호를 다중 모의표적신호 발생장치(1000)에 공급한다. 이때, 서큘레이터(900)는 제 2 업 컨버터(712)로부터의 송신 신호를 지형 대조 항법 장치(2000)로 공급하고, 지형 대조 항법 장치(2000)로부터의 수신 신호를 다운 컨버터(720)로 공급한다. 즉, 서큘레이터(900)는 제어에 따라 다중 모의표적신호 발생장치(1000) 내에서 RF 신호의 입력과 출력의 방향을 변환하여 송신 신호와 수신 신호의 경로를 설정할 수 있다.The circulator 900 supplies a signal of the multi-target target signal generator 1000 to the terrain contrast navigation apparatus 2000, and supplies a signal input from the terrain-target navigation apparatus 2000 to the multi-mock target signal generator 1000. To feed. At this time, the circulator 900 supplies the transmission signal from the second up converter 712 to the terrain contrast navigation apparatus 2000, and supplies the received signal from the terrain contrast navigation apparatus 2000 to the down converter 720. do. That is, the circulator 900 may set the path of the transmission signal and the reception signal by changing the directions of the input and output of the RF signal in the multi-target target signal generator 1000 under control.
한편, 지형 대조 항법 장치(2000)는 다중 모의표적신호 발생장치(1000)로부터 신호를 공급받아 기능 및 성능을 시험하고자 하는 장치이다. 즉, 지형 대조 항법 장치(2000)는 다중 모의표적신호 발생장치(1000)에 의해 발생된 신호에 따라 기능 및 성능을 시험할 수 있다. 도 3에 도시된 바와 같이 지형 대조 항법 장치(2000)는 CPI와 PRI의 관계에 따라 소정 파형의 RF 신호를 발생시킨다. 즉, CPI의 한 주기 동안 복수의 RF 신호를 발생시킨다. 이때, 주파수, 대역폭, 위상, 거리 지연 등에 따라 RF 신호를 발생시킨다. 또한, 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)에 동기되어 지형 대조 항법 장치(2000)의 PRI에 따라 소정 파형의 RF 신호를 발생시킨다. 이때, RF 신호가 발생되고 다음 RF 신호가 발생되기 까지의 시간 동안 모의 RF 신호가 발생되고, RF 신호가 발생된 후 모의 RF 신호가 발생되기 까지 시간이 지연되어 돌아오는 신호가 모의될 수 있다. 한편, 모의 RF 신호는 주파수, 대역폭, 위상 및 거리 지연 등에 따라 발생될 수 있다. 거리 모의 신호는 지형 대조 항법 장치(2000)에서 발생된 신호로부터 다중 모의 신호 발생 장치(1000)에서 모의 거리만큼 지연된 신호를 발생시킬 수 있다. 각도(위상) 모의 신호는 3개의 채널에 대해 서로 다른 위상 신호를 발생시킴으로써 발생시킬 수 있다. 즉, 제 1 내지 제 3 업 컨버터(711, 712, 713)로부터 서로 다른 위상의 신호를 발생하도록 하여 각도(위상) 모의 신호를 발생시킬 수 있다. 그리고, 속도(도플러) 모의 신호는 모의 속도만큼 도플러 주파수를 가감하여 발생시킬 수 있다. 한편, 지형 대조 항법 장치(2000)는 복수의 안테나(2100)를 포함할 수 있다. 예를 들어, 제 1 업 컨버터(711)와 연결된 제 1 안테나(2110)와, 서큘레이터(900)와 연결된 제 2 안테나(2120)와, 제 3 업 컨버터(2300)와 연결된 제 3 안테나(2130)를 포함할 수 있다. 즉, 제 1 안테나(2110)는 제 1 업 컨버터(711)로부터 RF 신호를 수신하여 방사하고, 제 3 안테나(2130)는 제 3 업 컨버터(713)로부터 RF 신호를 수신하여 방사한다. 또한, 제 2 안테나(2120)는 제 2 업 컨버터(712)의 RF 신호를 서큘레이터(900)를 통해 수신하여 방사하며, 외부로부터 수신된 RF 신호를 서큘레이터(900)를 통해 다운 컨버터(720)으로 전달한다.On the other hand, the terrain control navigation apparatus 2000 is a device to receive the signal from the multi-target target signal generator 1000 to test the function and performance. That is, the terrain contrast navigation apparatus 2000 may test the function and the performance according to the signal generated by the multiple simulated target signal generator 1000. As shown in FIG. 3, the terrain contrast navigation apparatus 2000 generates an RF signal having a predetermined waveform according to the relationship between the CPI and the PRI. That is, a plurality of RF signals are generated during one period of the CPI. At this time, the RF signal is generated according to the frequency, bandwidth, phase, distance delay, and the like. In addition, the multi-mock target signal generator 1000 generates an RF signal having a predetermined waveform in accordance with the PRI of the terrain check navigation device 2000 in synchronization with the terrain check navigation device 2000. In this case, a simulated RF signal is generated for a time until the RF signal is generated and the next RF signal is generated, and a signal that is delayed until the simulated RF signal is generated after the RF signal is generated may be simulated. On the other hand, the simulated RF signal may be generated according to frequency, bandwidth, phase and distance delay. The distance simulation signal may generate a signal delayed by the simulation distance in the multi-simulation signal generating apparatus 1000 from the signal generated by the terrain control navigation apparatus 2000. Angle (phase) simulation signals can be generated by generating different phase signals for the three channels. That is, angle (phase) simulation signals may be generated by generating signals having different phases from the first to third up converters 711, 712, and 713. The speed (Doppler) simulation signal can be generated by adding or subtracting the Doppler frequency by the simulation speed. Meanwhile, the terrain contrast navigation apparatus 2000 may include a plurality of antennas 2100. For example, a first antenna 2110 connected to the first up converter 711, a second antenna 2120 connected to the circulator 900, and a third antenna 2130 connected to the third up converter 2300. ) May be included. That is, the first antenna 2110 receives and radiates an RF signal from the first up converter 711, and the third antenna 2130 receives and radiates an RF signal from the third up converter 713. In addition, the second antenna 2120 receives and radiates an RF signal of the second up converter 712 through the circulator 900, and transmits an RF signal received from the outside to the down converter 720 through the circulator 900. ).
상기한 바와 같은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)의 구동 방법을 간략하게 설명하면 다음과 같다.The driving method of the multiple simulated target signal generating apparatus 1000 according to an embodiment of the present invention as described above will be described briefly as follows.
외부로부터 전원이 공급되면, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 수단의 구동을 위한 적어도 하나의 전원을 생성한다. 즉, 전원 공급부(400)는 외부로부터 교류 전압을 공급받아 기준 클럭 발생기(100), 통신 제어 모듈(200), 동기 펄스 수신 모듈(300) 등의 구동을 위한 적어도 하나의 직류 전원을 생성한다. 이때, 다중 모의표적신호 발생장치(1000)의 내부 구성 수단은 동일 레벨의 전원에 의해 구동될 수도 있고, 적어도 하나가 다른 레벨의 전원에 의해 구동될 수 있다. 따라서, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 수단 각각의 구동에 필요한 직류 전원을 생성할 수 있다. 또한, 전원 공급부(400)로부터 전원이 공급됨으로써 다중 모의표적신호 발생장치(1000)가 인에이블될 수 있다.When power is supplied from the outside, the power supply unit 400 generates at least one power source for driving the internal constituent means of the multi-target target signal generator 1000. That is, the power supply unit 400 receives an AC voltage from the outside to generate at least one DC power source for driving the reference clock generator 100, the communication control module 200, and the synchronous pulse receiving module 300. At this time, the internal configuration means of the multi-target target signal generator 1000 may be driven by the same level of power, or at least one may be driven by different levels of power. Therefore, the power supply unit 400 may generate DC power required for driving each of the internal constituent means of the multi-target target signal generator 1000. In addition, since the power is supplied from the power supply unit 400, the multi-target target signal generator 1000 may be enabled.
기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)로부터 클럭을 수신하여 기준 클럭 신호를 발생시켜 DRFM(500) 및 로컬 신호 합성기(600) 등으로 각각 공급한다. 기준 클럭 신호에 동기화되어 DRFM(500) 및 로컬 신호 합성기(600)는 구동될 수 있다. 즉, 기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)를 동기시키기 위해 지형 대조 항법 장치(2000)로부터 제공되는 클럭을 이용하여 기준 클럭을 생성하고, 기준 클럭을 제공하여 전체 장치가 동기되어 동작되도록 한다. 또한, 동기 펄스 수신 모듈(300)로부터 펄스 신호가 생성되어 DRFM(500)에 공급될 수 있다. 즉, 동기 펄스 수신 모듈(300)은 지형 대조 항법 장치(2000)로부터 입력되는 CPI 클럭에 동기된 신호를 생성하여 DRFM(500)에 공급할 수 있다.The reference clock generator 100 receives a clock from the terrain control navigation apparatus 2000 to generate a reference clock signal, and supplies the clock signal to the DRFM 500 and the local signal synthesizer 600, respectively. The DRFM 500 and the local signal synthesizer 600 may be driven in synchronization with the reference clock signal. That is, the reference clock generator 100 generates a reference clock using a clock provided from the terrain check navigation apparatus 2000 to synchronize the terrain check navigation apparatus 2000 and the multi-mock target signal generator 1000. In addition, a reference clock is provided to allow the entire device to operate in synchronization. In addition, a pulse signal may be generated from the sync pulse receiving module 300 and supplied to the DRFM 500. That is, the sync pulse receiving module 300 may generate a signal synchronized with the CPI clock input from the terrain control navigation apparatus 2000 and supply it to the DRFM 500.
그리고, 통신 제어 모듈(200)을 통해 외부로부터 제어 신호, 파형 정보 등이 DRFM(500)으로 입력된다. DRFM(500)은 통신 제어 모듈(200)을 통해 외부로부터 제어 신호와 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 파형 정보를 입력하고 그에 따른 다중 모의표적신호를 생성하여 저장할 수 있다. 이때, DRFM(500)은 다양한 지형, 다양한 속도, 다양한 각도, 그리고 다양한 재밍 등 다양한 상황 각각에 따른 모의 표적 신호를 생성할 수 있다.The control signal, waveform information, and the like are input to the DRFM 500 from the outside through the communication control module 200. The DRFM 500 may input a control signal and waveform information according to various terrains, speeds and angles, and jamming from the outside through the communication control module 200, and may generate and store a multi-mock target signal according to it. In this case, the DRFM 500 may generate a simulated target signal for each of various situations such as various terrains, various speeds, various angles, and various jamming.
DRFM(500)으로부터 생성된 신호는 업 컨버터(710)로 공급된다. 또한, 업 컨버터(710)는 로컬 신호 합성기(600)의 신호에 의해 구동될 수 있다. 즉, 업 컨버터(710)는 로컬 신호 합성기(600)로부터의 로컬 신호에 따라 구동되어 DRFM(500)으로부터의 신호를 주파수 상향 변환시킨다. 즉, 업 컨버터(710)는 DRFM(500)으로부터 모의 표적 신호를 공급받아 이를 주파수 상향 변환시켜 RF 신호를 생성한다. 업 컨버터(710)에 의해 생성된 RF 신호는 지형 대조 항법 장치(2000)로 공급되고 안테나(2100)를 통해 방사될 수 있다.The signal generated from the DRFM 500 is fed to the up converter 710. In addition, the up converter 710 may be driven by a signal of the local signal synthesizer 600. That is, the up converter 710 is driven according to the local signal from the local signal synthesizer 600 to frequency upconvert the signal from the DRFM 500. That is, the up converter 710 receives the simulated target signal from the DRFM 500 and up-converts it to generate an RF signal. The RF signal generated by the up converter 710 may be supplied to the terrain control navigation apparatus 2000 and radiated through the antenna 2100.
한편, 지형 대조 항법 장치(2000)로부터 수신 신호가 입력될 수 있는데, 수신 신호는 서큘레이터(900)를 통해 다운 컨버터(720)로 공급되고, 다운 컨버터(720)는 수신 신호를 주파수 하향 변환시켜 RF 신호를 생성한다. 또한, 다운 컨버터(720)에 의해 생성된 RF 신호는 수신 파워 검출부(800)로 전달된다. 수신 파워 검출부(800)는 RF 신호를 전압으로 변경하여 디지털 회로 부분에 RF 신호의 입력 여부를 확인할 수 있도록 한다.Meanwhile, a reception signal may be input from the terrain contrast navigation apparatus 2000. The received signal is supplied to the down converter 720 through the circulator 900, and the down converter 720 down-converts the received signal. Generate an RF signal. In addition, the RF signal generated by the down converter 720 is transmitted to the reception power detector 800. The reception power detector 800 converts the RF signal into a voltage so as to check whether the RF signal is input to the digital circuit part.
또한, 이러한 다중 모의표적신호 발생장치(1000) 내의 구동 형태를 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)에 공급하고, 그에 따라 사용자가 모니터링할 수 있다.In addition, the driving pattern in the multi-mock target signal generator 1000 may be supplied to the control computer 3000 through the communication control module 200, and thus monitored by the user.
상기한 바와 같이 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)는 기준 클럭 발생부(100) 및 동기 펄스 수신 모듈(300)이 지형 대조 항법 장치(2000)로부터 클럭 및 CPI를 공급받아 DRFM(500)으로 공급하고, 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보가 DRFM(500)으로 공급되어 다양한 지형, 다양한 속도, 다양한 각도, 그리고 다양한 재밍 등 다양한 상황 각각에 따른 모의 표적 신호를 생성할 수 있다. 또한, 생성된 모의 표적 신호는 업 컨버터(710)를 통해 RF 신호로 변환되어 지형 대조 항법 장치(2000)로 공급되어 지형 대조 항법 장치(2000)의 기능 및 성능을 시험하는데 이용될 수 있다.As described above, in the multiple simulated target signal generator 1000 according to an embodiment of the present invention, the reference clock generator 100 and the sync pulse receiving module 300 may receive a clock and a CPI from the terrain check navigation apparatus 2000. It is supplied to the DRFM 500, and the control signal and waveform information from the control computer 3000 through the communication control module 200 is supplied to the DRFM (500) various terrain, various speeds, various angles, various jamming, etc. Simulated target signals can be generated for each of various situations. In addition, the generated simulated target signal may be converted into an RF signal through the up converter 710 and supplied to the terrain control navigation apparatus 2000 to be used to test the function and performance of the terrain control navigation apparatus 2000.
도 4는 본 발명의 일 실시 예에 따른 DRFM의 구성을 설명하기 위한 블럭도이다. DRFM(500)은 제어 컴퓨터(3000)로부터 제어 신호를 입력받아 모의 신호를 생성한다. 모든 알고리즘은 메인 FPGA에서 수행되며 최종 만들어진 데이터는 디지털 아날로그 컨버터(Digital to Analogue Converter; DAC)를 통하여 3개의 포트로 출력된다. 이러한 DRFM(500)은 아날로그부와 디지털부로 나뉠 수 있으며, 아날로그부는 밸룬(Balun)(510), PLL(520), 클럭 분배기(530), 복수의 디지털 아날로그 컨버터(DAC)(540) 및 서브 FPGA(550)를 포함할 수 있고, 디지털부는 플래시 메모리, FRAM 등의 메모리부(560)와 메인 FPGA(570)을 포함할 수 있다.4 is a block diagram illustrating a configuration of a DRFM according to an embodiment of the present invention. The DRFM 500 receives a control signal from the control computer 3000 and generates a simulation signal. All algorithms are performed on the main FPGA and the final data is output to three ports through a Digital to Analogue Converter (DAC). The DRFM 500 may be divided into an analog unit and a digital unit, and the analog unit may include a balun 510, a PLL 520, a clock divider 530, a plurality of digital analog converters (DACs) 540, and a sub FPGA. 550, and the digital unit may include a memory unit 560, such as a flash memory and an FRAM, and a main FPGA 570.
밸룬(Balun; balance to unbalance transformer)(510)은 임피던스 매칭을 위해 사용되며 외부로부터 공급되는 기준 클럭의 신호 왜곡을 방지하기 위해 마련될 수 있다. 즉, 밸룬(510)은 기준 클럭 발생부(100)와 연결되어 기준 클럭 발생부(100)로부터 기준 클럭을 공급받고, 기준 클럭의 신호 왜곡을 방지한다.A balun (balance to unbalance transformer) 510 is used for impedance matching and may be provided to prevent signal distortion of a reference clock supplied from the outside. That is, the balun 510 is connected to the reference clock generator 100 to receive a reference clock from the reference clock generator 100 and prevent signal distortion of the reference clock.
PLL(Phase Locked Loop)(520)은 밸룬(510)으로부터 클럭 신호를 입력하고, 클럭 신호의 위상을 일정하게 유지시켜 주파수가 흔들리지 않도록 한다.A phase locked loop (PLL) 520 inputs a clock signal from the balun 510 and keeps the phase of the clock signal constant so that the frequency is not shaken.
클럭 분배기(Clock Distributor)(530)는 PLL(520)로부터 클럭 신호를 공급받아 복수의 DAC(540)으로 분배한다. 이때, 클럭 분배기(530)에 의해 클럭 신호가 분배됨으로써 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)가 동기될 수 있다.The clock distributor 530 receives a clock signal from the PLL 520 and distributes the clock signal to the plurality of DACs 540. In this case, the clock signal is distributed by the clock divider 530 so that the terrain matching navigation apparatus 2000 and the multiple simulated target signal generator 1000 may be synchronized.
DAC(540)는 적어도 하나 이상 마련되어 디지털 신호를 아날로그 신호로 변환한다. 즉, DAC(540)는 제 1 내지 제 3 DAC(541, 542, 543)를 포함하며 클럭 분배기(530)에 의해 공급되는 클럭 신호에 동기되며, 메인 FPGA(570)에서 생성된 모의 표적 신호를 입력하여 아날로그 신호로 변환한다. 또한, DAC(540)에 의해 아날로그 신호로 변환된 신호는 각각의 채널(CH1, CH2, CH3)을 통해 출력된다. 채널(CH1, CH2, CH3)은 업 컨버터(710)와 연결되어 채널(CH1, CH2, CH3)을 통해 출력된 신호는 업 컨버터(710)로 입력된다.At least one DAC 540 is provided to convert a digital signal into an analog signal. That is, the DAC 540 includes first to third DACs 541, 542, and 543 and is synchronized with a clock signal supplied by the clock divider 530, and simulates a simulated target signal generated by the main FPGA 570. Input to convert to analog signal. In addition, the signal converted into an analog signal by the DAC 540 is output through each channel (CH1, CH2, CH3). The channels CH1, CH2, and CH3 are connected to the up converter 710 so that signals output through the channels CH1, CH2 and CH3 are input to the up converter 710.
서브 FPGA(550)는 PLL(520)과 DAC(540)의 구동을 위해 마련될 수 있다. 즉, 서브 FPGA(550)에는 PLL(520)과 DAC(540)의 구동 및 제어하기 위한 로직이 저장되어 있다.The sub FPGA 550 may be provided to drive the PLL 520 and the DAC 540. That is, the logic for driving and controlling the PLL 520 and the DAC 540 is stored in the sub FPGA 550.
메모리부(560)는 플래시 메모리(561), DRAM(562, 563) 등 복수의 저장 매체를 포함한다. 플래시 메모리(561)는 메인 FPGA(570)와 연결되며 신호 발생을 위한 주파수 대역폭(BW) 및 펄스폭(PW)별 기본 파형 정보를 저장한다. 또한, 플래시 메모리(561)는 신호 발생 명령을 수신하면 저장되어 있는 신호 파형 정보를 통하여 신호를 발생하게 된다. 이를 통해 신호 발생까지의 응답 시간을 현저히 줄일 수 있다. 또한, DRAM(562, 563)은 메인 FPGA(570)와 연결되며, 메인 FPGA(570)에 내장되어 있는 CPU(microBlaze CPU)의 프로그램 러닝(running)용으로 사용된다.The memory unit 560 includes a plurality of storage media such as a flash memory 561 and DRAMs 562 and 563. The flash memory 561 is connected to the main FPGA 570 and stores basic waveform information for each frequency bandwidth (BW) and pulse width (PW) for signal generation. In addition, when the flash memory 561 receives the signal generation command, the flash memory 561 generates a signal through the stored signal waveform information. This significantly reduces the response time to signal generation. In addition, the DRAMs 562 and 563 are connected to the main FPGA 570 and are used for program running of a microBlaze CPU (CPU) embedded in the main FPGA 570.
메인 FPGA(570)는 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)의 핵심이며, 제어 컴퓨터(3000)로부터 입력되는 파형 정보를 이용하여 다중 또는 단일 신호의 대역폭(Band Width), 시간 지연, 펄스폭(PW), 위상(각도), 신호세기, 재밍 신호 등을 제어하여 모의 신호를 생성한다. 즉, 메인 FPGA(570)는 통신 제어 모듈(200)를 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력하여 다중 모의 신호를 생성한다. 또한, 메인 FPGA(570)는 동기 펄스 수신 모듈(300)를 통해 CPI를 입력하여 지형 대조 항법 장치(2000)에 동기되어 구동될 수 있다. 이렇게 메인 FPGA(570)에서 생성된 모의 신호는 DAC(540)를 통해 변환되어 3개의 채널(CH1, CH2, CH3)를 통해 업 컨버터(710)로 출력된다. The main FPGA 570 is the core of the multiple simulated target signal generator 1000 according to an exemplary embodiment of the present invention, and uses the waveform information input from the control computer 3000 to display a bandwidth of multiple or single signals. The simulation signal is generated by controlling the time delay, pulse width (PW), phase (angle), signal strength, jamming signal, and the like. That is, the main FPGA 570 inputs control signals and waveform information from the control computer 3000 through the communication control module 200 to generate a multi-simulation signal. In addition, the main FPGA 570 may be driven in synchronization with the terrain control navigation apparatus 2000 by inputting the CPI through the sync pulse receiving module 300. The simulated signal generated in the main FPGA 570 is converted through the DAC 540 and output to the up converter 710 through three channels CH1, CH2, and CH3.
상기한 바와 같이 본 발명의 일 실시 예에 따른 DRFM의 구동 방법을 설명하면 다음과 같다. 기준 클럭 발생기(100)로부터의 기준 클럭을 밸룬(510)이 공급받고, PLL(520)이 밸룬(510)으로부터 클럭 신호를 공급받아 소정의 주파수 대역의 신호를 발생시킨다. PLL(520)으로부터 발생된 신호는 클럭 분배부(530)에 공급되고 클럭 분배부(530)는 클럭 신호를 디지털 아날로그 컨버터(540)으로 공급한다. 한편, 메인 FPGA(570)은 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력받고 동기 펄스 수신 모듈(300)을 통해 CPI를 입력하여 지형 대조 항법 장치(2000)와 동기된다. 또한, 메인 FPGA(570)는 플래시 메모리(561)로부터 신호 발생을 위한 주파수 대역폭(BW) 및 펄스폭(PW)별 기본 파형 정보를 입력하고, DRAM(562, 563)에 저장된 정보에 의해 내장되어 있는 CPU(microBlaze CPU)의 프로그램이 러닝된다. 이에 따라, 메인 FPGA(570)는 제어 컴퓨터(3000)로부터 입력되는 파형 정보를 이용하여 다중 또는 단일 신호의 대역폭(Band Width), 시간 지연, 펄스폭(PW), 위상(각도), 신호세기, 재밍 신호 등을 제어하여 모의 신호를 생성한다. 또한, 메인 FPGA(570)에서 생성된 모의 신호는 DAC(540)를 통해 변환되어 3개의 채널(CH1, CH2, CH3)를 통해 업 컨버터(710)로 출력된다. Referring to the driving method of the DRFM according to an embodiment of the present invention as described above are as follows. The balun 510 receives a reference clock from the reference clock generator 100, and the PLL 520 receives a clock signal from the balun 510 to generate a signal of a predetermined frequency band. The signal generated from the PLL 520 is supplied to the clock distributor 530, and the clock distributor 530 supplies the clock signal to the digital analog converter 540. Meanwhile, the main FPGA 570 receives control signals and waveform information from the control computer 3000 through the communication control module 200, and inputs a CPI through the sync pulse receiving module 300 to provide the terrain contrast navigation apparatus 2000. Is synchronized with. In addition, the main FPGA 570 inputs basic waveform information for each frequency bandwidth (BW) and pulse width (PW) for signal generation from the flash memory 561 and is embedded by information stored in the DRAMs 562 and 563. The program of the CPU (microBlaze CPU) is run. Accordingly, the main FPGA 570, using the waveform information input from the control computer 3000, the bandwidth (Band Width), time delay, pulse width (PW), phase (angle), signal strength, The simulation signal is generated by controlling the jamming signal. In addition, the simulated signal generated by the main FPGA 570 is converted through the DAC 540 and output to the up converter 710 through three channels CH1, CH2, and CH3.
도 5는 본 발명의 일 실시 예에 따른 DRFM의 메인 FPGA의 구성을 설명하기 위한 블록도이다.5 is a block diagram illustrating a configuration of a main FPGA of the DRFM according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 FPGA는 외부와의 통신 및 신호 발생을 제어하는 제어부(571)와, 제어부(571)를 통해 제어 신호 및 파형 정보를 입력받아 주파수 밴드폭, 거리(신호 지연), 펄스폭, 신호 크기, 도플러, 재밍 등이 제어된 모의 표적 신호를 각각 생성하여 다중 모의표적신호를 생성하는 복수의 신호 발생부(572)와, 복수의 신호 발생부(572)로부터 발생된 다중 모의표적신호를 합성하기 위한 합성부(574)와, 합성부(574)에 의해 합성된 다중 모의표적신호를 외부로 전송하기 위한 전송부(575)을 포함할 수 있다.Referring to FIG. 5, the FPGA according to an embodiment of the present invention receives a control signal and waveform information through a control unit 571 for controlling communication and signal generation with an external device, and a frequency bandwidth, A plurality of signal generators 572 and a plurality of signal generators 572 for generating a simulated target signal by generating a simulated target signal each having a controlled distance (signal delay), pulse width, signal magnitude, Doppler, jamming, etc. And a transmitter 575 for synthesizing the multiple simulated target signals generated by the multicast target signal, and a transmitter 575 for transmitting the multiple simulated target signals synthesized by the synthesizer 574 to the outside.
제어부(571)는 메인 FPGA 내부에 마련되어 외부와의 통신 및 신호 발생 제어를 관장한다. 즉, 제어부(571)는 외부 인터페이스, 즉 통신 제어 모듈(200)과 연결되어 외부와 통신하고, 메모리부(560)와 연결되어 메모리부(560)에 저장된 파형 정보를 입력하여 신호 발생 시 이용되도록 한다. 다시 말하면, 제어부(571)는 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호를 입력하고, 메모리부(560)에 저장된 파형 정보를 입력하여 복수의 신호 발생부(572)에 제공한다. 이러한 제어부(571)는 예를 들어 마이크로브레이즈(microBlaze) CPU를 이용할 수 있다. 한편, 메모리부(560)의 플래시 메모리(561)에는 제어 컴퓨터(3000)로부터 다운로드된 파형 정보가 저정된다. 다중 모의표적신호 발생장치가 부팅되어 메인 FPGA(570)이 활성화되면 플래시 메모리(561)에 저장된 파형 정보가 DRAM(562)에 재저장되어 파형 발생 시 이용된다. 여기서, 파형 정보는 사전에 Matlab(매트랩)을 이용하여 생성되어 제어 컴퓨터(3000)를 통해 메모리부(560)에 저장된다.The controller 571 is provided inside the main FPGA to manage communication and signal generation control with the outside. That is, the controller 571 is connected to an external interface, that is, the communication control module 200 to communicate with the outside, and is connected to the memory unit 560 to input waveform information stored in the memory unit 560 to be used when a signal is generated. do. In other words, the controller 571 inputs a control signal from the control computer 3000 through the communication control module 200, inputs waveform information stored in the memory unit 560, and provides the signal to the plurality of signal generators 572. do. The controller 571 may use, for example, a microBlaze CPU. On the other hand, the waveform information downloaded from the control computer 3000 is stored in the flash memory 561 of the memory unit 560. When the multiple simulated target signal generator is booted and the main FPGA 570 is activated, the waveform information stored in the flash memory 561 is re-stored in the DRAM 562 to be used when the waveform is generated. Here, the waveform information is generated in advance using Matlab and stored in the memory unit 560 through the control computer 3000.
복수의 신호 발생부(572a 내지 572n; 572)는 제어부(571)로부터 제어 신호 및 파형 정보를 공급받아 모의 표적 신호를 각각 발생시킨다. 즉, 신호 발생부(572)는 제 1 내지 제 n 신호 발생부(572a 내지 572n)을 포함하며, 제 1 내지 제 n 신호 발생부(572a 내지 572n)는 제 1 내지 제 n 모의 표적 신호를 각각 발생시킨다. 이러한 복수의 신호 발생부(572)는 제어부(571)로부터 제어 신호 및 파형 정보를 입력받아 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기 중 적어도 하나가 제어된 모의 표적 신호를 각각 발생시킨다. 이를 위해 신호 발생부(572)는 제어 신호 및 파형 정보를 저장하는 내부 메모리(5721)와, 표적 신호 발생을 위한 주파수 밴드폭, 거리(신호 지연), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기를 각각 조절하기 위한 밴드폭(Bandwidth; BW) 조절부(5722), 지연(Delay) 조절부(5723), 펄스폭(Pulse Width; PW) 조절부(5724), 진폭(Amplitude) 조절부(5725), 도플러(Doppler) 조절부(5726), 위상 조절부(5727), 재밍 조절부(5728) 및 재밍 크기 조절부(5729)와, 외부로부터 전달된 파형 정보에서 밴드폭 정보, 거리 정보, 펄스 폭 정보, 신호 크기 정보, 도플러 정보, 재밍 정보 및 재밍 크기 정보를 조절부들에 각각 순차적으로 입력시키는 순차 처리부(5730)를 포함할 수 있다. 여기서, 내부 메모리(5721)는 제어부(571)과 연결되어 제어부(571)을 통해 외부로부터 입력되는 제어 신호와 메모리부(560)로부터 제어부(571)를 통해 전달된 파형 정보를 저장한다. 즉, 내부 메모리(5721)는 제어 신호와 파형 정보를 FPGA 내부에서 저장하기 위해 마련될 수 있다. 이러한 내부 메모리(5721)는 FPGA 내부에 마련된 RAM으로서, 예를 들어 블록램(Block RAM; BRAM)을 이용할 수 있다. 밴드폭 조절부(5722), 지연 조절부(57273), 펄스폭 조절부(5724), 진폭 조절부(5725), 도플러 조절부(5726) 및 위상 조절부(5727)는 도 5에 도시된 바와 같이 순서적으로 연결되어 모의 신호를 생성할 수 있다. 즉, 하나의 신호에 대해 주파수 밴드폭, 거리, 펄스폭, 신호 크기 및 도플러가 조절된 신호를 생성할 수 있다. 그러나, 어느 하나를 조절하지 않고 모의 신호를 생성할 수도 있다. 예를 들어, 밴드폭 및 시간 지연이 조절되고, 펄스폭 및 도플러가 조절되지 않은 모의 신호를 생성할 수도 있다. 이때, DRFM의 메인 FPGA에서는 고도 가변을 위하여 샘플 단위로 지연(Delay)을 조정하여 1/샘플 클럭(Sampling clock) 만큼의 지연을 가변하도록 설계될 수 있다. 설계된 샘플 클럭은 640㎒이고, 그에 따라 DRFM에서 최소로 가변할 수 있는 지연(Delay)은 1/640㎒=1.5625ns일 수 있다. 한편, 위상 조절부(5727)는 도플러 조절부(5726)을 통과한 신호의 위상을 조절하기 위해 마련될 수 있다. 이때, 위상 조절부(5727)는 신호의 위상을 채널별로 다르게 조절할 수 있다. 즉, 도플러 조절부(5726)으로부터의 출력을 제 1 내지 제 3 위상 조절부(5727a, 5727b, 57277c)가 각각 입력하고, 제 1 내지 제 3 위상 조절부(5727a, 5727b, 5727c)는 위상을 각각 다르게 조절하여 신호를 발생시킬 수 있다. 또한, 재밍 조절부(5728)는 제어 컴퓨터(3000)로부터 수신된 신호 정보에 재밍 신호 추가 여부를 확인하여 재밍 신호 발생을 결정하며, 재밍 크기 조절부(5729)는 재밍 조절부(5728)에 의해 생성된 재밍 신호의 크기를 조절한다. 한편, 순차 처리부(5730)은 지연 조절부(5723) 내지 재밍 진폭 조절부(5729)를 순차적으로 제어하여 각 신호 처리가 순차적으로 이루어지도록 한다. 즉, 지연 조절부(5723)에 의해 지연 조절된 신호에 대해 펄스폭 조절부(5724)에 의해 펄스폭이 조절되도록 하는 등 신호 처리가 순차적으로 이루어지도록 한다. 이때, 지연 조절부(5723)를 거친 신호에 대해 펄스폭 조절부(5724)에 의해 폭스폭이 조절되도록 하는 동안에 다음 신호를 지연 조절부(5723)에서 지연 조절되도록 할 수 있다. 즉, 순차 처리부(5730)은 이전 신호의 처리 후 다음 신호가 순차적으로 처리되도록 할 수 있다.The plurality of signal generators 572a to 572n; 572 receive control signals and waveform information from the controller 571 and generate simulated target signals, respectively. That is, the signal generator 572 includes the first to nth signal generators 572a to 572n, and the first to nth signal generators 572a to 572n respectively provide the first to nth simulated target signals. Generate. The plurality of signal generators 572 may receive control signals and waveform information from the controller 571, and may include at least one of a frequency bandwidth, a signal delay (distance), a pulse width, a signal size, a Doppler, a phase, a jamming, and a jamming size. Generates a controlled simulated target signal, respectively. To this end, the signal generator 572 includes an internal memory 5721 for storing control signals and waveform information, a frequency bandwidth, a distance (signal delay), a pulse width, a signal magnitude, a Doppler, a phase, jamming for generating a target signal. , Bandwidth (BW) adjustment unit 5722, delay adjustment unit 5723, pulse width (PW) adjustment unit 5724, amplitude adjustment to adjust the jamming size, respectively Band width information, distance from the portion 5725, the Doppler adjustment unit 5726, the phase adjustment unit 5727, the jamming control unit 5728 and the jamming size control unit 5729, and the waveform information transmitted from the outside It may include a sequential processor 5730 to sequentially input information, pulse width information, signal size information, Doppler information, jamming information and jamming size information to the control unit. Here, the internal memory 5721 is connected to the control unit 571 to store a control signal input from the outside through the control unit 571 and waveform information transferred from the memory unit 560 through the control unit 571. That is, the internal memory 5721 may be provided to store control signals and waveform information in the FPGA. The internal memory 5721 is a RAM provided in the FPGA, and for example, a block RAM (BRAM) may be used. The bandwidth adjusting unit 5722, the delay adjusting unit 57273, the pulse width adjusting unit 5724, the amplitude adjusting unit 5725, the Doppler adjusting unit 5726, and the phase adjusting unit 5725 are illustrated in FIG. 5. They can be chained together in order to create a simulated signal. That is, a signal in which frequency band width, distance, pulse width, signal magnitude, and Doppler are adjusted for one signal may be generated. However, it is also possible to generate a simulated signal without adjusting either. For example, the bandwidth and time delay may be adjusted, and the pulse width and the Doppler may be generated without a simulated signal. At this time, the main FPGA of the DRFM may be designed to vary the delay by 1 / sampling clock by adjusting the delay in units of samples for the highly variable. The sample clock designed is 640 MHz, so the minimum variable delay in DRFM can be 1/640 MHz = 1.5625 ns. On the other hand, the phase adjuster 5725 may be provided to adjust the phase of the signal passing through the Doppler adjuster 5726. In this case, the phase controller 5725 may adjust the phase of the signal differently for each channel. That is, the first to third phase controllers 5727a, 5727b, and 57277c respectively input the output from the Doppler adjuster 5726, and the first to third phase controllers 5727a, 5727b, and 5727c input phases. Each can be adjusted differently to generate a signal. In addition, the jamming controller 5528 determines whether a jamming signal is added to the signal information received from the control computer 3000 to determine the occurrence of the jamming signal, and the jamming size controller 5729 is determined by the jamming controller 5528. Adjust the size of the generated jamming signal. Meanwhile, the sequential processing unit 5730 sequentially controls the delay control unit 5723 to the jamming amplitude control unit 5729 so that each signal processing is performed sequentially. That is, the signal processing is sequentially performed such that the pulse width is adjusted by the pulse width adjusting unit 5724 with respect to the signal delayed by the delay adjusting unit 5723. In this case, while the fox width is adjusted by the pulse width adjusting unit 5724 with respect to the signal passing through the delay adjusting unit 5723, the next signal may be delay adjusted by the delay adjusting unit 5723. That is, the sequential processor 5730 may cause the next signal to be sequentially processed after the previous signal is processed.
합성부(574a, 574b, 574c; 574)는 위상 조절부(5727)의 출력과 재밍 조절부(5729)의 출력을 합성한다. 즉, 합성부(574)는 위상이 다른 위상 조절부(5727)의 출력과 재밍 조절부(5729)의 출력을 합성한다. 한편, 위상 조절부(5727)이 복수, 예를 들어 세개 마련되므로 합성부(574)는 위상 조절부(5727)의 수에 대응되는 수로 예를 들어 세개 마련될 수 있다. 이때, 합성부(574)는 복수의 신호 발생부(572)로부터 순차적으로 입력되는 신호를 합성할 수 있다. 예를 들어, 제 1 신호 발생부(572a)로부터 제 n 신호 발생부(572n)까지 순차적으로 신호를 입력하여 합성할 수 있다.The combiners 574a, 574b, 574c and 574 combine the output of the phase adjuster 5725 and the output of the jamming adjuster 5729. That is, the combiner 574 synthesizes the output of the phase adjuster 5725 and the output of the jamming adjuster 5729 having different phases. On the other hand, since a plurality of, for example, three phase adjusters (5727) are provided, three synthesizers (574) may be provided in a number corresponding to the number of phase adjusters (5727), for example. In this case, the combiner 574 may synthesize signals sequentially input from the plurality of signal generators 572. For example, signals may be sequentially input from the first signal generator 572a to the nth signal generator 572n to be synthesized.
전송부(575)는 복수의 신호 발생부(572)로부터 발생된 다중 모의표적신호를 외부로 전송하기 위해 마련된다. 즉, 전송부(575)은 합성부(574)를 통해 합성된 다중 모의표적신호를 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543)에 전송한다. 이를 위해 전송부(575)은 복수의 신호 발생부(572)와 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543) 사이에 마련된 제 1 내지 제 3 전송부(575a, 575b, 575c)을 포함할 수 있다. 또한, 제 1 내지 제 3 전송부(575a, 575b, 575c)는 각각 고속 데이터 통신 인터페이스와 트랜시버(Transceiver)를 포함할 수 있다. 즉, 최대 12.5Gbps의 전송이 가능한 고속 데이터 통신 인터페이스가 복수의 신호 발생부(572)로부터 다중 모의표적신호를 입력하여 트랜시버에 전달함으로써 트랜시버를 통해 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543)로 다중 모의표적신호가 전달될 수 있다.The transmitter 575 is provided to transmit the multiple simulated target signals generated from the signal generators 572 to the outside. That is, the transmitter 575 transmits the multiple simulated target signals synthesized through the combiner 574 to the first to third digital analog converters 541, 542, and 543. To this end, the transmitter 575 uses the first to third transmitters 575a, 575b, and 575c provided between the plurality of signal generators 572 and the first to third digital analog converters 541, 542, and 543. It may include. In addition, the first to third transmitters 575a, 575b, and 575c may each include a high speed data communication interface and a transceiver. That is, a high-speed data communication interface capable of transmission of up to 12.5 Gbps receives the multiple simulated target signals from the plurality of signal generators 572 and transmits them to the transceiver, thereby transmitting the first to third digital-to-analog converters 541, 542, 543, multiple simulated target signals may be transmitted.
상기한 바와 같은 본 발명의 일 실시 예에 따른 DRFM의 메인 FPGA의 구동 방법을 도 6을 이용하여 설명하면 다음과 같다. 도 6은 본 발명의 일 실시 예에 따른 FPGA 내부의 다중 모의표적신호의 생성을 위한 블록도로서, 도 5의 신호 발생부를 간략하게 표현한 것이다.A driving method of the main FPGA of the DRFM according to an embodiment of the present invention as described above will be described with reference to FIG. 6. FIG. 6 is a block diagram for generating a multi-target signal in an FPGA according to an embodiment of the present invention. The signal generator of FIG.
신호 파형(Waveform) 데이터는 외부 인터페이스(External Interface), 즉 통신 제어 모듈(200)을 통해 메인 FPGA(570)에 전송되고, 메인 FPGA(570)는 수신된 신호 파형 데이터를 플래시 메모리(561)에 저장한다. 즉, 메인 FPGA(570)의 제어부(571)은 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 수신된 파형 데이터를 플래시 메모리(561)에 저장한다. 또한, 메인 FPGA(570)는 부팅되면 모든 신호 파형 데이터를 DRAM(562)에 저장한다. 즉, 제어부(571)은 부팅되면 플래시 메모리(561)에 저장된 신호 파형 데이터를 DRAM(561)에 저장한다. 한편, 신호 파형 데이터는 RF 파형 정보를 포함하며, 제어 컴퓨터(3000)로부터 CPI 단위별 신호 파형의 고도(지연), 위상(각도), 속도(도플러), 신호 크기 등의 정보가 전송된다.The signal waveform data is transmitted to the main FPGA 570 through an external interface, that is, the communication control module 200, and the main FPGA 570 transmits the received signal waveform data to the flash memory 561. Save it. That is, the controller 571 of the main FPGA 570 stores the waveform data received from the control computer 3000 through the communication control module 200 in the flash memory 561. In addition, the main FPGA 570 stores all signal waveform data in the DRAM 562 when booted. That is, when booted, the controller 571 stores the signal waveform data stored in the flash memory 561 in the DRAM 561. On the other hand, the signal waveform data includes RF waveform information, and information such as altitude (delay), phase (angle), speed (Doppler), signal size, etc. of the signal waveform for each CPI unit is transmitted from the control computer 3000.
신호 발생부(572)는 내부 메모리(5721) 및 복수의 처리부(5722 내지 5729)를 포함하여 표적마다 고도, 위상, 도플러, 거리 지연을 각각 적용한다. 도 6에 도시된 바와 같이 플래시 메모리(561)에 저장된 복수의 파형 정보(Waveform 1 내지 Waveform N)를 복수의 신호 발생부(572)가 입력하여 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기 중 적어도 하나가 조절된 모의 신호를 각각 발생시킨다. 이때, 신호 발생부(572)는 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러 및 위상 중 적어도 하나가 적용된 모의 신호와 재밍 신호를 발생시킬 수 있다. 이때, 모의 신호와 재밍 신호는 위상이 다르게 발생될 수 있다. 예를 들어, 재밍 신호는 모의 신호와 위상이 90°변경된 신호로 출력될 수 있다. 또한, 신호 발생부(572) 순차 처리부(5730)를 포함하여 다중 신호를 순차적으로 처리할 수 있다. 즉, 순차 처리부(5730)에 의해 이전 신호의 처리 후 다음 신호가 처리되도록 한다. 한편, 메인 FPGA(570)는 표적 정보가 있을 때만 내부 메모리(571)에 송신 파형을 옮겨 신호 처리를 수행하고 표적 정보가 없을 때는 데이터를 0으로 출력하여 신호가 출력되지 않는다.The signal generator 572 includes an internal memory 5721 and a plurality of processors 5722 to 5729 to apply altitude, phase, Doppler, and distance delay to each target. As illustrated in FIG. 6, the plurality of signal generators 572 input the plurality of waveform information Waveforms 1 to Waveform N stored in the flash memory 561 to generate a frequency bandwidth, a signal delay (distance), a pulse width, At least one of the signal magnitude, the Doppler, the phase, the jamming, and the jamming magnitude generates the adjusted simulated signal, respectively. In this case, the signal generator 572 may generate a simulation signal and a jamming signal to which at least one of a frequency bandwidth, a signal delay (distance), a pulse width, a signal magnitude, a Doppler, and a phase is applied. At this time, the simulation signal and the jamming signal may be generated out of phase. For example, the jamming signal may be output as a simulated signal and a signal whose phase is changed by 90 °. In addition, the signal generator 572 may include a sequential processor 5730 to sequentially process the multiple signals. That is, the sequential processor 5730 allows the next signal to be processed after the previous signal is processed. On the other hand, the main FPGA 570 performs signal processing by moving the transmission waveform to the internal memory 571 only when there is target information, and outputs data as 0 when there is no target information, so that no signal is output.
이렇게 신호 발생부(572)에서 생성된 신호들은 합성기(574)에 의해 합성된 후 전송부(575)를 통해 DAC(540)으로 전달된다. 합성기(574)는 곱셈기(574-1, 574-2) 및 덧셈기(574-3)을 포함할 수 있다. 서로 다른 위상을 갖는 모의 신호 및 재밍 신호는 곱셈기(574-1. 574-2)에 각각 입력된다. 예를 들어, 모의 신호는 제 1 곱셈기(574-1)에 입력되고 재밍 신호는 제 2 곱셈기(574-2)에 입력된다. 제 1 곱셈기(574-1)은 모의 신호를 cos 신호와 합성하고, 제 2 곱셈기(574-2)는 재밍 신호를 sin 신호와 합성한다. 그리고, 제 1 및 제 2 곱셈기(574-1, 574-2)의 출력 신호는 덧셈기(575)에서 합성되어 출력된다.The signals generated by the signal generator 572 are synthesized by the synthesizer 574 and then transmitted to the DAC 540 through the transmitter 575. Synthesizer 574 may include multipliers 574-1 and 574-2 and adders 574-3. Simulated signals and jamming signals having different phases are input to multipliers 574-1 and 574-2, respectively. For example, the simulated signal is input to the first multiplier 574-1 and the jamming signal is input to the second multiplier 574-2. The first multiplier 574-1 synthesizes the simulated signal with the cos signal, and the second multiplier 574-2 combines the jamming signal with the sin signal. The output signals of the first and second multipliers 574-1 and 574-2 are synthesized by the adder 575 and output.
도 7 내지 도 9는 본 발명의 FPGA 내에서의 신호 발생 방법을 설명하기 위한 개략도로서, 도 7은 FPGA의 내부의 신호 크기 모사 방법을 설명하기 위한 개략도이고, 도 8 및 도 9는 FPGA의 내부의 도플러 및 위상 모사 방법을 설명하기 위한 개략도이다. 즉, 도 7은 진폭 조절부의 구동을 설명하기 위한 개략도이고, 도 8 및 도 9는 도플러 조절부 및 위상 조절부의 구동을 설명하기 위한 개략도이다.7 to 9 are schematic diagrams for explaining a signal generation method in the FPGA of the present invention, Figure 7 is a schematic diagram illustrating a method for simulating the internal signal size of the FPGA, Figures 8 and 9 are the interior of the FPGA A schematic diagram for explaining the Doppler and phase simulation methods of. That is, FIG. 7 is a schematic view for explaining the driving of the amplitude adjusting unit, and FIGS. 8 and 9 are schematic views for explaining the driving of the Doppler adjusting unit and the phase adjusting unit.
도 7에 도시된 바와 같이, 진폭 조절부(5725)는 곱셈기(5725-1, 5725-2)를 포함할 수 있다. 송신 파형의 위상이 동일한 신호, 즉 동위상(Inphase) 신호(이하, I 신호)와, I 신호에서 위상이 90°변경된 신호, 즉 직교 위상(Quadrature phase) 신호(이하, Q 신호)가 곱셈기(5725-1a, 5725-2)에 각각 입력된다. 또한, 곱셈기(5725-1, 5725-1)에는 16비트로 변환된 진폭값이 각각 입력된다. 따라서, 곱셈기(5725-1, 5725-2)는 위상이 다른 I 신호 및 Q 신호 각각에 16비트로 변환된 진폭값을 곱하여 진폭이 변화된 신호가 출력한다.As shown in FIG. 7, the amplitude adjusting unit 5725 may include multipliers 5725-1 and 5725-2. A signal having the same phase in a transmission waveform, that is, an in-phase signal (hereinafter referred to as an I signal) and a signal whose phase is changed by 90 ° from an I signal, that is, a quadrature phase signal (hereinafter referred to as a Q signal) are multipliers ( 5725-1a and 5725-2). The multipliers 5725-1 and 5725-1 are inputted with amplitude values converted into 16 bits, respectively. Therefore, the multipliers 5725-1 and 5725-2 multiply the I-signal and Q-signal having different phases by the amplitude value converted into 16 bits and output the signal whose amplitude is changed.
도 8 및 도 9를 참조하면, 도플러와 위상 가변을 모사하기 위해 FPGA 내부에 DDS를 사용한다. 도 8에 도시된 바와 같이, DDS에 도플러 값을 설정하면 FPGA 내부에 사인 및 코사인 룩업 테이블(Sine/Cosine Lookup Table)에서 해당 위상의 코사인 및 사인값을 계산하여 출력한다. 도플러의 코사인 값은 곱셈기(2726-1)에서 I 신호와 곱셈되어 출력되고, 도플러의 사인 값은 곱셈기(5726-2)에서 Q 신호와 곱셈되어 출력된다. 두 곱셈기의 출력은 덧셈기(5726-3)에서 합성되어 도플러 신호로 출력될 수 있다.8 and 9, DDS is used inside the FPGA to simulate Doppler and phase variation. As shown in FIG. 8, when a Doppler value is set in the DDS, a cosine and a sine value of a corresponding phase are calculated and output from a sine and cosine lookup table in the FPGA. The cosine of Doppler is multiplied by the I signal by the multiplier 2726-1, and the sine of Doppler is multiplied by the Q signal by the multiplier 5726-2. The outputs of the two multipliers may be synthesized by the adder 5726-3 and output as a Doppler signal.
도 9에 도시된 바와 같이, DDS에 위상 값을 설정하면 FPGA 내부에 사인 및 코사인 룩업 테이블에서 해당 위상의 코사인 및 사인값을 계산하여 출력한다. 위상의 코사인 값은 곱셈기(5727-1)에서 I 신호와 곱셈되어 출력되고, 위상의 사인 값은 곱셈기(5727-2)에서 Q 신호와 곱셈되어 출력된다. 두 곱셈기의 출력은 덧셈기(5727-3)에서 합성되어 위상이 변화된 신호로 출력될 수 있다. DDS에 주파수 값(Phase Increment)을 설정하면 사인 및 코사인 룩업 테이블에서 해당 주파수의 사인 및 코사인 값을 계속적으로 출력할 수 있다.As shown in FIG. 9, when the phase value is set in the DDS, the cosine and sine of the corresponding phase are calculated and output from the sine and cosine lookup table inside the FPGA. The cosine value of the phase is multiplied with the I signal by the multiplier 5725-1, and the sine value of the phase is multiplied by the Q signal by the multiplier 5725-2 and output. The outputs of the two multipliers may be synthesized by the adder 5725-3 and output as a signal whose phase is changed. By setting the frequency increments in the DDS, the sine and cosine values of the frequencies can be continuously output from the sine and cosine lookup tables.
도 10은 본 발명의 일 실시 예에 따른 FPGA의 신호 발생부의 재밍 신호 제어를 위한 블럭도이다. 도 10에 도시된 바와 같이, DRAM(562)로부터 복수의 파형 정보(Waveform 1 내지 Wavwform N)가 내부 메모리(5722)에 저장되고, 내부 메모리(5722)에 저장된 파형 정보를 순차 처리부(5730)가 읽어 재밍 신호 추가 여부를 확인하여 재밍 신호 발생을 결정한다. 순차 처리부(5730)에 의해 재밍 조절부(5728)에서 재밍 신호가 발생되면 재밍 진폭 조절부(5729)는 재밍 조절부(5728)에 의해 생성된 재밍 신호의 크기를 조절한다. 재밍 진폭 조절부(5729)에 의해 크기가 조절된 재밍 신호는 멀티플렉서(5732)에 입력되어 제로 데이터(5733)와 멀티플렉싱되고, 멀티플렉서(5732)의 출력은 신호 발생부(572)의 3채널 출력, 즉 3채널 모의 신호와 합성기(574)에 각각 입력되어 합성된다.10 is a block diagram for jamming signal control of a signal generator of an FPGA according to an embodiment of the present invention. As illustrated in FIG. 10, a plurality of waveform information Waveforms 1 to Wavwform N are stored in the internal memory 5722 from the DRAM 562, and the waveform information stored in the internal memory 5722 may be sequentially processed. Read and check whether jamming signal is added to determine jamming signal generation. When the jamming signal is generated by the jamming control unit 5728 by the sequential processing unit 5730, the jamming amplitude control unit 5729 adjusts the magnitude of the jamming signal generated by the jamming control unit 5728. The jamming signal whose size is adjusted by the jamming amplitude control unit 5729 is input to the multiplexer 5732 and multiplexed with the zero data 5731, and the output of the multiplexer 5732 is a three-channel output of the signal generator 572, That is, the three-channel simulation signal and the synthesizer 574 are respectively input and synthesized.
도 11은 순차 처리부의 구동 방법을 설명하기 위한 개략도로서, 고도(거리) 모사 및 PRF 적용을 위한 블럭도이다. DRFM은 제어 컴퓨터를 통해 전송된 송신 변수들(크기, 도플러, 위상)을 읽어 설정한다. 이때, 타임스탬프(Timestamp)를 같이 설정하게 되는데, DRFM의 타임스탬프(timestamp)가 설정된 타임스탬프와 일치할 때 해당 송신 변수들은 신호 처리 블럭, 즉 지연 조절부(5723) 내지 5729)로 전송한다. 즉, 외부로부터 전달되는 파형 정보에는 딜레이 정보, 거리 펄스폭 정보, 신호 크기, 도플러 정보, 재밍 정보 등과 함께 타임스탬프가 전달된다. 순차 처리부(5730), 즉 태스크 큐(Task Queue)는 각 정보를 각 조절부에 각각 순차적으로 전달하는데, 타임스탬프에 따라 지연 조절부(5723)로부터 도플러 조절부(5726)까지 순차적으로 해당 신호를 전달한다. 즉, 시간 지연 정보를 전달한 후 거리 정보를 전달하고, 그 다음 펄스폭 정보, 신호 크기 및 도플러 정보를 순차적으로 각각 전달한다. 예를 들어, 타임스탬프는 CPI가 상승 엣지일 때 '0'으로 초기화되며 DRFM은 PRF(1/PRI)와 거리 지연에 따른 값에 따라 타임스탬프 값을 각각의 펄스마다 계산 후 송신 변수와 함께 설정하여 운용 고도에 따라 PRF를 송신하고 거리 지연을 모사한다. FIG. 11 is a schematic diagram illustrating a driving method of a sequential processor, and a block diagram for altitude (distance) simulation and PRF application. DRFM reads and sets the transmission variables (size, Doppler, phase) sent through the control computer. At this time, the timestamp is set together. When the timestamp of the DRFM coincides with the set timestamp, the corresponding transmission variables are transmitted to the signal processing block, that is, the delay controllers 5723 to 5729. That is, the time stamp is transmitted to the waveform information transmitted from the outside together with delay information, distance pulse width information, signal magnitude, Doppler information, jamming information, and the like. The sequential processor 5730, that is, a task queue, sequentially transmits each piece of information to each controller, and sequentially transmits the corresponding signals from the delay controller 5723 to the Doppler controller 5726 according to the time stamp. To pass. That is, after passing time delay information, distance information is transmitted, and then pulse width information, signal magnitude, and Doppler information are sequentially transmitted, respectively. For example, the timestamp is initialized to '0' when the CPI is on the rising edge, and the DRFM calculates the timestamp value for each pulse and sets it with the transmit variable according to the PRF (1 / PRI) and distance delay values. Transmit PRF according to the operating altitude and simulate the distance delay.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.On the other hand, although the technical spirit of the present invention has been described in detail according to the above embodiment, it should be noted that the above embodiment is for the purpose of explanation and not for the limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
1000 : 다중 모의표적신호 발생장치
2000 : 지형 대조 항법 장치
3000 : 제어 컴퓨터
100 : 기준 클럭 발생부 200 : 통신 제어 모듈
300 : 동기 펄스 수신 모듈 400 : 전원 공급부
500 : DRFM 600 : 로컬 신호 합성부
700 : 컨버터 800 : 수신 파워 검출부
900 : 서큘레이터
1000: Multiple Simulated Target Signal Generator
2000: terrain contrast navigation device
3000: Control Computer
100: reference clock generator 200: communication control module
300: sync pulse receiving module 400: power supply
500: DRFM 600: local signal synthesis section
700: converter 800: receiving power detector
900: Circulator

Claims (13)

  1. 기준 클럭을 제공받는 밸룬;
    상기 밸룬으로부터 클럭신호를 공급받아 소정의 주파수 대역의 클럭신호를 발생하는 PLL;
    상기 PLL로부터 클럭신호를 공급받아 분배하는 클럭 분배부;
    통신 제어 모듈을 통해 제어 컴퓨터로부터 파형 정보를 공급받아 저장하는 메모리부;
    동기 펄스 수신 모듈을 통해 지형 대조 항법 장치로부터 CPI를 입력받아 상기 지형 대조 항법 장치에 동기되고, 상기 메모리부 또는 상기 제어 컴퓨터로부터 제어 신호 및 파형 정보를 입력받아 다중 모의표적신호를 생성하는 메인 FPGA;
    상기 클럭 분배부에서 분배된 클럭신호에 의해 동기되고, 상기 메인 FPGA로부터 공급되는 다중 모의표적신호를 아날로그 신호로 변환하여 채널을 통해 출력하는 복수의 DAC; 및
    상기 PLL과 상기 DAC를 구동하는 서브 FPGA; 를 포함하고,
    상기 메인 FPGA는,
    상기 통신 제어 모듈 및 상기 메모리부와의 통신 및 신호 발생을 제어하는 제어부;
    상기 제어부를 통해 제어 신호 및 파형 정보를 입력받아 주파수 밴드폭, 거리, 펄스폭, 신호 크기, 도플러, 재밍 및 재밍 크기 중 적어도 어느 하나가 제어된 모의 표적 신호를 파형 정보에 포함된 타임스탬프에 따라 순차 처리하여 다중 모의표적신호를 생성하는 복수의 신호발생부; 및
    상기 복수의 신호발생부로부터 발생된 다중 모의표적신호를 합성하는 합성부;
    상기 합성부에 의해 합성된 다중 모의표적신호를 외부로 전송하는 전송부;
    를 포함하는 디지털 고주파 기억 장치.
    A balun provided with a reference clock;
    A PLL receiving a clock signal from the balun and generating a clock signal of a predetermined frequency band;
    A clock distributor which receives and distributes a clock signal from the PLL;
    A memory unit for receiving and storing waveform information from a control computer through a communication control module;
    A main FPGA that receives a CPI from a terrain control navigation apparatus through a synchronous pulse receiving module and is synchronized with the terrain control navigation apparatus, and receives control signals and waveform information from the memory unit or the control computer to generate a multi-mock target signal;
    A plurality of DACs synchronized with the clock signals distributed by the clock distribution unit and converting the multiple simulated target signals supplied from the main FPGA into analog signals and outputting them through a channel; And
    A sub FPGA driving the PLL and the DAC; Including,
    The main FPGA,
    A control unit controlling communication and signal generation with the communication control module and the memory unit;
    The control signal and waveform information are input through the control unit, and at least one of a frequency band width, a distance, a pulse width, a signal size, a Doppler, jamming, and a jamming size is controlled according to a time stamp included in the waveform information. A plurality of signal generators for sequentially processing to generate multiple simulated target signals; And
    A synthesizer for synthesizing the multiple simulated target signals generated from the plurality of signal generators;
    A transmitter for transmitting the multiple simulated target signals synthesized by the synthesizer to the outside;
    Digital high frequency memory device comprising a.
  2. 삭제delete
  3. 청구항 1에 있어서,
    상기 메모리부는,
    상기 제어 컴퓨터로부터 주파수 대역폭 및 펄스폭별 파형 정보를 제공받아 저장하는 플래시 메모리; 및
    상기 제어부와 연결되고, 상기 메인 FPGA의 구동 정보를 저장하며, 상기 메인 FPGA가 활성화되면, 상기 플래시 메모리에 저장된 파형 정보를 제공받아 상기 제어부로 제공하는 DRAM;
    을 포함하는 디지털 고주파 기억 장치.
    The method according to claim 1,
    The memory unit,
    A flash memory for receiving frequency bandwidth and pulse width-specific waveform information from the control computer and storing the waveform information; And
    A DRAM connected to the control unit, storing driving information of the main FPGA, and receiving waveform information stored in the flash memory and providing the control information to the controller when the main FPGA is activated;
    Digital high frequency memory device comprising a.
  4. 삭제delete
  5. 삭제delete
  6. 청구항 3에 있어서,
    상기 신호 발생부는,
    상기 제어부를 통해 외부로부터 입력되는 제어 신호와 상기 DRAM으로부터 상기 제어부를 통해 전달된 파형 정보를 저장하는 내부 메모리;
    상기 내부 메모리에 저장된 파형 정보를 각각 입력받아 주파수 밴드폭, 신호 지연, 펄스폭, 신호 크기, 도플러, 위상, 재밍 및 재밍 크기 중 적어도 하나를 각각 조절하기 위한 복수의 조절부; 및
    상기 복수의 조절부들이 순차적인 처리가 가능하도록 하는 순차 처리부; 를 포함하되,
    상기 순차 처리부는 파형 정보에 포함된 타임스탬프에 따라 상기 복수의 조절부가 순차적으로 신호 파형을 조절하도록 하는,
    디지털 고주파 기억 장치.
    The method according to claim 3,
    The signal generator,
    An internal memory configured to store a control signal input from the outside through the controller and waveform information transmitted from the DRAM through the controller;
    A plurality of adjusting units for receiving at least one waveform information stored in the internal memory and adjusting at least one of a frequency band width, a signal delay, a pulse width, a signal size, a Doppler, a phase, a jamming, and a jamming size; And
    A sequential processor configured to sequentially process the plurality of controllers; Including,
    The sequential processing unit to adjust the signal waveform to the plurality of control units in accordance with the time stamp included in the waveform information,
    Digital radio frequency memory.
  7. 삭제delete
  8. 지형 대조 항법 장치와 연동되어 기준 클럭을 발생하는 기준 클럭 발생부;
    제어 컴퓨터로부터 제어 신호와 파형 정보를 입력받아 전송하는 통신 제어 모듈;
    상기 기준 클럭 발생부로부터 전송된 기준 클럭에 의해 동기되어 RF 파형 발생 구간을 정의하는 CPI 클럭을 상기 지형 대조 항법 장치로부터 수신하는 동기 펄스 수신 모듈;
    상기 기준 클럭 발생부로부터 전송된 기준 클럭과, 상기 동기 펄스 수신 모듈로부터 CPI를 입력받아 상기 지형 대조 항법 장치에 동기되어 구동되고, 상기 통신 제어 모듈로부터 제어신호와 파형 정보를 제공받아 파형 정보에 대응하는 다중 모의표적신호를 생성하는 제 1 항, 제 3 항 또는 제 6 항 중 어느 한 항의 디지털 고주파 기억 장치;
    상기 디지털 고주파 기억 장치로부터 생성된 다중 모의표적신호를 입력받고, 상기 지형 대조 항법 장치에서 사용하는 주파수 대역으로 상향 변환시켜 상기 지형 대조 항법 장치로 출력하되, 상기 디지털 고주파 기억 장치로부터 입력된 다중 모의표적신호의 주파수를 상향 변환시키는 복수의 업 컨버터와, 상기 지형 대조 항법 장치로부터 입력되는 신호의 주파수를 하향 변환시키는 다운 컨버터를 포함하는 컨버터;
    상기 다운 컨버터를 통해 주파수 하향 변환된 신호를 입력하여 수신 신호를 검출하는 수신 파워 검출부;
    상기 업 컨버터에서 변환된 주파수 상향 신호를 상기 지형 대조 항법 장치로 공급하고, 상기 지형 대조 항법 장치로부터 입력되는 신호를 다운 컨버터로 공급하는 서큘레이터;
    를 포함하는 다중 모의표적신호 발생장치.
    A reference clock generator for generating a reference clock in association with the terrain control navigation apparatus;
    A communication control module for receiving and transmitting control signals and waveform information from a control computer;
    A sync pulse receiving module receiving a CPI clock from the terrain control navigation apparatus, the CPI clock being in synchronization with a reference clock transmitted from the reference clock generator to define an RF waveform generation period;
    It receives the reference clock transmitted from the reference clock generator and the CPI from the synchronous pulse receiving module and is driven in synchronization with the terrain matching navigation apparatus, and receives control signals and waveform information from the communication control module to correspond to waveform information. A digital high frequency memory device according to any one of claims 1, 3, and 6 for generating a multiple simulated target signal;
    Receives a multi-simulation target signal generated from the digital high frequency memory device, up-converts to a frequency band used by the topographical navigation device, and outputs it to the topographical navigation device. A converter including a plurality of upconverters for upconverting the frequency of the signal, and a downconverter for downconverting the frequency of the signal input from the terrain control navigation apparatus;
    A reception power detector configured to detect a received signal by inputting a signal down-converted through the down converter;
    A circulator for supplying the frequency up-converted signal converted by the up converter to the terrain control navigation device, and supplying a signal input from the terrain control navigation device to a down converter;
    Multiple simulated target signal generator comprising a.
  9. 삭제delete
  10. 삭제delete
  11. 삭제delete
  12. 삭제delete
  13. 청구항 8의 다중 모의표적신호 발생장치;
    상기 다중 모의표적신호 발생장치에 제어 신호 및 파형 정보를 제공하는 제어 컴퓨터; 및
    상기 다중 모의표적신호 발생장치로부터 공급된 신호에 따라 기능 및 성능을 시험하는 상기 지형 대조 항법 장치;
    를 포함하는 표적 모의 시뮬레이션 장치.
    Multiple simulated target signal generator of claim 8;
    A control computer for providing control signals and waveform information to the multiple simulated target signal generator; And
    The terrain contrast navigation device that tests a function and a performance according to a signal supplied from the multiple simulated target signal generator;
    Target simulation device comprising a.
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