KR101985254B1 - 고전압 전력 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고전압 전력 소자에 관한 것으로, 기판의 상부에 형성된 반절연 에피층과, 상기 반절연 에피층 내에 매몰되어 형성되는 다수의 필라(Pillar)채널과, 상기 반절연 에피층의 상부 일부에 위치하며, 하부에 상기 필라채널의 일부가 위치하는 활성접합층과, 상기 반절연 에피층 상에서 활성접합층을 중심으로 환형으로 배치되며, 하부에 상기 필라채널의 일부가 위치하는 가드링과, 상기 활성접합층과 상기 가드링 사이의 상기 반절연 에피층 내에 매몰되어 형성되는 매몰절연층과, 상기 활성접합층, 상기 가드링 및 상기 매몰절연층이 형성된 반절연 에피층의 상부에 위치하며, 상기 활성접합층의 상부전면을 노출시킴과 아울러 상기 활성접합층 주변의 반절연 에피층 상부 일부를 노출시키는 콘택 윈도우가 형성된 절연층과, 상기 절연층의 콘택 윈도우를 통해 상기 활성접합층에 접촉되는 쇼트키 금속층을 포함한다.
Description
본 발명은 고전압 전력 소자 및 그 제조방법에 관한 것으로, 더 상세하게는 고온-고전압에서 안정된 전력공급 특성을 나타내는 고전압 전력 소자 및 그 제조방법에 관한 것이다.
일반적으로, 고전압에서 구동하는 회로에서 전력스위칭 제어를 위한 반도체 소자는 그 구조를 가장 단순화할 수 있는 방향으로 기술개발이 진행되고 있다.
그러나 종래 실리콘 반도체를 주로 하는 고전압 스위칭소자는 구동전압과 구동전류가 낮거나, 열적으로 불안정하거나, 비선형적으로 동작하거나, 열을 많이 발생시키고 전기효율이 낮다는 문제점들이 있으며 월등한 성능개선이 요구된다.
이하에서는, 종래 다양한 고전압 스위칭 소자들의 구조와 문제점에 대해 살펴보기로 한다.
먼저, 미국공개특허 US2017/0217471A1(2014년 8월 7일 공개)는 Ga2O3를 이용한 MESFET 형태의 소자의 구조와 제조방법을 제안한 것으로, 좀 더 구체적으로 AlGaO 기판에 n-type Ga2O3 에피층을 성장하고 그 위에 오믹과 쇼트키 접합을 형성하여 MESFET를 제작한다.
이 공개특허는 매우 일반적이고 간단한 구조의 Ga2O3 MESFET 소자를 제작하는 방법을 제공하고 있으나, 핀치오프 전류가 크고, 노멀리 온(normally-on) 동작을 하므로 스위칭 소자로서 응용하기에 불리한 점이 많다.
또한, 도핑된 활성층을 사용하므로 드레인측의 항복전압을 높게 하는데 심각한 한계가 있는 문제점이 있었다.
그리고 미국특허 US7,190,037 B2(2007년 3월 13일 등록)는 Ga2O3를 게이트 산화막으로 이용하여 MOSFET의 구조와 제조방법을 제안한 것으로, 기존의 GaAs와 같은 반도체의 헤테로구조를 적용한 복잡한 에피기판을 이용하되 Ga2O, Ga2O3와 같은 산화막을 형성하고 이를 이용해 MOSFET의 게이트를 형성하는 구조를 제안하였다.
이러한 제안은 GaAs와 같은 화합물반도체를 이용하는 소자 제작에 있어서 게이트 산화막으로 Ga2O3를 적용할 수 있다는 특징이 있으나, GaAs에 있는 Ga를 산화하여 사용하는 GaO의 물성을 제어하여 고품질의 산화막으로 만들기가 매우 어려워 실효성이 낮다.
그리고 미국공개특허 US 2013/0146868 A1(2013년 6월 13일 공개)는 밴드갭이 다른 IGZO, IGO, ZnO, GaO, MgO, Al2O3, In2O5, GaO2, TiO2, ZrO2와 같은 산화물 에피층을 이용한 FET 소자구조와 제조방법을 제시하였다. 즉, 다양한 금속산화물의 서로 다른 에너지 밴드갭을 이용하는 MOSFET 소자와 제저방법을 제공하고 있으며, 밴드갭 차이를 이용하여 전류의 흐름을 조절하는 원리를 이용한다.
그러나 위에서 언급한 다양한 금속산화물들은 서로 격자구조와 격자상수, 결정구조가 상이하여 완벽한 반도체 계면을 만들기 어렵다. 따라서 실질적으로 항복전압이 높고 누설전류가 작은 소자에 필수인 단결정 에피층의 이종접합을 형성하기는 거의 불가능하여 실효성이 매우 낮다.
관련된 논문으로 M. Higashiwaki, K. Sasaki, A. Kuramata, T. Masui, S. Yamakoshi, Gallium oxide metal-semiconductor field effect transistors on single crystal Ga2O3 (010) substrates, APL 100, 013504(2012)에는 반절연 Ga2O3 기판에 n-type Ga2O3 에피층을 MBE 성장하고 그 위에 오믹과 쇼트키 접합을 형성하여 MESFET를 제작하여 평가하였다. 항복전압은 250V, 핀치오프 전압은 -20V, 드레인 누설전류는 20uA 였고, 10,000의 on/off 비를 보였다.
그러나 항복전압은 250V로 아직 충분히 높게 달성하지 못하였다. 핀치오프 전압은 노멀리 온 상태로 동작함을 보이며, on/off 비도 충분히 높지 아니하여 가능성만 제공한 것으로 개선이 필요하다.
그리고 S. Krishnamoorthy, Z. Xia, C. Joishi, Y. Zhang, S. Rajan, Modulation doped Al0 . 2Ga0 . 8O3/Ga2O3 field effect transistor, APL 111, 023502 (2017)에 기재된 내용에 따르면, Al0 . 2Ga0 . 8O3/Ga2O3의 이종접합으로 이차원 전자층을 형성하고 이를 이용하여 모듈레이션 도핑된(modulation doped) FET를 제작하였다. 임계전압 3V, on/off비는 2.5x105, 트랜스콘덕턴스(transconductance)는 1.75 mS/mm인 특성을 보였다.
이 논문은 AlGaO/GaO의 이종접합으로 이차원 전자층을 형성하고 소자를 제작하고 그 특성을 평가한 것으로, 최초의 Ga2O3 HEMT 형 동작을 보였다는데 의미가 있으며 발전 가능성을 제시한다. 그러나 노멀리 온으로 동작하고 낮은 트랜스콘덕턴스를 보이기 때문에 에피층의 물리적 특성을 개량하고 소자구조를 최적화하는 소자개발의 노력이 필요하다.
마지막으로 K. Sasaki, M. Higashiwaki, A. Kuramata, T. Masui, S. Yamakoshi, Ga2O3 Schottky Barrier Diodes Fabricated by Using single crystal Ga2O3 (010) Substrates, IEEE Electron Device Lett. 34, 493(2013)에서는 Ga2O3에 Pt를 접합하여, 향복전압 150V, 누설전류 10-8 A/cm2의 특성을 제시하였다. 이 논문의 경우 패시베이션(passivation)이나 에지 터미네이션(edge termination)을 누락하였으며, 매우 간단한 구조의 SBD를 채용하였으므로 항복전압을 높이기 어려우며, 누설전류를 조절하는데 한계가 있다.
상술한 바와 같이, 종래 기술들은 기존에 알려진 여러 가지 문제점을 I-V특성에서 비교적으로 확인할 수 있다. 이와 같이 종래의 기술은 SBD 내지 MESFET 제어를 목적으로 하는 반도체 소자로서 기본적으로 성능을 월등하게 개선하는데 한계가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 고온-고전압에서 전류의 변동폭을 작게 유지하면서 정전류를 공급할 수 있는 고전압 전력 소자 및 그 제조방법을 제공함에 있다.
구체적으로 항복전압을 100~8MV까지 용이하게 높일 수 있으며, 전류 구동력을 높여 소형화가 유리한 고전압 전력 소자 및 그 제조방법을 제공함에 있다.
아울러 본 발명은 고전류밀도, 150 내지 300℃의 고온 동작이 가능한 고전압 전력 소자 및 그 제조방법을 제공함에 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 일측면에 따른 고전압 전력 소자는, 기판의 상부에 형성된 반절연 에피층과, 상기 반절연 에피층 내에 매몰되어 형성되는 다수의 필라(Pillar)채널과, 상기 반절연 에피층의 상부 일부에 위치하며, 하부에 상기 필라채널의 일부가 위치하는 활성접합층과, 상기 반절연 에피층 상에서 활성접합층을 중심으로 환형으로 배치되며, 하부에 상기 필라채널의 일부가 위치하는 가드링과, 상기 활성접합층과 상기 가드링 사이의 상기 반절연 에피층 내에 매몰되어 형성되는 매몰절연층과, 상기 활성접합층, 상기 가드링 및 상기 매몰절연층이 형성된 반절연 에피층의 상부에 위치하며, 상기 활성접합층의 상부전면을 노출시킴과 아울러 상기 활성접합층 주변의 반절연 에피층 상부 일부를 노출시키는 콘택 윈도우가 형성된 절연층과, 상기 절연층의 콘택 윈도우를 통해 상기 활성접합층에 접촉되는 쇼트키 금속층을 포함한다.
본 발명의 일실시예에 따르면, 상기 기판은 Ga2O3이고, Si 또는 Sn의 불순물이 1019cm-3이상으로 도핑된 것일 수 있다.
본 발명의 일실시예에 따르면, 상기 반절연 에피층은 Ga2O3이고, UID(Unintentionally Doped) 또는 Fe가 1013cm-3 이하의 농도로 도핑된 것일 수 있다.
본 발명의 일실시예에 따르면, 상기 필라채널은, 상기 반절연 에피층의 일부에 Si 또는 Sn 이온을 1014~1018cm-3의 농도로 주입하여 된 것일 수 있다.
본 발명의 일실시예에 따르면, 상기 필라채널은, 폭이 0.1~5 um, 높이가 5~30um인 것일 수 있다.
본 발명의 일실시예에 따르면, 상기 활성접합층과 가드링 각각은, 상기 반절연 에피층에 Si 또는 Sn 이온을 1014~1017cm-3의 농도로 주입하여 된 것일 수 있다.
본 발명의 일실시예에 따르면, 상기 쇼트키 금속층은, Ti, Ni, Al, Pt, Mo 또는 Au 중 선택된 단일 층 또는 두 층 이상의 복합층일 수 있다.
또한, 본 발명의 다른 측면에 따른 고전압 전력 소자 제조방법은, a) Ga2O3 기판의 상부에 반절연 에피층을 성장시키는 단계와, b) 상기 a) 단계의 결과물에 부분적으로 이온을 주입하여 필라채널을 형성하는 단계와, c) 상기 필라채널이 형성된 반절연 에피층에 제2반절연 에피층을 성장시켜 상기 필라채널을 매몰하는 단계와, d) 이온주입을 통해 상기 제2반절연 에피층에 활성접합층과 가드링을 형성하는 단계와, e) 활성접합층과 가드링 사이의 제2반절연 에피층에 트렌치를 형성하고, 트렌치에 매몰되는 매몰절연층을 형성하는 단계와, f) 상기 e) 단계의 결과물 상에 절연층을 형성한 후, 상기 절연층의 일부를 제거하여 상기 활성접합층을 노출시킨 다음, 활성접합층에 접촉되는 쇼트키 금속층을 형성하는 단계를 포함한다.
본 발명의 일실시예에 따르면, 상기 기판은, Si 또는 Sn의 불순물을 1019 cm- 3이상으로 도핑하여 형성할 수 있다.
본 발명의 일실시예에 따르면, 상기 a) 단계는, 결정성장법에 의해 Ga2O3를 성장시킴과 아울러 UID(Unintentionally Doped) 또는 Fe 이온을 1013cm-3 이하의 농도로 도핑하여 상기 반절연 에피층을 형성할 수 있다.
본 발명의 일실시예에 따르면, 상기 b) 단계는, 상기 반절연 에피층의 일부에 Si 또는 Sn 이온을 1014~1018cm-3의 농도로 주입하고 열처리하여 형성하여 상기 반절연 에피층의 일부에 위치하는 필라채널을 형성하되, 상기 필라채널을 폭이 0.1~5 um, 높이가 5~30um가 되도록 형성할 수 있다.
본 발명의 일실시예에 따르면, 상기 d) 단계는, 상기 제2반절연 에피층에 Si 또는 Sn 이온을 1014~1017cm-3의 농도로 주입하여, 상기 제2반절연 에피층의 일부에 위치하는 활성접합층과, 상기 활성접합층이 중앙에 위치하는 환형의 가드링을 형성할 수 있다.
본 발명의 일실시예에 따르면, 상기 f) 단계는, 상기 절연층을 증착하고, 일부를 제거하여 상기 활성접합층의 상부 전면과 상기 활성접합층 주변의 상기 제2반절연 에피층을 노출시킨 후, Ti, Ni, Al, Pt, Mo 또는 Au 중 선택된 금속을 단일 또는 복수 회 분할하여 증착하고, 패터닝하여 상기 쇼트키 금속층을 형성할 수 있다.
본 발명 고전압 전력 소자 및 제조방법은, 고온-고전압에서 전류의 변동폭을 작게 유지하면서 정전류를 공급하는 정전원 소스에 다양하게 사용될 수 있다. 또한 자동차나 산업용 기기, 무기류와 같이 고전압이나 고온용과 같이 특수한 환경이나 목적에 적합한 특성을 제공할 수 있는 효과가 있다.
특히 본 발명은 항복전압을 100V 내지 8MV까지 쉽게 높일 수 있고 전류의 구동력이 높아 소형화에 유리하다. 특히 SBD 구동회로를 많이 활용하는 LED(Light Emitting Diode)나 lD(Laser Diode)에 대한 활용시 간단한 회로구성이 가능해 저가격화 및 소형화에 매우 유용하여 조명 및 디스플레이의 제품에 쉽게 응용될 수 있는 효과가 있다.
본 발명은 고전압 동작, 고 전류밀도 동작, 고온 동작(150 oC 내지 300oC 이상까지 사용 가능), 온도상수(Temperature coefficient)가 낮음 <0.005%/oC from 0oC to 100oC, 고전압 동작이 우수하여 항복전압이 8MV까지 용이하게 제작 가능하다. 또한, 구조가 간단하여 제작이 용이하고 비용이 적게 소요되며, 역회복 시간(Reverse Recovery Time)이 짧아 고주파 동작이 가능하고 스위칭 전력효율을 높일 수 있는 효과가 있다.
도 1 내지 도 9는 본 발명의 바람직한 실시예에 따른 고전압 전력 소자 제조공정 수순 단면도이다.
도 10과 도 11은 각각 순방향과 역방향에 대한 종래기술과 본 발명의 I-V 특성 그래프이다.
도 12는 본 발명의 역회복(Reverse recovery) 동작특성을 종래와 비교한 그래프이다.
도 10과 도 11은 각각 순방향과 역방향에 대한 종래기술과 본 발명의 I-V 특성 그래프이다.
도 12는 본 발명의 역회복(Reverse recovery) 동작특성을 종래와 비교한 그래프이다.
이하, 본 발명 고전압 전력 소자 및 그 제조방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시 예들은 본 발명의 실시 예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 내지 도 15는 본 발명의 바람직한 실시예에 따른 고전압 전력 소자의 제조공정 수순 단면도이다.
먼저, 도 1을 참조하면 기판(10)의 상부에 반절연 에피층(20)을 증착한다.
상기 기판(10)은 FZ(Floating Zone) 또는 EFG(Edge Defined Growth) Ga2O3 기판을 사용한다.
또한, Ga2O3인 상기 기판(10)은 Si 또는 Sn의 불순물을 1019 cm- 3이상의 고농도로 도핑한 것으로, 비저항이 10 mΩ·cm 이하가 되도록 한다.
상기 기판(10)에 반절연 에피층(20)을 증착하기 앞서 세정을 하며, TCA, Acetone 또는 Methanol인 유기 용제(organic solvent)를 이용한 세정 후, HF, H2SO4 + H2O2, 탈 이온수(DI-water) 세정의 순서로 세정한다.
상기 기판(10)의 상부에 성장되는 반절연 에피층(20)은 Ga2O3이며, HVPE, MOCVD 또는 MBE 성장법으로 형성할 수 있다.
반절연 에피층은 UID(Unintentionally Doped) 또는 Fe가 도핑된 것이며, 도핑농도는 1013 cm-3 이하가 되도록 낮게 제어하여, 비저항이 104 Ω·cm 이상이 되도록 한다.
그 다음, 도 2에 도시한 바와 같이, 상기 반절연 에피층(20)에 필라(pillar)채널(30)을 형성한다. 필라채널(30)은 상기 반절연 에피층(20)의 일부에 선택적으로 Si 또는 Sn 이온을 이온주입하여 형성한다. 이때의 이온주입 농도는 1014~1018 cm-3이 되도록 한다. 상기 필라채널(30)은 각각 폭이 0.1~5 um 수준으로 좁고 높이가 5~30um 수준이 되도록 형성한다.
상기 필라채널(30)의 위치는 이후에 설명될 활성접합층과 가드링의 하부측이 되며, 활성접합층과 가드링의 하부측 각각에 다수의 필라(pillar) 구조의 채널이 형성되도록 한다.
상기 필라채널(30)은 본 발명의 스위칭 동작시 과잉운반자(Excess Carrier)의 통로로 작용하여 빠르게 소진되도록 함으로써, 역회복시간을 줄일 수 있다. 역회복시간의 감소는 스위칭 주파수를 높이고, 전력 스위칭의 효율을 높일 수 있다.
그 다음, 도 3에 도시한 바와 같이, 상기 필라채널(30)이 형성된 반절연 에피층(20)의 상부 전면에 제2반절연 에피층(40)을 성장시킨다. 상기 제2반절연 에피층(40)도 상기 반절연 에피층(20)과 동일한 Ga2O3이며, 도핑농도 역시 1013 cm-3 이하로 동일하게 하여, 비저항이 104 ohm·cm 이상이 되도록 한다.
그 다음, 도 4에 도시한 바와 같이, 상기 제2반절연 에피층(40)의 상부 일부에 이온을 주입하여 활성접합층(50)과 가드링(60)을 형성한다.
상기 활성접합층(50)은 제2반절연 에피층(40)의 평면상 상부 일부에 원형의 구조로 위치하며, 가드링(60)은 활성접합층(50)을 중앙에 두고 소정 거리 이격되어 환형으로 배치된다.
이때 상기 활성접합층(50)과 가드링(60)은 이후 쇼트키 금속과의 접합시 정확한 금속-반도체 접합인 쇼트키 접합이 이루어지도록 Si 또는 Sn 이온을 1014~1017 cm-3의 농도로 주입한다. 이후 600~1000oC의 고온에서 열처리하여 이온주입에 의해 발생된 결함을 제거하고 불순물의 확산을 통해 도핑 프로화일을 제어한다.
그 다음, 도 5에 도시한 바와 같이 상기 활성접합층(50)과 가드링(60)이 형성된 제2반절연 에피층(40)의 상부 전면에 절연막(71)을 증착하고, 일부를 제거하여 상기 활성접합층(50)과 가드링(60) 사이의 제2반절연 에피층(40)의 상부를 노출시킨다. 이때 노출되는 제2반절연 에피층(40)은 활성접합층(50)보다 가드링(60)에 더 가깝게 위치한다.
그 다음, 상기 절연막(71)에 의해 노출된 제2반절연 에피층(40)을 건식식각하여 트렌치(72)를 형성한다.
트렌치(72) 형성을 위한 식각에는 ICP-RIE 장치에 BCl3와 Ar의 혼합가스를 이용한다. 상기 절연막(71)은 금속배선 사이의 절연을 위해 Si3N4, SiO2 등의 유전체 박막을 하나 또는 두 개 이상의 층으로 적층하여 사용할 수 있다.
그 다음, 도 6에 도시한 바와 같이, 상기 트렌치(72)가 형성된 구조의 전면에 절연막을 증착하고, 평탄화하여 상기 트렌치(72) 내에 매몰절연층(80)을 형성한다. 이때의 평탄화 과정에서 상기 절연막(71)도 함께 제거된다.
그 다음, 상기 매몰절연층(80)의 상부전면과 상기 절연막(71)의 제거로 노출되는 제2반절연 에피층(40), 활성접합층(50) 및 가드링(60)의 상부전면에 절연층(73)을 형성한다.
그 다음, 도 7에 도시한 바와 같이, 상기 절연층(73)의 일부를 제거하여 상기 활성접합층(50)을 노출시키고, 활성접합층(50)의 주변 일부의 제2반절연 에피층(40)을 노출시키는 콘택 윈도우(74)를 형성한다.
상기 절연층(73)은 Si3N4, SiO2 등의 유전체 박막을 하나 또는 두 층 이상으로 적층한 것이며, 증착된 절연층(73)의 물성에 부합하는 건식식각법으로 식각한다.
그 다음, 도 8에 도시한 바와 같이, 금속을 증착하고 패터닝하여 상기 콘택 윈도우(74)를 통해 활성접합층(50)에 접촉되는 쇼트키 금속층(90)을 형성한다. 이때 쇼트키 금속층(90)의 일부는 상기 가드링(60)의 상부측에 위치하는 절연막(73) 상에도 위치하게 된다.
상기 쇼트키 금속층(90)은 Ti, Ni, Al, Pt, Mo 또는 Au 중 선택된 단일 층 또는 두 층 이상의 복합층일 수 있다.
그 다음, 도 9에 도시한 바와 같이, 상기 절연층(73)과 쇼트키 금속층(90)의 상부 전면에 층간절연막(75)을 증착한다. 상기 층간절연막(75)은 Si3N4, SiO2 등의 유전체 박막을 사용할 수 있다.
그 다음, 층간절연막(75)의 일부를 제거하여 상기 활성접합층(50)에 접하는 쇼트키 금속층(90)의 상부를 노출시키고, 다시 금속을 증착 및 패터닝하여 상기 활성접합층(50)에 접하는 쇼트키 금속층(90)의 상면에 접하는 금속패드(91)를 형성한다. 이로써 금속선 연결에 대한 저항을 최소화 하고, 열전달 효과를 높여서 고전력 동작을 안정화 시킬 수 있다.
그리고 이후의 제조공정으로는 백그라인드(back grind), 배면의 오믹금속증착, 안정화 열처리 등의 단계가 있으며, 오믹 접합의 저항을 최소화해야 하므로 기판의 배면을 혼합가스(BCl3 + Ar)로 프라즈마 처리하고, 이어서 Ti/Au와 같은 금속을 증착하여 오믹 콘택을 형성한다.
도 10과 도 11은 각각 순방향과 역방향에 대한 종래기술과 본 발명의 I-V 특성 그래프이다.
도 10에 도시한 바와 같이 종래 Si PIN, Si SBD는 항복전압과 구동전류가 낮으며, 본 발명은 순방향에 대하여 구동 전류와 항복전압을 대폭 증가시킨 결과를 나타낸다. 이와 같은 특성은 역방향에 대해서도 확인할 수 있다.
이러한 특성의 차이는 본 발명에서는 기판(10)으로 사용하는 Ga2O3의 와이드 밴드갭(Wide Band Gap)특성을 이용하여 넓은 어너지갭과 높은 임계전계라는 물질적 특징에 따른 것이다. 따라서 Ga2O3 SBD의 누설전류는 10nA/cm2이하, 항복전계는 8 MV/cm, 온저항은 5 mΩ·cm2이하, 순방향 전류밀도는 70A/cm2의 수준으로 전기적 특성을 달성할 수 있으며, 이러한 특성은 종래의 실리콘 반도체에 비하여 2~8배에 해당하는 성능의 향상이 가능함을 의미한다.
도 12은 본 발명의 역회복(Reverse recovery) 동작특성을 종래와 비교한 그래프이다. 본 발명은 종래에 비해 역회복시간(Reverse Recovery Time)이 작아서 고주파 동작에 유리하고 스위칭 동작에 있어서 효율을 높이게 된다.
또한, 역방향 전압이 인가된 상태에 발생하는 공핍(depletion)에 의한 정전용량(Capacitance)이 작고, 필라채널(30)에 의해 잉여운반자(Excess Carrier)가 빠르게 소진되어 변동( fluctuation) 현상이 매우 완화된다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
10:기판 20:반절연 에피층
30:필라채널 40:제2반절연 에피층
50:활성접합층 60:가드링
71:절연막 72:트렌치
73:절연층 74:콘택 윈도우
75:층간절연막 80:매몰절연층
90:쇼트키 금속층 91:금속패드
30:필라채널 40:제2반절연 에피층
50:활성접합층 60:가드링
71:절연막 72:트렌치
73:절연층 74:콘택 윈도우
75:층간절연막 80:매몰절연층
90:쇼트키 금속층 91:금속패드
Claims (13)
- 기판의 상부에 형성된 반절연 에피층;
상기 반절연 에피층 내에 매몰되어 형성되는 다수의 필라(Pillar)채널;
상기 반절연 에피층의 상부 일부에 위치하며, 하부에 상기 필라채널의 일부가 위치하는 활성접합층;
상기 반절연 에피층 상에서 활성접합층을 중심으로 환형으로 배치되며, 하부에 상기 필라채널의 일부가 위치하는 가드링;
상기 활성접합층과 상기 가드링 사이의 상기 반절연 에피층 내에 매몰되어 형성되는 매몰절연층; 및
상기 활성접합층, 상기 가드링 및 상기 매몰절연층이 형성된 반절연 에피층의 상부에 위치하며, 상기 활성접합층의 상부전면을 노출시킴과 아울러 상기 활성접합층 주변의 반절연 에피층 상부 일부를 노출시키는 콘택 윈도우가 형성된 절연층; 및
상기 절연층의 콘택 윈도우를 통해 상기 활성접합층에 접촉되는 쇼트키 금속층을 포함하는 고전압 전력 소자. - 제1항에 있어서,
상기 기판은 Ga2O3이고, Si 또는 Sn의 불순물이 1019 cm- 3이상으로 도핑된 것을 특징으로 하는 고전압 전력 소자. - 제1항에 있어서,
상기 반절연 에피층은 Ga2O3이고, UID(Unintentionally Doped) 또는 Fe가 1013 cm-3 이하의 농도로 도핑된 것을 특징으로 하는 고전압 전력 소자. - 제1항에 있어서,
상기 필라채널은,
상기 반절연 에피층의 일부에 Si 또는 Sn 이온을 1014~1018 cm-3의 농도로 주입하여 된 것을 특징으로 하는 고전압 전력 소자. - 제4항에 있어서,
상기 필라채널은,
폭이 0.1~5 um, 높이가 5~30um인 것을 특징으로 하는 고전압 전력 소자. - 제1항에 있어서,
상기 활성접합층과 가드링 각각은,
상기 반절연 에피층에 Si 또는 Sn 이온을 1014~1017cm-3의 농도로 주입하여 된 것을 특징으로 하는 고전압 전력 소자. - 제1항에 있어서,
상기 쇼트키 금속층은,
Ti, Ni, Al, Pt, Mo 또는 Au 중 선택된 단일 층 또는 두 층 이상의 복합층인 것을 특징으로 하는 고전압 전력 소자. - a) Ga2O3 기판의 상부에 반절연 에피층을 성장시키는 단계;
b) 상기 a) 단계의 결과물에 부분적으로 이온을 주입하여 필라채널을 형성하는 단계;
c) 상기 필라채널이 형성된 반절연 에피층에 제2반절연 에피층을 성장시켜 상기 필라채널을 매몰하는 단계;
d) 이온주입을 통해 상기 제2반절연 에피층에 활성접합층과 가드링을 형성하는 단계;
e) 활성접합층과 가드링 사이의 제2반절연 에피층에 트렌치를 형성하고, 트렌치에 매몰되는 매몰절연층을 형성하는 단계; 및
f) 상기 e) 단계의 결과물 상에 절연층을 형성한 후, 상기 절연층의 일부를 제거하여 상기 활성접합층을 노출시킨 다음, 활성접합층에 접촉되는 쇼트키 금속층을 형성하는 단계를 포함하는 고전압 전력 소자 제조방법. - 제8항에 있어서,
상기 기판은,
Si 또는 Sn의 불순물을 1019 cm- 3이상으로 도핑하여 형성하는 것을 특징으로 하는 고전압 전력 소자 제조방법. - 제8항에 있어서,
상기 a) 단계는,
결정성장법에 의해 Ga2O3를 성장시킴과 아울러 UID(Unintentionally Doped) 또는 Fe 이온을 1013cm-3 이하의 농도로 도핑하여 상기 반절연 에피층을 형성하는 것을 특징으로 하는 고전압 전력 소자 제조방법. - 제8항에 있어서,
상기 b) 단계는,
상기 반절연 에피층의 일부에 Si 또는 Sn 이온을 1014~1018cm-3의 농도로 주입하고 열처리하여 형성하여 상기 반절연 에피층의 일부에 위치하는 필라채널을 형성하되, 상기 필라채널을 폭이 0.1~5 um, 높이가 5~30um가 되도록 형성하는 것을 특징으로 하는 고전압 전력 소자 제조방법. - 제8항에 있어서,
상기 d) 단계는,
상기 제2반절연 에피층에 Si 또는 Sn 이온을 1014~1017cm-3의 농도로 주입하여, 상기 제2반절연 에피층의 일부에 위치하는 활성접합층과, 상기 활성접합층이 중앙에 위치하는 환형의 가드링을 형성하는 것을 특징으로 하는 고전압 전력 소자 제조방법. - 제8항에 있어서,
상기 f) 단계는,
상기 절연층을 증착하고, 일부를 제거하여 상기 활성접합층의 상부 전면과 상기 활성접합층 주변의 상기 제2반절연 에피층을 노출시킨 후,
Ti, Ni, Al, Pt, Mo 또는 Au 중 선택된 금속을 단일 또는 복수 회 분할하여 증착하고, 패터닝하여 상기 쇼트키 금속층을 형성하는 것을 특징으로 하는 고전압 전력 소자 제조방법.
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|---|---|---|---|
| KR1020170159949A KR101985254B1 (ko) | 2017-11-28 | 2017-11-28 | 고전압 전력 소자 및 그 제조방법 |
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| KR1020170159949A KR101985254B1 (ko) | 2017-11-28 | 2017-11-28 | 고전압 전력 소자 및 그 제조방법 |
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Citations (2)
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|---|---|---|---|---|
| JP2005229071A (ja) * | 2004-02-16 | 2005-08-25 | Matsushita Electric Ind Co Ltd | ショットキーバリアダイオード |
| KR20140028319A (ko) * | 2012-08-28 | 2014-03-10 | 주식회사 시지트로닉스 | 고전압 초고속 회복 에피다이오드 및 그 제조 방법 |
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- 2017-11-28 KR KR1020170159949A patent/KR101985254B1/ko active
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|---|---|---|---|---|
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