KR101963518B1

KR101963518B1 - Ics 중계기

Info

Publication number: KR101963518B1
Application number: KR1020170167894A
Authority: KR
Inventors: 박주상; 윤호성
Original assignee: 주식회사 씨에스
Priority date: 2017-12-08
Filing date: 2017-12-08
Publication date: 2019-07-31

Abstract

TDD ICS 알고리즘에 사용되는 LMS에 이러한 불연속성을 보안함으로써 UL -> DL, 또는 DL -> UL로 변경되는 구간에 발생하는 계산 오차를 줄여, 불연속적인 신호 왜곡이 발생하지 않도록 하는 ICS 중계기가 제공된다. ICS 중계기는 수신된 RF 신호를 IF 신호로 변환하는 RF/IF 변환부; 상기 RF/IF 변환부로부터의 상기 IF 신호를 디지털 신호로 변환하는 아날로그/디지털 변환부; 상기 아날로그/디지털 변환부로부터의 상기 디지털 신호가 FDD 신호인 경우 상기 FDD 신호로부터 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 감산함으로써 상기 FDD 신호로부터 피드백 신호를 제거하여 출력하고, 상기 디지털 신호가 TDD 신호인 경우 t-동기 신호에 따라 신호가 있는 구간에서는 상기 TDD 신호로부터 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 감산함으로써 상기 TDD 신호로부터 피드백 신호를 제거하여 출력하고, 상기 신호가 없는 구간에서는 상기 TDD 신호의 경로를 상기 가상 피드백 함수가 포함된 패스에 연결하는 FPGA;상기 FPGA의 출력 신호를 아날로그 IF 신호로 변환하는 디지털/아날로그 변환부; 및 상기 디지털/아날로그 변환부로부터의 상기 아날로그 IF 신호를 RF 신호로 변환하는 IF/RF 변환부를 포함한다.

Description

ICS 중계기{ICS REPEATER}

본 발명은 중계기에 관한 것으로, 보다 상세하게는 국내 재난망 FDD LTE ICS 중계기를 가지고 TDD LTE 를 사용하는 나라에서도 회귀파 신호를 제거하여 ICS를 구현하는 ICS 중계기에 관한 것이다.

현재는 FDD를 사용하고 있는 나라가 많지만 점차 효율성 때문에 TDD LTE를 추가 사용하는 나라가 증가 추세이다. 기능상으로는 FDD ICS와 TDD ICS 에 차이는 없다. 소규모 점포, 범인 오피스의 음영 지역을 개선하기 위한 목적으로 ICS중계기를 사용한다. ICS 중계기는 별도의 안테나 및 케이블의 설치 없이 전원 공급만으로도 음영 지역 개선하는 기능을 한다.

도 1은 음영 지역 발생 및 ICS가 음역 지역에 적용하여 개선한 예를 나타낸 도면이다. 도 2는 ICS 중계기에서 FDD 신호 및 TDD 신호의 프레임 구성도이다. 도 2를 참조하면, FDD와 TDD는 신호 구성이 다음과 같은 차이를 갖는다. FDD( Frequency Division Duplex)는 시간 축(X) 에서 동시에 DL(down link), UL(up LINK) 신호가 존재하며, 주파수 성분이 다른 경우이다. TDD(Time Division Duplex)는 시간 축(X) 에서 DL(down link), UL(up LINK) 신호가 번갈아 가며 존재하고, 주파수 성분도 다른 경우이다.

따라서 TDD 신호는 ICS 중계기 입장에서 보면 입력 신호가 있는 구간이 있고 없는 구간이 발생하기 때문에, 없는 구간에 대한 신호의 불연속성 때문에 적응형 알고리즘을 적용하면 불연속에 의한 불요파가 발생한다.

특허 등록 번호 제 10-0799324 호{등록일: 2008년 01월 23일}

본 발명은 상기와 같은 요구에 부응하기 위하여 안출된 것으로, TDD ICS 알고리즘에 사용되는 LMS에 이러한 불연속성을 보안함으로써 UL -> DL, 또는 DL -> UL로 변경되는 구간에 발생하는 계산 오차를 줄여, 불연속적인 신호 왜곡이 발생하지 않도록 하는 ICS 중계기를 제공하는데 그 목적이 있다.

본 발명에 따른 ICS 중계기는 수신된 RF 신호를 IF 신호로 변환하는 RF/IF 변환부; 상기 RF/IF 변환부로부터의 상기 IF 신호를 디지털 신호로 변환하는 아날로그/디지털 변환부; 상기 아날로그/디지털 변환부로부터의 상기 디지털 신호가 FDD 신호인 경우 상기 FDD 신호로부터 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 감산함으로써 상기 FDD 신호로부터 피드백 신호를 제거하여 출력하고, 상기 디지털 신호가 TDD 신호인 경우 t-동기 신호에 따라 신호가 있는 구간에서는 상기 TDD 신호로부터 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 감산함으로써 상기 TDD 신호로부터 피드백 신호를 제거하여 출력하고, 상기 신호가 없는 구간에서는 상기 TDD 신호의 경로를 상기 가상 피드백 함수가 포함된 패스에 연결하는 FPGA;상기 FPGA의 출력 신호를 아날로그 IF 신호로 변환하는 디지털/아날로그 변환부; 및 상기 디지털/아날로그 변환부로부터의 상기 아날로그 IF 신호를 RF 신호로 변환하는 IF/RF 변환부를 포함하는 것을 특징으로 한다.

상기 신호가 있는 구간은 DL 구간 또는 UL 구간이고, 상기 신호가 없는 구간은 상기 DL 구간 또는 상기 UL 구간 중의 나머지 구간일 수 있다. 상기 FPGA는 상기 아날로그/디지털 변환부로부터의 상기 디지털 신호 중 대역만 통과시키는 FIR 필터; 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 계산하는 LMS부;

상기 FIR 필터의 출력 신호로부터 상기 LMS부로부터의 신호를 감산함으로써 상기 FIR 필터의 출력 신호로부터 피드백 신호를 제거하는 감산기; 상기 감산기의 출력 신호를 지연하는 지연기; 상기 아날로그/디지털 변환부로부터의 상기 디지털 신호가 FDD 신호인 경우 상기 FIR 필터를 상기 아날로그/디지털 변환부에 연결하여 상기 수신된 FDD 신호의 경로를 상기 FIR 필터로 절체하고, 상기 디지털 신호가 TDD 신호인 경우 t-동기 신호에 따라 신호가 있는 구간에서는 상기 FIR 필터를 상기 아날로그/디지털 변환부에 연결하여 상기 TDD 신호의 경로를 상기 FIR 필터로 절체하고, 상기 신호가 없는 구간에서는 상기 FIR 필터를 가상 피드백 함수가 포함된 패스에 연결하는 제1 스위치; 및 상기 제1 스위치(138)의 동작에 동기하여 동작하며 상기 디지털 신호가 FDD 신호인 경우 상기 감산기를 상기 디지털/아날로그 변환부에 연결하여 상기 감산기의 출력 신호의 출력 경로를 상기 디지털/아날로그 변환부로 절체하고, 상기 디지털 신호가 TDD 신호인 경우 상기 t-동기 신호에 따라 상기 신호가 있는 구간에서는 상기 감산기를 상기 디지털/아날로그 변환부에 연결하여 상기 감산기의 출력 신호의 경로를 상기 디지털/아날로그 변환부로 절체하고, 상기 신호가 없는 구간에서는 상기 감산기를 상기 가상 피드백 함수가 포함된 상기 패스에 연결하는 제2 스위치를 포함할 수 있다.

상기 RF/IF 변환부는 상기 수신된 RF 신호를 증폭하는 제1 증폭기; 상기 제1 증폭기의 출력 신호가 상기 아날로그/디지털 변환부에 일정한 신호 레벨이 들어가도록 조절하는 동작을 하는 제1 감쇄기; 및 상기 제1 감쇄기의 출력과 국부 발진 신호를 곱셈 연산하여 상기 IF 신호를 발생하여 출력하는 제1 곱셈기를 포함할 수 있다. 상기 IF/RF 변환부는 상기 아날로그 IF 신호와 국부 발진 신호를 곱셈 연산하는 제2 곱셈기; 장비 이득이 일정하도록 하기 위하여 상기 제2 곱셈기의 출력을 제1 감쇄기에서 감쇄된 신호 만큼 신호의 크기로 증폭하기 위하여 감쇄량을 줄이거나 키우는 동작을 하는 제2 감쇄기; 및 상기 제2 감쇄기의 출력을 증폭하여 상기 RF 신호를 출력하는 제2 증폭기를 포함할 수 있다.

본 발명은 불연속적인 구간을 줄임으로써 UL 구간의 정상 동작 구간이 더 확보 되여 UL 구간의 cover range를 확보하고 불요 방사파를 줄여 품질을 유지할 수 있는 효과가 있다.

도 1은 음영 지역 발생 및 ICS가 음역 지역에 적용하여 개선한 예를 나타낸 도면이다.
도 2는 ICS 중계기에서 FDD 신호 및 TDD 신호의 프레임 구성도이다.
도 3은 ICS 중계기에서 모델 파라미터를 구하는 방법을 설명하는 도면이다.
도 4는 FDD 방식 ICS 중계기의 구성을 나타낸 블록도이다.
도 5는 TDD 방식 ICS 중계기의 구성을 나타낸 블록도이다.
도 6은 LTE FDD 및 LTE TDD에서의 UL 및 DL 프레임 자원을 나타낸 도면이다.
도 7은 본 발명의 실시예의 따른 ICS 중계기의 구성을 나타낸 블럭도이다.

이하, 본 발명의 실시예의 따른 ICS 중계기을 첨부 도면을 참조하여 상세히 설명한다.

RF 중계기는 기지국 신호를 수신하여 동일한 주파수로 증폭한 후 동일한 공간에서 송신하기 때문에 송수신 안테나간의 이격도 (isolation) 부족으로 인하여 송신 안테나의 신호가 수신 안테나로 재입력(feedback) 되어 발생하는 발진 및 간섭으로 중계기 운용에 큰 어려움을 겪는다. 이를 보완하기 위하여 광 선로를 이용한 광 중계기, 입력 주파수와 출력 주파수를 다르게 하는 변파 중계기, 송수신 안테나를 다른 공간에 위치하는 RF 중계기 등이 사용되고 있고, 발진이 생기지 않는 범위 내에서 출력을 제한하는 방법을 이용한다.

이런 문제를 해결하기 위하여 RF 중계기에 ICS(Interference Cancellation System) 기능을 추가함으로써 궤환 신호에 의한 발진과 다중 경로 페이딩을 제거하여 정상적인 중계기 출력을 유지하며, 원하는 이득을 얻을 수 있도록 고안된 중계기이다.

도 3은 ICS 중계기에서 모델 파라미터를 구하는 방법을 설명하는 도면이다. 도 3에서 모델의 파라미터를 구하는 한 방법으로서, 데이터와의 residual²(추정 오차 제곱)의 합을 최소화하도록 모델의 파라미터를 구하는 방법이다. ICS 중계기에서는 회귀파(feedback (u)) 파라미터를 구하는 방법으로 사용한다. 또한, 회귀파의 환경이 변할 수 있기 때문에 adaptive한 LMS 을 사용한다. LMS를 중계기 블록도에 적용하여 수식으로 표시하면 도 3과 같다. LMS는 지연을 갖는 피드백된 신호 U(undesired)의 파라미터를 계산하고 구해진 값을 입력 되는 신호 “”+ UnDesired) 에서 그 신호를 제거하는 방식으로 동작한다.

도 4는 FDD 방식 ICS 중계기의 구성을 나타낸 블록도이다. 도 5는 TDD 방식 ICS 중계기의 구성을 나타낸 블록도이다. ADC는 디지털 신호 처리를 위하여 아날로그 신호를 디지털 신호로 변환하는 부분으로 14bit 를 사용한다. DAC는 디지털 신호 처리를 완료하고 디지털 신호를 아날로그 신호로 변환 하는 부분으로 16 비트를 사용한다. FIR 필터는 디지털 필터 구현 방법 중의 한가지로 입력된 신호 중 필요한 대역만 FIR 필터를 통과한다. LMS부는 원하는 신호와 Undesired 신호를 LMS 알고리즘으로, 피드백 신호를 제거한다.

도 6은 LTE FDD 및 LTE TDD에서의 UL 및 DL 프레임 자원을 나타낸 도면이다. FDD와 TDD의 기존 구성은 도 6에 도시된 바와 같다. FDD는 UL/DL 신호가 항상 존재하기 때문에 UL/DL이 각각 존재하여야 하고, TDD는 UL/DL 신호가 교번하여 존재하기 때문에 FPGA의 자원를 절약하기 위하여 UL 신호가 존재할 때는 UL과 연결하고, DL 신호가 존재할 때에는 DL과 연결하여 사용한다.

구성	스위치- 포인트 주기	서브프레임 번호
구성	스위치- 포인트 주기	0	1	2	3	4	5	6	7	8	9
0	5 ms	D	S	U	U	U	D	S	U	U	U
1	5 ms	D	S	U	U	D	D	S	U	U	D
2	5 ms	D	S	U	D	D	D	S	U	D	D
3	10 ms	D	S	U	U	U	D	D	D	D	D
4	10 ms	D	S	U	U	D	D	D	D	D	D
5	10 ms	D	S	U	D	D	D	D	D	D	D
6	5 ms	D	S	U	U	U	D	S	U	U	D

표 1은 LTE-TDD의 DL/UL 타임 구성(Configuration) 도표로, D는 다운 링크, S는 스페셜 서브프레임, U는 업 링크를 표시하며, LTE-TDD 표준 규격에 언급되어 있는 DL/UL 타임 구성으로 7 가지로 구분되어 있으며, 각각의 타임 스위치 포인트 주기도 다르게 되어 있는 것도 있다. 시간 축에서 10msec 안에 DL/UL의 구성 경우이다. 표 1에 나타낸 바와 같이 UP 다음에 곧바로 SSF(specil 서브프레임) 없이 DL구간이 이어진다. 이 경우 UP에 대한 적응형 LMS 알고리즘에 의해 계산된 파라미터(전달 함수 인자)는 불연속성을 가지며 일정 구간, 즉 DL 구간에서 불요파를 방사하게 된다. 이것은 물리적으로 신호의 급작스런 변화에 의해 발생한 것이기 때문에 문제를 해결하기 어렵다. DL 구간에서 UL 구간으로 변경되는 것 또한 마찬가지 경우이다. 이처럼 UL → DL, 또는 DL → UL로 변경되는 구간에 발생하는 계산 오차를 줄여야 하는 문제가 발생한다.

도 7은 본 발명의 실시예의 따른 ICS 중계기의 구성을 나타낸 블록도이다. 본 발명의 실시예의 따른 ICS 중계기는 RF/IF 변환부(110), 아날로그/디지털 변환부(120), 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array; FPGA(130), 디지털/아날로그 변환부(140), 및 IF/RF 변환부(150)를 포함한다.

RF/IF 변환부(110)는 수신된 RF 신호를 IF 신호로 변환한다. RF/IF 변환부(110)는 제1 증폭기(112), 제1 감쇄기(114), 및 제1 곱셈기(116)를 포함한다. 제1 증폭기(112)는 상기 수신된 RF 신호를 증폭한다. 상기 제1 감쇄기(114)는 상기 제1 증폭기의 출력 신호가 상기 아날로그/디지털 변환부(120)에 일정한 신호 레벨이 들어가도록 조절하는 동작을 한다. 상기 제1 곱셈기(116)는 상기 제1 감쇄기(114)의 출력과 국부 발진 신호를 곱셈 연산하여 상기 IF 신호를 발생하여 출력한다. 아날로그/디지털 변환부(120)는 상기 RF/IF 변환부(110)로부터의 상기 IF 신호를 디지털 신호로 변환한다.

FPGA(130)는 상기 아날로그/디지털 변환부(120)로부터의 상기 디지털 신호가 FDD 신호인 경우 상기 FDD 신호로부터 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 감산함으로써 상기 FDD 신호로부터 피드백 신호를 제거하여 출력한다. FPGA(130)는 상기 디지털 신호가 TDD 신호인 경우 t-동기 신호에 따라 신호가 있는 구간에서는 상기 TDD 신호로부터 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 감산함으로써 상기 TDD 신호로부터 피드백 신호를 제거하여 출력하고, 상기 신호가 없는 구간에서는 상기 TDD 신호의 경로를 상기 가상 피드백 함수가 포함된 패스에 연결한다.

상기 FPGA(130)는 FIR 필터(132), LMS부(134), 감산기(136), 지연기(137), 제1 스위치(138), 및 제2 스위치(139)를 포함한다.

FIR 필터(132)는 상기 아날로그/디지털 변환부(120)로부터의 상기 디지털 신호 중 대역만 통과시킨다. LMS부(134)는 수식 y(n)=ω^T(n)x(n)를 이용하여 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 계산한다. 감산기(136)는 상기 FIR 필터(132)의 출력 신호로부터 상기 LMS부(134)로부터의 신호를 감산함으로써 상기 FIR 필터(132)의 출력 신호로부터 피드백 신호를 제거한다. 즉 수식 e(n)=d(n)-y(n)을 이용하여 입력 신호 d(n), 상기 FIR 필터(132)의 출력 신호에서 회귀파 신호 y(n)를 제거한다. 지연기(137)는 상기 감산기(136)의 출력 신호를 지연한다.

제1 스위치(138)는 상기 아날로그/디지털 변환부(120)로부터의 상기 디지털 신호가 FDD 신호인 경우 상기 FIR 필터(132)를 상기 아날로그/디지털 변환부(120)에 연결하여 상기 수신된 FDD 신호의 경로를 상기 FIR 필터(132)로 절체한다. 제1 스위치(138)는 상기 디지털 신호가 TDD 신호인 경우 t-sync 신호에 따라 신호가 있는 구간에서는 상기 FIR 필터(132)를 상기 아날로그/디지털 변환부(120)에 연결하여 상기 TDD 신호의 경로를 상기 FIR 필터(132)로 절체하고, 상기 신호가 없는 구간에서는 상기 FIR 필터(132)를 가상 피드백 함수가 포함된 패스에 연결하여 마치 무신호시 가상 피드백 함수를 통하여 불연속이 없이 계산하여 LMS 파라미터를 적용한다. 가상 피드백 함수가 포함된 패스에 포함된 Gain+delay는 가상 피드백 신호를 모사한 것으로 실제 피드밸 신호의 크기와 지연을 갖는 FPGA로 구현한 것으로 실제 크기와 지연 동작을 한다.

제2 스위치(139)는 상기 제1 스위치(138)의 동작에 동기하여 동작하며 상기 디지털 신호가 FDD 신호인 경우 상기 감산기(136)를 상기 디지털/아날로그 변환부(140)에 연결하여 상기 감산기(136)의 출력 신호의 출력 경로를 상기 디지털/아날로그 변환부(140)로 절체한다.

제2 스위치(139)는 상기 디지털 신호가 TDD 신호인 경우 상기 t-sync 신호에 따라 상기 신호가 있는 구간에서는 상기 감산기(136)를 상기 디지털/아날로그 변환부(140)에 연결하여 상기 감산기(136)의 출력 신호의 경로를 상기 디지털/아날로그 변환부(140)로 절체하고, 상기 신호가 없는 구간에서는 상기 감산기를 상기 가상 피드백 함수가 포함된 상기 패스에 연결한다.

도 7은 DL 경로의 계산을 위한 그림이며, DL 구간에서는 제1 및 제 2 스위치(138 및 139)을 "on" 하여 on time pass 로 동작한다. UL 시간에서는 가상 피드백 함수가 있는 패스로 연결하여 신호가 없는 구간 동안에도 마치 무신호시 가상 feedback 함수를 통하여 불연속이 없이 계산하여 LMS 파라메터를 적용한다. on time 구간의 계산은 실제로 발생된 피드백 신호를 가지고 계산을 하게 되며, off time 구간의 계산은 가상으로 발생된 피드백 신호를 가지고 계산을 하게 되며 이때 LMS 파라메터 값은 가상 신호로 계산된 값을 갖게 된다. 즉, 제1 스위치(138) 및 제2 스위치(139)는 입력 신호가 FDD 신호인 경우에는 항상 턴-온하여 사용하고 TDD인 경우에는 t-sync 에 따라 스위치를 절체하여 사용하면 동일 알고리즘, 동일 제품으로 FDD 와 TDD를 동시에 지원할 수 있다.

IF/RF 변환부(150)는 상기 디지털/아날로그 변환부(140)로부터의 상기 아날로그 IF 신호를 RF 신호로 변환한다. IF/RF 변환부(150)는 제2 곱셈기(152), 제2 감쇄기(154), 및 제2 증폭기(156)를 포함한다. 상기 제2 곱셈기(152)는 상기 아날로그 IF 신호와 국부 발진 신호를 곱셈 연산한다. 제2 감쇄기(154)는 장비 이득이 일정하도록 하기 위하여 상기 제2 곱셈기(152)의 출력을 제1 감쇄기(114)에서 감쇄된 신호 만큼 신호의 크기로 증폭하기 위하여 감쇄량을 줄이거나 키우는 동작을 한다. 상기 제2 증폭기(156)은 상기 제2 감쇄기(154)의 출력을 증폭하여 상기 RF 신호를 출력한다.

한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예의 관해 설명하였으나, 본 발명은 개시된 실시예의 한정되지 않고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예의 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.

110: RF/IF 변환부
112: 제1 증폭기
114: 제1 감쇄기
116: 제1 곱셈기
120: 아날로그/디지털 변환부
130: FPGA
132: FIR 필터
134: LMS부
136: 감산기
137: 지연기
138: 제1 스위치
139: 제2 스위치
140: 디지털/아날로그 변환부
150: IF/RF 변환부
152: 제2 곱셈기
154: 제2 감쇄기
156: 제2 증폭기

Claims

수신된 RF 신호를 IF 신호로 변환하는 RF/IF 변환부;
상기 RF/IF 변환부로부터의 상기 IF 신호를 디지털 신호로 변환하는 아날로그/디지털 변환부;
상기 아날로그/디지털 변환부로부터의 상기 디지털 신호가 FDD 신호인 경우 상기 FDD 신호로부터 딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 감산함으로써 상기 FDD 신호로부터 피드백 신호를 제거하여 출력하고, 상기 디지털 신호가 TDD 신호인 경우 t-동기 신호에 따라 신호가 있는 구간에서는 상기 TDD 신호로부터 상기 파라미터(LMS 값)를 감산함으로써 상기 TDD 신호로부터 피드백 신호를 제거하여 출력하고, 상기 신호가 없는 구간에서는 상기 TDD 신호의 경로를 가상 피드백 함수가 포함된 패스에 연결하는 FPGA;
상기 FPGA의 출력 신호를 아날로그 IF 신호로 변환하는 디지털/아날로그 변환부; 및
상기 디지털/아날로그 변환부로부터의 상기 아날로그 IF 신호를 RF 신호로 변환하는 IF/RF 변환부를 포함하며,
상기 FPGA는
상기 아날로그/디지털 변환부로부터의 상기 디지털 신호 중 필요한 대역만 통과시키는 FIR 필터;
딜레이를 갖는 피드백 신호의 파라미터(LMS 값)를 계산하는 LMS부;
상기 FIR 필터의 출력 신호로부터 상기 LMS부로부터의 신호를 감산함으로써 상기 FIR 필터의 출력 신호로부터 피드백 신호를 제거하는 감산기;
상기 감산기의 출력 신호를 지연하는 지연기;
상기 아날로그/디지털 변환부로부터의 상기 디지털 신호가 FDD 신호인 경우 상기 FIR 필터를 상기 아날로그/디지털 변환부에 연결하여 상기 수신된 FDD 신호의 경로를 상기 FIR 필터로 절체하고, 상기 디지털 신호가 TDD 신호인 경우 t-동기 신호에 따라 신호가 있는 구간에서는 상기 FIR 필터를 상기 아날로그/디지털 변환부에 연결하여 상기 TDD 신호의 경로를 상기 FIR 필터로 절체하고, 상기 신호가 없는 구간에서는 상기 FIR 필터를 가상 피드백 함수가 포함된 패스에 연결하는 제1 스위치; 및
상기 제1 스위치의 동작에 동기하여 동작하며 상기 디지털 신호가 FDD 신호인 경우 상기 감산기를 상기 디지털/아날로그 변환부에 연결하여 상기 감산기의 출력 신호의 출력 경로를 상기 디지털/아날로그 변환부로 절체하고, 상기 디지털 신호가 TDD 신호인 경우 상기 t-동기 신호에 따라 상기 신호가 있는 구간에서는 상기 감산기를 상기 디지털/아날로그 변환부에 연결하여 상기 감산기의 출력 신호의 경로를 상기 디지털/아날로그 변환부로 절체하고, 상기 신호가 없는 구간에서는 상기 감산기를 상기 가상 피드백 함수가 포함된 상기 패스에 연결하는 제2 스위치를 포함하며,
상기 RF/IF 변환부는
상기 수신된 RF 신호를 증폭하는 제1 증폭기;
상기 제1 증폭기의 출력 신호가 상기 아날로그/디지털 변환부에 일정한 신호 레벨이 들어가도록 조절하는 동작을 하는 제1 감쇄기; 및
상기 제1 감쇄기의 출력과 국부 발진 신호를 곱셈 연산하여 상기 IF 신호를 발생하여 출력하는 제1 곱셈기를 포함하는 ICS 중계기.
제1 항에 있어서, 상기 신호가 있는 구간은 DL 구간 또는 UL 구간이고, 상기 신호가 없는 구간은 상기 DL 구간 또는 상기 UL 구간 중의 나머지 구간인 ICS 중계기.
삭제
삭제
제1 항에 있어서, 상기 IF/RF 변환부는
상기 아날로그 IF 신호와 국부 발진 신호를 곱셈 연산하는 제2 곱셈기;
장비 이득이 일정하도록 하기 위하여 상기 제2 곱셈기의 출력을 제1 감쇄기에서 감쇄된 신호 만큼 신호의 크기로 증폭하기 위하여 감쇄량을 줄이거나 키우는 동작을 하는 제2 감쇄기; 및
상기 제2 감쇄기의 출력을 증폭하여 상기 RF 신호를 출력하는 제2 증폭기를 포함하는 ICS 중계기.