KR101952876B1 - Multi layer ceramic capacitor - Google Patents
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Abstract
본 발명은, 제1 및 제2 유전체층을 포함하고, 적층 방향으로 서로 대향하는 제1면 및 제2면, 상기 제1면 및 제2면과 연결되고 서로 대향하는 제3면 및 제4면, 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하는 바디; 상기 제1 유전체층에 배치되고, 상기 제3면, 제5면 및 제6면을 통해 노출되며, 상기 제4면으로부터 제1 공간만큼 이격되어 배치되는 제1 내부 전극; 상기 제2 유전체층에 상기 제1 또는 제2 유전체층을 사이에 두고 상기 제1 내부 전극과 대향하도록 배치되고, 상기 제4면, 제5면 및 제6면을 통해 노출되며, 상기 제3면으로부터 제2 공간만큼 이격되어 배치되는 제2 내부 전극; 상기 제1 공간의 적어도 일부에 배치되는 제1 유전체 패턴; 상기 제2 공간의 적어도 일부에 배치되는 제2 유전체 패턴; 상기 제5면 및 제6면에 배치되는 측면 절연층; 상기 제1 내부 전극과 연결되고 상기 제3면에 배치되는 제1 외부전극; 및 상기 제2 내부 전극과 연결되고 상기 제4면에 배치되는 제2 외부 전극;을 포함하고, 상기 제1 및 제2 유전체 패턴은 상기 제1 및 제2 유전체층과 상이한 색상을 갖는 적층 세라믹 커패시터를 제공한다. The present invention includes a first surface and a second surface including first and second dielectric layers and facing each other in a stacking direction, and a third surface and a fourth surface connected to and opposed to the first and second surfaces, A body including fifth and sixth surfaces connected to the first to fourth surfaces and opposing each other; A first internal electrode disposed on the first dielectric layer, exposed through the third, fifth and sixth surfaces, and spaced apart from the fourth surface by a first space; The second dielectric layer is disposed to face the first internal electrode with the first or second dielectric layer interposed therebetween, and is exposed through the fourth, fifth and sixth surfaces, and is formed from the third surface. Second internal electrodes spaced apart by two spaces; A first dielectric pattern disposed in at least a portion of the first space; A second dielectric pattern disposed in at least a portion of the second space; Side insulating layers disposed on the fifth and sixth surfaces; A first external electrode connected to the first internal electrode and disposed on the third surface; And a second external electrode connected to the second internal electrode and disposed on the fourth surface, wherein the first and second dielectric patterns have a multilayer ceramic capacitor having a different color from that of the first and second dielectric layers. to provide.
Description
본 발명은 적층 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor.
커패시터는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 계속 흐르게 된다.A capacitor is a device that can store electricity. Basically, two electrodes are opposed to each other, and when a voltage is applied, electricity is accumulated on each electrode. When a DC voltage is applied, current flows inside the capacitor while electricity is stored, but when the accumulation is completed, the current does not flow. On the other hand, when an alternating current voltage is applied, alternating current flows continuously while the polarity of the electrode is altered.
이러한 커패시터는 전극간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.These capacitors are made of aluminum according to the type of insulator provided between the electrodes, an aluminum electrolytic capacitor comprising an electrode made of aluminum and having a thin oxide film between the aluminum electrodes, a tantalum capacitor using tantalum as an electrode material, and a titanium barium between the electrodes. Ceramic capacitor using high dielectric constant, multi-layer ceramic capacitor (MLCC) using high dielectric constant ceramic as multilayer structure between electrodes, and using polystyrene film as dielectric between electrodes It can be divided into several types, such as a film capacitor.
이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.Among them, multilayer ceramic capacitors have advantages of excellent temperature characteristics and frequency characteristics and can be implemented in a small size.
종래 기술에 따른 적층 세라믹 커패시터는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.In the multilayer ceramic capacitor according to the related art, a plurality of dielectric sheets are stacked to form a laminate, and external electrodes having different polarities are formed outside the laminate, and internal electrodes alternately stacked inside the laminate are formed. It may be electrically connected to each of the external electrodes.
최근 전자 제품의 소형화 및 고집적화에 따라 적층 세라믹 커패시터의 경우에도 소형화 고집적화를 위한 연구가 많이 이루어지고 있다. 특히 적층 세라믹 커패시터의 경우 고용량화 및 소형화를 위하여 유전체층을 박층화하여 고적층화하면서 내부 전극의 연결성을 향상시키고자 하는 다양한 시도가 이루어지고 있다.Recently, due to the miniaturization and high integration of electronic products, many studies have been made for miniaturization and high integration in the case of multilayer ceramic capacitors. In particular, in the case of multilayer ceramic capacitors, various attempts have been made to improve the connectivity of internal electrodes while increasing the thickness of the dielectric layers by increasing the thickness of the dielectric layers.
특히, 초고용량의 적층 세라믹 개발에 있어서, 박막 유전체층 및 내부전극의 고적층 제품에 대한 신뢰성 확보가 더욱 중요해지고 있다. 적층 수가 증가함에 따라서, 내부전극과 유전체층의 두께 차이에 의한 단차가 증가한다. 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전체층의 횡방향 연신으로 인해 전극 끝단부의 휨 현상이 발생하게 된다. In particular, in the development of ultra high-capacity multilayer ceramics, securing reliability of high-layer products of thin film dielectric layers and internal electrodes has become more important. As the number of stacked layers increases, the level difference due to the difference in thickness between the internal electrodes and the dielectric layers increases. This step is caused by the bending of the electrode end due to the lateral stretching of the dielectric layer in the densification process of pressing the body.
즉, 내부전극의 끝단은 단차를 채우기 위해 휘어지며, 마진부는 커버의 함몰과 마진폭의 감소에 의해 단차로 인한 빈 공간을 제거하게 된다. 단차로 인한 빈공간을 제거됨에 따라 감소하는 마진폭만큼 용량층도 연신하게 된다. 이와 같은 내부 전극의 구조적인 불규칙 연신에 의해 적층 세라믹 커패시터의 내전압 특성 등의 신뢰성이 감소하게 된다. In other words, the end of the internal electrode is bent to fill the step, the margin portion is removed by the cover and the empty space due to the step by reducing the margin width. As the void caused by the step is removed, the capacitive layer is also stretched by the decreasing margin width. Such structural irregular stretching of the internal electrodes reduces the reliability of the withstand voltage characteristics of the multilayer ceramic capacitor.
이와 같은 단차 발생은 적층 세라믹 커패시터의 적층 방향에 수직한 제1 방향과 적층 방향 및 제1 방향에 수직한 제2 방향 모두에서 문제될 수 있는바, 이를 해결하기 위한 방안이 필요하다.The generation of such a step may be a problem in both the first direction perpendicular to the stacking direction of the multilayer ceramic capacitor and the second direction perpendicular to the stacking direction and the first direction, and a solution for this problem is needed.
본 발명은 유전체층 및 내부전극의 두께로 인한 단차 문제를 해결할 수 있는 구조를 가지는 적층 세라믹 커패시터를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a multilayer ceramic capacitor having a structure that can solve the step problem caused by the thickness of the dielectric layer and the internal electrode.
본 발명의 일 측면은, 제1 및 제2 유전체층을 포함하고, 적층 방향으로 서로 대향하는 제1면 및 제2면, 상기 제1면 및 제2면과 연결되고 서로 대향하는 제3면 및 제4면, 상기 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하는 바디; 상기 제1 유전체층에 배치되고, 상기 제3면, 제5면 및 제6면을 통해 노출되며, 상기 제4면으로부터 제1 공간만큼 이격되어 배치되는 제1 내부 전극; 상기 제2 유전체층에 상기 제1 또는 제2 유전체층을 사이에 두고 상기 제1 내부 전극과 대향하도록 배치되고, 상기 제4면, 제5면 및 제6면을 통해 노출되며, 상기 제3면으로부터 제2 공간만큼 이격되어 배치되는 제2 내부 전극; 상기 제1 공간의 적어도 일부에 배치되는 제1 유전체 패턴; 상기 제2 공간의 적어도 일부에 배치되는 제2 유전체 패턴; 상기 제5면 및 제6면에 배치되는 측면 절연층; 상기 제1 내부 전극과 연결되고 상기 제3면에 배치되는 제1 외부전극; 및 상기 제2 내부 전극과 연결되고 상기 제4면에 배치되는 제2 외부 전극;을 포함하고, 상기 제1 및 제2 유전체 패턴은 상기 제1 및 제2 유전체층과 상이한 색상을 갖는 적층 세라믹 커패시터를 제공한다. One aspect of the present invention includes first and second dielectric layers, and includes a first surface and a second surface facing each other in a stacking direction, and a third surface and a second surface connected to and opposed to the first and second surfaces. A body including a fourth surface and a fifth surface and a sixth surface connected to the first to fourth surfaces and facing each other; A first internal electrode disposed on the first dielectric layer, exposed through the third, fifth and sixth surfaces, and spaced apart from the fourth surface by a first space; The second dielectric layer is disposed to face the first internal electrode with the first or second dielectric layer interposed therebetween, and is exposed through the fourth, fifth and sixth surfaces, and is formed from the third surface. Second internal electrodes spaced apart by two spaces; A first dielectric pattern disposed in at least a portion of the first space; A second dielectric pattern disposed in at least a portion of the second space; Side insulating layers disposed on the fifth and sixth surfaces; A first external electrode connected to the first internal electrode and disposed on the third surface; And a second external electrode connected to the second internal electrode and disposed on the fourth surface, wherein the first and second dielectric patterns have a multilayer ceramic capacitor having a different color from that of the first and second dielectric layers. to provide.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 제1 및 제2 내부 전극이 바디의 폭방향의 양 단면인 제5면 및 제6면으로 노출되어 폭 방향의 양 단면에서 내부 전극으로 인한 단차가 발생하지 않으며, 길이 방향의 양 끝의 단차를 보완하는 제1 및 제2 유전체 패턴을 포함하여 길이 방향의 양단면에서 내부 전극으로 인한 단차가 발생하는 것을 방지하여 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다. In the multilayer ceramic capacitor according to an exemplary embodiment of the present invention, the first and second internal electrodes are exposed to the fifth and sixth surfaces, which are both end surfaces in the width direction of the body, so that the step difference due to the internal electrodes is formed at both end surfaces in the width direction. It is possible to improve the reliability of the multilayer ceramic capacitor by preventing the occurrence of the step caused by the internal electrode at both ends of the longitudinal direction, including the first and second dielectric patterns that complement the stepped ends of the longitudinal direction. have.
또한, 제1 및 제2 유전체 패턴은 제1 및 제2 유전체층과 상이한 색상을 가짐으로써, 제1 및 제2 유전체 패턴의 인쇄시 정렬이 용이하기 때문에 적층 세라믹 커패시터의 생산성 및 신뢰성을 향상시킬 수 있다. In addition, since the first and second dielectric patterns have different colors from those of the first and second dielectric layers, since the alignment of the first and second dielectric patterns is easy when printing, the productivity and reliability of the multilayer ceramic capacitor may be improved. .
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.
도 5a는 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋남 없이 정렬된 경우를 나타낸 도면이고, 도 5b는 도 5a의 단면도이다.
도 6a는 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋난 경우를 나타낸 도면이고, 도 6b는 도 6a의 단면도이다.
도 7a는 내부 전극 간격보다 폭이 큰 유전체 패턴을 이용한 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋남 없이 정렬된 경우를 나타낸 도면이고, 도 7b는 도 7a의 단면도이다.
도 8a은 내부 전극 간격보다 폭이 큰 유전체 패턴을 이용한 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋난 경우를 나타낸 도면이고, 도 8b는 도 8a의 단면도이다. 1 schematically illustrates a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a schematic perspective view of a body of a multilayer ceramic capacitor according to an exemplary embodiment of the present invention.
3 is a schematic cross-sectional view taken along line II ′ of FIG. 1.
4 is a schematic cross-sectional view taken along line II-II ′ of FIG. 1.
FIG. 5A is a diagram illustrating a case in which internal electrodes and dielectric patterns disposed on a ceramic sheet are aligned without misalignment during manufacturing, and FIG. 5B is a cross-sectional view of FIG. 5A.
FIG. 6A is a diagram illustrating a case where internal electrodes and dielectric patterns disposed on a ceramic sheet are misaligned during manufacturing, and FIG. 6B is a cross-sectional view of FIG.
FIG. 7A is a view illustrating a case in which internal electrodes and dielectric patterns disposed on a ceramic sheet are aligned without misalignment during a manufacturing process using a dielectric pattern having a width larger than an internal electrode gap, and FIG. 7B is a cross-sectional view of FIG. 7A.
FIG. 8A illustrates a case in which internal electrodes and dielectric patterns disposed on a ceramic sheet are displaced during a manufacturing process using a dielectric pattern having a width larger than that of the internal electrode gaps, and FIG.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. However, in describing the preferred embodiment of the present invention in detail, if it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.In addition, the same reference numerals are used throughout the drawings for parts having similar functions and functions.
덧붙여 명세서 전체에서, 어떤 구성요소를 '포함' 한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, the term 'comprising' a certain component throughout the specification means that, unless specifically stated otherwise, it may further include other components other than to exclude the other components.
적층 세라믹 전자부품Laminated Ceramic Electronic Components
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다. 또한, 도 2는 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이고, 도 3은 도 1의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.1 schematically illustrates a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention. 2 is a schematic cross-sectional view taken along line II ′ of FIG. 1, and FIG. 3 is a schematic cross-sectional view taken along line II-II ′ of FIG. 1.
이하, 도 1 내지 도 3를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)에 대해 설명하도록 한다.Hereinafter, the multilayer
본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 복수개의 제1 및 제2 유전체층(111a, 111b)이 적층된 바디(110), 제1 외부 전극(151), 제2 외부 전극(152)을 포함한다. The multilayer
바디(110)는 복수의 유전체층(111a, 111b)을 두께 방향으로 적층한 다음 소성한 것이다. 유전체층(111a, 111b)의 수는 적절히 조절 가능하며, 수십 내지 수백층을 적층하는 것도 가능하다. 이때, 바디(110)의 서로 인접하는 각각의 유전체층(111a, 111b) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다. 또한, 바디(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.The
바디(110)가 6면체인 경우, 바디(110)는 적층 방향으로 서로 대향하는 제1면(1) 및 제2면(2), 제1면(1) 및 제2면(2)과 서로 연결되고 서로 대향하는 제3면(3) 및 제4면(4), 제1면 내지 제4면(1, 2, 3, 4)과 연결되고 서로 대향하는 제5면(5) 및 제6면(6)을 포함할 수 있다.When the
이 때, 적층 방향을 두께 방향 또는 제1 방향(Z)이라 할 수 있으며, 제3면 및 제4면이 형성된 방향을 길이 방향 또는 제2 방향(X)이라 할 수 있으며, 제5면 및 제6면이 형성된 방향을 폭 방향 또는 제3 방향(Y)이라 할 수 있다.In this case, the lamination direction may be referred to as a thickness direction or a first direction Z, and a direction in which the third and fourth surfaces are formed may be referred to as a longitudinal direction or a second direction X, and the fifth surface and the fifth The direction in which the six surfaces are formed may be referred to as the width direction or the third direction (Y).
바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 하부 및 상부 커버층(112, 113)이 형성될 수 있다. 이때, 하부 커버층(112) 및 상부 커버층(113)은 유전체층(111a, 111b)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.Lower and upper cover layers 112 and 113 having a predetermined thickness may be formed on the lower portion of the lowermost inner electrode and the uppermost inner electrode of the
제1 및 제2 유전체층(111a, 111b)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 유전체층(111a, 111b)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.The first and second
제1 유전체층(111a)에는 제1 내부 전극(121)이 배치된다. 제1 내부 전극(121)은 바디(110)의 제3면(3), 제5면(5) 및 제6면(6)을 통해 노출되도록 제1 유전체층(111a)에 배치된다. 이 때, 제1 내부 전극(121)은 제4면(4)에서는 소정 거리 이격되도록 배치된다. 제1 내부 전극(121)과 제4면(4)의 사이의 이격된 영역을 제1 공간(121`)이라고 정의할 수 있다.The first
제2 유전체층(111b)에는 제2 내부 전극(122)이 배치된다. 제2 내부 전극(122)은 바디(110)의 제4면(4), 제5면(5) 및 제6면(6)을 통해 노출되도록 제2 유전체층(111b)에 배치된다. 이 때, 제2 내부 전극(122)은 제3면(3)에서는 소정 거리 이격되도록 배치된다. 제2 내부 전극(122)과 제3면(3)의 사이의 이격된 영역을 제2 공간(122`)이라고 정의할 수 있다.The second
제1 및 제2 내부 전극(121, 122)은 제1 유전체층(111a) 및 제2 유전체층(111b)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111a, 111b)을 사이에 두고 바디(110) 내부에 두께 방향으로 번갈아 배치된다.The first and second
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111a, 111b)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111a, 111b)에 의해 서로 전기적으로 절연될 수 있다.The first and second
내부전극이 바디의 외측으로 노출되면, 전도성 이물질 등의 유입에 의해 단락이 발생하여 적층 세라믹 커패시터의 신뢰성이 감소하게 된다. 따라서, 종래에는 유전체층에 내부 전극을 형성할 때, 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진부를 형성하였다. 즉, 마진부는 내부 전극이 형성되지 않은 유전체의 영역을 의미한다. 제조 공정에서 유전체층에 내부 전극을 형성하면 내부 전극이 마진부로부터 돌출된 것과 같은 형상을 가지게 된다. 이와 같은 돌출된 형상으로 인해 단차가 발생하며, 수십 내지 수백층의 유전체층을 적층하게 되면 유전체층이 단차를 메우기 위하여 연신하게 된다. 유전체층이 연신하게 되면 내부 전극도 함께 휘게 된다. 내부 전극이 휘게 되면 해당 부분에서 내전압 특성(BDV; Breakdown Voltage)이 감소하는 문제가 발생하게 된다. When the internal electrode is exposed to the outside of the body, a short circuit occurs due to the inflow of conductive foreign matter, thereby reducing the reliability of the multilayer ceramic capacitor. Therefore, in the related art, when the internal electrode is formed on the dielectric layer, the area of the dielectric layer is formed to be larger than the area of the internal electrode to form a margin on the remaining circumferential portion of the internal electrode except for the part connected to the external electrode. In other words, the margin means a region of the dielectric in which no internal electrode is formed. In the manufacturing process, when the internal electrode is formed on the dielectric layer, the internal electrode has a shape such that the internal electrode protrudes from the margin part. Due to such a protruding shape, a step is generated, and when tens or hundreds of layers of dielectric layers are stacked, the dielectric layers are stretched to fill the steps. When the dielectric layer is stretched, the internal electrodes also bend together. If the internal electrode is bent, there is a problem that the breakdown voltage (BDV) decreases in the corresponding portion.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 바디(110)의 제5면(5) 및 제6면(6)에 마진부를 제거하여 내부 전극으로 인한 단차가 발생하는 것을 방지하였다. 이에 따라 폭 방향으로 내부 전극이 휘는 것을 방지하여 내전압 특성이 감소하는 문제를 예방함으로써, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.Accordingly, the multilayer ceramic capacitor according to the exemplary embodiment of the present invention removes the margins on the
제3면(3)과 제4면(4)에는 각각 제1 내부 전극(121) 또는 제2 내부 전극(122)이 인출되도록 형성되나, 이 후 제3면(3)에 제1 외부 전극(151)이 형성되고, 제4면(4)에는 제2 외부 전극(152)이 형성되기 때문에 제1 내부 전극(121)과 제2 내부 전극(122)은 외부로 노출되지 않고 각각 제1 외부 전극(151) 및 제2 외부 전극(152)에 의해 보호받을 수 있다.The first
그러나, 제5면(5)과 제6면(6)에는 제1 내부 전극(121)과 제2 내부 전극(122)이 모두 노출되도록 형성되기 때문에 별도의 측면 절연층(140)를 배치하여 내부에 형성된 내부 전극들을 보호할 필요가 있다.However, since the first
측면 절연층(140)를 형성하기 위하여, 바디(110)를 세라믹을 포함하는 슬러리에 딥핑(dipping)할 수 있다. 슬러리는 세라믹 파우더, 유기 바인더 및 유기 용제를 포함할 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 측면 절연층(140)를 형성할 때에 내열성 및 내구성이 우수하여 작동 가동 범위가 넓은 물질이 사용될 수 있다.In order to form the
상기 세라믹 파우더는 이에 제한되는 건은 아니나 티탄산 바륨계 재료, 납 복합 페로브스카이트계 재료, 티탄산스트론튬계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨 파우더가 사용될 수 있다.The ceramic powder is not limited thereto, but may be a barium titanate-based material, a lead composite perovskite-based material, a strontium titanate-based material, or the like. Preferably, barium titanate powder may be used.
유기 바인더는 슬러리 내부에서 세라믹 파우더의 분산성을 확보하기 위한 것으로, 이에 제한되는 것은 아니나 에틸 셀룰로오스, 폴리 비닐 부티랄 및 이들의 혼합물이 사용될 수 있다.The organic binder is to secure the dispersibility of the ceramic powder in the slurry, but is not limited thereto, and ethyl cellulose, polyvinyl butyral, and mixtures thereof may be used.
상기와 같이 제조된 슬러리에 바디(110)를 딥핑(dipping)하면 바디(110)가 슬러리와 접착된 면에 슬러리가 도포되어 측면 절연층(140)가 형성될 수 있다. 그리고, 원하는 두께를 갖는 바디(110)를 형성하기 위하여 딥핑(dipping)하고 건조하는 것을 반복하여 원하는 양의 슬러리를 바디(110)에 도포할 수 있다.When the
바디(110)가 슬러리에 딥핑(dipping)된 경우 바디(110)의 제3면(3)과 제4면(4)에는 외부 전극(151, 152)이 형성되어야 하기 때문에 슬러리의 도포를 방지할 필요가 있다. 따라서 제3면(3)과 제4면(4)은 외부로 노출되지 않게 하기 위해 제3면(3)과 제4면(4)에 필름을 부착하여 슬러리에 딥핑(dipping)할 수 있고, 이에 제한되는 것은 아니나 제3면(3)과 제4면(4)이 절단되기 전에 제3면(3)과 제4면(4)은 노출되지 않은 상태에서 딥핑(dipping)이 이루어질 수 있다. 즉, 이와 같은 딥핑(dipping)에 의해, 바디(110)의 제5면(5) 및 제6면(6)에 슬러리가 도포될 수 있다.When the
측면 절연층(140)이 제5면(5) 및 제6면(6)에 배치됨으로써, 제5면(5) 및 제6면(6)으로 노출된 내부 전극으로 전도성 이물질이 유입되는 것을 방지할 수 있다.The
또한, 측면 절연층(140)은 폴리머를 이용하여 형성될 수 있다. 예를 들어, 에폭시를 바디(110)의 측면에 도포하여 형성될 수 있다.In addition, the
본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제5면(5) 및 제6면(6)에 마진부를 제거함으로써, 최대 유효 용량 면적을 확보하여 적층 세라믹 커패시터의 용량을 더욱 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 마진부 대신 마진부보다 상대적으로 얇으면서도 전도성 이물질 유입되는 것을 방지할 수 있는 측면 절연층(140)를 바디(110)의 제5면(5) 및 제6면(6)에 배치함으로써, 적층 세라믹 커패시터(100)에서 용량을 구형할 수 있는 부피를 증가시킬 수 있다.The multilayer
하지만, 폭 방향의 마진부로 인한 단차 발생과 마찬가지로, 내부 전극이 외부 전극과 연결되는 길이 방향에서도 단차가 발생한다. 즉, 폭 방향의 마진부로 인한 단차 발생을 해결한다고 할지라도, 길이 방향의 단차로 인해 적층 세라믹 커패시터의 내전압 특성이 목표치 만큼 향상되지 못한다.However, as in the step generation caused by the margin part in the width direction, the step occurs in the longitudinal direction in which the internal electrode is connected to the external electrode. That is, even when the step difference caused by the margin part in the width direction is solved, the withstand voltage characteristic of the multilayer ceramic capacitor cannot be improved by the target value due to the step in the longitudinal direction.
제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향의 양 단면인 제3면(3) 및 제4면(4)으로 교번하여 노출되어, 제1 및 제2 외부 전극(151, 152)과 연결된다.The first and second
즉, 제1 내부 전극(121)은 오직 제1 외부 전극(151)과 연결되고, 제2 내부 전극(122)은 오직 제2 외부 전극(152)과 연결된다. 따라서, 제1 내부 전극(121)은 제4면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3면(3)에서 일정거리 이격되어 형성된다. That is, the first
이와 같은 형상을 가지는 내부 전극이 형성된 유전체층을 적층하는 경우, 제1 및 제2 내부 전극(121, 122)이 교번하여 제3면(3) 및 제4면(4)으로 노출되는 것으로 인하여, 적층 방향(Z)으로 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에 단차가 발생하게 된다. When the dielectric layers having the internal electrodes having such a shape are stacked, the first and second
수십 내지 수백의 유전체층(111)을 적층하는 경우, 적층 방향(Z)으로 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에 단차로 인해 유전체층(111)이 연신하게 된다. 유전체층의 연신에 의해 적층방향으로 제1 내부 전극만 또는 제2 내부 전극만 형성된 부분의 제1 내부 전극 또는 제2 내부 전극이 함께 휘어진다. 내부 전극이 휘어진 부분에서 주로 내전압 특성이 감소하는 문제가 발생하게 된다.When stacking tens to hundreds of
하지만, 본 발명의 일 실시예에 따른 커패시터(100)는 제1 내부 전극(121)과 제4면(4)의 사이의 이격된 영역을 제1 공간(121`)이라고 정의할 경우에 제1 공간(121`)에 제1 유전체 패턴(131)이 배치되고, 제2 내부 전극(122)과 제3면(3)의 사이의 이격된 영역을 제2 공간(122`)이라고 정의할 경우에 제2 공간(122`)에 제2 유전체 패턴(132)이 배치되어 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에 단차가 발생하는 것을 방지할 수 있다.However, the
즉, 본 발명의 일 실시예에 따른 커패시터는 제1 및 제2 유전체 패턴(131, 132)을 포함하기 때문에, 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에서 단차가 발생하는 것을 방지하여 내부 전극이 휘어진 부분에서 발생하는 내전압 특성이 감소하는 문제를 해소할 수 있다.That is, since the capacitor according to the exemplary embodiment includes the first and second
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제5면(5) 및 제6면(6)에 마진부를 제거하고 측면 절연층(140)을 배치함으로써 폭 방향의 단차로 인한 내전압 특성 감소를 방지하고, 동시에 제1 및 제2 유전체 패턴(131, 132)로 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에서 단차가 발생하는 것을 방지함으로써 길이 방향의 단차로 인한 내전압 특성 감소를 해결하여, 실질적으로 적층 세라믹 커패시터(100) 전체의 내전압 특성을 향상시킬 수 있다.Therefore, the multilayer
또한, 본 발명의 일 실시예에 따른 커패시터는 제1 및 제2 유전체 패턴(131, 132)이 제1 및 제2 유전체층(111a, 111b)과 상이한 색상을 갖는다. In addition, in the capacitor according to the exemplary embodiment, the first and second
제1 및 제2 유전체 패턴(131, 132)은 내부 전극이 인쇄된 세라믹 시트 상의 내부 전극 간 이격된 공간에 제1 및 제2 유전체 패턴(131, 132)을 인쇄함으로써 형성될 수 있으며, 색상이 다른 유전체의 사용은 처음 인쇄와 나중 인쇄의 Align Matching에 사용된다. 인쇄 방법으로는 스크린 공법을 이용하거나 롤투롤(Roll-to-roll) 공법 등 모든 인쇄 방법에 적용할 수 있다. The first and second
스크린 공법을 이용하는 경우에는 먼저 인쇄된 인쇄물을 보고 위치를 조정하여 인쇄를 할 수 있다, 롤투롤(Roll-to-roll) 공법을 이용하는 경우에는 연속적인 공정이므로 생산성을 향상시킬 수 있으며, 패터닝(Patterning)이 가능한 롤투롤(Roll-to-roll) 공법으로는 예를 들어, 오프셋 인쇄 공법, 그라비아 인쇄 공법, 그라비아 오프셋 인쇄 공법 등이 있다.In the case of using the screen method, printing can be performed by first viewing the printed material and adjusting the position. In the case of the roll-to-roll method, the continuous process can improve productivity and patterning. The roll-to-roll method that can be used) includes, for example, an offset printing method, a gravure printing method, a gravure offset printing method, and the like.
도 5a는 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋남 없이 정렬된 경우를 나타낸 도면이고, 도 5b는 도 5a의 단면도이다. 도 6a는 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋난 경우를 나타낸 도면이고, 도 6b는 도 6a의 단면도이다. FIG. 5A is a diagram illustrating a case in which internal electrodes and dielectric patterns disposed on a ceramic sheet are aligned without misalignment during manufacturing, and FIG. 5B is a cross-sectional view of FIG. 5A. FIG. 6A is a diagram illustrating a case where internal electrodes and dielectric patterns disposed on a ceramic sheet are misaligned during manufacturing, and FIG. 6B is a cross-sectional view of FIG. 6A.
도 5 및 도 6을 참조하면, 일반적으로 적층 세라믹 커패시터의 제조 과정 중 내부 전극 및 유전체 패턴을 형성하는 단계는 지그(10)에 세라믹 시트(11)를 형성하고, 세라믹 시트(11)의 일면에 내부 전극(20)을 인쇄한 후에 인쇄된 내부 전극의 길이 방향(X)의 사이에 유전체 패턴(30)을 인쇄하게 된다. 세라믹 시트(11)는 제조 완료 후 제1 및 제2 유전체층(111a, 111b)이 되며, 유전체 패턴(30)은 제1 및 제2 유전체 패턴(131, 132)이 된다. 5 and 6, generally, in the process of manufacturing the multilayer ceramic capacitor, forming the internal electrode and the dielectric pattern may include forming the
이때, 유전체 패턴(30)을 원하는 위치에 정확히 형성하는 것이 불량율을 낮추는 중요한 요인이 된다. 따라서, 도 5와 같이 유전체 패턴(30)이 내부 전극(20)의 사이에 정확히 형성되어야 하는데, 제조 오차로 인해 유전체 패턴(30)이 목표하는 위치에 정확히 인쇄하지 않으면 도 6과 같이 유전체 패턴(30)이 일측으로 t 만큼 쏠려 형성하게 된다. 도 6과 같이 유전체 패턴(30)이 내부 전극(20) 사이에서 일측으로 t 만큼 치우치게 형성되서, 유전체 패턴(30)이 타측의 내부 전극(20)과 접하지 못하면 유전체 패턴(30)이 형성되었음에도 불구하고 내부 전극(20)으로 인한 단차 문제를 해결할 수 없다. 이에, 인쇄를 완료한 추가 인쇄를 통하여 도 5와 같이 유전체 패턴(30)이 내부 전극(20)의 사이에 정확히 배치되도록 하는 것이 가능하다. At this time, precisely forming the
유전체 패턴(30)이 세라믹 시트(11)와 동일한 색상을 갖는 경우에는 유전체 패턴을 정확한 위치에 인쇄하기 어려울 뿐만 아니라, 장력 조정을 통해 정렬(Align)을 조정하기도 용이하지 않다. When the
그러나, 본 발명의 일 실시예에 따른 커패시터는 제1 및 제2 유전체 패턴(131, 132)이 제1 및 제2 유전체층(111a, 111b)과 상이한 색상을 가짐으로써, 유전체 패턴을 정확한 위치에 인쇄하기 용이하며, 롤투롤(Roll-to-roll) 공법 적용 시 Align 조정이 용이하여, 제1 및 제2 유전체 패턴(131, 132)이 각각 제1 및 제2 공간(121`, 122`)에 정확히 배치되도록 할 수 있기 때문에 적층 세라믹 커패시터의 생산성 및 신뢰성을 더욱 향상시킬 수 있다.However, in the capacitor according to the embodiment of the present invention, the first and second
또한, 제조 오차로 인해 유전체 패턴(30)이 내부 전극(20) 사이에서 일 측에 치우쳐 형성되는 것을 방지하기 위해, 유전체 패턴(30)은 내부 전극(20)의 단부를 덮는 오버랩 부(O)를 가지도록 배치될 수 있다. In addition, in order to prevent the
도 7a는 내부 전극 간격보다 폭이 큰 유전체 패턴을 이용한 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋남 없이 정렬된 경우를 나타낸 도면이고, 도 7b는 도 7a의 단면도이다. 도 8a은 내부 전극 간격보다 폭이 큰 유전체 패턴을 이용한 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴이 어긋난 경우를 나타낸 도면이고, 도 8b는 도 8a의 단면도이다. FIG. 7A is a view illustrating a case in which internal electrodes and dielectric patterns disposed on a ceramic sheet are aligned without misalignment during a manufacturing process using a dielectric pattern having a width larger than an internal electrode gap, and FIG. 7B is a cross-sectional view of FIG. 7A. FIG. 8A is a view illustrating a case in which internal electrodes and dielectric patterns disposed on a ceramic sheet are displaced during a manufacturing process using dielectric patterns having a width larger than that of internal electrodes, and FIG. 8B is a cross-sectional view of FIG. 8A.
도 7 및 도 8을 참조하면, 유전체 패턴(30)이 내부 전극(20)의 단부를 덮도록 배치됨으로써, 도 9(a)처럼 유전체 패턴(30)이 원하는 위치에 정확히 형성된 경우뿐만 아니라, 도 9(b)처럼 유전체 패턴(30)이 내부 전극(20) 사이에서 일 측에 치우쳐 형성되는 경우에도 내부 전극(20)으로 인한 단차 문제를 해소할 수 있다. 더욱이, 유전체 패턴(30)을 내부 전극(20)에 비해 두껍게 형성함으로써 압착시 유전층 및 내부 전극의 밀림 현상으로 적층 방향으로 내부 전극(20) 사이에서 단락이 발생하는 것을 방지할 수 있다. Referring to FIGS. 7 and 8, the
이에 따라, 제1 유전체 패턴(131)은 제1 공간(121`)으로부터 상기 제1 내부 전극(121)의 단부를 덮도록 배치되고, 제2 유전체 패턴(132)은 제2 공간(122`)으로부터 상기 제2 내부 전극(122)의 단부를 덮도록 배치될 수 있다. 또는, 제1 유전체 패턴(131)은 제1 공간(121`)으로부터 상기 제1 내부 전극(121)의 단부를 덮도록 배치되거나, 제2 유전체 패턴(132)은 상기 제2 공간(122`)으로부터 상기 제2 내부 전극(122)의 단부를 덮도록 배치될 수 있다. Accordingly, the first
제1 및 제2 유전체 패턴(131, 132)이 제1 및 제2 유전체층(111a, 111b)과 상이한 색상을 갖도록 하기 위해서, 공지의 착색제를 이용할 수 있으며, 안료(pigment)와 염료(dye) 모두 사용이 가능하다. In order to make the first and second
다만, 안료나 순 유기물 형태의 염료의 경우 적층 세라믹 커패시터의 소성 밀도를 향상시키고, 적층 세라믹 커패시터의 강성을 저하시킬 우려가 있다. However, in the case of a pigment or a pure organic dye, there is a concern that the firing density of the multilayer ceramic capacitor may be improved and the rigidity of the multilayer ceramic capacitor may be reduced.
본 발명자가 실험한 결과, 분자 내 착염의 형태로 금속을 포함하고 있는 금속 착물을 포함하는 염료인 금속 착물 염료(Metal complex dye) 및 Cu가 포함된 프탈로사이아닌(phthalocyanine)을 포함하는 염료를 이용한 경우 적층 세라믹 커패시터 고유의 특성을 저하시키지 않음을 확인하였다. As a result of experiments by the inventors, a dye containing a metal complex dye, which is a dye containing a metal complex containing a metal in the form of an intramolecular complex salt, and a phthalocyanine containing Cu, When used, it was confirmed that the inherent characteristics of the multilayer ceramic capacitor were not deteriorated.
또한, 금속 착물 염료(Metal complex dye)의 금속은 예를 들어, Ni, Cr, Co 및 Cu 등이 있으나 이에 제한되는 것은 아니다. In addition, the metal of the metal complex dye (Metal complex dye) is, for example, Ni, Cr, Co and Cu, but is not limited thereto.
이때, 금속 착물의 함량은 전체 적층 세라믹 커패시터를 기준으로 0.05~3 중량%일 수 있으며, 금속 착물의 금속 함량은 전체 적층 세라믹 커패시터를 기준으로 0.001~0.1 중량%일 수 있다. In this case, the content of the metal complex may be 0.05 to 3% by weight based on the total multilayer ceramic capacitor, and the metal content of the metal complex may be 0.001 to 0.1% by weight based on the total multilayer ceramic capacitor.
금속 착물의 함량이 0.05 중량% 미만이거나, 금속 착물의 금속 함량이 0.001 중량% 미만인 경우에는 인쇄시 인식율이 떨어질 우려가 있다. 반면에, 금속 착물의 함량이 3 중량% 초과이거나, 금속 착물의 금속 함량이 0.1 중량% 초과인 경우에는 적층 세라믹 커패시터의 치밀도가 저하되고, 적층 세라믹 커패시터의 특성이 저하될 우려가 있다. If the content of the metal complex is less than 0.05% by weight, or if the metal content of the metal complex is less than 0.001% by weight, the recognition rate may decrease during printing. On the other hand, when the content of the metal complex is more than 3% by weight, or when the metal content of the metal complex is more than 0.1% by weight, the density of the multilayer ceramic capacitor may be lowered and the characteristics of the multilayer ceramic capacitor may be lowered.
또한, 제1 및 제2 유전체 패턴이 제1 및 제2 유전체층과 상이한 색상을 갖도록 하기 위해서, 제1 및 제2 유전체 패턴에 금속 착물을 포함시키거나, 제1 및 제2 유전체층에 금속 착물을 포함시킬 수 있다. In addition, in order for the first and second dielectric patterns to have a different color than the first and second dielectric layers, metal complexes are included in the first and second dielectric patterns, or metal complexes are included in the first and second dielectric layers. You can.
다만, 제1 및 제2 유전체층에 금속 착물을 포함시킬 경우, 제1 및 제2 유전체층은 내부 전극과 접하는 면적이 크기 때문에 내부 전극에 영향을 줄 우려가 있으므로 제1 및 제2 유전체 패턴에 금속 착물을 포함시키는 것이 보다 바람직할 수 있다. However, when the metal complex is included in the first and second dielectric layers, the first and second dielectric layers have a large area in contact with the internal electrodes, which may affect the internal electrodes. Therefore, the metal complexes may be in the first and second dielectric patterns. It may be more desirable to include.
제1 및 제2 외부 전극은 각각 제3면 및 제4면에 배치되어 각각 제1 및 제2 내부 전극과 연결된다. 또한, 제1 및 제2 외부 전극은 제1면, 제2면 및 측면 절연층의 일부를 덮도록 연장되어 형성될 수 있다. The first and second external electrodes are disposed on the third and fourth surfaces, respectively, and are connected to the first and second internal electrodes, respectively. In addition, the first and second external electrodes may extend to cover a portion of the first surface, the second surface, and the side insulating layer.
결론적으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 제1 및 제2 내부 전극(121, 122)이 제5면(5) 및 제6면(6)으로 노출되도록 배치함으로써 마진부로 인해 발생하는 단차 문제를 해소할 수 있으며, 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분과 대응하는 위치인 제1 및 제2 공간(121`, 122`)에 제1 및 제2 유전체 패턴(131, 132)을 배치함으로써 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분으로 인해 발생하는 단차 문제를 해소할 수 있다.In conclusion, the multilayer ceramic capacitor according to an embodiment of the present invention is generated due to the margin part by arranging the first and second
또한, 제1 및 제2 유전체 패턴(131, 132)이 제1 및 제2 유전체층(111a, 111b)과 상이한 색상을 가짐으로써, 유전체 패턴을 정확한 위치에 인쇄하기 용이하며, 장력 조정을 통해 정렬(Align)을 조정하기도 용이하여 제1 및 제2 유전체 패턴이 각각 제1 및 제2 공간(121`, 122`)에 정확히 배치되도록 할 수 있기 때문에 적층 세라믹 커패시터의 생산성 및 신뢰성을 더욱 향상시킬 수 있다. In addition, since the first and second
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터에 비해 내전압 특성, 생산성 및 신뢰성이 현저히 향상될 수 있다. Therefore, the multilayer ceramic capacitor according to the exemplary embodiment of the present invention may significantly improve the breakdown voltage characteristics, productivity, and reliability of the multilayer ceramic capacitor.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations can be made without departing from the technical matters of the present invention described in the claims. It will be obvious to those of ordinary skill in the field.
110: 바디
111: 유전체층
121, 122: 내부 전극
121`, 122`: 제1 및 제2 공간
131, 132: 유전체 패턴
140: 측면 절연층
151, 152: 외부 전극110: body
111: dielectric layer
121, 122: internal electrode
121`, 122`: first and second space
131, 132: dielectric pattern
140: side insulation layer
151, 152: external electrode
Claims (13)
상기 제1 유전체층에 배치되고, 상기 제3면, 제5면 및 제6면을 통해 노출되며, 상기 제4면으로부터 제1 공간만큼 이격되어 배치되는 제1 내부 전극;
상기 제2 유전체층에 상기 제1 또는 제2 유전체층을 사이에 두고 상기 제1 내부 전극과 대향하도록 배치되고, 상기 제4면, 제5면 및 제6면을 통해 노출되며, 상기 제3면으로부터 제2 공간만큼 이격되어 배치되는 제2 내부 전극;
상기 제1 공간의 적어도 일부에 배치되는 제1 유전체 패턴;
상기 제2 공간의 적어도 일부에 배치되는 제2 유전체 패턴;
상기 제5면 및 제6면에 배치되는 측면 절연층;
상기 제1 내부 전극과 연결되고 상기 제3면에 배치되는 제1 외부 전극; 및
상기 제2 내부 전극과 연결되고 상기 제4면에 배치되는 제2 외부 전극;을 포함하고,
상기 측면 절연층, 제1 및 제2 외부 전극은 상기 제1 및 제2 유전체 패턴이 외부로 노출되지 않도록 배치되며,
상기 제1 및 제2 유전체 패턴은 상기 제1 및 제2 유전체층과 상이한 색상을 갖는 적층 세라믹 커패시터.
First and second surfaces comprising first and second dielectric layers and facing each other in a stacking direction, and third and fourth surfaces connected to and opposed to the first and second surfaces, and the first surface. A body including a fifth surface and a sixth surface connected to the fourth surface and opposing each other;
A first internal electrode disposed on the first dielectric layer, exposed through the third, fifth and sixth surfaces, and spaced apart from the fourth surface by a first space;
The second dielectric layer is disposed to face the first internal electrode with the first or second dielectric layer interposed therebetween, and is exposed through the fourth, fifth and sixth surfaces, and is formed from the third surface. Second internal electrodes spaced apart by two spaces;
A first dielectric pattern disposed in at least a portion of the first space;
A second dielectric pattern disposed in at least a portion of the second space;
Side insulating layers disposed on the fifth and sixth surfaces;
A first external electrode connected to the first internal electrode and disposed on the third surface; And
And a second external electrode connected to the second internal electrode and disposed on the fourth surface.
The side insulating layer, the first and second external electrodes are disposed such that the first and second dielectric patterns are not exposed to the outside.
And the first and second dielectric patterns have different colors from the first and second dielectric layers.
상기 제1 및 제2 유전체층은 금속 착물을 포함하는 적층 세라믹 커패시터.
The method of claim 1,
And the first and second dielectric layers comprise metal complexes.
상기 제1 및 제2 유전체 패턴은 금속 착물을 포함하는 적층 세라믹 커패시터.
The method of claim 1,
And the first and second dielectric patterns comprise metal complexes.
상기 금속 착물의 함량은 전체 적층 세라믹 커패시터를 기준으로 0.05~3 중량%인 적층 세라믹 커패시터.
The method of claim 3,
The content of the metal complex is a multilayer ceramic capacitor of 0.05 to 3% by weight based on the total multilayer ceramic capacitor.
상기 금속 착물의 금속 함량은 전체 적층 세라믹 커패시터를 기준으로 0.001~0.1 중량%인 적층 세라믹 커패시터.
The method of claim 3,
The metal content of the metal complex is a multilayer ceramic capacitor of 0.001 to 0.1% by weight based on the total multilayer ceramic capacitor.
상기 금속 착물은 Ni, Cr, Co 및 Cu 중 하나 이상을 포함하는 적층 세라믹 커패시터.
The method of claim 3,
And the metal complex comprises at least one of Ni, Cr, Co, and Cu.
상기 제1 및 제2 유전체 패턴은 Cu가 포함된 프탈로사이아닌(phthalocyanine)을 포함하는 적층 세라믹 커패시터.
The method of claim 1,
The first and second dielectric patterns may include a phthalocyanine containing Cu.
상기 제1 또는 제2 유전체 패턴은 롤투롤(Roll to roll) 공법에 의해 인쇄된 적층 세라믹 커패시터.
The method of claim 1,
The first or second dielectric pattern is a multilayer ceramic capacitor printed by a roll to roll method.
상기 제1 유전체 패턴은 상기 제1 공간으로부터 상기 제1 내부 전극의 단부를 덮도록 배치되고,
상기 제2 유전체 패턴은 상기 제2 공간으로부터 상기 제2 내부 전극의 단부를 덮도록 배치되는 적층 세라믹 커패시터.
The method of claim 1,
The first dielectric pattern is disposed to cover an end portion of the first internal electrode from the first space,
The second dielectric pattern is disposed to cover an end portion of the second internal electrode from the second space.
상기 제1 유전체 패턴은 상기 제1 공간으로부터 상기 제1 내부 전극의 단부를 덮도록 배치되거나,
상기 제2 유전체 패턴은 상기 제2 공간으로부터 상기 제2 내부 전극의 단부를 덮도록 배치되는 적층 세라믹 커패시터.
The method of claim 1,
The first dielectric pattern is disposed to cover an end portion of the first internal electrode from the first space,
The second dielectric pattern is disposed to cover an end portion of the second internal electrode from the second space.
상기 측면 절연층은 세라믹을 포함하는 적층 세라믹 커패시터.
The method of claim 1,
The side insulating layer is a multilayer ceramic capacitor comprising a ceramic.
상기 측면 절연층은 폴리머를 포함하는 적층 세라믹 커패시터.
The method of claim 1,
The side insulating layer is a multilayer ceramic capacitor comprising a polymer.
상기 제1 및 제2 외부 전극은 상기 제1면, 제2면 및 측면 절연층의 일부를 덮도록 연장되어 형성된 적층 세라믹 커패시터.
The method of claim 1,
The first and second external electrodes may extend to cover a portion of the first, second and side insulating layers.
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