KR101936971B1

KR101936971B1 - A/d converter, solid-state imaging device and drive method, as well as electronic apparatus

Info

Publication number: KR101936971B1
Application number: KR1020137024460A
Authority: KR
Inventors: 켄이치 히구치; 요시아키 이나다
Original assignee: 소니 주식회사
Priority date: 2011-03-30
Filing date: 2012-03-23
Publication date: 2019-01-09
Also published as: US20130335609A1; US9369644B2; WO2012133192A1; RU2013143173A; EP2693742B1; JP5835318B2; KR20140007909A; EP2693742A1; CN103477629A; TWI571129B; EP2693742A4; JPWO2012133192A1; TW201246929A; CN103477629B

Abstract

본 기술은, 회로 규모를 억제하면서, 소비 전력을 저감시킬 수 있는 A/D 변환기, 고체 촬상 장치 및 구동 방법, 및 전자 기기에 관한 것이다. 비교기는, 시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 입력 전압을 비교하고, 하위 비트 기억 소자는, 비교기의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값을 유지하고, 그레이 코드 바이너리 변환 회로는, 하위 비트 기억 소자에 유지된 카운트 패턴에서의 카운트값을 바이너리 데이터로 변환하여, 격납 동작 제어 회로는, 그레이 코드 바이너리 변환 회로에서 변환된 바이너리 데이터에 응한 펄스 신호를 하위 비트 U/D CNT에 공급한다. 본 기술은, 예를 들면, 그레이 코드나 위상 시프트 코드를 클록 신호로서 이용하여, 카운트값을 기억 소자에 유지하는 이미지 센서에 적용할 수 있다.The present technology relates to an A / D converter, a solid-state imaging device, a driving method, and an electronic apparatus that can reduce power consumption while suppressing a circuit scale. The comparator compares the input voltage with the reference voltage of the ramp waveform in which the voltage value changes with time and the lower bit storage element holds the count value in the predetermined count pattern based on the output signal of the comparator, The binary conversion circuit converts the count value in the count pattern held in the lower bit storage element into binary data and the storing operation control circuit supplies the pulse signal corresponding to the binary data converted by the gray code binary conversion circuit to the lower bit U / D CNT. The present technique can be applied to, for example, an image sensor that uses a gray code or a phase shift code as a clock signal and holds the count value in the memory element.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter, a solid-state imaging device, a driving method, and an electronic apparatus.

본 기술은, A/D 변환기, 고체 촬상 장치 및 구동 방법, 및 전자 기기에 관한 것으로, 특히, 회로 규모를 억제하면서, 소비 전력을 저감시킬 수 있도록 한 A/D 변환기, 고체 촬상 장치 및 구동 방법, 및 전자 기기에 관한 것이다.The present invention relates to an A / D converter, a solid-state imaging device, a driving method, and an electronic apparatus, and more particularly to an A / D converter, a solid- , And an electronic apparatus.

종래, 이미지 센서에서, 화소의 수직열마다의 리셋 성분과 신호 성분의 각각에 대해 A/D(Analog/Digital) 변환을 행하고, 각각의 차분을 구함으로써 노이즈를 저감시키는 CDS(Correlated Double Sampling) 처리가 행하여지고 있다.Conventionally, in an image sensor, CDS (Correlated Double Sampling) processing for reducing noise by performing A / D (Analog / Digital) conversion for each of a reset component and a signal component for each vertical column of pixels, .

CDS 처리에서는, 예를 들면, 리셋 성분에 관한 카운트값을 다운카운트하여 유지하고, 그 후, 신호 성분에 관한 카운트값을, 유지된 카운트값으로부터 업카운트함으로써, 리셋 성분과 신호 성분의 차분이 구하여진다.In the CDS process, for example, the count value of the reset component is counted down and held, and then the count value of the signal component is up-counted from the held count value to obtain the difference between the reset component and the signal component Loses.

한편으로, 그레이 코드나 위상 시프트 코드를 클록 신호로서 이용하여, 카운트값을 기억 소자에 유지하도록 한 이미지 센서가 제안되어 있다(예를 들면, 특허 문헌 1 참조).On the other hand, an image sensor has been proposed in which a gray code or a phase shift code is used as a clock signal and the count value is held in the memory element (see, for example, Patent Document 1).

일본 특개2009-38726호 공보Japanese Patent Application Laid-Open No. 2009-38726

그러나, 특허 문헌 1의 이미지 센서에서, 상술한 CDS 처리를 행하는 것을 생각한 경우, 신호 성분을 판독할 때에, 기억 소자에 유지되어 있는, 리셋 성분에 관한 카운트값이 사라져 버려, 리셋 성분과 신호 성분의 차분을 구할 수가 없다.However, in the image sensor of Patent Document 1, when considering the above-described CDS processing, the count value concerning the reset component held in the memory element disappears when reading the signal component, I can not get a difference.

그래서, 리셋 성분에 관한 카운트값을 유지하는 기억 소자와, 신호 성분에 관한 카운트값을 유지하는 기억 소자를 각각 마련할 필요가 있는데, 이 경우, N비트의 신호에 대해, N개의 기억 소자가 2조(組)(즉 2N개) 필요하게 되고, 또한, 리셋 성분과 신호 성분의 차분을 구하는 감산기에 각각의 성분의 카운트값을 전송하는 신호선도 2N개 필요하게 된다. 이에 의해, 회로 규모가 커짐과 함께, 전송에 있어서의 소비 전력 및 전송 시간이 증대하여 버린다.Therefore, it is necessary to provide a memory element for holding the count value for the reset component and a memory element for holding the count value for the signal component, respectively. In this case, for N-bit signals, 2N pieces of signal lines are required to transmit the count value of each component to a subtracter for obtaining the difference between the reset component and the signal component. As a result, the circuit scale increases and the power consumption and transmission time in the transmission increase.

또한, 특허 문헌 1의 이미지 센서에서는, 기억 소자에서 카운트값을 유지하고 있다는 특성상, 내부에서의 가산/감산을 행할 수가 없기 때문에, 2개 또는 그 이상의 복수의 신호를 A/D 변환기 내부에서 가산하는 구성을 실현하는 경우, 가산을 위한 회로를 추가할 필요가 있다.In addition, in the image sensor of Patent Document 1, the addition / subtraction in the inside can not be performed due to the fact that the count value is maintained in the memory element, so that a plurality of signals of two or more are added in the A / D converter When realizing the configuration, it is necessary to add a circuit for addition.

본 기술은, 이와 같은 상황을 감안하여 이루어진 것이고, 회로 규모를 억제하면서, 소비 전력을 저감시킬 수 있도록 하는 것이다.The present technology has been made in view of such a situation, and is capable of reducing power consumption while suppressing the circuit scale.

본 기술의 한 측면의 A/D 변환기는, 시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 입력 전압을 비교하는 비교부와, 상기 비교부의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값을 유지하는 기억 유지부와, 상기 기억 유지부에 유지된 상기 카운트 패턴에서의 상기 카운트값을 바이너리 데이터로 변환하는 변환부와, 상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 제1의 카운터에 공급하는 공급부를 구비한다.According to one aspect of the present invention, there is provided an A / D converter comprising: a comparator for comparing an input voltage with a reference voltage of a ramp waveform whose voltage value changes with time; And a counting unit for counting the count value in the counting pattern held in the memory holding unit and for converting the counted value into binary data and a pulse signal corresponding to the binary data converted by the converting unit, And a supply unit for supplying the electric power to the counter.

상기 기억 유지부에는, 상기 비교부의 출력 신호가 반전할 때까지, 상기 카운트 패턴에서의 카운트값의 최상위 비트를 나타내는 최상위 비트 신호를 제2의 카운터에 공급시키고, 상기 비교부의 출력 신호가 반전한 때의, 상기 카운트 패턴에서의 카운트값의 상기 최상위 비트보다 하위측의 하위 비트를 유지시킬 수 있다.The memory holding section supplies a most significant bit signal representing the most significant bit of the count value in the count pattern to the second counter until the output signal of the comparing section is inverted, Of the count value in the count pattern can be maintained at a lower bit lower than the most significant bit of the count value in the count pattern.

상기 변환부에는, 상기 카운트 패턴에서의 카운트값의 하위 비트를 상기 바이너리 데이터로 변환시키고, 상기 공급부에는, 기준이 되는 펄스 신호인 기준 신호 중의, 상기 바이너리 데이터의 각 비트의 값에 응한 펄스 신호를 상기 제1의 카운터에 공급시킬 수 있다.Wherein the converting unit converts the lower bits of the count value in the count pattern into the binary data and supplies the pulse signal corresponding to the value of each bit of the binary data in the reference signal which is the reference pulse signal to the supply unit To the first counter.

상기 하위 비트의 비트수가 n인 경우, 상기 기준 신호는, 2⁰ 내지 2ⁿ의 각각의 수의, n개의 펄스열(列)로 이루어지는 펄스 신호가 되고, 상기 공급부에는, 상기 기준 신호 중의, 상기 바이너리 데이터에서 값이 1이 되는 0 내지 n의 각 비트에 대응하는 상기 펄스열을 상기 제1의 카운터에 공급시킬 수 있다.Wherein when the number of bits of the lower bit is n, the reference signal is a pulse signal composed of n number of pulse strings (columns) each number of 2 ⁰ to 2 ⁿ , It is possible to supply the first counter with the pulse string corresponding to each bit of 0 to n in which the value becomes 1 in the data.

상기 제2의 카운터는, 상기 제1의 카운터에서의 카운트값의 최상위 비트를 캐리로서 카운트하도록 할 수 있다.The second counter may count the most significant bit of the count value in the first counter as a carry.

상기 A/D 변환기에는, 상기 제2의 카운터에 공급되는 상기 최상위 비트 신호의 비트 비정합(菲整合)을 방지하는 비트 비정합 방지부를 또한 마련할 수 있다.The A / D converter may further include a bit mismatch preventing unit for preventing bit mismatching of the most significant bit signal supplied to the second counter.

상기 카운트 패턴은, 그레이 코드로 할 수 있다.The count pattern may be a gray code.

상기 카운트 패턴은, 위상 시프트 코드로 할 수 있다.The count pattern may be a phase shift code.

본 기술의 한 측면의 고체 촬상 장치는, 광전 변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소 어레이와, 상기 화소의 1열 또는 복수열마다 마련되고, 열마다의 상기 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 A/D 변환기를 구비하고, 상기 A/D 변환기는, 시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 상기 아날로그 신호의 입력 전압을 비교하는 비교부와, 상기 비교부의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값을 유지하는 기억 유지부와, 상기 기억 유지부에 유지된 상기 카운트 패턴에서의 상기 카운트값을 바이너리 데이터로 변환하는 변환부와, 상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 제1의 카운터에 공급하는 공급부를 구비한다.A solid-state image pickup device of one aspect of the present invention includes: a pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix form; a plurality of pixels arranged in one or more columns of the pixels, Wherein the A / D converter comprises: a comparator for comparing a reference voltage of the ramp waveform with a voltage value changing with time and an input voltage of the analog signal; A storing unit for storing a count value in a predetermined count pattern based on an output signal of the storing unit; a converting unit for converting the count value in the counting pattern held in the storing and holding unit into binary data; And a supply unit for supplying the first counter with a pulse signal corresponding to the binary data converted in the first counter.

상기 하위 비트의 비트수가 n인 경우, 상기 기준 신호는, 2⁰ 내지 2ⁿ의 각각의 수의, n개의 펄스열로 이루어지는 펄스 신호가 되고, 상기 공급부에는, 상기 기준 신호 중의, 상기 바이너리 데이터에서 값이 1이 되는 0 내지 n의 각 비트에 대응하는 상기 펄스열을 상기 제1의 카운터에 공급시킬 수 있다.When the number of bits of the lower bit is n, the reference signal is a pulse signal consisting of n number of pulse strings, each number being 2 ⁰ to 2 ⁿ , and the supply unit is supplied with a value It is possible to supply the first counter with the pulse string corresponding to each bit of 0 to n,

상기 고체 촬상 장치에는, 클록 신호를 생성한 클록 생성부와, 상기 클록 신호에 의거하여, 상기 카운트 패턴에서의 카운트값을 상기 기억 유지부에 입력하는 입력부를 또한 마련할 수 있다.The solid-state image pickup device may further include a clock generation unit that generates a clock signal and an input unit that inputs a count value in the count pattern to the memory unit based on the clock signal.

상기 고체 촬상 장치에는, 상기 입력부가, 복수의 상기 A/D 변환기마다 마련되고, 상기 클록 신호를, 복수의 상기 A/D 변환기마다 마련된 상기 입력부에 전송하기 위한 클록 버퍼를, 복수의 상기 A/D 변환기마다 마련하고, 상기 클록 버퍼에는, 상기 비교부의 출력 신호가 반전한 후, 상기 기준 신호를, 상기 공급부에 전송시킬 수 있다.The solid-state image pickup device is characterized in that the input section is provided for each of the plurality of A / D converters, and the clock buffer for transmitting the clock signal to the input section provided for each of the plurality of A / D converter, and the reference signal can be transmitted to the supply unit after the output signal of the comparison unit is inverted in the clock buffer.

상기 A/D 변환기에는, 상기 제2의 카운터에 공급되는 상기 최상위 비트 신호의 비트 비정합을 방지하는 비트 비정합 방지부를 또한 마련할 수 있다.The A / D converter may further include a bit mismatch preventing unit for preventing bit mismatching of the most significant bit signal supplied to the second counter.

본 기술의 한 측면의 구동 방법은, 광전 변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소 어레이와, 상기 화소의 1열 또는 복수열마다 마련되고, 열마다의 상기 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 A/D 변환기를 구비하는 고체 촬상 소자의 구동 방법으로서, 상기 A/D 변환기가, 시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 상기 아날로그 신호의 입력 전압을 비교하는 비교 스텝과, 상기 비교부의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값을 유지하는 기억 유지 스텝과, 상기 기억 유지부에 유지된 상기 카운트 패턴에서의 상기 카운트값을 바이너리 데이터로 변환하는 변환 스텝과, 상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 카운터에 공급하는 공급 스텝을 포함한다.According to one aspect of the present invention, there is provided a method of driving a liquid crystal display device including a pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix form and an analog signal output from the pixels for each column, A method of driving a solid-state image pickup device having an A / D converter for converting a voltage value of the A / D converter into a digital signal, the A / D converter comprising: A memory holding step of holding a count value in a predetermined count pattern on the basis of an output signal of the comparison section; and a conversion step of converting the count value in the count pattern held in the memory holding section into binary data And a supply step of supplying a pulse signal corresponding to the binary data converted by the conversion unit to the counter .

본 기술의 한 측면의 전자 기기는, 광전 변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소 어레이와, 상기 화소의 1열 또는 복수열마다 마련되고, 열마다의 상기 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 A/D 변환기를 구비하고, 상기 A/D 변환기는, 시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 상기 아날로그 신호의 입력 전압을 비교하는 비교부와, 상기 비교부의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값을 유지하는 기억 유지부와, 상기 기억 유지부에 유지된 상기 카운트 패턴에서의 상기 카운트값을 바이너리 데이터로 변환하는 변환부와, 상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 카운터에 공급하는 공급부를 구비하는 고체 촬상 장치를 구비한다.An electronic apparatus according to an aspect of the present invention includes a pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix form and an analog signal provided for each column or a plurality of columns of the pixels, Wherein the A / D converter comprises: a comparator for comparing a reference voltage of the ramp waveform with a voltage value changing with time and an input voltage of the analog signal; A storing unit for storing a count value in a predetermined count pattern on the basis of the count value stored in the storing unit; a converting unit for converting the count value held in the storing and holding unit into binary data; And a supply unit for supplying a pulse signal corresponding to the converted binary data to the counter.

본 기술의 한 측면에서는, 시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 아날로그 신호의 입력 전압이 비교되고, 비교 결과로서의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값이 유지되고, 유지된 카운트 패턴에서의 카운트값이 바이너리 데이터로 변환되고, 변환된 바이너리 데이터에 응한 펄스 신호가 카운터에 공급된다.In one aspect of the present invention, a reference voltage of a ramp waveform whose voltage value varies with time is compared with an input voltage of an analog signal, a count value in a predetermined count pattern is maintained based on an output signal as a comparison result, The count value in the held count pattern is converted into binary data, and a pulse signal corresponding to the converted binary data is supplied to the counter.

본 기술의 한 측면에 의하면, 회로 규모를 억제하면서, 소비 전력을 저감시키는 것이 가능해진다.According to one aspect of the present invention, it is possible to reduce the power consumption while suppressing the circuit scale.

도 1은 본 기술을 적용한 고체 촬상 장치의 한 실시의 형태의 구성례를 도시하는 도면.
도 2는 칼럼 AD 변환 회로의 상세한 구성례를 도시하는 도면.
도 3은 기준 펄스와 BIN 선택 스위치의 동작에 관해 설명하는 도면.
도 4는 BIN 선택 신호에 의한 기준 펄스의 마스크의 예에 관해 설명하는 도면.
도 5는 칼럼 AD 변환 회로의 동작을 설명하는 타이밍 차트.
도 6은 고체 촬상 장치의 다른 기능 구성례를 도시하는 블록도.
도 7은 고체 촬상 장치의 또 다른 기능 구성례를 도시하는 블록도.
도 8은 기준 펄스의 다른 예에 관해 설명하는 도면.
도 9는 적층 구조를 갖는 고체 촬상 장치의 구성례를 도시하는 도면.
도 10은 적층 구조를 갖는 고체 촬상 장치의 회로 배치에 관해 설명하는 도면.
도 11은 본 기술을 적용한 전자 기기의 한 실시의 형태의 구성례를 도시하는 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing a configuration example of an embodiment of a solid-state imaging device to which the present technology is applied. Fig.
2 is a diagram showing a detailed configuration example of a column AD conversion circuit;
3 is a view for explaining operations of a reference pulse and a BIN selection switch;
4 is a view for explaining an example of a mask of a reference pulse by a BIN selection signal;
5 is a timing chart illustrating the operation of the column AD conversion circuit.
6 is a block diagram showing another functional configuration example of the solid-state imaging device;
7 is a block diagram showing another functional configuration example of the solid-state imaging device.
8 is a view for explaining another example of the reference pulse.
9 is a diagram showing a configuration example of a solid-state imaging device having a laminated structure.
10 is a diagram for explaining a circuit arrangement of a solid-state imaging device having a laminated structure.
11 is a diagram showing an example of configuration of an embodiment of an electronic apparatus to which the present technology is applied.

이하, 본 기술의 실시의 형태에 관해 도면을 참조하여 설명한다. 또한, 설명은 이하의 순서로 행한다.Hereinafter, embodiments of the present technology will be described with reference to the drawings. The description will be made in the following order.

1. 본 기술의 기본적인 적용례1. Basic application of this technology

2. 칼럼 수가 큰 경우의 적용례2. Application in case of large number of columns

3. 메타스테이블 대책을 시행한 적용례3. Implementation of meta-table measures

4. 기타4. Other

<1. 본 기술의 기본적인 적용례><1. Basic application example of this technology>

[고체 촬상 장치의 구성례][Configuration example of solid-state imaging device]

도 1은, 본 기술이 적용되는 고체 촬상 장치로서의 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서(이하, 단지, 이미지 센서라고 한다)의 구성례를 도시하고 있다.Fig. 1 shows an example of a CMOS (Complementary Metal Oxide Semiconductor) image sensor (hereinafter referred to simply as an image sensor) as a solid-state imaging device to which the present technique is applied.

도 1의 이미지 센서(10)에서는, 화소(11)가 행렬형상으로 배열된 화소 어레이부(12)가 마련되고, 열마다 도면의 상하 방향(화소열의 화소의 배열 방향)에 따라 형성되어 있는 수직 신호선(13)을 통하여, 화소의 신호(아날로그 신호)가 판독된다.In the image sensor 10 of Fig. 1, the pixel array section 12 in which the pixels 11 are arranged in a matrix is provided, and a vertical (vertical) direction A signal (analog signal) of the pixel is read out through the signal line 13.

칼럼 AD 변환 회로(14)는, 수직 신호선(13)을 통하여 판독된 아날로그 신호를, N비트의 디지털 신호로 변환하여, 출력 버퍼(15)에 출력한다. 출력 버퍼(15)로부터 출력되는 디지털 신호는, 후단의 도시하지 않은 디지털 신호 처리 회로에서, 소정의 디지털 신호 처리가 시행된다.The column AD conversion circuit 14 converts the analog signal read out through the vertical signal line 13 into an N-bit digital signal and outputs it to the output buffer 15. The digital signal output from the output buffer 15 is subjected to predetermined digital signal processing by a digital signal processing circuit (not shown) at the subsequent stage.

클록 생성 회로(16)는, 클록 신호를 생성하고, DAC(Digital Analog Converter)(17), 하위 비트 그레이 코드 생성 회로(18), 및 기준 펄스 생성 회로(19)에 공급한다.The clock generation circuit 16 generates a clock signal and supplies it to a DAC (Digital Analog Converter) 17, a lower bit gray code generation circuit 18, and a reference pulse generation circuit 19. [

DAC(17)는, 클록 생성 회로(16)로부터의 클록 신호에 의거하여, 시간과 함께 전압치가 변화하는 램프파형의 참조 전압을 발생하고, 칼럼 AD 변환 회로(14)에 입력한다.The DAC 17 generates a reference voltage of the ramp waveform whose voltage value changes with time based on the clock signal from the clock generation circuit 16 and inputs it to the column AD conversion circuit 14. [

하위 비트 그레이 코드 생성 회로(18)는, 이른바 그레이 코드 카운터이고, 클록 생성 회로(16)로부터의 클록 신호에 의거하여, 그레이 코드로의 카운트를 행한다.The lower bit gray code generating circuit 18 is a so-called gray code counter and counts to the gray code based on the clock signal from the clock generating circuit 16. [

기준 펄스 생성 회로(19)는, 클록 생성 회로(16)로부터의 클록 신호에 의거하여, 후술에서 설명하는 기준 펄스 신호를 생성하고, 칼럼 AD 변환 회로(14)에 공급한다.The reference pulse generating circuit 19 generates a reference pulse signal to be described later on the basis of the clock signal from the clock generating circuit 16 and supplies it to the column AD converting circuit 14. [

다음에, 칼럼 AD 변환 회로(14)의 구성에 관해 설명한다.Next, the configuration of the column AD conversion circuit 14 will be described.

칼럼 AD 변환 회로(14)는, 비교기(31), 하위 비트 기억 소자(32), 자리올림 전환 스위치 회로(33), 상위 비트 U/D CNT(Up/Down Counter)(34), 그레이 코드 바이너리 변환 회로(35), 격납 동작 제어 회로(36), 및 하위 비트 U/D CNT(37)를 구비한다.The column AD conversion circuit 14 includes a comparator 31, a lower bit storage element 32, a carry-up switch circuit 33, an upper / lower counter (U / D CNT) 34, A conversion circuit 35, a containment operation control circuit 36, and a lower bit U / D CNT 37. [

비교기(31)는, DAC(17)로부터 입력되는 참조 전압과, 수직 신호선(13)을 통하여 판독된 아날로그 신호의 전압(입력 전압)을 비교하고, 참조 전압과 입력 전압의 대소 관계에 의거한 출력을, 하위 비트 기억 소자(32)에 대해 행한다. 비교기(31)는, 참조 전압과 입력 전압의 대소 관계가 반전하면, 그 출력을 반전시킨다.The comparator 31 compares the reference voltage inputted from the DAC 17 with the voltage (input voltage) of the analog signal read out via the vertical signal line 13 and outputs the output based on the magnitude relation between the reference voltage and the input voltage To the lower-bit storage element 32, as shown in Fig. The comparator 31 inverts the output of the comparator 31 when the magnitude of the reference voltage and the input voltage are reversed.

하위 비트 기억 소자(32)는, 비교기(31)의 출력이 반전할 때까지, 하위 비트 그레이 코드 생성 회로(18)의, 그레이 코드에서의 카운트값의 최상위 비트를 나타내는 최상위 비트 신호를, 자리올림 전환 스위치 회로(33)를 통하여, 상위 비트 U/D CNT(34)에 공급한다. 또한, 하위 비트 기억 소자(32)는, 비교기(31)의 출력이 반전한 때, 그레이 코드에서의 카운트에 의한 카운트값의, 최상위 비트보다 하위측의 하위 비트를 유지하고, 그 카운트값을 그레이 코드 바이너리 변환 회로(35)에 공급한다.The lower bit storage element 32 stores the most significant bit signal representing the most significant bit of the count value in the gray code of the lower bit gray code generating circuit 18 until the output of the comparator 31 is inverted, To the upper bit U / D CNT (34) via the changeover switch circuit (33). When the output of the comparator 31 is inverted, the lower bit storage element 32 holds the lower bit of the count value by counting in the gray code lower than the most significant bit, and stores the count value in gray To the code binary conversion circuit (35).

자리올림 전환 스위치 회로(33)는, 하위 비트 기억 소자(32)로부터의 최상위 비트 신호나, 또는, 상위 비트 U/D CNT(37)로부터의 최상위 비트 신호의 어느 하나를, 상위 비트 U/D CNT(34)에 공급하도록 전환하는 스위치로 이루어진다.The carry-in changeover switch circuit 33 switches either the most significant bit signal from the lower bit storage element 32 or the most significant bit signal from the upper bit U / D CNT 37 to the upper bit U / D And a switch for switching the supply to the CNT 34.

상위 비트 U/D CNT(34)는, 자리올림 전환 스위치 회로(33)로부터의 최상위 비트 신호에 응하여 카운트를 행하고, 그 카운트값을 유지한다. 그레이 코드의 최상위 비트는, 바이너리 코드의 최상위 비트와 동일하게 되기 때문에, 상위 비트 U/D CNT(34)는, 최상위 비트를 바이너리 코드로 카운트하는 것이 된다.The upper bit U / D CNT 34 counts in response to the most significant bit signal from the carry-up changeover circuit 33 and holds the count value. Since the most significant bit of the gray code is equal to the most significant bit of the binary code, the upper bit U / D CNT 34 counts the most significant bit with a binary code.

그레이 코드 바이너리 변환 회로(35)는, 하위 비트 기억 소자(32)로부터의 그레이 코드로의 하위 비트의 카운트값을 바이너리 데이터로 변환하여, 격납 동작 제어 회로(36)에 공급한다.The gray code binary conversion circuit 35 converts the count value of the lower bit from the lower bit storage element 32 to the gray code into binary data and supplies it to the storage operation control circuit 36. [

격납 동작 제어 회로(36)는, 그레이 코드 바이너리 변환 회로(35)로부터의 바이너리 데이터에 응한 펄스 신호를 하위 비트 U/D CNT(37)에 공급(격납)한다. 구체적으로는, 예를 들면, 격납 동작 제어 회로(36)는, 기준 펄스 생성 회로(19)로부터의 기준 펄스 신호 중의, 그레이 코드 바이너리 변환 회로(35)로부터의 바이너리 데이터의 각 비트의 값에 대응한 펄스 신호를 하위 비트 U/D CNT(37)에 공급한다. 하위 비트 U/D CNT(37)에 공급되는 펄스 신호에서의 펄스의 수는, 그레이 코드에서의 카운트값이 변환된 바이너리 데이터의 값을 동일하게 되도록 이루어진다.The containment operation control circuit 36 supplies (stores) the pulse signal corresponding to the binary data from the gray code binary conversion circuit 35 to the lower bit U / D CNT 37. Concretely, for example, the containment operation control circuit 36 corresponds to the value of each bit of the binary data from the Gray code binary conversion circuit 35 in the reference pulse signal from the reference pulse generation circuit 19 And supplies one pulse signal to the lower bit U / D CNT (37). The number of pulses in the pulse signal supplied to the lower bit U / D CNT 37 is set such that the count value in the gray code is the same as the converted binary data value.

하위 비트 U/D CNT(37)는, 격납 동작 제어 회로(36)로부터의 펄스 신호에 응하여 카운트를 행하고, 그 카운트값을 유지한다. 즉, 하위 비트 U/D CNT(37)는, 하위 비트를 바이너리 코드로 카운트하는 것이 된다.The lower bit U / D CNT 37 counts in response to the pulse signal from the containment operation control circuit 36 and holds the count value. That is, the lower bit U / D CNT 37 counts lower bits as a binary code.

[칼럼 AD 변환 회로의 상세한 구성례][Detailed Configuration Example of Column AD Conversion Circuit]

여기서, 도 2를 참조하여, 도 1의 칼럼 AD 변환 회로(14)의 상세한 구성례에 관해 설명하다. 또한, 도 2의 칼럼 AD 변환 회로(14)에서는, 비교기(31)의 도시는 생략되어 있다.Here, a detailed configuration example of the column AD conversion circuit 14 of Fig. 1 will be described with reference to Fig. In the column AD conversion circuit 14 of Fig. 2, the illustration of the comparator 31 is omitted.

도 2의 칼럼 AD 변환 회로(14)에서, 하위 비트 기억 소자(32)는, n개의 기억 소자(32-0 내지 32-n)로 구성된다. 기억 소자(32-0 내지 32-n)에는 각각, 하위 비트 그레이 코드 생성 회로(18)의, 그레이 코드에서의 카운트에 의한 카운트값이 입력된다.In the column AD conversion circuit 14 of Fig. 2, the lower bit storage element 32 is composed of n storage elements 32-0 to 32-n. The count values by the count in the gray code of the lower bit gray code generating circuit 18 are inputted to the memory elements 32-0 to 32-n, respectively.

비교기(31)의 출력이 반전할 때까지는, 기억 소자(32-0 내지 32-n)에 입력되는 카운트값 중, 기억 소자(32-n)에 입력되는 카운트값에 자리올림이 발생한 경우, 상술한 최상위 비트 신호가, 자리올림 전환 스위치 회로(33)를 통하여, 상위 비트 U/D CNT(34)에 공급된다.When the count value input to the storage element 32-n has been shifted from the count value input to the storage elements 32-0 to 32-n until the output of the comparator 31 is inverted, The most significant bit signal is supplied to the upper bit U / D CNT 34 through the carry-up changeover circuit 33. [

비교기(31)의 출력이 반전하면, 기억 소자(32-n)로부터 상위 비트 U/D CNT(34)에의 최상위 비트 신호의 공급은 정지되고, 그때 기억 소자(32-0 내지 32-n)에 입력되는 카운트값이, 기억 소자(32-0 내지 32-n) 각각에 유지된다. 이 때, 자리올림 전환 스위치 회로(33)의 스위치는, 하위 비트 기억 소자(32)측부터 하위 비트 U/D CNT(37)측으로 전환된다.When the output of the comparator 31 is inverted, the supply of the most significant bit signal from the storage element 32-n to the upper bit U / D CNT 34 is stopped, and then the storage elements 32-0 to 32- The input count value is held in each of the memory elements 32-0 to 32-n. At this time, the switch of the carry-up changeover switch circuit 33 is switched from the lower bit storage element 32 side to the lower bit U / D CNT 37 side.

그 후, 기억 소자(32-0 내지 32-n) 각각에 유지된, 그레이 코드에서의 카운트값(GC_0 내지 GC_n)은, 그레이 코드 바이너리 변환 회로(35)에 공급된다.Thereafter, the count values (GC_0 to GC_n) in the gray code held in each of the memory elements 32-0 to 32-n are supplied to the gray code binary conversion circuit 35. [

그레이 코드 바이너리 변환 회로(35)는, 기억 소자(32-0 내지 32-n)로부터의 그레이 코드에서의 카운트값(GC_0 내지 GC_n)을, 바이너리 데이터(BIN_0 내지 BIN_n)로 변환하여, 격납 동작 제어 회로(36)에 공급한다.The gray code binary conversion circuit 35 converts the count values GC_0 to GC_n in the gray code from the memory elements 32-0 to 32-n into binary data BIN_0 to BIN_n, To the circuit (36).

도 2의 격납 동작 제어 회로(36)는, BIN 선택 스위치(SW_0 내지 SW_n), 및, AND 게이트(36a)로 구성된다.The containment operation control circuit 36 of Fig. 2 is composed of BIN selection switches SW_0 to SW_n and an AND gate 36a.

BIN 선택 스위치(SW_0 내지 SW_n)는, SW_0부터 순번대로 ON/OFF의 동작을 행하여, BIN 선택 스위치(SW_0 내지 SW_n)의 각각에 입력(공급)되는 바이너리 데이터(BIN_0 내지 BIN_n)의 값에 응한 출력 신호인 BIN 선택 신호를, AND 게이트(36a)에 입력한다.The BIN selection switches SW_0 to SW_n sequentially perform ON / OFF operations from SW_0 to output an output (binary data) corresponding to the value of binary data (BIN_0 to BIN_n) input (supplied) to each of the BIN selection switches SW_0 to SW_n And inputs the BIN selection signal, which is a signal, to the AND gate 36a.

AND 게이트(36a)는, 기준 펄스 생성 회로(19)로부터의 기준 펄스 신호를 구성하는 펄스열을, BIN 선택 스위치(SW_0 내지 SW_n)로부터의 BIN 선택 신호가 입력되는 타이밍에서 응하여 출력한다.The AND gate 36a outputs the pulse string constituting the reference pulse signal from the reference pulse generation circuit 19 in response to the timing of input of the BIN selection signal from the BIN selection switches SW_0 to SW_n.

[기준 펄스와 BIN 선택 스위치의 동작][Operation of reference pulse and BIN selection switch]

여기서, 도 3을 참조하여, 기준 펄스와 BIN 선택 스위치의 동작에 관해 설명한다.Here, the operation of the reference pulse and the BIN selection switch will be described with reference to FIG.

기준 펄스 생성 회로(19)가 생성하는 기준 펄스 신호는, 하위 비트의 비트수가 n인 경우, 2⁰ 내지 2ⁿ의 각각의 수의, n개의 펄스열로 이루어지는 펄스 신호가 된다. 구체적으로는, 기준 펄스 신호는, 도 3의 위로부터 1번째에 도시되는 바와 같이, 1, 2, 4, 8, … , 2ⁿ의, n개의 펄스열로 이루어지는 펄스 신호가 된다.The reference pulse signal generated by the reference pulse generating circuit 19 becomes a pulse signal composed of n pulse strings each of 2 ⁰ to 2 ⁿ when the number of bits of the lower bit is n. More specifically, the reference pulse signal is divided into 1, 2, 4, 8, ... , 2 ⁿ , and n pulse sequences.

또한, 도 3의 위로부터 2번째 이후에 도시되는 바와 같이, BIN 선택 스위치(SW_0 내지 SW_n)는, SW_0부터 순번대로 ON/OFF의 동작을 행한다. 도 3에서는, BIN 선택 스위치(SW_0 내지 SW_3)의 동작이 도시되어 있고, BIN 선택 스위치(SW_0 내지 SW_3)의 각각에 입력되는 바이너리 데이터(BIN_0 내지 BIN_3)의 값에 응한 BIN 선택 신호가 AND 게이트(36a)에 입력되게 된다.3, the BIN selection switches SW_0 to SW_n perform ON / OFF operations sequentially from SW_0 onward. 3 shows operations of the BIN selection switches SW_0 to SW_3 and a BIN selection signal corresponding to the value of the binary data BIN_0 to BIN_3 inputted to each of the BIN selection switches SW_0 to SW_3 is input to the AND gate 36a.

또한, 도 3에 도시되는 바와 같이, 기준 펄스 신호에서의 1개째의 펄스열(2⁰(=1)펄스)은, BIN 선택 스위치(SW_0)의 동작(BIN 선택 신호)에 대응하고, 기준 펄스 신호에서의 2개째의 펄스열(2¹(=2)펄스)은, BIN 선택 스위치(SW_1)의 동작(BIN 선택 신호)에 대응하고 있다. 마찬가지로, 기준 펄스 신호에서의 3개째의 펄스열(2²(=4)펄스)은, BIN 선택 스위치(SW_2)의 동작(BIN 선택 신호)에 대응하고, 기준 펄스 신호에서의 4개째의 펄스열(2³(=8)펄스)은, BIN 선택 스위치(SW_3)의 동작(BIN 선택 신호)에 대응하고 있다. 이와 같이, 기준 펄스 신호에서의 (i+1)개째의 펄스열(2ⁱ펄스)은, BIN 선택 스위치(SW_i)의 동작(BIN 선택 신호)에 대응하게 된다.3, the first pulse train (2 ⁰ (= 1) pulse) in the reference pulse signal corresponds to the operation (BIN selection signal) of the BIN selection switch SW_0, (2 ¹ (= 2) pulse) corresponds to the operation of the BIN selection switch SW_1 (BIN selection signal). Similarly, the third pulse train (2 ² (= 4) pulse) in the reference pulse signal corresponds to the operation (BIN selection signal) of the BIN selection switch SW_ 2 and the fourth pulse train 2 ³ (= 8) pulse) corresponds to the operation of the BIN selection switch SW_3 (BIN selection signal). Thus, the (i + 1) ^th pulse train (2 ⁱ pulse) in the reference pulse signal corresponds to the operation (BIN selection signal) of the BIN selection switch SW_i.

즉, AND 게이트(36a)에 의하면, 기준 펄스 신호에서의 n개의 펄스열은, 바이너리 데이터(BIN_0 내지 BIN_n)의 값에 응한 BIN 선택 신호의 ON 또는 OFF(1 또는 0)에 의거하여 스루 또는 마스크되게 된다. 구체적으로는, 바이너리 데이터(BIN_0 내지 BIN_n)의 i비트째(BIN_i)의 값이 1인 경우, 기준 펄스에서 (i+1)개째의 펄스열(2ⁱ펄스)은 스루되고, i비트째(BIN_i)의 값이 0인 경우, 기준 펄스에서 (i+1)개째의 펄스열(2ⁱ펄스)은 마스크된다. AND 게이트(36a)에 의해, 펄스열이 스루 또는 마스크된 기준 펄스는, 마스크 후 신호로서, 하위 비트 U/D CNT(37)에 공급된다.That is, according to the AND gate 36a, the n pulse train in the reference pulse signal is either thru or masked based on ON or OFF (1 or 0) of the BIN selection signal corresponding to the value of the binary data BIN_0 to BIN_n do. Specifically, when the value of the i-th bit (BIN_i) of the binary data BIN_0 to BIN_n is 1, (i + 1) ^th pulse train (2 ⁱ pulse) is passed through from the reference pulse, ) Is 0, the (i + 1) ^th pulse train (2 ⁱ pulse) in the reference pulse is masked. By the AND gate 36a, the pulse train is passed through or the masked reference pulse is supplied to the lower bit U / D CNT 37 as a post-mask signal.

[BIN 선택 신호에 의한 기준 펄스의 마스크의 예][Example of mask of reference pulse by BIN selection signal]

여기서, 도 4를 참조하여, BIN 선택 신호에 의한 기준 펄스의 마스크의 예에 관해 설명한다.Here, an example of the mask of the reference pulse by the BIN selection signal will be described with reference to FIG.

예를 들면, 그레이 코드 바이너리 변환 회로(35)에 의해 변환된 바이너리 데이터의 하위 4비트가 「1010」(10진법의 값으로 「10」)이였다고 한다.For example, it is assumed that the lower 4 bits of the binary data converted by the Gray code binary conversion circuit 35 are " 1010 " (10 in decimal).

이 경우, 바이너리 데이터의 1비트째와 3비트째의 값이 1(0비트째와 2비트째의 값은 0)이기 때문에, BIN 선택 스위치(SW_0 내지 SW_3)의 각각에 입력되는 바이너리 데이터(BIN_0 내지 BIN_3) 각각의 값「0」, 「1」, 「0」, 「1」에 응한, 도 4의 위로부터 2번째에 도시되는 BIN 선택 신호가 AND 게이트(36a)에 입력된다. 한편으로, 도 4의 위로부터 1번째에 도시되는 기준 펄스가 AND 게이트(36a)에 입력된다.In this case, since the first bit and the third bit of the binary data are 1 (the 0th bit and the 2 nd bit are 0), the binary data BIN_0 (BIN_0) and BIN_0 BIN_3 shown in FIG. 4 corresponding to the respective values "0", "1", "0", and "1" are input to the AND gate 36a. On the other hand, the reference pulse shown at the first position from the top in FIG. 4 is input to the AND gate 36a.

이에 의해, AND 게이트(36a)에 의해, 기준 펄스에서의 1개째의 펄스열(2⁰(=1)펄스)은 마스크되고, 2개째의 펄스열(2¹(=2)펄스)은 스루되고, 3개째의 펄스열(2²(=4)펄스)은 마스크되고, 4개째의 펄스열(2³(=8)펄스)은 마스크되게 된다. 그 결과, 도 4의 위로부터 3번째에 도시되는 바와 같이, 마스크 후 신호로서, 10펄스의 마스크 후 신호가, 하위 비트 U/D CNT(37)에 공급된다. 즉, 그레이 코드 바이너리 변환 회로(35)에 의해 변환된 바이너리 데이터의 값과 동일한 수의 펄스가 공급되게 된다.Thereby, the first pulse train (2 ⁰ (= 1) pulse) in the reference pulse is masked by the AND gate 36a, the second pulse train 2 ¹ (= 2 pulse) The second pulse train (2 ² (= 4) pulses) is masked, and the fourth pulse train (2 ³ (= 8) pulses) is masked. As a result, 10-pulse masked signals are supplied to the lower bit U / D CNT 37 as a masked signal, as shown in the third row from the top in Fig. That is, the same number of pulses as the binary data converted by the Gray code binary conversion circuit 35 is supplied.

그리고, 하위 비트 U/D CNT(37)는, 마스크 후 신호로서 공급되어 오는 펄스를 카운트하고, 즉, 그레이 코드 바이너리 변환 회로(35)에 의해 변환된 바이너리 데이터의 값을 카운트하고, 그 카운트값을 유지한다. 이와 같이 하여, 하위 비트 U/D CNT(37)는, 하위 비트 기억 소자(32)에서 유지된 하위 비트를 바이너리 코드로 카운트한다.The lower bit U / D CNT 37 counts pulses supplied as a masked signal, that is, counts the value of the binary data converted by the gray code binary conversion circuit 35, Lt; / RTI > Thus, the lower bit U / D CNT 37 counts the lower bits held in the lower bit storage element 32 by a binary code.

또한, 하위 비트 U/D CNT(37)에서의 카운트값에 있어서, N비트로부터의 자리올림이 발생한 경우, 최상위 비트 신호가, 자리올림 전환 스위치 회로(33)를 통하여, 상위 비트 U/D CNT(34)에 공급된다. 즉, 상위 비트 U/D CNT(34)는, 하위 비트 U/D CNT(37)에서의 최상위 비트를 캐리로서 카운트한다.When a carry from the N bits occurs in the count value in the lower bit U / D CNT 37, the most significant bit signal is supplied to the upper bit U / D CNT (34). That is, the upper bit U / D CNT 34 counts the most significant bit in the lower bit U / D CNT 37 as a carry.

[칼럼 AD 변환 회로의 동작에 관해][Regarding Operation of Column AD Conversion Circuit]

다음에, 도 5의 타이밍 차트를 참조하여, 칼럼 AD 변환 회로(14)의 동작에 관해 설명한다.Next, the operation of the column AD conversion circuit 14 will be described with reference to the timing chart of Fig.

또한, 도 5의 예에서는, 하위 비트 기억 소자(32)에는 0비트 내지 3비트(n=3)의 카운트값이 유지되는 것으로 한다.In the example of Fig. 5, the lower bit storage element 32 is assumed to hold count values of 0 to 3 bits (n = 3).

우선, 상위 비트 U/D CNT(34) 및 하위 비트 U/D CNT(37)의 카운트값을 리셋하는 카운트값 리셋 신호가 입력된 후, 시각(t11)에서, CNT(카운터) 인에이블 신호가 온 되면, 화소(11)의 수직열마다의 리셋 레벨(리셋 성분)의 판독이 시작된다. 도 5의 예에서는, 리셋 레벨의 판독 기간은, 1회째의 AD 기간으로서 나타나 있다. 이때, 상위 비트 U/D CNT(34)는, 기억 소자(32-0 내지 32-3)에 입력되는 그레이 코드에서의 카운트값의 최상위 비트의 다운카운트를 시작한다.At the time t11, after the count value reset signal for resetting the count value of the upper bit U / D CNT 34 and the lower bit U / D CNT 37 is inputted, the CNT (counter) The reading of the reset level (reset component) for each vertical column of the pixel 11 is started. In the example of Fig. 5, the readout period of the reset level is shown as the first AD period. At this time, the upper bit U / D CNT 34 starts to count down the most significant bit of the count value in the gray code input to the memory elements 32-0 to 32-3.

시각(t12)에서, 비교기(31)의 출력(카운트 정지 신호)이 반전하면, 상위 비트 U/D CNT(34)는, 다운카운트를 정지하고, 그때의 카운트값을 유지함과 함께, 기억 소자(32-0 내지 32-3)도 또한, 그때의 카운트값을 유지한다.At the time t12, when the output (count stop signal) of the comparator 31 is inverted, the upper bit U / D CNT 34 stops the down count and maintains the count value at that time, 32-0 to 32-3) also maintains the count value at that time.

1회째의 AD 기간 종료 후, 격납 동작 제어 회로 인에이블 신호가 온 되면, 격납 동작 제어 회로(36)에 의한, 기억 소자(32-0 내지 32-3)에서 유지된 하위 비트의 카운트값의 격납 동작(1회째의 GC BIN 격납 기간)이 시작된다. 이 때, 그레이 코드 바이너리 변환 회로(35)는, 기억 소자(32-0 내지 32-3)로부터의 그레이 코드에서의 카운트값(GC_0 내지 GC_3)을, 바이너리 데이터(BIN_0 내지 BIN_3)로 변환하여, 격납 동작 제어 회로(36)에 공급한다.When the storing operation control circuit enable signal is turned on after the first AD period, the storing operation control circuit 36 stores the lower-order count value held in the memory elements 32-0 to 32-3 The operation (the first GC BIN storage period) begins. At this time, the gray code binary conversion circuit 35 converts the count values (GC_0 to GC_3) in the gray code from the memory elements 32-0 to 32-3 into binary data (BIN_0 to BIN_3) And supplies it to the containment operation control circuit 36.

그리고, 시각(t13)에서, 격납 동작 제어 회로(36)에서는, 기준 펄스 생성 회로(19)로부터의 기준 펄스와 함께, BIN 선택 스위치(SW_0 내지 SW_3)의 각각에 입력되는 바이너리 데이터(BIN_0 내지 BIN_3) 각각의 값(도 5의 예에서는 「0」, 「1」, 「0」, 「1」)에 응한 BIN 선택 신호의, AND 게이트(36a)에의 입력이 시작된다. 그리고, 도 4를 참조하여 설명한 바와 같이, AND 게이트(36a)에 의해, 스루 또는 마스크된 기준 펄스가, 마스크 후 신호로서 하위 비트 U/D CNT(37)에 공급되면, 하위 비트 U/D CNT(37)는, 마스크 후 신호로서 공급되어 오는 펄스의 다운카운트를 시작한다. 하위 비트 U/D CNT(37)에 의한 다운카운트는, 시각(t14)까지 행하여진다.At the time t13, the containment operation control circuit 36 generates binary data BIN_0 to BIN_3 (BIN_0 to BIN_3) input to each of the BIN selection switches SW_0 to SW_3 together with the reference pulse from the reference pulse generation circuit 19. [ Input to the AND gate 36a of the BIN selection signal corresponding to each value ("0", "1", "0", "1" in the example of FIG. As described with reference to Fig. 4, when the through gate or the masked reference pulse is supplied to the lower bit U / D CNT 37 as a masked signal by the AND gate 36a, the lower bit U / D CNT (37) starts down counting of pulses supplied as a post-mask signal. The down-count by the lower bit U / D CNT 37 is performed until time t14.

시각(t14)에서, 격납 동작 제어 회로 인에이블 신호가 오프 되고, 1회째의 GC BIN 격납 기간이 종료되면, 하위 비트 U/D CNT(37)는, 다운카운트를 정지하고, 그 때의 카운트값을 유지한다.At the time t14, the containment operation control circuit enable signal is turned off, and when the first GC BIN storage period ends, the lower bit U / D CNT 37 stops the down count, and the count value Lt; / RTI >

이와 같이 하여, 리셋 레벨에 관한 카운트값이, 상위 비트 U/D CNT(34) 및 하위 비트 U/D CNT(37)에 다운카운트되고, 유지된다.In this way, the count value regarding the reset level is down-counted and held in the upper bit U / D CNT 34 and the lower bit U / D CNT 37.

다음에, 시각(t21)에서, CNT 인에이블 신호가 온 되면, 화소(11)의 수직열마다의 신호 레벨(신호 성분)의 판독이 시작된다. 도 5의 예에서는, 신호 레벨의 판독 기간은, 2회째의 AD 기간으로서 나타나 있다. 이때, 상위 비트 U/D CNT(34)는, 기억 소자(32-0 내지 32-3)에 입력되는 그레이 코드에서의 카운트값의 최상위 비트의 업카운트를, 시각(t12)에서 유지된 카운트값으로부터 시작한다. 또한, 기억 소자(32-0 내지 32-3)에서는, 리셋 레벨에 관한 카운트값은 소거되어 있다.Next, at time t21, when the CNT enable signal is turned on, reading of the signal level (signal component) for each vertical column of the pixel 11 is started. In the example of Fig. 5, the readout period of the signal level is shown as the second AD period. At this time, the upper bit U / D CNT 34 sets the upper count of the most significant bit of the count value in the gray code input to the memory elements 32-0 to 32-3 to the count value held at time t12 Lt; / RTI > In the memory elements 32-0 to 32-3, the count value relating to the reset level is erased.

시각(t22)에서, 비교기(31)의 출력(카운트 정지 신호)이 반전하면, 상위 비트 U/D CNT(34)는, 업카운트를 정지하고, 그때의 카운트값을 유지함과 함께, 기억 소자(32-0 내지 32-3)도 또한, 그때의 카운트값을 유지한다.When the output of the comparator 31 (count stop signal) is inverted at the time t22, the upper bit U / D CNT 34 stops the up-count and maintains the count value at that time, 32-0 to 32-3) also maintains the count value at that time.

2회째의 AD 기간 종료 후, 격납 동작 제어 회로 인에이블 신호가 온 되면, 격납 동작 제어 회로(36)에 의한, 기억 소자(32-0 내지 32-3)에서 유지된 하위 비트의 카운트값의 격납 동작(2회째의 GC BIN 격납 기간)이 시작된다. 이때, 그레이 코드 바이너리 변환 회로(35)는, 기억 소자(32-0 내지 32-3)로부터의 그레이 코드에서의 카운트값(GC_0 내지 GC_3)을, 바이너리 데이터(BIN_0 내지 BIN_3)로 변환하여, 격납 동작 제어 회로(36)에 공급한다.When the storing operation control circuit enable signal is turned on after the second AD period, the storing operation control circuit 36 stores the lower-order count value held in the storage elements 32-0 to 32-3 The operation (the second GC BIN storage period) begins. At this time, the gray code binary conversion circuit 35 converts the count values (GC_0 to GC_3) in the gray code from the memory elements 32-0 to 32-3 into binary data (BIN_0 to BIN_3) And supplies it to the operation control circuit 36.

그리고, 시각(t23)에서, 격납 동작 제어 회로(36)에서는, 기준 펄스 생성 회로(19)로부터의 기준 펄스와 함께, BIN 선택 스위치(SW_0 내지 SW_3)의 각각에 입력되는 바이너리 데이터(BIN_0 내지 BIN_3) 각각의 값(도 5의 예에서는 「1」, 「0」, 「1」, 「1」)에 응한 BIN 선택 신호의, AND 게이트(36a)에의 입력이 시작된다. 그리고, 도 4를 참조하여 설명한 바와 같이, AND 게이트(36a)에 의해, 스루 또는 마스크된 기준 펄스가, 마스크 후 신호로서 하위 비트 U/D CNT(37)에 공급되면, 하위 비트 U/D CNT(37)는, 마스크 후 신호로서 공급되어 오는 펄스의 업카운트를, 시각(t14)에서 유지된 값으로부터 시작한다. 하위 비트 U/D CNT(37)의 업카운트는, 시각(t24)까지 행하여진다.At the time t23, the containment operation control circuit 36 generates binary data BIN_0 to BIN_3 (BIN_0 to BIN_3) input to each of the BIN selection switches SW_0 to SW_3 together with the reference pulse from the reference pulse generation circuit 19. [ The input of the BIN selection signal in response to each of the values (1, 0, 1, and 1 in the example of FIG. 5) to the AND gate 36a is started. As described with reference to Fig. 4, when the through gate or the masked reference pulse is supplied to the lower bit U / D CNT 37 as a masked signal by the AND gate 36a, the lower bit U / D CNT (37) starts the up count of the pulse supplied as the post-mask signal from the value held at time t14. Up-counting of the lower bit U / D CNT 37 is performed until time t24.

또한, 도 5의 예에서는, 시각(t23 내지 t24)의 기간에, 하위 비트 U/D CNT(37)에서의 카운트값에 있어서, 자리올림이 발생하고, 상위 비트 U/D CNT(34)는, 하위 비트 U/D CNT(37)에서의 최상위 비트를 캐리로서 업카운트하여 있다.5, in the period from time t23 to t24, a carry occurs in the count value in the lower bit U / D CNT 37, and the upper bit U / D CNT 34 , And the most significant bit in the lower bit U / D CNT 37 is up-counted as a carry.

시각(t24)에서, 격납 동작 제어 회로 인에이블 신호가 오프 되고, 2회째의 GC BIN 격납 기간이 종료되면, 하위 비트 U/D CNT(37)는, 업카운트를 정지하고, 그때의 카운트값을 유지한다.At the time t24, the containment operation control circuit enable signal is turned off, and when the second GC BIN storage period ends, the lower bit U / D CNT 37 stops the up-count and sets the count value at that time as .

이와 같이 하여, 신호 레벨에 관한 카운트값이, 상위 비트 U/D CNT(34) 및 하위 비트 U/D CNT(37)에 업카운트되고, 유지된다.In this way, the count value regarding the signal level is up-counted and held in the upper bit U / D CNT 34 and the lower bit U / D CNT 37.

즉, 리셋 레벨에 관한 카운트값을 다운카운트하여 유지하고, 신호 레벨에 관한 카운트값을, 유지된 카운트값으로부터 업카운트하도록 하였기 때문에, 칼럼마다 CDS 처리를 행할 수가 있도록 된다.That is, since the count value regarding the reset level is counted down and held, and the count value about the signal level is counted up from the held count value, the CDS process can be performed for each column.

그 후, 상위 비트 U/D CNT(34) 및 하위 비트 U/D CNT(37)로부터 각각의 비트 값이 순번대로 출력되어, 모든 비트(N비트)의 데이터가 출력되게 된다.Then, the respective bit values are sequentially output from the upper bit U / D CNT 34 and the lower bit U / D CNT 37, so that all bits (N bits) of data are output.

이상의 동작에 의하면, 그레이 코드를 이용하여 카운트값을 기억 소자에 유지하는 이미지 센서에서 CDS 처리를 행하는 경우라도, 리셋 성분에 관한 카운트값을 유지하는 기억 소자와, 신호 성분에 관한 카운트값을 유지하는 기억 소자를 각각 마련할 필요가 없고, 또한, 리셋 성분과 신호 성분의 차분을 구하는 감산기에 각각의 성분의 카운트값을 전송하는 신호선을 각각 마련할 필요도 없기 때문에, 회로 규모를 억제하면서, 소비 전력을 저감시키는 것이 가능해진다.According to the above operation, even when the CDS process is performed in the image sensor that retains the count value in the storage element using the Gray code, the storage element that holds the count value related to the reset component and the memory element that holds the count value regarding the signal component There is no need to provide respective memory elements and it is not necessary to provide a signal line for transferring the count value of each component to a subtracter for obtaining the difference between the reset component and the signal component. Can be reduced.

또한, 하위 비트의 격납 동작은, 리셋 레벨의 판독 동작과 신호 레벨의 판독 동작과의 사이, 및, 신호 레벨의 판독 동작의 후에 행하여지기 때문에, 처리 시간을 증대시키는 일 없이 CDS 처리를 행할 수가 있다.Since the storing operation of the lower bits is performed between the reading operation of the reset level and the reading operation of the signal level and after the reading operation of the signal level, the CDS process can be performed without increasing the processing time .

또한, 격납 동작에서 취급하는 데이터량(비트량)은, 하위 비트만으로 삭감되기 때문에, 전송을 위한 회로 규모를 억제하면서, 후단의 디지털 신호 처리에 의한 소비 전력을 더욱 저감시키는 것이 가능해진다.In addition, since the amount of data (bit amount) handled in the storing operation is reduced only by the lower bits, it is possible to further reduce the power consumption by the digital signal processing in the subsequent stage while suppressing the circuit scale for transmission.

또한, 판독 동작과 하위 비트의 격납 동작에서, 상위 비트 U/D CNT(34)와 하위 비트 U/D CNT(37)의 동작의 타이밍이 다르기 때문에, 각각의 카운트값에는, 오프셋 성분이 포함되지만, CDS 처리에 의해 캔슬되기 때문에, 최종적으로, 올바른 카운트값을 얻을 수 있다.Further, in the read operation and the storing operation of the lower bit, since the operation timings of the upper bit U / D CNT 34 and the lower bit U / D CNT 37 are different, each count value includes an offset component , It is canceled by the CDS process, and finally, a correct count value can be obtained.

또한, 2개 또는 그 이상의 복수개의 화소의 신호를 A/D 변환기 내부에서 가산하는 구성에서는, 도 5에서 도시되는 동작에 의해 어느 화소의 카운트값을 얻은 후, 그 카운트값을 리셋하지 않고, 선택되는 화소를 전환한 후에, 도 5에서 도시되는 동작을 재차 행함으로써, 상위 비트 U/D CNT(34)와 하위 비트 U/D CNT(37)에서 가산이 행하여지게 된다. 따라서 본 기술에 의하면, 2개 또는 그 이상의 복수개의 화소의 신호를 A/D 변환기 내부에서 가산하는 구성을, 가산을 위한 회로를 추가하는 일 없이 실현하는 것이 가능해진다.Further, in a configuration in which signals of a plurality of two or more pixels are added in the A / D converter, after the count value of a certain pixel is obtained by the operation shown in Fig. 5, the count value is not reset, After performing the operation shown in Fig. 5 again after the pixel is switched, the addition is performed in the upper bit U / D CNT 34 and the lower bit U / D CNT 37. Therefore, according to the present technique, it is possible to realize a configuration in which the signals of two or more pixels are added in the A / D converter without adding a circuit for addition.

이상에서는, 하위 비트 그레이 코드 생성 회로(18)의 그레이 코드에서의 카운트값이, 모든 화소열(칼럼)의 칼럼 AD 변환 회로(14)에 공급되는 구성에 관해 설명하여 왔지만, 칼럼 수가 많은 경우, 하위 비트 그레이 코드 생성 회로(18)로부터의 펄스의 전송 부하가 커지고, 고속의 펄스가 전송되지 않게 된다.In the above description, the configuration in which the count value in the gray code of the lower bit gray code generation circuit 18 is supplied to the column AD conversion circuit 14 of all the pixel columns (columns) has been described. However, The transmission load of the pulse from the lower bit gray code generating circuit 18 becomes larger, and the high-speed pulse is not transmitted.

그래서, 이하에서는, 복수의 칼럼 AD 변환 회로(14)마다, 하위 비트 그레이 코드 생성 회로를 마련하도록 한 구성에 관해 설명한다.Therefore, in the following, a configuration in which a lower bit gray code generation circuit is provided for each of the plurality of column AD conversion circuits 14 will be described.

<2. 칼럼 수가 큰 경우의 적용례><2. Application example where column number is large>

도 6은, 복수의 칼럼 AD 변환 회로(14)마다, 하위 비트 그레이 코드 생성 회로를 마련하도록 한 고체 촬상 장치로서의 이미지 센서(CMOS 이미지 센서)의 구성례를 도시하고 있다.6 shows an example of the configuration of an image sensor (CMOS image sensor) as a solid-state imaging device in which a lower bit gray code generation circuit is provided for each of a plurality of column AD conversion circuits 14. [

또한, 도 6의 이미지 센서(110)에서, 도 1의 이미지 센서(10)에 마련된 것과 같은 기능을 구비하는 구성에 관해서는, 동일 명칭 및 동일 부호를 붙이는 것으로 하고, 그 설명은, 적절히 생략하는 것으로 한다.In the image sensor 110 of Fig. 6, configurations having the same functions as those provided in the image sensor 10 of Fig. 1 are denoted by the same names and the same reference numerals, .

즉, 도 6의 이미지 센서(110)에서, 도 1의 이미지 센서(10)와 다른 것은, 클록 전환 스위치(121), 클록 버퍼(122-1 내지 122-M), 클록 전환 스위치(123-1 내지 123-M)를 새롭게 마련하고, 하위 비트 그레이 코드 생성 회로(18)에 대신하여 하위 비트 그레이 코드 생성 회로(124-1 내지 124-M)를 마련한 점이다.6 differs from the image sensor 10 of FIG. 1 in that the clock changeover switch 121, the clock buffers 122-1 to 122-M, the clock changeover switches 123-1 To 123-M are newly provided and lower bit gray code generation circuits 124-1 to 124-M are provided instead of the lower bit gray code generation circuit 18. [

또한, 이하에서는, 클록 버퍼(122-1 내지 122-M), 클록 전환 스위치(123-1 내지 123-M), 및 하위 비트 그레이 코드 생성 회로(124-1 내지 124-M)를 각각 구별하지 않는 경우에는, 단지, 클록 버퍼(122), 클록 전환 스위치(123), 및 하위 비트 그레이 코드 생성 회로(124)로 하기로 한다. 또한, 하위 비트 그레이 코드 생성 회로(124)는, 도 1의 하위 비트 그레이 코드 생성 회로(18)와 같은 기능을 갖기 때문에, 그 설명은 생략한다.In the following description, the clock buffers 122-1 to 122-M, the clock changeover switches 123-1 to 123-M, and the lower bit gray code generation circuits 124-1 to 124- It is assumed that only the clock buffer 122, the clock changeover switch 123, and the lower bit gray code generation circuit 124 are used. The lower bit gray code generation circuit 124 has the same function as the lower bit gray code generation circuit 18 of FIG. 1, and therefore the description thereof is omitted.

도 6의 이미지 센서(110)에서는, 화소(11)의 화소열의 수(칼럼 수)는, 도 1의 CMOS 이미지 센서(10)에서의 화소(11)의 화소열의 수에 비하여 충분히 크다. 또한, 도 6의 이미지 센서(110)에서는, 클록 버퍼(122), 클록 전환 스위치(123), 및 하위 비트 그레이 코드 생성 회로(124)는, 복수의 칼럼 AD 변환 회로(14)마다 마련되어 있다.6, the number of pixel columns (the number of columns) of the pixel 11 is sufficiently larger than the number of pixel columns of the pixel 11 in the CMOS image sensor 10 of Fig. In the image sensor 110 of Fig. 6, the clock buffer 122, the clock changeover switch 123 and the lower bit gray code generation circuit 124 are provided for each of the plurality of column AD conversion circuits 14. [

즉, 예를 들면, 클록 버퍼(122), 클록 전환 스위치(123), 및 하위 비트 그레이 코드 생성 회로(124)가 각각, 256칼럼마다 마련되어 있는 경우, 이미지 센서(110)의 칼럼 수는, 256×M칼럼이 된다.That is, for example, when the clock buffer 122, the clock changeover switch 123, and the lower bit gray code generation circuit 124 are provided for each 256 columns, the number of columns of the image sensor 110 is 256 × M column.

클록 전환 스위치(121)는, 클록 생성 회로(16)로부터의 클록 신호나, 또는, 도시하지 않은 기준 펄스 생성 회로로부터의 기준 펄스 신호의 어느 하나를, 클록 버퍼(122)에 공급하도록 전환하기 위한 스위치이다.The clock changeover switch 121 is a switch for switching to supply either the clock signal from the clock generation circuit 16 or the reference pulse signal from the reference pulse generation circuit (not shown) to the clock buffer 122 Switch.

클록 버퍼(122)는, 클록 전환 스위치(121)로부터의 클록 신호 또는 기준 펄스 신호를, 저(低)스큐(skew)로 각 칼럼의 칼럼 AD 변환 회로(14)에 분배하기 위해, 예를 들면 256 등의 복수의 칼럼마다 마련되어 있다.In order to distribute the clock signal or the reference pulse signal from the clock changeover switch 121 to the column AD conversion circuit 14 of each column with a low skew, 256, and so on.

클록 전환 스위치(123)는, 클록 버퍼(122)에 의해 분배되는 클록 신호를 하위 비트 그레이 코드 생성 회로(124)에 전송하는지, 또는, 기준 펄스 신호를 격납 동작 제어 회로(36)에 전송하는지를 전환하기 위한 스위치이다.The clock changeover switch 123 switches whether to transmit the clock signal distributed by the clock buffer 122 to the lower bit gray code generation circuit 124 or to transmit the reference pulse signal to the containment operation control circuit 36 .

이상의 구성에 의하면, 256 등의 복수의 칼럼마다 클록 버퍼(122) 및 하위 비트 그레이 코드 생성 회로(124)를 마련하고, 클록 생성 회로(16)로부터의 클록 신호를 하위 비트 그레이 코드 생성 회로(124)에 분배하도록 하였기 때문에, 도 1의 이미지 센서(10)에서의 효과와 동등한 효과를 얻을 수 있음과 함께, 칼럼 수가 많은 이미지 센서에서도, 하위 비트 그레이 코드 생성 회로로부터 각 칼럼의 칼럼 AD 변환 회로에의 펄스의 전송 부하를 억제할 수 있고, 지연이 없는 고속의 펄스를 전송할 수 있게 된다.According to the above configuration, the clock buffer 122 and the lower bit gray code generation circuit 124 are provided for each of a plurality of columns such as 256, and the clock signal from the clock generation circuit 16 is supplied to the lower bit gray code generation circuit 124 1, it is possible to obtain the same effect as that of the image sensor 10 of FIG. 1, and in the image sensor having a large number of columns, the lower bit gray code generation circuit It is possible to suppress the transmission load of the pulse of the high-speed pulse and to transmit the high-speed pulse without delay.

또한, 클록 생성 회로(16)로부터 하위 비트 그레이 코드 생성 회로(124) 각각에 분배되는 클록 신호는, 각각 다른 지연을 갖기 때문에, 하위 비트 그레이 코드 생성 회로(124)는, 각각 다른 타이밍에서 동작하는 것이 된다. 따라서 하위 비트 그레이 코드 생성 회로(124) 각각이 행하는 그레이 코드에서의 카운트값도, 각각 다른 값이 되지만, 클록 신호의 지연은, 하위 비트 그레이 코드 생성 회로(124)마다 일정하기 때문에, 그 지연에 의한 영향은, CDS 처리에 의해 캔슬되고, 최종적으로, 올바른 카운트값을 얻을 수 있다.Since the clock signals distributed from the clock generation circuit 16 to each of the lower bit gray code generation circuits 124 have different delays, the lower bit gray code generation circuit 124 operates at different timings . Therefore, although the count value in the gray code performed by each of the lower bit gray code generation circuits 124 also becomes different values, the delay of the clock signal is constant for each lower bit gray code generation circuit 124, Is canceled by the CDS process, and finally, a correct count value can be obtained.

[기준 펄스의 전송에 관해][Regarding Transfer of Reference Pulse]

그런데, 도 6에 도시되는 이미지 센서(110)에서도, 하위 비트의 격납 동작이, 리셋 레벨의 판독 동작과 신호 레벨의 판독 동작과의 사이, 및, 신호 레벨의 판독 동작의 후에 행하여진다. 이 하위 비트의 격납 동작이 행하여지는 기간을, 하위 비트 격납 기간이라고 하는 것으로 하면, 하위 비트 격납 기간에서는, 하위 비트 그레이 코드 생성 회로(124)는, 카운트를 행할 필요가 없다. 즉, 하위 비트 격납 기간에서는, 클록 생성 회로(16)로부터 클록 버퍼(122)를 통하여 하위 비트 그레이 코드 생성 회로(124)에 클록 신호가 분배될 필요가 없다.In the image sensor 110 shown in Fig. 6, the lower bit storage operation is performed between the reset level read operation and the signal level read operation and after the signal level read operation. If the period during which the lower bit storage operation is performed is referred to as a lower bit storage period, in the lower bit storage period, the lower bit gray code generation circuit 124 need not count. That is, in the lower bit storage period, the clock signal does not need to be distributed from the clock generation circuit 16 to the lower bit gray code generation circuit 124 through the clock buffer 122. [

그래서, 하위 비트 격납 기간에서는, 클록 전환 스위치(121, 122)가, 기준 펄스 신호측으로 전환되도록 한다.Thus, in the lower bit storage period, the clock changeover switches 121 and 122 are switched to the reference pulse signal side.

즉, 리셋 레벨 및 신호 레벨의 판독 동작 기간에서는, 클록 생성 회로(16)로부터의 클록 신호가, 클록 버퍼(122)를 통하여 하위 비트 그레이 코드 생성 회로(124)에 분배되도록, 클록 전환 스위치(121, 122)가, 클록 신호측으로 전환된다. 그 후, 비교기(31)의 출력이 반전하면, 하위 비트 기억 소자(32)에, 그때의 하위 비트 그레이 코드 생성 회로(124)의 그레이 코드에서의 카운트값이 유지된다. 하위 비트 기억 소자(32)에 유지된 그레이 코드에서의 카운트값은, 그레이 코드 바이너리 변환 회로(35)에 의해 바이너리 데이터로 변환되고, 격납 동작 제어 회로(36)에 공급된다.That is, in the read operation period of the reset level and the signal level, the clock signal from the clock generation circuit 16 is distributed to the lower bit gray code generation circuit 124 through the clock buffer 122, , 122 are switched to the clock signal side. Thereafter, when the output of the comparator 31 is inverted, the count value in the gray code of the lower bit gray code generation circuit 124 at that time is held in the lower bit storage element 32. [ The count value in the gray code held in the lower bit storage element 32 is converted into binary data by the gray code binary conversion circuit 35 and supplied to the storing operation control circuit 36. [

그리고, 하위 비트 격납 기간에서는, 기준 펄스 신호가, 클록 버퍼(122)를 통하여 격납 동작 제어 회로(36)에 분배되도록, 클록 전환 스위치(121, 122)가, 기준 펄스 신호측으로 전환된다. 이에 의해, 격납 동작 제어 회로(36)는, 기준 펄스 신호와 그레이 코드 바이너리 변환 회로(35)로부터의 바이너리 데이터에 의거하여, 하위 비트 U/D CNT(37)에 카운트값을 격납할 수 있다.In the lower bit storage period, the clock changeover switches 121 and 122 are switched to the reference pulse signal side so that the reference pulse signal is distributed to the storage operation control circuit 36 through the clock buffer 122. [ Thereby, the storing operation control circuit 36 can store the count value in the lower bit U / D CNT 37 based on the reference pulse signal and the binary data from the Gray code binary conversion circuit 35. [

이와 같이 하여, 하위 비트 격납 기간에서, 클록 전환 스위치(121, 122)가 클록 신호측부터 기준 펄스 신호측으로 전환되기 때문에, 기준 펄스 신호용의 클록 버퍼를 새롭게 마련할 필요가 없고, 기준 펄스 신호의 전송 부하를 억제할 수 있음과 함께, 지연이 없는 고속의 기준 펄스 신호를 전송할 수 있게 된다. 따라서 하위 비트 격납 기간을 단축할 수 있게 되고, 나아가서는 CDS 처리에 필요로 하는 시간을 단축할 수 있게 된다.Thus, in the lower bit storage period, since the clock changeover switches 121 and 122 are switched from the clock signal side to the reference pulse signal side, there is no need to newly provide a clock buffer for the reference pulse signal, The load can be suppressed and a high-speed reference pulse signal without delay can be transmitted. Therefore, the lower bit storage period can be shortened, and the time required for CDS processing can be shortened.

그런데, 상술한 칼럼 AD 변환 회로(14)의 구성에서는, 하위 비트 기억 소자(32)에 입력되는 카운트값에 자리올림이 발생한 때에, 최상위 비트 신호가 상위 비트 U/D CNT(34)에 공급된다. 그러나, 그 자리올림의 순간에 비교기(31)의 출력이 반전한 경우, 최상위 비트 신호의 리플에 의해, 하위 비트 기억 소자(32)의 카운트값은 자리올림하지 않지만, 상위 비트 U/D CNT(34)에서는 카운트되어 버림에 의한 비트의 비정합, 이른바 메타스테이블이 발생할 우려가 있다. 이에 의해, 오(誤)카운트를 행할 가능성이 있다.By the way, in the above-described column AD conversion circuit 14, when the carry value of the count value input to the lower bit storage element 32 occurs, the most significant bit signal is supplied to the upper bit U / D CNT 34 . However, when the output of the comparator 31 is inverted at the moment of the carry, the count value of the lower bit storage element 32 is not incremented by the ripple of the most significant bit signal, but the upper bit U / D CNT ( 34), there is a possibility that a bit misalignment due to truncation and a so-called metastable table occur. Thereby, there is a possibility that erroneous counting is performed.

그래서, 이하에서는, 메타스테이블 대책을 행하도록 한 구성에 관해 설명한다.In the following, a configuration in which a countermeasure against a meta table is performed will be described.

<3. 메타스테이블 대책을 시행한 적용례><3. Application example of meta-table measures>

도 7은, 메타스테이블 대책을 시행하도록 한 고체 촬상 장치로서의 이미지 센서(CMOS 이미지 센서)의 구성례를 도시하고 있다.Fig. 7 shows an example of the configuration of an image sensor (CMOS image sensor) as a solid-state imaging device in which a countermeasure against a meta table is implemented.

또한, 도 7의 이미지 센서(210)에서, 도 6의 이미지 센서(110)에 마련된 것과 같은 기능을 구비하는 구성에 관해서는, 동일 명칭 및 동일 부호를 붙이는 것으로 하고, 그 설명은, 적절히 생략하는 것으로 한다.In the image sensor 210 shown in Fig. 7, the components having functions similar to those provided in the image sensor 110 of Fig. 6 are denoted by the same names and the same reference numerals, .

즉, 도 7의 이미지 센서(210)에서, 도 6의 이미지 센서(110)와 다른 것은, 칼럼 AD 변환 회로(14) 내에, 메타스테이블 대책 회로(221)를 새롭게 마련한 점이다.7 differs from the image sensor 110 of Fig. 6 in that a metastable table countermeasure circuit 221 is newly provided in the column AD conversion circuit 14. Fig.

메타스테이블 대책 회로(221)는, 하위 비트 그레이 코드 생성 회로(18)의 그레이 코드로의 카운트를 클록으로 하여 동작하고, 하위 비트 기억 소자(32)로부터의 최상위 비트 신호를 지연시켜서 상위 비트 U/D CNT(34)에 공급한다.The metastable countermeasure circuit 221 operates by counting the gray code of the lower bit gray code generation circuit 18 as a clock, delays the most significant bit signal from the lower bit memory element 32, / D CNT 34 as shown in Fig.

구체적으로는, 메타스테이블 대책 회로(221)는, 하위 비트 그레이 코드 생성 회로(18)의 카운트(클록)에 의거하여, 하위 비트 기억 소자(32)로부터의 최상위 비트 신호의 하강을 일시 마스크하는 마스크 신호를 생성한다. 메타스테이블 대책 회로(221)는, 마스크 신호에 의해, 하위 비트 기억 소자(32)로부터의 최상위 비트 신호의 하강을 마스크한다. 그리고, 마스크 신호에 의한 마스크가 해제되면, 메타스테이블 대책 회로(221)는, 마스크가 해제된 후의 최상위 비트 신호를 상위 비트 U/D CNT(34)에 공급한다.Specifically, the meta-table countermeasure circuit 221 temporarily masks the descent of the most significant bit signal from the lower bit storage element 32 based on the count (clock) of the lower bit gray code generation circuit 18 Thereby generating a mask signal. The metastable countermeasure circuit 221 masks the falling of the most significant bit signal from the lower bit storage element 32 by the mask signal. Then, when the mask by the mask signal is released, the metastable countermeasure circuit 221 supplies the most significant bit signal after the mask is released to the upper bit U / D CNT 34.

이상의 구성에 의하면, 하위 비트 기억 소자(32)로부터의 최상위 비트 신호를 지연시켜서 상위 비트 U/D CNT(34)에 공급하도록 하였기 때문에, 도 6의 이미지 센서(110)에서의 효과와 동등한 효과를 얻을 수 있음과 함께, 하위 비트 기억 소자(32)의 카운트값은 자리올림 하지 않지만, 상위 비트 U/D CNT(34)에서는 카운트되어 버리는 메타스테이블의 발생을 막을 수 있게 된다.According to the above configuration, since the most significant bit signal from the lower bit storage element 32 is delayed and supplied to the upper bit U / D CNT 34, the effect equivalent to that of the image sensor 110 of Fig. 6 is obtained And the count value of the lower bit storage element 32 does not increment, but it is possible to prevent the occurrence of the counted meta table in the upper bit U / D CNT 34.

또한, 상술한 메타스테이블 대책 회로(221)는, 도 1의 칼럼 AD 변환 회로(14)에 마련되도록 하여도 물론 좋다..In addition, the above-mentioned meta-table countermeasure circuit 221 may be provided in the column AD conversion circuit 14 of Fig. 1, of course.

또한, 상술한 이미지 센서에서는, 그레이 코드 카운터로서의 하위 비트 그레이 코드 생성 회로(18)(하위 비트 그레이 코드 생성 회로(124))가 카운트하는 그레이 코드를 클록 신호로서 이용하여, 카운트값을 기억 소자에 유지하도록 하였다. 이에 대해, 상술한 이미지 센서에서, 하위 비트 그레이 코드 생성 회로(18)(하위 비트 그레이 코드 생성 회로(124))에 대신하여, 위상 시프트 코드 등의, 소정의 법칙에 의한 카운트 패턴으로 카운트하는 카운트 코드 생성 회로를 마련하도록 하여, 그 카운트 코드를 클록 신호로서 이용하여, 카운트값을 기억 소자에 유지하도록 하여도 좋다.In the above-described image sensor, the gray code counted by the lower bit gray code generation circuit 18 (lower bit gray code generation circuit 124) as the gray code counter is used as the clock signal, Respectively. On the other hand, in the image sensor described above, instead of the lower bit gray code generating circuit 18 (lower bit gray code generating circuit 124), a count for counting by a predetermined rule such as a phase shift code A code generation circuit may be provided and the count value may be held in the storage element by using the count code as a clock signal.

이와 같은 구성에서도, 상술한 이미지 센서에서의 효과와 동등한 효과를 얻을 수 있게 된다.Even in such a configuration, it is possible to obtain an effect equivalent to that of the above-described image sensor.

또한, 이상에서는, 기준 펄스 신호는, 하위 비트의 비트수가 n인 경우, 최하위 비트에 대응하는 펄스열로부터 순번대로 n개의 펄스열이 나열하도록 구성되는 것으로 하였지만, n개의 펄스열은, 다른 순번으로 나열하도록 하여도 좋다.In the above description, when the number of bits of the lower bit is n, the reference pulse signal is configured so as to arrange n pulse sequences in order from the pulse train corresponding to the least significant bit, but the n pulse sequences may be arranged in different order It is also good.

예를 들면, 기준 펄스 신호는, 하위 비트의 비트수가 n인 경우, 상위 비트, 즉 N비트째에 대응하는 펄스열부터 순번대로 n개의 펄스열이 나열하도록 구성된다. 구체적으로는, 기준 펄스 신호는, 도 8에 도시되는 바와 같이, 2ⁿ, … 8, 4, 2, 1의, n개의 펄스열로 이루어지는 펄스 신호로 하여도 좋다. 또한, 이 경우, BIN 선택 스위치(SW_0 내지 SW_n)의 동작도, 이에 대응하는 순번이 된다.For example, when the number of bits of the lower bit is n, the reference pulse signal is configured so that n pulse trains are arranged in order from the pulse train corresponding to the upper bit, that is, the N-th bit. More specifically, as shown in Fig. 8, the reference pulse signal includes 2 ⁿ , ..., 8, 4, 2, 1, and n pulse sequences. In this case, the operation of the BIN selection switches SW_0 to SW_n also corresponds to the order.

또한, 본 기술을 적용한 이미지 센서에서, 격납 동작 제어 회로(36)는, 그레이 코드 바이너리 변환 회로(35)로부터의 바이너리 데이터에 응한 펄스 신호를 하위 비트 U/D CNT(37)에 공급(격납)할 수 있으면 좋고, 그 구성은, 도 2에 도시된 것으로 한하지 않고, 그 밖이 구성으로 하는 것이 가능하다.In the image sensor to which the present technique is applied, the containment operation control circuit 36 supplies (stores) the pulse signal corresponding to the binary data from the gray code binary conversion circuit 35 to the lower bit U / D CNT 37, The configuration is not limited to the configuration shown in Fig. 2, and it is possible to configure the configuration other than that shown in Fig.

<4. 기타><4. Other>

또한, 본 기술은, 적층 구조를 갖는 고체 촬상 장치에도 적용할 수 있다.The present technology can also be applied to a solid-state imaging device having a laminated structure.

[적층 구조를 갖는 고체 촬상 장치의 구성례][Configuration Example of Solid-State Imaging Device Having Laminated Structure]

도 9는, 본 기술을 적용한, 적층 구조를 갖는 고체 촬상 장치의 구성례를 도시하고 있다.Fig. 9 shows an example of the configuration of a solid-state imaging device having a laminated structure to which the present technique is applied.

고체 촬상 장치(410)는, 도 9에 도시하는 바와 같이, 제1칩(상칩)(411)과 제2칩(하칩)(412)의 적층 구조를 갖는다. 이 고체 촬상 장치(410)는, 웨이퍼 레벨에서 맞붙인 후, 다이싱으로 절출한 적층 구조의 고체 촬상 장치로서 형성된다.The solid-state imaging device 410 has a laminated structure of a first chip (upper chip) 411 and a second chip (lower chip) 412 as shown in Fig. This solid-state imaging device 410 is formed as a solid-state imaging device of a laminated structure ejected by dicing after being mated at the wafer level.

상하 2칩의 적층 구조에서, 제1칩(411)은 CMOS 이미지 센서(CIS : CMOS Image Sensor)칩, 제2칩(412)은 제1칩(411)의 제어 회로 및 화상 처리 회로를 포함하는 로직 칩으로 구성된다. 본딩 패드(BPD) 및 입출력 회로는 제2칩(하칩)(412)에 형성되어 있고, 제1칩(상칩)에는, 제2칩(412)에 와이어 본드하기 위한 개구부(OPN)가 형성되어 있다.The first chip 411 includes a CMOS image sensor (CIS) chip, the second chip 412 includes a control circuit of the first chip 411, and an image processing circuit And a logic chip. The bonding pad BPD and the input / output circuit are formed on the second chip (lower chip) 412 and an opening OPN for wire bonding to the second chip 412 is formed on the first chip (upper chip) .

이와 같은 2칩의 적층 구조를 갖는 고체 촬상 장치(410)는, 이하의 특징적인 구성을 갖는다.The solid-state imaging device 410 having such a two-chip laminated structure has the following characteristic configuration.

(1) 화상 신호의 상하 칩(411, 412) 사이의 신호 수수(收受)를 행하는 단연부(端緣部)는, 아날로그계 회로중 디지털계 회로와의 경계적인 회로인 비교 회로나 Σ△ 변조기의 출력부로 한다.(1) An edge portion for receiving signals between the upper and lower chips 411 and 412 of the image signal is a comparator circuit which is a boundary circuit with an analog circuit in a digital system circuit, As shown in FIG.

(2) 상하 칩(411, 412) 사이의 접속은, 예를 들면 비어를 통하여 행하여진다.(2) Connection between the upper and lower chips 411 and 412 is performed via, for example, a via.

(3) 제1칩(상칩)(411)은 CIS(CMOS Image Sensor) 프로세스를 이용한다. 단, 트랜지스터는 고내압 트랜지스터(CMOS)만 사용하고, 배선층수를 화소 어레이 및 그 주변 회로의 구성에 필요한 최저한의 배선층수로 하여, 비용의 저감을 도모한다. 여기서, 고내압 트랜지스터란, 게이트 절연막인 게이트 산화막의 두께가, 통상의 MOS계 트랜지스터에 보다 두껍게 설정되어 있고, 높은 전압에서 문제없이 동작 가능한 트랜지스터이다. 또한, 일반적인 CIS 프로세스는, 제어 회로나 화상 처리 회로 등 고속 논리 회로를 위해 저내압 LV의 고속 트랜지스터도 고내압의 트랜지스터와 함께 필요하다. 또한 고속 논리 회로를 위해, 화소 어레이 및 주변 회로에 최저 필요한 배선층수보다 많은 배선층수가 필요하게 된다.(3) The first chip (upper chip) 411 uses a CIS (CMOS Image Sensor) process. However, only the high voltage transistor (CMOS) is used as the transistor, and the number of wiring layers is set to the minimum number of wiring layers necessary for the configuration of the pixel array and its peripheral circuits, thereby reducing the cost. Here, the high-breakdown-voltage transistor is a transistor whose gate oxide film, which is a gate insulating film, is thicker than a normal MOS transistor and which can operate without problems at a high voltage. In addition, a general CIS process is required for a high-speed logic circuit such as a control circuit and an image processing circuit, together with a high-voltage transistor having a low breakdown voltage LV. Further, for the high-speed logic circuit, the number of wiring layers required for the pixel array and the peripheral circuit is more than the minimum number of wiring layers required.

(4) 제2칩(하칩)(412)은 범용 로직(Logic) 프로세스를 이용하여, FAB의 변경이나 전개를 용이하게 한다.(4) The second chip (lower chip) 412 facilitates modification or expansion of the FAB using a general-purpose logic process.

(5) 고체 촬상 장치(410)에 필요한 회로에서, 특히 아날로그 특성이나 노이즈 특성(1/f 노이즈 등)이 엄격하게 요구되는 특성상 중요한 회로는, 제1칩(상칩)(411)에 탑재된다. 본 실시의 형태에서는, 적어도, 화소 어레이, 수직 디코더, 및 드라이버 등이 제1칩(411)에 탑재된다.(5) An important circuit in the circuit necessary for the solid-state image sensing device 410, particularly for the characteristics in which analog characteristics and noise characteristics (1 / f noise, etc.) are strictly required, is mounted on the first chip (upper chip) 411. In the present embodiment, at least a pixel array, a vertical decoder, a driver, and the like are mounted on the first chip 411.

(6) 고속 논리 회로, 메모리, 인터페이스(I/F) 회로 등, 저전압으로 고속 동작하는 회로는 제2칩(하칩)(412)에 탑재된다. 회로에 요구되는 특성이나 규모를 고려하여 프로세스 세대나 배선층수를 결정한다. 동일한 제1칩(상칩)(411)에 대해, 기능이나 특성, 프로세스가 다른 제2칩(하칩)(412)을 조합시켜서 제품 전개를 도모한다.(6) A high-speed logic circuit, a memory, an interface (I / F) circuit, and the like are mounted on the second chip (lower chip) 412 at a high speed. The number of process generations and the number of wiring layers is determined in consideration of the characteristics and the scale required for the circuit. The second chip (lower chip) 412 having different functions, characteristics, and processes is combined with the same first chip (upper chip) 411 to expand the product.

(7) 비어의 배치 위치는 칩 단(端), 또는 패드(PAD)와 회로 영역의 사이로 한다.(7) The arrangement position of the via is between the chip end or the pad (PAD) and the circuit region.

(8) 화상 신호 배선은 콤퍼레이터 회로의 단부에서, 수직 신호선의 배선 피치로 배치된다.(8) The image signal wiring is arranged at the wiring pitch of the vertical signal line at the end of the comparator circuit.

(9) 제어 신호 및 전력 공급용 TCV(콘택트용 비어)는 주로 칩 모서리부의 4개소에 집중시켜, 제1칩(상칩)(411)의 신호 배선 영역을 삭감한다. 제1칩(상칩)(411)의 배선층수 삭감에 의해, 전원선 저항이 증가하고, IR-Drop가 증대하는 문제에 대해, TCV를 유효하게 배치함으로써, 제2칩(하칩)(412)의 배선을 이용하여 제1칩(상칩)(411)의 전원의 노이즈 대책이나 안정 공급 등을 위한 강화를 행한다.(9) The control signal and TCV (contact via for power supply) for power supply are mainly concentrated at the four corners of the chip edge to reduce the signal wiring area of the first chip (upper chip) 411. The TCV is effectively disposed to the problem that the power line resistance increases and the IR-drop increases due to the reduction in the number of wiring layers of the first chip (upper chip) 411, The power supply for the first chip (upper chip) 411 is strengthened for noise countermeasure, stable supply, and the like.

[회로 배치의 예][Example of circuit layout]

다음에, 도 10을 참조하여, 도 9의 적층 구조를 갖는 고체 촬상 장치(410)의 회로 배치, 즉, 제1칩(상칩)(411) 및 제2칩(하칩)(412) 각각에 탑재하는 회로의 분류에 관해 설명한다.Next, referring to Fig. 10, the circuit arrangement of the solid-state imaging device 410 having the laminated structure of Fig. 9, that is, the circuit arrangement of the solid-state imaging device 410 mounted on the first chip (upper chip) 411 and the second chip (lower chip) A description will be given of the classification of the circuit.

도 10의 고체 촬상 장치(410)는 광전 변환 소자를 포함하는 단위 화소(도시 생략)가 행렬형상(매트릭스형상)으로 다수 2차원 배치된 화소 어레이부(501)를 갖는다.10, the solid-state imaging device 410 has a pixel array unit 501 in which a plurality of unit pixels (not shown) including photoelectric conversion elements are arranged in a matrix (matrix shape).

또한, 고체 촬상 장치(410)는, 수직 구동 회로(행주사 회로)(502), 수직 디코더(503), 칼럼 AD 변환 회로(504), 참조 신호 공급부(505), 수평 주사 회로(열주사 회로)(506), 타이밍 제어 회로(507), 및 화상 신호 처리부(508)를 포함하여 구성된다.The solid-state imaging device 410 includes a vertical driving circuit (column scanning circuit) 502, a vertical decoder 503, a column AD conversion circuit 504, a reference signal supply unit 505, a horizontal scanning circuit ) 506, a timing control circuit 507, and an image signal processing section 508. [

또한, 고체 촬상 장치(410)는, I/F계 회로(509)를 갖는다.Further, the solid-state imaging device 410 has an I / F system circuit 509.

도 10의 고체 촬상 장치(410)에서, 타이밍 제어 회로(507)는, 마스터 클록에 의거하여, 수직 구동 회로(502), 칼럼 AD 변환 회로(504), 참조 신호 공급부(505), 및 수평 주사 회로(506) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다.10, the timing control circuit 507 controls the vertical drive circuit 502, the column AD conversion circuit 504, the reference signal supply unit 505, and the horizontal scanning And generates a clock signal, a control signal, or the like which is a reference for the operation of the circuit 506 and the like.

또한, 화소 어레이부(501)의 각 단위 화소를 구동 제어하는 주변의 구동계나, 아날로그계, 즉 수직 구동 회로(502), 칼럼 AD 변환 회로(504)의 일부 및 참조 신호 공급부(505) 등은 화소 어레이부(501)와 동일한 제1칩(411)상에 집적된다.A peripheral drive system for driving and controlling each unit pixel of the pixel array unit 501 and a part of the analog system, that is, the vertical drive circuit 502, the column AD conversion circuit 504, the reference signal supply unit 505, Are integrated on the same first chip 411 as the pixel array unit 501.

한편, 타이밍 제어 회로(507)나 화상 신호 처리부(508), 및 칼럼 AD 변환 회로(504)의 다른 일부나 수평 주사 회로(506)는 제2칩(반도체 기판)(412)상에 집적된다.On the other hand, the timing control circuit 507, the image signal processing section 508, another part of the column AD conversion circuit 504, and the horizontal scanning circuit 506 are integrated on the second chip (semiconductor substrate) 412.

도 10에서, 도면중의 파선에 둘러싸여진 부분이 제1칩(상칩)(411), 그 이외가 제2칩(하칩)(412)에 배치된다.10, a portion surrounded by a broken line in the figure is disposed on the first chip (upper chip) 411, and the other portion is disposed on the second chip (lower chip) 412.

단위 화소는, 여기서는 도시를 생략하지만, 광전 변환 소자(예를 들면 포토 다이오드)를 갖는다. 또한, 단위 화소는, 광전 변환 소자에 더하여, 예를 들면 광전 변환 소자에서 광전 변환하여 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송한 전송 트랜지스터를 갖는다. 또한, 단위 화소로서는, 전송 트랜지스터에 더하여 FD부의 전위를 제어하는 리셋 트랜지스터와, FD부의 전위에 응한 신호를 출력하는 증폭 트랜지스터를 갖는 3트랜지스터 구성의 것을 적용 가능하다. 또는, 단위 화소로서, 또한 화소 선택을 행하기 위한 선택 트랜지스터를 별도로 갖는 4트랜지스터 구성의 것 등을 이용할 수 있다.The unit pixel has a photoelectric conversion element (for example, a photodiode) not shown here. The unit pixel further includes, in addition to the photoelectric conversion element, a transfer transistor that transfers, for example, charge obtained by photoelectric conversion in the photoelectric conversion element to the FD (floating diffusion) portion. As the unit pixel, a three-transistor structure having a reset transistor for controlling the potential of the FD portion in addition to the transfer transistor and an amplifying transistor for outputting a signal in accordance with the potential of the FD portion can be applied. Alternatively, as the unit pixel, a 4-transistor structure having a selection transistor for pixel selection may be used.

화소 어레이부(501)에는, 단위 화소가 m행n열분만큼 2차원 배치되고, 이 m행n열의 화소 배치에 대해 행마다 행제어선이 배선되고, 열마다 열신호선이 배선되어 있다. 행제어선의 각 일단은, 수직 구동 회로(502)의 각 행에 대응하는 각 출력단에 접속되어 있다. 수직 구동 회로(502)는, 시프트 레지스터 등에 의해 구성되고, 행제어선을 통하여 화소 어레이부(501)의 행어드레스나 행주사의 제어를 행한다.In the pixel array unit 501, unit pixels are two-dimensionally arranged by m rows and n columns, and row fishing lines are wired for each row in the pixel arrangement of m rows and n columns, and column signal lines are wired for each column. Each one end of the row control line is connected to each output terminal corresponding to each row of the vertical drive circuit 502. [ The vertical drive circuit 502 is constituted by a shift register or the like and controls the row address and the row scan of the pixel array unit 501 through a row fishing line.

칼럼 AD 변환 회로(504)는, 도 1의 칼럼 AD 변환 회로(14)에 대응하고, 예를 들면 화소 어레이부(501)의 화소열마다, 즉 수직 신호선(LSGN)마다 마련된 ADC(Analog digital converter)를 가지며, 화소 어레이부(501)의 각 단위 화소로부터 열마다 출력되는 아날로그 신호를, N비트의 디지털 신호로 변환하여 출력한다.The column AD conversion circuit 504 corresponds to the column AD conversion circuit 14 in Fig. 1 and includes an ADC (Analog Digital Converter) provided for each pixel column of the pixel array unit 501, that is, for each vertical signal line LSGN And converts an analog signal output from each unit pixel of the pixel array unit 501 for each column into an N-bit digital signal and outputs the digital signal.

참조 신호 공급부(505)는, 시간이 경과함에 따라 레벨이 경사형상으로 변화하는, 이른바 램프(RAMP)파형의 참조 전압(Vref)을 생성하는 수단으로서, 예를 들면 DAC(디지털-아날로그 변환기)를 갖고 있다. 또한, 램프파형의 참조 전압(Vref)을 생성하는 수단으로서는, DAC로 한정되는 것이 아니다.The reference signal supply unit 505 is a circuit for generating a reference voltage Vref of a so-called RAMP waveform in which the level changes in an oblique shape with the lapse of time, for example, a DAC (digital-analog converter) I have. The means for generating the reference voltage Vref of the ramp waveform is not limited to the DAC.

DAC는, 타이밍 제어 회로(507)로부터 주어지는 제어 신호에 의한 제어하에, 타이밍 제어 회로(507)로부터 주어지는 클록에 의거하여 램프파형의 참조 전압(Vref)을 생성하여 칼럼 AD 변환 회로(504)의 ADC에 대해 공급한다.The DAC generates the reference voltage Vref of the ramp waveform based on the clock given from the timing control circuit 507 under the control of the control signal given from the timing control circuit 507, / RTI >

수평 주사 회로(506)는, 시프트 레지스터 등에 의해 구성되고, 칼럼 AD 변환 회로(504)에서의 ADC의 열어드레스나 열주사의 제어를 행한다. 이 수평 주사 회로(506)에 의한 제어하에, ADC의 각각에서 AD 변환된 N비트의 디지털 신호는 차례로 수평 신호선(LHR)에 판독되고, 이 수평 신호선(LHR)을 경유하여 촬상 데이터로서 화상 신호 처리부(508)에 출력된다.The horizontal scanning circuit 506 is constituted by a shift register or the like, and controls the opening and the column scanning of the ADC in the column AD conversion circuit 504. Under the control of the horizontal scanning circuit 506, the N-bit digital signals AD-converted in each of the ADCs are successively read out to the horizontal signal line LHR and passed through this horizontal signal line LHR, (508).

화상 신호 처리부(508)는, 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로로서, 화상 신호 처리 회로(ISP : Image Signal Processor)(508a), 마이크로 프로세서(508b), 및 메모리 회로(508c) 등을 포함하여 구성된다.The image signal processing unit 508 is a circuit for performing various signal processing on the image pickup data and includes an image signal processing circuit (ISP: Image Signal Processor) 508a, a microprocessor 508b, a memory circuit 508c .

이상과 같은 적층 구조를 갖는 고체 촬상 장치에서는, 회로 규모의 제한에 관해, 그 자유도를 늘릴 수 있다.In the solid-state imaging device having the above-described laminated structure, the degree of freedom of the circuit scale can be increased.

특히, 칼럼 AD 변환 회로(504)에 대응하는 도 1의 칼럼 AD 변환 회로(14)에서는, 1열마다의 회로 규모의 관점에서는 회로 규모가 증대하는 것이지만, 본 기술을, 적층 구조를 갖는 고체 촬상 장치에 적용함으로써, 1열마다의 회로 규모의 증대에 의한 센서 사이즈에의 영향을 억제하는 것이 가능해진다.Particularly, in the column AD conversion circuit 14 of FIG. 1 corresponding to the column AD conversion circuit 504, the circuit scale increases from the viewpoint of the circuit scale for each column. However, It is possible to suppress the influence on the sensor size by increasing the circuit scale for each column.

[본 기술을 적용한 전자 기기의 구성례][Configuration example of electronic device to which the present technology is applied]

또한, 본 기술은, 고체 촬상 장치에의 적용으로 한정되는 것이 아니다. 즉, 본 기술은, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 소자를 이용하는 복사기 등, 화상 취입부(광전 변환부)에 고체 촬상 소자를 이용하는 전자 기기 전반에 대해 적용 가능하다. 고체 촬상 장치는, 원칩으로서 형성된 형태라도 좋고, 촬상부와 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.The present technique is not limited to the application to the solid-state imaging device. That is, the present technology is applicable to an image capturing unit (photoelectric conversion unit) such as an image capturing device such as a digital still camera or a video camera, a portable terminal device having an image capturing function, a copying machine using a solid- The present invention is applicable to all electronic devices using devices. The solid-state imaging device may be formed as a one-chip, or may be a module-shaped one having an imaging function packaged by integrating an imaging unit and a signal processing unit or an optical system.

도 11은, 본 기술을 적용한 전자 기기로서의, 촬상 장치의 구성례를 도시하는 블록도이다.11 is a block diagram showing a configuration example of an image pickup apparatus as an electronic apparatus to which the present technique is applied.

도 11의 촬상 장치(600)는, 렌즈군 등으로 이루어지는 광학부(601), 상술한 단위 화소(50)의 각 구성이 채용되는 고체 촬상 장치(촬상 디바이스)(602), 및 카메라 신호 처리 회로인 DSP 회로(603)를 구비한다. 또한, 촬상 장치(600)는, 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607), 및 전원부(608)도 구비한다. DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606), 조작부(607) 및 전원부(608)는, 버스 라인(609)을 통하여 상호 접속되어 있다.11 includes an optical section 601 made up of a lens group or the like, a solid-state imaging device (imaging device) 602 in which each unit of the above-described unit pixel 50 is employed, And a DSP circuit 603 as shown in FIG. The image sensing apparatus 600 also includes a frame memory 604, a display section 605, a recording section 606, an operation section 607, and a power source section 608. The DSP circuit 603, the frame memory 604, the display unit 605, the recording unit 606, the operation unit 607, and the power supply unit 608 are interconnected via a bus line 609.

광학부(601)는, 피사체로부터의 입사광(상광)을 받아들여서 고체 촬상 장치(602)의 촬상면상에 결상한다. 고체 촬상 장치(602)는, 광학부(601)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 고체 촬상 장치(602)로서, 상술한 실시의 형태에 관한 이미지 센서(10) 등의 고체 촬상 장치, 즉, 소정의 법칙에 의한 카운트 패턴의 카운트 코드를 클록 신호로서 이용하여, 카운트값을 기억 소자에 유지하도록 한 고체 촬상 장치를 이용할 수 있다.The optical portion 601 receives the incident light (normal light) from the object and forms an image on the imaging surface of the solid-state imaging device 602. The solid-state imaging device 602 converts the light amount of the incident light formed on the imaging surface by the optical portion 601 into an electric signal on a pixel-by-pixel basis, and outputs the electric signal as a pixel signal. As the solid-state image pickup device 602, a count value of a count pattern by a solid-state image pickup device such as the image sensor 10 according to the above-described embodiment, that is, a predetermined rule is used as a clock signal, It is possible to use a solid-state imaging device which is held by the device.

표시부(605)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 고체 촬상 장치(602)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(606)는, 고체 촬상 장치(602)에서 촬상된 동화 또는 정지화를, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.The display unit 605 includes, for example, a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid- The recording unit 606 records a moving image or a still image captured by the solid-state imaging device 602 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).

조작부(607)는, 유저에 의한 조작하에서, 촬상 장치(600)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(608)는, DSP 회로(603), 프레임 메모리(604), 표시부(605), 기록부(606) 및 조작부(607)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.The operation unit 607 issues an operation command for various functions of the image capturing apparatus 600 under the control of the user. The power supply section 608 suitably supplies various power sources that are the operating power sources of the DSP circuit 603, the frame memory 604, the display section 605, the recording section 606 and the operation section 607 to these supply objects .

상술한 바와 같이, 고체 촬상 장치(602)로서, 예를 들면, 상술한 실시의 형태에 관한 이미지 센서(10)를 이용함으로써, 리셋 성분에 관한 카운트값을 유지하는 기억 소자와, 신호 성분에 관한 카운트값을 유지하는 기억 소자를 각각 마련할 필요가 없고, 또한, 리셋 성분과 신호 성분의 차분을 구하는 감산기에 각각의 성분의 카운트값을 전송하는 신호선을 각각 마련할 필요도 없기 때문에, 회로 규모를 억제하면서, 소비 전력을 저감시키는 것이 가능해진다. 따라서 비디오 카메라나 디지털 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치(600)에서, 소형화, 전력 절약화를 도모할 수 있다.As described above, as the solid-state imaging device 602, for example, by using the image sensor 10 according to the above-described embodiment, it is possible to provide a solid-state imaging device having a memory element for holding a count value relating to a reset component, It is not necessary to provide each of the memory elements for holding the count value and it is not necessary to provide signal lines for transferring the count value of each component to the subtracter for obtaining the difference between the reset component and the signal component. It is possible to reduce the power consumption while suppressing the power consumption. Therefore, miniaturization and power saving can be achieved in the imaging device 600 such as a video camera, a digital camera, and a camera module for a mobile device such as a mobile phone.

또한, 상술한 실시 형태에서는, 가시광의 광량에 응한 신호 전하를 물리량으로서 검지하는 단위 화소가 행렬형상으로 배치되어 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들어 설명하였다. 그러나, 본 기술은 CMOS 이미지 센서에의 적용으로 한정되는 것이 아니고, 화소 어레이부의 화소열마다 칼럼 처리부를 배치하여 이루어지는 칼럼 방식의 고체 촬상 소자 전반에 대해 적용 가능하다.In the above-described embodiment, a CMOS image sensor in which unit pixels for detecting a signal charge corresponding to the light amount of visible light as a physical quantity is arranged in a matrix form has been described as an example. However, the present technique is not limited to the application to a CMOS image sensor, but can be applied to a column-type solid-state image pickup device formed by arranging a column processing section for each pixel column of the pixel array section.

또한, 본 기술은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 소자에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 소자나, 광의의 의미로서, 압력이나 정전용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.Further, the present technology is not limited to a solid-state image pickup device which detects the distribution of the incident light amount of visible light and picks up an image as an image, and the solid-state image pickup device which picks up the distribution of the incident amount of infrared rays, X- (Physical quantity distribution detecting device) such as a fingerprint detecting sensor for detecting the distribution of other physical quantities such as pressure and electrostatic capacity as an element and a light sense, and picking up an image as an image.

또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.The embodiments of the present technology are not limited to the above-described embodiments, and various modifications are possible without departing from the gist of the present invention.

또한, 본 기술은 이하와 같은 구성을 취할 수 있다.Further, this technology can take the following configuration.

(1) 시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 입력 전압을 비교하는 비교부와,(1) a comparison unit for comparing the input voltage with a reference voltage of a ramp waveform whose voltage value changes with time,

상기 비교부의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값을 유지하는 기억 유지부와,A memory holding section for holding a count value in a predetermined count pattern on the basis of an output signal of the comparing section,

상기 기억 유지부에 유지된 상기 카운트 패턴에서의 상기 카운트값을 바이너리 데이터로 변환하는 변환부와,A conversion unit for converting the count value in the count pattern held in the memory holding unit into binary data;

상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 제1의 카운터에 공급하는 공급부를 구비하는 A/D 변환기.And a supply unit for supplying a pulse signal corresponding to the binary data converted by the conversion unit to the first counter.

(2) 상기 기억 유지부는, 상기 비교부의 출력 신호가 반전할 때까지, 상기 카운트 패턴에서의 카운트값의 최상위 비트를 나타내는 최상위 비트 신호를 제2의 카운터에 공급하고, 상기 비교부의 출력 신호가 반전한 때의, 상기 카운트 패턴에서의 카운트값의 상기 최상위 비트보다 하위측의 하위 비트를 유지하는 (1)에 기재된 A/D 변환기.(2) The memory holding section supplies the most significant bit signal representing the most significant bit of the count value in the count pattern to the second counter until the output signal of the comparator section is inverted, and the output signal of the comparator section is inverted (1), wherein a lower-order bit of the count value in the count pattern is lower than the most significant bit of the count value at one time.

(3) 상기 변환부는, 상기 카운트 패턴에서의 카운트값의 하위 비트를 상기 바이너리 데이터로 변환하고,(3) The conversion unit converts the lower bits of the count value in the count pattern into the binary data,

상기 공급부는, 기준이 되는 펄스 신호인 기준 신호 중의, 상기 바이너리 데이터의 각 비트의 값에 응한 펄스 신호를 상기 제1의 카운터에 공급하는 (2)에 기재된 A/D 변환기.Wherein the supply unit supplies the first counter with a pulse signal corresponding to a value of each bit of the binary data in a reference signal which is a reference pulse signal.

(4) 상기 하위 비트의 비트수가 n인 경우, 상기 기준 신호는, 2⁰ 내지 2ⁿ의 각각의 수의, n개의 펄스열로 이루어지는 펄스 신호가 되고,(4) When the number of bits of the lower bit is n, the reference signal is a pulse signal consisting of n number of pulse strings, each number being 2 ⁰ to 2 ⁿ ,

상기 공급부는, 상기 기준 신호 중의, 상기 바이너리 데이터에서 값이 1이 되는 0 내지 n의 각 비트에 대응하는 상기 펄스열을 상기 제1의 카운터에 공급하는 (3)에 기재된 A/D 변환기.Wherein said supply section supplies said pulse string corresponding to each bit of 0 to n in said reference signal to said first counter in said binary data to be 1 (3).

(5) 상기 제2의 카운터는, 상기 제1의 카운터에서의 카운트값의 최상위 비트를 캐리로서 카운트하는 (3) 또는 (4)에 기재된 A/D 변환기.(5) The A / D converter according to (3) or (4), wherein the second counter counts the most significant bit of the count value in the first counter as a carry.

(6) 상기 제2의 카운터에 공급되는 상기 최상위 비트 신호의 비트 비정합을 방지하는 비트 비정합 방지부를 또한 구비하는 (2) 내지 (5)의 어느 하나에 기재된 A/D 변환기.(6) The A / D converter according to any one of (2) to (5), further comprising a bit mismatch preventing unit for preventing bit mismatching of the most significant bit signal supplied to the second counter.

(7) 상기 카운트 패턴은, 그레이 코드인 (1) 내지 (6)에 기재된 A/D 변환기.(7) The A / D converter according to any one of (1) to (6), wherein the count pattern is a gray code.

(8) 상기 카운트 패턴은, 위상 시프트 코드인 (1) 내지 (6)에 기재된 A/D 변환기.(8) The A / D converter according to any one of (1) to (6), wherein the count pattern is a phase shift code.

(9) 광전 변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소 어레이와,(9) a pixel array in which a plurality of pixels for photoelectric conversion are arranged in a matrix,

상기 화소의 1열 또는 복수열마다 마련되고, 열마다의 상기 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 A/D 변환기를 구비하고,And an A / D converter which is provided for each column or a plurality of columns of the pixels and converts an analog signal outputted from the pixel for each column into a digital signal,

상기 A/D 변환기는,The A / D converter includes:

시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 상기 아날로그 신호의 입력 전압을 비교하는 비교부와,A comparator for comparing an input voltage of the analog signal with a reference voltage of a ramp waveform whose voltage value changes with time,

상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 제1의 카운터에 공급하는 공급부를 구비하는 고체 촬상 장치.And a supply unit for supplying a pulse signal corresponding to the binary data converted by the conversion unit to the first counter.

(10) 상기 기억 유지부는, 상기 비교부의 출력 신호가 반전할 때까지, 상기 카운트 패턴에서의 카운트값의 최상위 비트를 나타내는 최상위 비트 신호를 제2의 카운터에 공급하고, 상기 비교부의 출력 신호가 반전한 때의, 상기 카운트 패턴에서의 카운트값의 상기 최상위 비트보다 하위측의 하위 비트를 유지하는 (9)에 기재된 고체 촬상 장치.(10) The memory holding section supplies the most significant bit signal representing the most significant bit of the count value in the count pattern to the second counter until the output signal of the comparator section is inverted, and the output signal of the comparator section is inverted (9), wherein the lower bit of the count value in the count pattern is lower than the most significant bit of the count value at one time.

(11) 상기 변환부는, 상기 카운트 패턴에서의 카운트값의 하위 비트를 상기 바이너리 데이터로 변환하여,(11) The conversion unit converts the lower bits of the count value in the count pattern into the binary data,

상기 공급부는, 기준이 되는 펄스 신호인 기준 신호 중의, 상기 바이너리 데이터의 각 비트의 값에 응한 펄스 신호를 상기 제1의 카운터에 공급하는 (10)에 기재된 고체 촬상 장치.Wherein said supplying section supplies a pulse signal corresponding to a value of each bit of said binary data in said reference signal which is a reference pulse signal to said first counter.

(12) 상기 하위 비트의 비트수가 n인 경우, 상기 기준 신호는, 2⁰ 내지 2ⁿ의 각각의 수의, n개의 펄스열로 이루어지는 펄스 신호가 되고,(12) When the number of bits of the lower-order bit is n, the reference signal is a pulse signal composed of n number of pulse strings each having 2 ⁰ to 2 ⁿ ,

상기 공급부는, 상기 기준 신호 중의, 상기 바이너리 데이터에서 값이 1이 되는 0 내지 n의 각 비트에 대응하는 상기 펄스열을 상기 제1의 카운터에 공급하는 (11)에 기재된 고체 촬상 장치.Wherein said supplying section supplies said pulse string corresponding to each bit of 0 to n in said reference signal to said first counter in said binary data to be 1 (11).

(13) 상기 제2의 카운터는, 상기 제1의 카운터에서의 카운트값의 최상위 비트를 캐리로서 카운트하는 (11) 또는 (12)에 기재된 고체 촬상 장치.(13) The solid-state imaging device according to (11) or (12), wherein the second counter counts the most significant bit of the count value in the first counter as a carry.

(14) 클록 신호를 생성하는 클록 생성부와,(14) a clock generator for generating a clock signal,

상기 클록 신호에 의거하여, 상기 카운트 패턴에서의 카운트값을 상기 기억 유지부에 입력하는 입력부를 또한 구비하는 (9) 내지 (13)의 어느 하나에 기재된 고체 촬상 장치.The solid-state imaging device according to any one of (9) to (13), further comprising an input section for inputting the count value in the count pattern to the memory holding section based on the clock signal.

(15) 상기 입력부는, 복수의 상기 A/D 변환기마다 마련되고,(15) The input unit is provided for each of the plurality of A / D converters,

상기 클록 신호를, 복수의 상기 A/D 변환기마다 마련된 상기 입력부에 전송하기 위한 클록 버퍼를, 복수의 상기 A/D 변환기마다 구비하고,Wherein a clock buffer for transmitting the clock signal to the input unit provided for each of the plurality of A / D converters is provided for each of the plurality of A / D converters,

상기 클록 버퍼는, 상기 비교부의 출력 신호가 반전한 후, 상기 기준 신호를, 상기 공급부에 전송하는 (14)에 기재된 고체 촬상 장치.And the clock buffer transfers the reference signal to the supply unit after the output signal of the comparison unit is inverted.

(16) 상기 제2의 카운터에 공급되는 상기 최상위 비트 신호의 비트 비정합을 방지하는 비트 비정합 방지부를 또한 구비하는 (10) 내지 (15)의 어느 하나에 기재된 고체 촬상 장치.(16) The solid-state imaging device according to any one of (10) to (15), further comprising a bit mismatch preventing unit for preventing bit mismatching of the most significant bit signal supplied to the second counter.

(17) 상기 카운트 패턴은, 그레이 코드인 (9) 내지 (16)에 기재된 고체 촬상 장치.(17) The solid-state imaging device according to (9) to (16), wherein the count pattern is a gray code.

(18) 상기 카운트 패턴은, 위상 시프트 코드인 (9) 내지 (16)에 기재된 고체 촬상 장치.(18) The solid-state image pickup device according to (9) to (16), wherein the count pattern is a phase shift code.

(19) 광전 변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소 어레이와,(19) a pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix,

상기 화소의 1열 또는 복수열마다 마련되고, 열마다의 상기 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환하는 A/D 변환기를 구비하는 고체 촬상 소자의 구동 방법으로서,And an A / D converter which is provided for each column or a plurality of columns of the pixels and converts an analog signal output from the pixel for each column into a digital signal, the method comprising:

상기 A/D 변환기가,Wherein the A / D converter comprises:

시간과 함께 전압치가 변화하는 램프파형의 참조 전압과 상기 아날로그 신호의 입력 전압을 비교하는 비교 스텝과,A comparison step of comparing a reference voltage of the ramp waveform whose voltage value changes with time and an input voltage of the analog signal;

상기 비교부의 출력 신호에 의거하여, 소정의 카운트 패턴에서의 카운트값을 유지하는 기억 유지 스텝과,A memory holding step of holding a count value in a predetermined count pattern on the basis of an output signal of the comparator,

상기 기억 유지부에 유지된 상기 카운트 패턴에서의 상기 카운트값을 바이너리 데이터로 변환하는 변환 스텝과,A conversion step of converting the count value in the count pattern held in the memory holding unit into binary data;

상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 제1의 카운터에 공급하는 공급 스텝을 포함하는 구동 방법.And a supply step of supplying a first counter with a pulse signal corresponding to the binary data converted by the conversion unit.

(20) 광전 변환을 행하는 복수의 화소가 행렬형상으로 배열된 화소 어레이와,(20) A pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix form,

상기 A/D 변환기는,The A / D converter includes:

상기 변환부에서 변환된 상기 바이너리 데이터에 응한 펄스 신호를 제1의 카운터에 공급하는 공급부를 구비하는 고체 촬상 장치를 구비하는 전자 기기.And a supply unit for supplying a pulse signal corresponding to the binary data converted by the conversion unit to the first counter.

10 : 이미지 센서
14 : 칼럼 AD 변환 회로
18 : 하위 비트 그레이 코드 생성 회로
19 : 기준 펄스 생성 회로
31 : 비교기
32 : 하위 비트 기억 소자
34 : 상위 비트 U/D CNT
35 : 그레이 코드 바이너리 변환 회로
36 : 격납 동작 제어 회로
37 : 하위 비트 U/D CNT10: Image sensor
14: column AD conversion circuit
18: Lower bit gray code generation circuit
19: Reference pulse generation circuit
31: comparator
32: Lower bit memory element
34: Upper bit U / D CNT
35: Gray code binary conversion circuit
36: Containment operation control circuit
37: Low bit U / D CNT

Claims

A comparator for comparing the input voltage with a reference voltage of the ramp waveform whose voltage value changes with time,
A memory holding section for holding a count value in a predetermined count pattern on the basis of an output signal of the comparing section,
A conversion unit for converting the count value in the count pattern held in the memory holding unit into binary data;
And a supply unit for supplying a pulse signal corresponding to the binary data converted by the conversion unit to the first counter,
Wherein the memory holding section supplies the most significant bit signal representing the most significant bit of the count value in the count pattern to the second counter until the output signal of the comparing section is inverted, And a lower bit lower than the most significant bit of the count value in the count pattern is held.

The method according to claim 1,
Wherein the conversion unit converts the lower bits of the count value in the count pattern into the binary data,
Wherein the supply unit supplies a pulse signal corresponding to a value of each bit of the binary data in the reference signal which is a reference pulse signal to the first counter.

3. The method of claim 2,
When the number of bits of the lower bit is n, the reference signal is a pulse signal consisting of n number of pulse strings, each number of 2 ⁰ to 2 ⁿ ,
Wherein the supply unit supplies the pulse string corresponding to each bit of 0 to n in the reference signal to the first counter in the binary data.

3. The method of claim 2,
And said second counter counts the most significant bit of the count value in said first counter as a carry.

The method according to claim 1,
And a bit mismatch preventing unit for preventing bit mismatching of the most significant bit signal supplied to the second counter.

The method according to claim 1,
Wherein the count pattern is a gray code.

The method according to claim 1,
Wherein the count pattern is a phase shift code.

A pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix,
And an A / D converter which is provided for each column or a plurality of columns of the pixels and converts an analog signal outputted from the pixel for each column into a digital signal,
The A / D converter includes:
A comparator for comparing an input voltage of the analog signal with a reference voltage of a ramp waveform whose voltage value changes with time,
A memory holding section for holding a count value in a predetermined count pattern on the basis of an output signal of the comparing section,
A conversion unit for converting the count value in the count pattern held in the memory holding unit into binary data;
And a supply unit for supplying a pulse signal corresponding to the binary data converted by the conversion unit to the first counter,
Wherein the memory holding section supplies the most significant bit signal representing the most significant bit of the count value in the count pattern to the second counter until the output signal of the comparing section is inverted, And a lower bit lower than the most significant bit of the count value in the count pattern is held.

9. The method of claim 8,
Wherein the conversion unit converts the lower bits of the count value in the count pattern into the binary data,
Wherein the supply unit supplies a pulse signal corresponding to a value of each bit of the binary data in the reference signal which is a reference pulse signal to the first counter.

10. The method of claim 9,
When the number of bits of the lower bit is n, the reference signal is a pulse signal consisting of n number of pulse strings, each number of 2 ⁰ to 2 ⁿ ,
Wherein the supply unit supplies the pulse string corresponding to each bit of 0 to n in the reference signal to the first counter in the binary data.

10. The method of claim 9,
Wherein the second counter counts the most significant bit of the count value in the first counter as a carry.

9. The method of claim 8,
A clock generator for generating a clock signal,
Further comprising an input section for inputting the count value in the count pattern to the memory holding section based on the clock signal.

13. The method of claim 12,
Wherein the input unit is provided for each of the plurality of A / D converters,
Wherein a clock buffer for transmitting the clock signal to the input unit provided for each of the plurality of A / D converters is provided for each of the plurality of A / D converters,
Wherein the clock buffer transfers the reference signal to the supply unit after the output signal of the comparison unit is inverted.

9. The method of claim 8,
Further comprising a bit mismatch preventing unit for preventing bit mismatching of the most significant bit signal supplied to the second counter.

9. The method of claim 8,
Wherein the count pattern is a gray code.

9. The method of claim 8,
Wherein the count pattern is a phase shift code.

A pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix,
And an A / D converter which is provided for each column or a plurality of columns of the pixels and converts an analog signal output from the pixel for each column into a digital signal, the method comprising:
Wherein the A / D converter comprises:
A comparing step of comparing a reference voltage of the ramp waveform whose voltage value changes with time and an input voltage of the analog signal,
A memory holding step of holding a count value in a predetermined count pattern by the memory holding unit based on an output signal of the comparing unit,
A conversion step of converting the count value in the count pattern held in the storage unit into binary data by a conversion unit;
And a supply step of supplying a pulse signal corresponding to the binary data converted by the conversion unit to a counter by a supply unit,
Wherein the memory holding section supplies the most significant bit signal representing the most significant bit of the count value in the count pattern to the second counter until the output signal of the comparing section is inverted, And a lower bit on the lower side of the most significant bit of the count value in the count pattern is held.

A pixel array in which a plurality of pixels for performing photoelectric conversion are arranged in a matrix,
And an A / D converter which is provided for each column or a plurality of columns of the pixels and converts an analog signal outputted from the pixel for each column into a digital signal,
The A / D converter includes:
A comparator for comparing an input voltage of the analog signal with a reference voltage of a ramp waveform whose voltage value changes with time,
A memory holding section for holding a count value in a predetermined count pattern on the basis of an output signal of the comparing section,
A conversion unit for converting the count value in the count pattern held in the memory holding unit into binary data;
And a supply unit for supplying a pulse signal corresponding to the binary data converted by the conversion unit to the counter,
Wherein the memory holding section supplies the most significant bit signal representing the most significant bit of the count value in the count pattern to the second counter until the output signal of the comparing section is inverted, And a lower-order bit lower than the most significant bit of the count value in the count pattern is held.

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