KR101933771B1 - 도핑된 유기물 박막을 포함한 트랜지스터 - Google Patents

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Abstract

본 발명의 일실시예는 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 절연체층; 상기 절연체층 상에 형성된 반도체층; 상기 반도체층 상에 형성된 유기물층; 및 상기 유기물층 상에 형성되며, 서로 이격된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터이다. 다른 실시예는 상기 소스 전극과 반도체층 및 상기 드레인 전극과 반도체층 사이에 배치된 유기물층은 도핑된 유기물층이다.

Description

도핑된 유기물 박막을 포함한 트랜지스터{TRANSISTOR HAVING DOPED ORGANIC THIN LAYER}
본 발명은 기체 및 금속 이온 차단성이 우수하고, 전하 투과 및 반도체 특성 조절이 가능한 유기 박막 트랜지스터에 관한 것이다.
반도체 박막은, 집적회로와 같은 마이크로 일렉트로닉스 분야, 디스플레이, 터치패널 센서어레이, 태양전지와 같은 대면적 전자소자 분야 등의 다양한 분야에서 이용되고 있다. 또한, 이러한 다양한 분야에서 사용되기 위하여, 절연체, 전극 등의 다양한 전자소재가 함께 이용되고 있다.
다양한 분야에서, 다양한 소재와 함께, 반도체 박막을 이용하기 위하여, 반도체 박막은 안정된 전기적 성질을 유지하는 것이 중요하다. 이러한 안정된 전기적 성질을 도출하기 위하여, 외부 대기가 반도체에 흡착되어 성질이 변화되는 것을 방지하고, 전극/절연체-반도체 계면을 통한 물질의 확산을 최소화하여야, 반도체의 전기적 성질 변화를 안정화시킬 수 있다.
외부 대기가 반도체 표면에 흡착되는 것을 방지하기 위하여, 통상적으로, 완성된 전기 소자 표면에 조밀한 절연체 막을 형성하여, 외부 대기와 반도체표면의 상호작용을 억제하였다. 또한 전극/절연체-반도체 계면의 안정화를 위해서, 통상적으로, 계면에 물리적으로 조밀한 물질을 삽입하여, 불필요한 금속 이온이 확산되는 것을 방지하였다.
특히 전자 소자의 고성능화를 위하여, 필수적인 높은 전도도를 갖는 금속배선으로서 구리가 많이 사용되었으나, 전기장 하에서 구리 이온이 반도체 층으로 침투되어 문제가 되었으며, 이를 방지하기 위하여, 전하의 원활한 전달을 가능케 하는 다양한 고밀도 금속 소재 계면층이 진공 공정에 의해서 제작되어 왔다.
또한, 이러한 반도체 박막을 보호하기 위하여, 고온의 진공공정을 통하여 기체 및 금속이온 배리어 박막을 제공하였으나, 공정 비용이 높으며, 유연한 대면적 전자 소자의 구현에 필수적인 유연 플라스틱 기판에는 이러한 기술을 적용하기 어려운 문제점이 있었다. 특히, 금속 차단막은, 고온의 용융점을 갖으며, 치밀한 내화성 금속인 텅스텐, 루테늄, 몰리브덴 등을 사용하여, 고가의 전자빔 증발 증착(electron beam evaporation)이나 스퍼터링(sputtering)에 의해서만 적용이 가능한 한계가 있었다. 또한, 전도체인 금속은 전극 부위에만 적용이 가능하여, 반도체 박막에 침투되는 여타 외부 침투화합물에 대한 차단막으로는 적용하기 어려웠다.
따라서, 기체 및 금속 이온의 효과적인 차단을 위하여, 새로운 배리어 박막을 저가의 저온 용액공정으로 생성하고, 기체 및 금속 이온들에 다양하게 적용 가능한 새로운 배리어 박막 기술에 대한 관심이 증가되고 있다.
고성능 전기소자의 구현을 위해서는, 반도체 박막의 안정된 성질을 유지하여야할 뿐만 아니라, 반도체 박막의 전기적 성질의 적절한 제어가 필수적이다. 이에 대한 한가지 방법으로서 반도체 표면에 일함수가 다르거나, 전기쌍극자를 지닌 소재를 접합하여 표면에 국부적으로 전하를 유도하는 방법론이 제시되었으며, 실리콘, 아연 산화물 등의 결정질 소재들에 대하여 그 응용가능성이 제시되었다.
따라서, 외부환경으로부터 반도체 소재를 보호할 수 있으며, 전기적으로 물성을 조절하여, 전하 전달 및 차단이 가능하고, 이를 통하여, 반도체 소재의 전기적 특성을 효율적으로 제어할 수 있는 기술에 대한 연구가 요구된다.
본 발명의 일실시예는, 기체 및 금속 이온을 차단하고, 반도체 특성을 조절할 수 있는 유기 박막 트랜지스터를 제공하고자 한다.
본 발명의 일실시예는 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 절연체층; 상기 절연체층 상에 형성된 반도체층; 상기 반도체층 상에 형성된 유기물층; 및 상기 유기물층 상에 형성되며, 서로 이격된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터이다.
다른 실시예는 상기 소스 전극과 반도체층 및 상기 드레인 전극과 반도체층 사이에 배치된 유기물층은 도핑된 유기물층이다.
다른 실시예는 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체층 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 반도체층 사이 및 상기 드레인 전극과 상기 반도체층 사이에 각각 배치된 유기물층; 상기 소스 전극, 드레인 전극 및 반도체층으로부터 절연된 게이트 전극; 및 상기 게이트 전극과 상기 소스 전극, 드레인 전극 및 반도체층을 절연시키는 절연체층을 포함하는 박막 트랜지스터이다.
다른 실시예는 상기 유기물층은, 도핑된 유기물층이다.
다른 실시예는 상기 절연체층과 상기 반도체층 사이에, 상기 유기물층 사이에 추가로 유기물층이 형성된다.
다른 실시예는 기판; 상기 기판 상에 형성되며, 서로 이격된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 각각 형성된 유기물층; 상기 소스 전극, 드레인 전극, 및 기판 상에 형성된 반도체층; 상기 반도체층 상에 형성된 절연체층; 및 상기 절연체층 상에 형성된 게이트층을 포함하는 박막 트랜지스터이다.
다른 실시예는 상기 유기물층은, 도핑된 유기물층이다.
다른 실시예는 상기 반도체층과 상기 기판 사이에, 상기 이격된 소스 전극과 드레인 전극 사이에, 추가로 유기물층이 형성된다.
다른 실시예는 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 절연체층; 상기 절연체층 상에 형성되며, 이격된 소스 전극 및 게이트 전극; 상기 소스 전극 및 게이트 전극 상에 각각 형성된 유기물층; 및 상기 소스 전극, 게이트 전극, 및 유기물층 상에 형성된 반도체층을 포함하는 박막 트랜지스터이다.
다른 실시예는 상기 유기물층은, 도핑된 유기물층이다.
다른 실시예는 상기 반도체층 및 절연체층 사이에, 상기 소스 전극과 드레인 전극 사이에, 추가로 유기물층을 포함한다.
본 발명의 일실시예인 유기 박막 트랜지스터는 박막들 사이의 계면에서, 전하의 투과를 허용하거나 반도체의 전기적 특성을 조절할 수 있으며, 금속 이온 혹은 외부 기체의 투과를 방지하여, 전자소자의 성능과 안정성을 향상시킬 수 있다.
또한, 반도체의 치환성 도핑이 어려운 결정성이 없는 비정질 반도체 혹은 나노소재 반도체의 경우에도, 이러한 다기능성 유기물 박막과 반도체 소재의 전하이동을 이용하여, 반도체 박막의 물성을 미세하게 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기물층의 동작원리를 설명하기 위한 모식도이다.
도 2는 본 발명의 일 실시예에 따른 다기능성 유기물층의 제조방법에 대한 플로우차트이다.
도 3은 본 발명의 일 실시예인, 트랜지스터의 구조에 대한 모식도이다.
도 4는 본 발명의 일 실시예인, 트랜지스터의 구조에 대한 모식도이다.
도 5는 본 발명의 일 실시예인, 트랜지스터의 구조에 대한 모식도이다.
도 6은 본 발명의 일 실시예인, 트랜지스터의 구조에 대한 모식도이다.
도 7은 본 발명의 일 실시예에 따른, 유기물층과 반도체층 간의 계면 접합을 나타내는 단면도이다.
도 8은 본 발명의 일실시예에 따른, 유기물층과 반도체층에 대한, UV-Vis 및 UPS 측정결과에 따른 에너지 준위 관계를 나타내는 도면이다.
도 9는 본 발명의 일실시예에 따른, 구리전극-반도체층에 대한 유기물층 삽입 전, 후의 모식도와 각각의 계면을 이차이온질량분석법 (Secondary Ion Mass Spectroscopy: SIMS)을 이용하여 분석한 결과그래프들이다.
도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터의 전기적 안정성 및 환경적 안정성을 설명하기 위한 그래프들이다.
도 11은 본 발명의 일 실시예에 따른 트랜지스터의 전기적 안정성 및 환경적 안정성을 설명하기 위한 그래프들이다.
도 12는 본 발명의 일 실시예에 따른 트랜지스터의 전극 접촉저항(contact resistance)을 나타내는 그래프이다.
도 13은 본 발명의 일 실시예에 따른 트랜지스터의 전기적 특성 조절을 나타내는 그래프이다.
도 14는 본 발명의 일 실시예에 따른 도핑된 유기물층이 포함된 트랜지스터의 모식도와 이의 전기적 특성을 나타내는 그래프들이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 구성요소 등이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 구성요소 등이 존재하지 않거나 부가될 수 없음을 의미하는 것은 아니다. 또한, 본 출원에서, "위에 형성된" 또는 "상에 형성된"의 의미는 상부에 존재하는 구성요소가 하부에 존재하는 구성요소와 직접적으로 접촉되거나 위치하는 것 뿐만 아니라, 이격되어 위치되는 것을 포함할 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명의 일실시예에 따르면, 유기물층 박막을 트랜지스터의 일부에 배치함으로서, 전극으로부터 반도체층으로의 금속이온의 이동을 감소시킬 수 있으며, 반면에, 전자의 주입은 허용할 수 있는 유기 박막 트랜지스터를 제공할 수 있다. 도 1에 이러한 트랜지스터 구조의 모식도를 나타내었다. 도 1에 나타낸 바와 같이, 전극으로부터 제공되는 전하는 투과시켜 반도체층에 전달하지만, 금속 이온의 이동을 방지하고, 외부 기체로부터의 불순물의 침투를 제한할 수 있다.
이하, 구체적인 트랜지스터의 구조 및 이를 제조하는 방법을 상세히 설명한다.
먼저, 본 발명의 다양한 실시예에 적용될 수 있는 유기박막을 제조하는 방법을 설명한다. 이러한 방법 중 하나를 도 2에 플로우 차트로 나타내었다. 다만, 도 2에 나타낸 방법은 하나의 예시이며, 본 발명이 목적하고자 하는 트랜지스터의 구조에 따라 제조방법의 순서는 변경이 가능하며, 필요한 공정이 추가되거나 불필요한 공정이 제외될 수 있음은 당업자에게 자명한 것이다.
도 2에 나타낸 바와 같이, 유기물 박막 제조방법은, 유기물 박막 형성 단계, 열처리에 의한 불순물 제거 및 공액성 전자 상호작용 증진에 의한 조밀화 단계, 도판트 박막 형성 단계, 열처리에 의한 불순물 제거 및 도판트 확산과 활성화 단계, 유기물 박막 패터닝 단계를 포함할 수 있다.
단계 S100의 유기물 박막 형성 단계는, 기판위에 유기물 용액을 용액공정에 의한 코팅하거나, 진공공정에 의한 증착하여 유기물 박막을 형성한다. 상기 용액 공정은 예를 들면, 스핀 코팅, 딥코팅, 잉크젯 프린팅, 오프셋 프린팅, 리버스 오프셋 프린팅, 그라비어 프린팅 또는 롤프린팅일 수 있으나. 이에 한정하지 않고 통상적으로 사용되는 용액 공정은 모두 포함할 수 있다. 진공공정은 예를 들면 진공열증착, 반응성 진공열증착, 또는 화학적 기상증착일 수 있으나, 이에 한정하지 않고 통상적으로 사용되는 용액 공정은 모두 포함할 수 있다.
단계 S200의 열처리에 의한 불순물 제거 및 공액성 전자 상호작용증진에 의한 조밀화 단계는, 기판 위에 형성된 유기물 박막을 열처리하는 것이다. 여기서, 열처리 단계는, 기판 위에 형성된 유기물의 용매 혹은 기포와 같은 불순물을 제거하는 단계이며, 동시에 높은 온도에서의 활발한 분자운동에 의한 공액성 전자간의 상호작용 증진과 이에 따른 구조의 조밀화를 유도하는 단계이다. 열처리 단계는 유기물 박막을 20 내지 300℃(상온 포함)에서 1 내지 60분간 열처리하는 것이 바람직하다. 또한, 질소 및 아르곤과 같은 불활성 조건 혹은 대기중에서 열처리할 수 있다.
다음으로, 단계 S300의 도판트 박막 형성단계는, 유기물 박막 위에 공액성 전자구조를 지닌 유기물과 전하이동 반응을 수행하는 도펀트 소재 박막을 용액공정 혹은 진공공정에 의하여 형성시켜, 유기물 박막내의 자유전하량과 일함수를 조절하는 단계이다. 이때 도펀트 박막은 필요에 따라, 유기물 박막 형성 전에 또는 유기물과 섞어 동시에 형성될 수 있다. 유기물 박막 형성 전에 도판트 박막을 형성시, 도펀트-유기물-반도체의 역전된 순서로 형성되게 된다. 유기물과 섞어 형성시, 용액공정의 경우에는, 유기물 용액에 동시에 도펀트를 녹여 박막을 형성하고, 진공공정시에는 동시진공열증착(co-deposition)과 같은 방법에 의하여 형성된다. 또한 이때 도펀트 박막은 필요시 유기물의 일부분에만 작용할 수 있도록 제한적인 위치에 형성될 수 있다.
또한, 단계 S400의 열처리에 의한 도판트 박막내의 불순물 제거와 활성화 단계는, 기판 위에 형성된 도펀트 박막에 열처리를 하는 것이다. 여기서, 열처리 단계는 기판 위에 형성된 도펀트 박막내의 용매 혹은 기포와 같은 불순물을 제거하는 단계이며, 동시에 높은 온도에서의 활발한 분자운동에 의한 도펀트가 유기물 층으로 확산되어, 유기물 분자와 적절한 전하이동 반응을 수행하여 유기물의 전하농도와 일함수 조절을 달성하는 단계이다. 열처리 단계는 도판트 박막을 20 내지 300℃(상온 포함)에서 1 내지 60분간 열처리하는 것이 바람직하다.
그리고, 단계 S500의 유기물 박막 패터닝 단계는, 포토리쏘그래피, 기계적 제거법 등에 의하여 유기물 박막 혹은 도핑된 유기물 박막을 선택적으로 제거하는 단계이다. 이때, 패터닝 단계는 필요시 S100, S200, S300, 또는 S400과 동시에 수행될 수 있다.
한편, 다기능성 유기물 박막은 디스플레이 분야에서의 박막 트랜지스터(Thin-film Transistor), 반도체 분야, 태양전지 분야, 유기발광 다이오드, 양자점 발광다이오드, 또는 터치패널 분야에서의 전자 소자로 활용 가능한데, 전자소자의 전하투과성 금속이온/외부기체 차단층, 전하이동 도핑에 의한 비정질 반도체 도판트 층 등에 응용 가능하다.
다만, 이하에서는 상기 유기물 박막을 적용한 박막 트랜지스터에 관하여, 상세히 설명한다.
본 발명의 일실시예의 박막 트랜지스터는, 기판, 반도체층, 유기물층 (도핑된 유기물층 포함), 절연체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 이러한 구성요소들은 본 발명의 목적에 맞도록 크기, 개수 및 배치 등은 당업자가 용이하게 응용할 수 있다.
이하, 각 구성요소에 대하여 먼저 설명한다.
상기 기판은 특정 종류로 한정되지 않으며, 반도체가 기 형성되어 있는 반도체 기판, 유리기판, 플라스틱과 같은 폴리머 기반의 기판, 종이, 텍스타일(Textile) 등이 사용 가능한데, 저온 용액공정이 가능한 유기물 박막의 장점을 고려시 플라스틱 계열 등 고온 공정이 불가능한 플렉서블 디스플레이용 기판인 경우 더욱 효과적일 수 있다. 상기 기판의 제조방법은 통상의 기판의 제조방법을 적용할 수 있으므로, 여기서 그 설명은 생략한다.
상기 반도체층은 산화물 반도체(비정질 IGZO, 아연산화물, 주석 산화물, 인듐 산화물 등), 금속 칼코겐화물(MQx: M = 금속, Q = S, Se, Te, 예: 황화 카드뮴, 셀레늄화 카드뮴, 텔루륨화 카드뮴, 셀레늄화 인듐, 텔루륨화 인듐, 셀레늄화 구리 인듐, 텔루륨화 구리 인듐), 전이금속 이 칼코겐화물(TMQ2: TM = 전이금속, Q = S, Se, Te, 예: MoS2, MoSe2, MoTe2, WS2, WSe2 등), 비정질화 실리콘, 다결정질 실리콘, 실리콘 단결정 막, 게르마늄 단결정, III-V족 반도체 (GaAs, InP, InAS, InSb 등), 및 양자점 반도체 (CdSe, CdS, InP 양자점 등)를 적어도 하나를 포함할 수 있다. 상기 반도체층의 제조방법은 통상의 반도체층의 제조방법을 적용할 수 있으므로, 여기서 그 설명은 생략한다.
상기 유기물층은 전자소재(실리콘, 산화물 반도체, 게르마늄, III-V족 반도체 등)속으로의 침투가 손쉬운 구리이온과 같은 분극율 (polarizability)이 큰 무른산(soft acid)과 화학적 상호작용이 큰 공액화된 파이전자를 풍부하게 가지는 유기소재, 황(S), 셀레늄(Se). 인(P)의 비공유전자쌍을 포함하는 유기소재등과 같은 무른염기(soft base)에 기반하여 무른산의 특성을 지니는 금속이온을 무른염기와 무른산의 강한 상호작용을 통하여 효과적으로 침투를 차단한다. 이러한 유기물층의 제조방법은 상술한 방법을 적용할 수 있다.
상기 유기물은 공액성 구조를 갖는 화합물을 포함하는 것이 바람직하다. 상기 유기물층의 유기물은, 공액성 전자구조를 가지는 유기물을 기본 골격으로 하고, 상기 골격에 알킬그룹이 결합된 화합물인 것이 바람직하다. 상기 유기물은, 보다 바람직하게, 탄소반도체 계열 및 유기물 반도체 계열과 이들의 유도체를 포함할 수 있다. 상기 탄소반도체 계열 유기물은 C60, PCBM, graphene, graphene oxide을 포함할 수 있다. 또한 상기 유기물 반도체 계열 유기물은 안트라싸이오펜 계열(ADT, DHADT, DDADT, TESADT, DIF-TESADT 등), fused-ring 싸이오펜 계열(P3HT, a6T, DH-6T do-P2TP, BP2T), 다중 페닐링 계열(테트라센, 펜타센, 헥사센, TIPS-펜타센), NDI 계열(N2200, NDI8-CN, PNDISS), PDI 계열(PDI-8CN2, POL-PDI, P(PDI2DD-DTT)), BTBT 계열(C8-BTBT, DMeO-BTBT), ADI 계열(ADI8, ADI8-CN), 카바졸 계열(PCB, PCDTBT), DPP 계열(Diphenyl-DPPs, dithienyl-DPP, Diaryl-DPPs, BBTDPP1, PDQT), 프탈로시아닌 계열(CuPc, LuPc2, SnCl2Pc)을 포함할 수 있다. 여기서, 열거된 구체적인 유기물 이외에도, 본 발명이 목적하고자 하는 의도를 만족할 수 있는 유기물이라면, 어떠한 유기물도 추가적으로 포함될 수 있다.
상기 유기물의 알킬 그룹은 탄소 숫자가 5개에서 20개를 포함하는 것이 바람직하며, 이를 통하여, 그들의 공액구조에서 소수성 및 분자의 조밀화를 조절할 수 있다.
상기 도펀트를 포함하는 유기물은 상기 유기물에 도펀트가 포함된 것을 의미하며, 상술한 제조방법을 이용하여 제조할 수 있다. 상기 도펀트는 n형 도펀트 또는 p형 도펀트가 바람직하다. n형 도펀트는 알칼리메탈 할라이드(MX: M = Li, Na, K, Rb, Cs; X = F, Cl, Br, I), 1,3-Dimethyl-2-phenyl-2,3-dihydro-1H-benzoimidazole(DMBI) 유도체, 아민 고분자 유도체(polyethyleneimine) 유도체 계열을 포함할 수 있다. 또한, p형 도펀트는 낮은 일함수를 가지는 전이금속 산화물(MoO3, WO3, V2O5, NiO 등) 과 TCNQ(F4TCNQ 등) 계열, CuPc (F16-CuPc 등)을 포함할 수 있다.
상기 절연체층은 실리콘 산화막, 실리콘 질화막, 지르코늄 산화막, 하프늄 산화막, 알루미늄 산화막, 탄탈륨 산화막 등의 산화막과 폴리비닐페놀 (Polyvinyl phenol), 폴리비닐 알콜 (Polyvinyl alcohol), 폴리이미드 (Polyimide) 등의 유기물 및 산화막 중 적어도 하나를 포함할 수 있다. 복수의 물질이 포함될 경우, 혼합물질로 적용되거나 적층구조로 적용될 수 있다. 상기 절연체층의 제조방법은 통상의 절연체층의 제조방법을 적용할 수 있으므로, 여기서 그 설명은 생략한다.
상기 드레인 전극 및 상기 소스 전극은, 각각, 금, 은, 크롬, 칼슘, 바륨, 탄탈륨, 티타늄, 구리, 알루미늄, 몰리브데늄, 텅스텐, 니켈, 팔라듐, 백금 등의 금속 외에 ITO, IZO, ZTO 등의 금속 산화물, 전도성 고분자, CNT (Carbon nanotube) 중 적어도 하나를 포함할 수 있다. 상기 전극의 제조방법은 통상의 전극의 제조방법을 적용할 수 있으므로, 여기서 그 설명은 생략한다.
상기 게이트 전극은 금, 은, 크롬, 탄탈륨, 티타늄, 구리, 알루미늄, 몰리브데늄, 텅스텐, 니켈, 팔라듐, 백금 등의 금속 및 ITO, IZO, ZTO 등의 금속 산화물 중 적어도 하나를 포함한다. 상기 전극의 제조방법은 통상의 전극의 제조방법을 적용할 수 있으므로, 여기서 그 설명은 생략한다.
또한, 상술한 구성요소들의 적절한 배치를 통하여, 전기적으로 활성인 유기물 박막을 전극과 반도체 사이에 형성하거나 혹은 반도체와 절연체 사이에 형성하여, 전극 혹은 절연체의 금속이온과 유기물 박막의 화학적인 상호작용을 이용하여, 전기장 혹은 고온에서 반도체로의 금속이온 확산을 막으며, 동시에 전극에서 반도체로의 전하주입을 허용하는 전하투과성 금속 이온 차단막을 형성할 수 있다.
그리고, 유기물 박막과 반도체 계면에서의 일함수 차이 혹은 전기쌍극자 형성을 이용하여, 전하 이동에 의한 반도체 표면의 전기적인 도핑과 이에 기반한 반도체의 전기적 물성의 조절을 달성할 수 있다.
또한, 진공공정 혹은 용액공정을 이용한 선택적인 도핑을 이용하여 다기능성 유기물 박막의 선택적인 전도도 조절을 달성하여, 전하투과성 금속이온 차단막, 외부기체 차단막, 반도체 특성 조절막의 기능을 동일한 반도체 박막 위에서 위치적으로 유기물 박막의 특성이 조절되어 용도에 맞게 다기능 유기물 박막을 적절하게 조절할 수 있다.
이하, 구체적으로, 상술한 구성요소를 포함하는 박막 트랜지스터의 구조를 상세히 설명한다. 특히, 본 발명은 TCBG(top contact bottom gate), TCTG(top contact top gate), BCTG(bottom contact top gate), 및 BCBG(bottom contact bottom gate) 구조에 각각 적용될 수 있다.
본 발명의 일실시예는 TCBG 구조에 적용될 수 있다. 도 3에 이러한 박막 트랜지스터의 모식도를 나타내었다.
도 3(a)에 나타낸 바와 같이, 박막 트랜지스터는 기판(600); 상기 기판 상에 형성된 게이트 전극(500); 상기 게이트 전극을 덮도록 형성된 절연체층(400); 상기 절연체층 상에 형성된 반도체층(300); 상기 반도체층 상에 배치된 유기물층(200); 및 상기 유기물층 상에 형성되며, 서로 이격된 소스 전극 및 드레인 전극(100)을 포함할 수 있다. 상기 반도체층과 소스 및 드레인 전극 사이에 유기물층이 배치되어, 상기 전극으로부터 상기 반도체층으로 이동하는 금속 이온을 감소시킬 수 있다. 또한, 상기 유기물층은 상기 반도체층과 외부 기체 또는 봉지제 등이 접촉하는 것을 막는 역할을 추가적으로 할 수 있다.
또한, 도 3(b)에 나타낸 바와 같이, 상기 소스 전극(100)과 반도체층(300) 및 상기 드레인 전극(100)과 반도체층(300) 사이에 배치된 유기물층은 도핑된 유기물층(700)일 수 있다. 구체적으로 살펴보면, 상기 박막 트랜지스터는 기판(600); 상기 기판 상에 형성된 게이트 전극(500); 상기 게이트 전극을 덮도록 형성된 절연체층(400); 상기 절연체층 상에 형성된 반도체층(300); 상기 반도체층 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극(100); 상기 소스 전극과 상기 반도체층 사이 및 상기 드레인 전극과 상기 반도체층 사이에 각각 배치된 도핑된 유기물층(700); 상기 이격된 도핑된 유기물층 사이에 배치되며, 상기 반도체층 상에 형성된 유기물층(200)을 포함할 수 있다. 이러한 구조를 통하여, 상기 도핑된 유기물층은 소스 및 드레인 전극으로부터 반도체층으로 금속이온이 확산되는 것을 방지하고, 전하의 이동을 확대시킬 수 있다. 상기 도핑된 유기물층 사이에 형성되고, 반도체층 상에 형성된 유기물층은 반도체층이 외부 기체 또는 봉지제와 접촉되는 것을 방지할 수 있다.
또한, 본 발명의 일실시예는 TCTG 구조에 적용될 수 있다. 도 4에 이러한 박막 트랜지스터의 모식도를 나타내었다.
도 4(a)에 나타낸 바와 같이, 박막 트랜지스터는 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체층 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 반도체층 사이 및 상기 드레인 전극과 상기 반도체층 사이에 각각 배치된 유기물층; 상기 소스 전극, 드레인 전극 및 반도체층으로부터 절연된 게이트 전극; 및 상기 게이트 전극과 상기 소스 전극, 드레인 전극 및 반도체층을 절연시키는 절연체층을 포함할 수 있다. 상기 유기물층은 반도체층과 소스 및 드레인 전극 사이에 배치되어, 소스 및 드레인 전극으로부터 금속 이온이 반도체층으로 이동하는 것을 제한한다.
또한, 도 4(b)에 나타낸 바와 같이, 상기 유기물층은, 도핑된 유기물층일 수 있다. 본 명세서 전반에서 설명하는 도핑된 유기물층의 특성은 본 실시예에 적용된다.
더불어, 도 4(c)에 나타낸 바와 같이, 상기 절연체층과 상기 반도체층 사이에, 상기 유기물층 사이에 추가로 유기물층이 형성될 수 있다. 구체적으로 살펴보면, 상기 박막 트랜지스터는 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체층 상에 형성된 절연체층; 상기 절연체층 상에 형성된 유기물층; 상기 유기물층에 형성되며, 서로 이격된 소스 전극 및 드레인 전극; 상기 소스 전극, 드레인 전극 및 유기물층으로부터 절연된 게이트 전극; 및 상기 게이트 전극과 상기 소스 전극, 드레인 전극 및 유기물층을 절연시키는 절연체층을 포함할 수 있다. 상기 유기물층은 반도체층과 소스 및 드레인 전극 사이에 배치되어, 소스 및 드레인 전극으로부터 금속 이온이 반도체층으로 이동하는 것을 제한한다.
더불어, 본 발명의 일실시예는 BCTG 구조에 적용될 수 있다. 도 5에 이러한 박막 트랜지스터의 모식도를 나타내었다.
도 5(a)에 나타낸 바와 같이, 박막 트랜지스터는 기판; 상기 기판 상에 형성되며, 서로 이격된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 각각 형성된 유기물층; 상기 소스 전극, 드레인 전극, 및 기판 상에 형성된 반도체층; 상기 반도체층 상에 형성된 절연체층; 및 상기 절연체층 상에 형성된 게이트층을 포함할 수 있다. 상기 유기물층은 반도체층과 소스 및 드레인 전극 사이에 배치되어, 소스 및 드레인 전극으로부터 금속 이온이 반도체층으로 이동하는 것을 제한한다.
또한, 도 5(b)에 나타낸 바와 같이, 상기 유기물층은, 도핑된 유기물층일 수 있다. 본 명세서 전반에서 설명하는 도핑된 유기물층의 특성은 본 실시예에 적용된다.
더불어, 도 5(c)에 나타낸 바와 같이, 상기 반도체층과 상기 기판 사이에, 상기 이격된 소스 전극 및 드레인 전극 사이에, 추가로 유기물층이 형성될 수 있다. 구체적으로 살펴보면, 상기 박막 트랜지스터는 기판; 상기 기판 상에 형성되며, 이격된 소스 전극 및 드레인 전극; 상기 소스 전극, 드레인 전극, 및 기판 상에 형성된 유기물층; 상기 유기물층 상에 형성된 반도체층; 상기 반도체층에 형성된 절연체층; 및 상기 절연체층에 형성된 게이트 전극을 포함할 수 있다. 상기 유기물층은 반도체층과 소스 및 드레인 전극 사이에 배치되어, 소스 및 드레인 전극으로부터 금속 이온이 반도체층으로 이동하는 것을 제한한다.
그리고, 본 발명의 일실시예는 BCBG 구조에 적용될 수 있다. 도 6에 이러한 박막 트랜지스터의 모식도를 나타내었다.
도 6(a)에 나타낸 바와 같이, 박막 트랜지스터는 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 절연체층; 상기 절연체층 상에 형성되며, 이격된 소스 전극 및 게이트 전극; 상기 소스 전극 및 게이트 전극 상에 각각 형성된 유기물층; 및 상기 소스 전극, 게이트 전극, 및 유기물층 상에 형성된 반도체층을 포함할 수 있다. 상기 유기물층은 반도체층과 소스 및 드레인 전극 사이에 배치되어, 소스 및 드레인 전극으로부터 금속 이온이 반도체층으로 이동하는 것을 제한한다.
또한, 도 6(b)에 나타낸 바와 같이, 상기 유기물층은, 도핑된 유기물층일 수 있다. 본 명세서 전반에서 설명하는 도핑된 유기물층의 특성은 본 실시예에 적용된다.
더불어, 도 6(c)에 나타낸 바와 같이, 상기 반도체층 및 절연체층 사이에, 상기 소스 전극과 드레인 전극 사이에, 추가로 유기물층을 포함할 수 있다. 구체적으로 살펴보면, 상기 박막 트랜지스터는 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 절연체층; 상기 절연체층에 상에 형성되며, 이격된 소스 전극 및 드레인 전극; 상기 소스 전극, 드레인 전극, 및 절연체층 상에 형성된 유기물층; 및 상기 유기물층 상에 형성된 반도체층을 포함할 수 있다. 상기 유기물층은 반도체층과 소스 및 드레인 전극 사이에 배치되어, 소스 및 드레인 전극으로부터 금속 이온이 반도체층으로 이동하는 것을 제한한다.
이하, 본 발명을 실시예를 통하여, 보다 상세히 설명한다.
고농도로 도핑된(heavily p-doped) 실리콘 웨이퍼 위에 열처리 방법으로 형성된 300nm 두께의 실리콘 산화막을 포함한 기판을 사용하였다. 도핑된 실리콘 웨이퍼는 전도성이 높아 게이트 전극으로도 사용되며, 실리콘 산화막은 게이트 절연막 역할을 한다. 이후 실리콘 산화막 위에 IGZO 산화물 반도체 박막을 형성하기 위하여, 비정질 산화물 반도체 중 하나인 a-IGZO 전구체 용액을 스핀 코팅으로 실시하였다. 이 때, 사용된 a-IGZO 전구체 용액은 2-메톡시에탄올(2-Methoxyethanol)을 용매로 사용하였으며, 인듐 나이트레이트 하이드레이트(Indium nitrate hydrate)를 0.12 몰농도(M), 갈륨 나이트레이트 하이드레이트(Gallium nitrate hydrate)를 0.04 몰농도(M), 징크 나이트레이트 하이드레이트(Zinc nitrate hydrate)를 0.04 몰농도(M)로 각각 섞어 사용하였다. 용액을 코팅 한 후 320℃의 온도에서 30분간 열처리해주었으며, 충분한 두께의 산화물 반도체 박막을 얻기 위해서, 전구체 용액을 한차례 반복하여 코팅하고 열처리를 반복하였다. 이후 습식 에칭을 통해 a-IGZO 박막을 패터닝한 후 PCBM 용액을 스핀코팅하여 PCBM박막을 형성하였다. PCBM 코팅 용액은 용매 클로로포름(Chloroform)에 PCBM을 7mg/ml의 농도로 녹여 사용하였으며 코팅 후 질소환경에서 50℃의 온도에서 1시간 열처리해주었다. 마지막으로 열 증착을 통해 소스 및 드레인 구리 전극을 형성하여 소자를 완성하였다.
유기물층과 반도체층 간의 계면 접합을 확인하기 위하여, 투과전자현미경 이미지를 도 7에 나타내었다. 도 7에 나타낸 바와 같이, 각각의 박막이 스핀코팅을 통해 평평하고 고르게 잘 형성된 모습을 볼 수 있었다.
또한, 도 8에 Ultraviolet Photoelectron spectroscopy(UPS)를 통해 측정한 a-IGZO와 PCBM의 전자 에너지 관계를 그래프로 나타내었다. 여기서, UPS 측정을 위한 샘플은 고농도로 도핑된(heavily p-doped) 실리콘 웨이퍼 위에 산화막을 형성하지 않고, 바로 IGZO와 PCBM을 코팅하였으며 위와 같은 조건으로 열처리를 해주었다. 도 8에 나타낸 바와 같이, PCBM과 N2200의 LUMO레벨이 IGZO의 페르미 레벨(fermi level)보다 높기 때문에 유기물층에서 산화물 반도체 층으로 전자 이동이 일어나, 도핑 효과를 가져올 수 있는 것을 확인할 수 있었다.
그리고, 도 7과 같이, 완성된 소자를 150℃로 30분간 가열한 후, 이차이온질량분석법으로 IGZO 내의 구리이온 유무를 확인한 실험을 실시하고, 그 결과 그래프를 도 9에 나타내었다. 도 9에 나타난 바와 같이, PCBM층이 없는 경우, IGZO내에 구리 이온이 검출되었지만, PCBM층을 삽입한 소자에서는 IGZO 및 PCBM층에서 구리 이온이 검출되지 않았다. 구리 이온은 전기장보다 열에 의해서 더 잘 확산하기 때문에 이 실험을 통해 본 발명에서 선택한 유기박막이 구리이온 침투 저해의 역할을 하는 것으로 더 잘 확인할 수 있었다.
전기적 스트레스에 대한 저항성과 대기환경에 대한 안정성을 확인하기 위하여, 상기 실시예 1에서 제시한 조건과 동일한 실험조건을 이용하여, 실리콘 산화막이 형성된 실리콘 웨이퍼 위에 a-IGZO 박막과 PCBM 박막이 도입된 트랜지스터 소자를 제작하였다. 이 때, PCBM 외에, N2200 및 P3HT 두 가지 유기물을 각각 IGZO층과 구리전극 사이에 도입하는 실험을 실시하였다. N2200과 P3HT 코팅 용액은 용매 클로로벤젠(Chlorobenzene)에 N2200, P3HT를 10mg/ml의 농도로 녹여 사용하였으며, 코팅 후 질소 환경에서 120℃의 온도에서 1시간 열처리 해주었다. 완성된 소자의 소스 드레인 사이 전극 사이에 100V의 전압으로 1초에서 3600초간 스트레스를 주면서 소자 테스트를 한 결과를 도 10에 그래프로 나타내었다. 도 10(a)의 유기물층이 없는 기본 IGZO소자의 경우, 전압을 걸어준 시간이 길어질수록 소자의 성능이 크게 변하는 반면 도 10(b) 내지 (d)의 세가지 유기물층을 도입한 소자의 경우, 오랜 시간 전압을 걸어주어도 소자의 성능이 크게 변하지 않는 결과를 보였다. 구체적으로 기본 IGZO 소자에서는 3600초 100V 전압 스트레스를 주었을 경우, 문턱 전압이 18.98V 감소하였고, Subthreshold Swing(SS)이 4.08V/dec 증가하였다. 이에 반하여, PCBM 층을 도입한 소자의 경우 문턱전압은 1.36V 증가하였고, SS는 1.06V/dec 감소하였으며, 이는 무시할 수 있을 정도의 소자특성 변화를 보였다.
또한, 기본 IGZO 소자와 PCBM 층을 도입한 소자를 각각 대기와 진공 환경에서 측정하여 비교한 결과를 도 11(a) 및 (b)에 각각 그래프로 나타내었다. 일반적으로 산화물 반도체는 대기중의 수분 산소에 영향을 받아 그 전기적 특성이 변화한다. 기본 IGZO소자의 경우 문턱전압이 7.21V의 차이를 보인 반면, PCBM 층을 도입한 소자의 경우, 각각의 환경에서 문턱전압이 0.43V의 차이를 보여 다기능성 유기물층이 수분 산소의 침투를 막아준다는 결과를 확인할 수 있었다.
실시예 1에서 제시한 실험조건과 동일한 방법으로, 실리콘 산화막이 형성된 실리콘 웨이퍼 위에 IGZO 박막과 PCBM 박막이 도입된 트랜지스터 소자를 제작하였다. 이 때, PCBM 코팅 용액에 N-DMBI를 각각 1 wt%와 2 wt%로 섞어 코팅하여 PCBM을 도핑하였다. 구리 전극은 Transfer Length Method(TLM) 측정을 위하여 shadow mask를 통해 25 ~ 250 um까지 다양한 채널 길이를 도입하였다. 완성된 소자는 N-DMBI활성화를 위해, 90℃에서 30분간 열처리되었다.
TLM 측정을 통하여 순수한 PCBM 및 N-DMBI가 도핑된 PCBM 박막이 적용된 소자의 접촉저항을 측정한 결과를 도 12에 그래프로 나타내었다. 도 12에 나타낸 바와 같이, 도핑되지 않은 PCBM 박막을 도입한 소자의 경우, 게이트 전압 50V에서 접촉저항이 4.63kΩcm로 PCBM의 저항 때문에 상대적으로 접촉저항이 매우 컸다. PCBM 도핑을 N-DMBI 2 wt%로 도핑했을 경우, 접촉저항이 게이트 전압 50V에서 0.43kΩcm로 감소하여 크게 개선된 모습을 보였다. 이는 도핑에 의해 PCBM의 전기 전도도가 증가하여 전극으로부터 IGZO 박막까지의 전자 이동이 용이해졌기 때문이다.
또한, 채널 영역에도 도핑되는 효과를 가져올 수 있기 때문에 도 13에서 볼 수 있듯이 N-DMBI 도핑을 통해 소자의 이동도, 문턱전압, 점멸비 등 전기적 특성을 조절할 수 있는 결과를 얻어 전체적인 소자의 특성을 제어할 수 있음을 보여주었다.
실시예 1에서 제시한 실험조건과 동일한 조건으로, 실리콘 산화막이 형성된 실리콘 웨이퍼 위에 IGZO 박막과 PCBM 박막이 도입된 트랜지스터 소자를 제작하였다. 도 14(a)의 상기 트랜지스터 소자의 모식도를 나타내었다. 도 14(a)에 나타낸 바와 같이, PCBM 박막 코팅 후 shadow mask를 통해 열 증착 방식으로 PCBM 박막의 특정 부분에만 N-DMBI를 3 nm 정도의 두께로 선택적인 도핑을 하였다. 도핑 후 N-DMBI의 활성화를 위해 박막을 질소환경에서 90℃에서 30분간 열처리 해주었다. 이후 같은 shadow mask를 통해 선택적 도핑된 부분에 일치하도록 소스 드레인 구리 전극을 증착하였다.
도핑되지 않은 PCBM 박막과 선택적 도핑한 PCBM 박막이 도입된 소자의 특성을 비교한 결과그래프를 도 14(b)에 나타내었다. 또한, 선택적 도핑한 소자의 output 특성을 도 14(c)에 나타내었다. 도 14(b) 및(c)에 나타낸 바와 같이, PCBM의 선택적 도핑의 결과, 증가형 트랜지스터의 특성을 유지한 채 소자의 이동도가 0.2 cm2V-1s-1 증가하였으며, SS는 감소하는 모습을 보여주었다. 또한, TLM 측정을 통해 선택적 도핑시 접촉저항이 게이트 전압 50V에서 0.65 kΩcm까지 감소하여 크게 개선되는 결과를 보여주었다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 절연체층; 상기 절연체층 상에 형성된 반도체층; 상기 반도체층 상에 형성되며 상기 반도체층이 외부에 노출되지 않도록 상기 반도체층을 덮어서 보호하는 유기물층; 및 상기 유기물층 상에 형성되며, 서로 이격된 소스 전극 및 드레인 전극을 포함하고,
    상기 유기물층은 3개의 부분으로 나뉘며, 상기 소스 전극과 반도체층 및 상기 드레인 전극과 반도체층 사이에 배치된 유기물층은 도핑된 유기물층이고,
    상기 도핑된 유기물층은 상기 소스 전극 및 상기 드레인 전극으로부터 상기 반도체층으로 이동하는 금속 이온의 확산을 방지하고, 나머지 유기물층은 상기 반도체층이 외부 기체와 접촉하는 것을 방지하는,
    박막 트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 유기물층의 유기물은, 공액성 전자구조를 가지는 유기물을 기본 골격으로 하고, 상기 골격에 알킬그룹이 결합된 화합물인, 박막 트랜지스터.
  4. 제1항에 있어서, 상기 유기물층의 유기물은 탄소반도체 계열 유기물(C60, PCBM, graphene, 및 graphene oxide 중 적어도 하나), 안트라싸이오펜 계열(ADT, DHADT, DDADT, TESADT, 및 DIF-TESADT 중 적어도 하나), fused-ring 싸이오펜 계열(P3HT, a6T, DH-6T do-P2TP, 및 BP2T 중 적어도 하나), 다중 페닐링 계열(테트라센, 펜타센, 헥사센, 및 TIPS-펜타센 중 적어도 하나), NDI 계열(N2200, NDI8-CN, 및 PNDISS 적어도 하나), PDI 계열(PDI-8CN2, POL-PDI, 및 P(PDI2DD-DTT) 적어도 하나), BTBT 계열(C8-BTBT 및 DMeO-BTBT 적어도 하나), ADI 계열(ADI8 및 ADI8-CN 중 적어도 하나), 카바졸 계열(PCB 및 PCDTBT 중 적어도 하나), DPP 계열(Diphenyl-DPPs, dithienyl-DPP, Diaryl-DPPs, BBTDPP1, 및 PDQT 중 적어도 하나), 프탈로시아닌 계열(CuPc, LuPc2, 및 SnCl2Pc 중 적어도 하나) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  5. 제1항에 있어서, 상기 도핑된 유기물의 도펀트는 n형 도펀트 또는 p형 도펀트이며,
    상기 n형 도펀트는 알칼리메탈 할라이드(MX: M = Li, Na, K, Rb, Cs; X = F, Cl, Br, I), 1,3-Dimethyl-2-phenyl-2,3-dihydro-1H-benzoimidazole(DMBI) 유도체, 아민 고분자 (polyethyleneimine) 유도체 중 적어도 하나를 포함하며,
    상기 p형 도펀트는 전이금속 산화물(MoO3, WO3, V2O5, 및 NiO 중 적어도 하나), TCNQ(F4TCNQ) 계열, CuPc (F16-CuPc) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  6. 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체층 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 반도체층 사이 및 상기 드레인 전극과 상기 반도체층 사이에 각각 배치되며 상기 반도체층이 외부에 노출되지 않도록 상기 반도체층을 덮어서 보호하는 유기물층; 상기 소스 전극, 드레인 전극 및 반도체층으로부터 절연된 게이트 전극; 및 상기 게이트 전극과 상기 소스 전극, 드레인 전극 및 반도체층을 절연시키는 절연체층을 포함하고,
    상기 유기물층은 3개의 부분으로 나뉘며, 상기 소스 전극과 반도체층 및 상기 드레인 전극과 반도체층 사이에 배치된 유기물층은 도핑된 유기물층이고,
    상기 도핑된 유기물층은 상기 소스 전극 및 상기 드레인 전극으로부터 상기 반도체층으로 이동하는 금속 이온의 확산을 방지하고, 나머지 유기물층은 상기 반도체층이 외부 기체와 접촉하는 것을 방지하는,
    박막 트랜지스터.
  7. 삭제
  8. 제6항에 있어서, 상기 절연체층과 상기 반도체층 사이에, 상기 유기물층 사이에 추가로 유기물층이 형성된, 박막 트랜지스터.
  9. 제6항에 있어서, 상기 유기물층의 유기물은, 공액성 전자구조를 가지는 유기물을 기본 골격으로 하고, 상기 골격에 알킬그룹이 결합된 화합물인, 박막 트랜지스터.
  10. 제6항에 있어서, 상기 유기물층은 탄소반도체 계열 유기물(C60, PCBM, graphene, 및 graphene oxide 중 적어도 하나), 안트라싸이오펜 계열(ADT, DHADT, DDADT, TESADT, 및 DIF-TESADT 중 적어도 하나), fused-ring 싸이오펜 계열(P3HT, a6T, DH-6T do-P2TP, 및 BP2T 중 적어도 하나), 다중 페닐링 계열(테트라센, 펜타센, 헥사센, 및 TIPS-펜타센 중 적어도 하나), NDI 계열(N2200, NDI8-CN, 및 PNDISS 적어도 하나), PDI 계열(PDI-8CN2, POL-PDI, 및 P(PDI2DD-DTT) 적어도 하나), BTBT 계열(C8-BTBT 및 DMeO-BTBT 적어도 하나), ADI 계열(ADI8 및 ADI8-CN 중 적어도 하나), 카바졸 계열(PCB 및 PCDTBT 중 적어도 하나), DPP 계열(Diphenyl-DPPs, dithienyl-DPP, Diaryl-DPPs, BBTDPP1, 및 PDQT 중 적어도 하나), 프탈로시아닌 계열(CuPc, LuPc2, 및 SnCl2Pc 중 적어도 하나) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  11. 제6항에 있어서, 상기 도핑된 유기물의 도펀트는 n형 도펀트 또는 p형 도펀트이며, 상기 n형 도펀트는 알칼리메탈 할라이드(MX: M = Li, Na, K, Rb, Cs; X = F, Cl, Br, I), 1,3-Dimethyl-2-phenyl-2,3-dihydro-1H-benzoimidazole(DMBI) 유도체, 아민 고분자 (polyethyleneimine) 유도체 중 적어도 하나를 포함하며, 상기 p형 도펀트는 전이금속 산화물(MoO3, WO3, V2O5, 및 NiO 중 적어도 하나), TCNQ(F4TCNQ) 계열, CuPc (F16-CuPc) 중 적어도 하나를 포함하는, 박막 트랜지스터.
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