KR101931880B1 - 저전력 모드를 위한 cpu측과 hmc측의 hmc컨트롤 장치 및 방법과 이에 관한 기록매체 - Google Patents

저전력 모드를 위한 cpu측과 hmc측의 hmc컨트롤 장치 및 방법과 이에 관한 기록매체 Download PDF

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Abstract

저전력 모드를 위한 CPU측과 HMC측의 HMC컨트롤 장치 및 방법과 이에 관한 기록매체가 개시된다. 개시된 CPU측 HMC컨트롤 장치는 CPU의 요청 패킷을 요청 버퍼에 저장하고 저장된 순서대로 HMC측 HMC컨트롤 장치로 전송하는 링크 마스터; 및 상기 HMC측 HMC컨트롤 장치로부터 전송받은 요청 패킷을 응답 버퍼에 저장하고 저장된 순서대로 상기 CPU에 전송하는 링크 슬레이브를 포함하는 링크부를 다수 포함하되, 상기 링크 마스터는 상기 CPU의 저전력 모드 요청이 발생하면 상기 CPU의 요청 패킷을 더 이상 수신하지 않는 대기 모드로 전환되며, 상기 링크 마스터는 상기 대기 모드에서 버퍼를 확인한 후 버퍼가 비어있는 경우에만 체크 패킷을 생성하여 상기 HMC측 HMC컨트롤 장치로 전송하고, 상기 링크 마스터는 상기 링크 슬레이브가 상기 HMC측 HMC컨트롤 장치로부터 상기 체크 패킷을 전송 받으면 슬립 모드로 전환되는 것을 특징으로 한다. 개시된 장치에 따르면, 패킷의 손실이 발생하지 않고 안정적으로 저전력 모드로 전환할 수 있는 장점이 있다.

Description

저전력 모드를 위한 CPU측과 HMC측의 HMC컨트롤 장치 및 방법과 이에 관한 기록매체{CPU side and HMC side HMC Control Apparatus and Method for Low Power Mode, and Recording Medium Thereof}
본 발명은 CPU측과 HMC측의 HMC컨트롤 장치 및 방법과 이에 관한 기록매체에 관한 것으로서, 더욱 상세하게는 저전력 모드를 위한 CPU측과 HMC측의 HMC컨트롤 장치 및 방법과 이에 관한 기록매체에 관한 것이다.
하이브리드 메모리 큐브(HMC, Hybrid Memory Cube)는 고속 직렬 링크(SerDes)를 이용하여 CPU와 연결되어 빠른 속도로 데이터를 주고받는다. 고속 직렬 링크(SerDes)는 속도가 빠르지만 동기화를 위해 전송할 데이터가 없더라도 항상 링크의 연결을 유지해야 하므로 고속 직렬 링크에 많은 전력이 소비되는 문제점이 있었다.
이러한 전력 문제를 해결하기 위해 HMC specification에서는 고속 직렬 링크의 저전력 모드를 지원한다. 종래기술의 HMC 컨트롤 장치는 각 링크의 액티브 모드에서 CPU의 슬립(sleep)모드 요청이 있다면 일정 시간동안 요청 패킷이 발생하지 않을 경우 해당 링크를 슬립모드로 전환한다. 그러나 요청 패킷이 일정 시간 동안 발생하지 않는 경우라 할지라도 해당 링크의 버퍼에는 처리해야 할 패킷이 남아 있는 경우가 발생하여 슬립모드로 전환될 때 패킷의 손실이 발생하는 문제점이 있었다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명은 패킷의 손실이 발생하지 않는 저전력 모드를 위한 CPU측과 HMC측의 HMC컨트롤 장치 및 방법과 이에 관한 기록매체를 제공한다.
상기한 목적을 달성하기 위해 본 발명의 제1실시예에 따르면, CPU의 요청 패킷을 요청 버퍼에 저장하고 저장된 순서대로 HMC측 HMC컨트롤 장치로 전송하는 링크 마스터; 및 상기 HMC측 HMC컨트롤 장치로부터 전송받은 요청 패킷을 응답 버퍼에 저장하고 저장된 순서대로 상기 CPU에 전송하는 링크 슬레이브를 포함하는 링크부를 다수 포함하되, 상기 링크 마스터는 상기 CPU의 저전력 모드 요청이 발생하면 상기 CPU의 요청 패킷을 더 이상 수신하지 않는 대기 모드로 전환되며, 상기 링크 마스터는 상기 대기 모드에서 버퍼를 확인한 후 버퍼가 비어있는 경우에만 체크 패킷을 생성하여 상기 HMC측 HMC컨트롤 장치로 전송하고, 상기 링크 마스터는 상기 링크 슬레이브가 상기 HMC측 HMC컨트롤 장치로부터 상기 체크 패킷을 전송 받으면 슬립 모드로 전환되는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 장치가 제공된다.
상기 링크 마스터는 상기 대기 모드에서 상기 요청 버퍼와 전송이 실패한 요청 패킷이 저장되는 재요청 버퍼 및 상기 HMC측 HMC컨트롤 장치의 응답 버퍼가 모두 비어있는 경우에만 상기 체크 패킷을 생성하여 전송하는 것을 특징으로 한다.
상기 HMC측 HMC컨트롤 장치는 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 링크 슬레이브로 전송하는 것을 특징으로 한다.
상기 링크 마스터와 상기 링크 슬레이브를 동기화하는 동기화부를 더 포함하되, 모든 링크 마스터가 슬립 모드로 전환되면 모든 링크 마스터는 다운 모드로 전환되어 상기 동기화부가 비활성화되는 것을 특징으로 한다.
상기 링크부는 고속 직렬 링크를 통해 상기 HMC측 HMC컨트롤 장치와 연결되는 것을 특징으로 한다.
또한, 본 발명의 제2실시예에 따르면, CPU측 HMC컨트롤 장치로부터 전송받은 요청 패킷을 응답 버퍼에 저장하고 저장된 순서대로 HMC에 전송하는 링크 슬레이브; 및 상기 HMC의 요청 패킷을 요청 버퍼에 저장하고 저장된 순서대로 상기 CPU측 HMC컨트롤 장치로 전송하는 링크 마스터를 포함하는 링크부를 다수 포함하되, 상기 링크 슬레이브가 상기 CPU측 HMC컨트롤 장치로부터 슬립 모드 전환을 위한 체크 패킷을 전송받으면 상기 링크 마스터는 상기 HMC의 요청 패킷을 더 이상 수신하지 않는 대기 모드로 전환되며, 상기 링크 마스터는 상기 대기 모드에서 버퍼를 확인한 후 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 CPU측 HMC컨트롤 장치로 전송하고 슬립 모드로 전환되는 것을 특징으로 하는 저전력 모드를 위한 HMC측 HMC컨트롤 장치가 제공된다.
상기 링크 마스터는 상기 대기 모드에서 상기 요청 버퍼와 전송이 실패한 요청 패킷이 저장되는 재요청 버퍼 및 상기 HMC측 HMC컨트롤 장치의 응답 버퍼가 모두 비어있는 경우에만 상기 체크 패킷을 전송하는 것을 특징으로 한다.
상기 CPU측 HMC컨트롤 장치는 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 링크 슬레이브로 전송하는 것을 특징으로 한다.
상기 링크 마스터와 상기 링크 슬레이브를 동기화하는 동기화부를 더 포함하되, 모든 링크 마스터가 슬립 모드로 전환되면 모든 링크 마스터는 다운 모드로 전환되어 상기 동기화부가 비활성화되는 것을 특징으로 한다.
상기 링크부는 고속 직렬 링크를 통해 상기 CPU측 HMC컨트롤 장치와 연결되는 것을 특징으로 한다.
또한, 본 발명의 제3실시예에 따르면, (a) 링크 마스터를 CPU의 요청 패킷을 더 이상 받아오지 않는 대기 모드로 전환하는 단계; (b) 링크 마스터가 상기 대기 모드에서 버퍼가 비어있는지 확인하는 단계; (c) 링크 마스터가 단계(b)에서 확인한 버퍼가 모두 비어있는 경우에 체크 패킷을 생성하여 HMC측 HMC컨트롤 장치로 전송하는 단계; (d) 링크 슬레이브가 상기 HMC측 HMC컨트롤 장치로부터 상기 체크 패킷을 전송받는 단계; 및 (e) 상기 링크 마스터가 슬립 모드로 전환되는 단계를 포함하는 저전력 모드를 위한 CPU측 HMC컨트롤 방법이 제공된다.
상기 단계(b)에서, 상기 링크 마스터는 상기 대기 모드에서 상기 요청 버퍼와 전송이 실패한 요청 패킷이 저장되는 재요청 버퍼 및 상기 HMC측 HMC컨트롤 장치의 응답 버퍼가 모두 비어있는지를 확인하는 것을 특징으로 한다.
상기 단계(d)에서, 상기 HMC측 HMC컨트롤 장치는 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 링크 슬레이브로 전송하는 것을 특징으로 한다.
상기 단계(e) 이후에, 모든 링크 마스터가 슬립모드로 전환되면 모든 링크 마스터는 다운 모드로 전환되는 단계를 더 포함하는 것을 특징으로 한다.
상기 링크 마스터 및 상기 링크 슬레이브는 상기 HMC측 HMC컨트롤 장치와 고속 직렬 링크로 연결되는 것을 특징으로 한다.
본 발명은 패킷의 손실이 발생하지 않고 안정적으로 저전력 모드로 전환할 수 있는 장점이 있다.
도 1은 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치의 구조도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 HMC측 HMC컨트롤 장치의 구조도이다.
도 3은 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치와 HMC측 HMC컨트롤 장치의 연결 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치 및 HMC측 HMC컨트롤 장치의 저전력 모드 전환을 설명하기 위한 도면이다.
도 5는 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 방법을 시간의 흐름에 따라 도시한 순서도이다.
도 6은 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 HMC측 HMC컨트롤 방법을 시간의 흐름에 따라 도시한 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 자세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치의 구조도이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치(100)는 다수의 링크부(110) 및 동기화부(120)를 포함할 수 있다.
각 링크부(110)는 링크를 통해 HMC측 HMC컨트롤 장치에 연결된다. HMC측 HMC컨트롤 장치에도 링크부(110)에 대응되는 링크부가 형성되고, 각 링크부(110)는 링크를 통해 HMC측 HMC컨트롤 장치의 대응되는 링크부와 연결될 수 있다. 상기 링크는 고속 직렬 링크일 수 있다.
동기화부(120)는 후술할 각 링크부(110)의 링크 마스터와 링크 슬레이브의 동기화를 수행할 수 있다.
도 2는 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 HMC측 HMC컨트롤 장치의 구조도이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 저전력 모드를 위한 HMC측 HMC컨트롤 장치(200)는 다수의 링크부(210) 및 동기화부(220)를 포함할 수 있다.
각 링크부(210)는 링크를 통해 CPU측 HMC컨트롤 장치에 연결된다. CPU측 HMC컨트롤 장치에도 링크부(210)에 대응되는 링크부(110)가 형성되고, 각 링크부(210)는 링크를 통해 CPU측 HMC컨트롤 장치의 대응되는 링크부(110)와 연결될 수 있다. 상기 링크는 고속 직렬 링크일 수 있다.
동기화부(220)는 후술할 각 링크부(210)의 링크 마스터와 링크 슬레이브의 동기화를 수행할 수 있다.
도 3은 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치와 HMC측 HMC컨트롤 장치의 연결 방법을 설명하기 위한 도면이다.
도 3을 참조하면, CPU측 HMC컨트롤 장치(100)의 링크부(110)는 링크 마스터(111) 및 링크 슬레이브(116)를 포함할 수 있다. 링크 마스터(111)는 HMC측 HMC컨트롤 장치로 CPU의 요청 패킷을 전송하며, 링크 슬레이브(116)는 HMC측 HMC컨트롤 장치로부터 HMC의 요청 패킷을 전송받는다.
한편, 링크 마스터(111)는 CPU의 요청 패킷이 저장되는 요청 버퍼(112) 및 재요청 버퍼(114)를 포함할 수 있다. 요청 버퍼(112)에는 CPU의 요청 패킷이 순차적으로 저장되며, 링크 마스터(111)는 요청 버퍼(112)에 저장된 요청 패킷을 저장된 순서대로 링크를 통해 전송한다. 재요청 버퍼(114)에는 링크 마스터(111)가 전송하였지만 전송의 성공이 확인되지 않은 요청 패킷이 저장될 수 있다. 링크 마스터(111)는 재요청 버퍼(114)에 저장된 요청 패킷을 요청 버퍼(112)에 저장된 요청 패킷보다 우선적으로 전송할 수 있다.
또한, 링크 슬레이브(116)는 전송받은 HMC의 요청 패킷을 저장하는 응답 버퍼(118)를 포함할 수 있다. 응답 버퍼(118)에는 링크를 통해 전송된 HMC의 요청 패킷이 순차적으로 저장되며, 저장된 순서대로 CPU에 전송된다.
한편, 고속 직렬 링크는 클럭 신호를 이용하여 패킷을 전송하므로, 링크 마스터(111)와 링크 슬레이브(116)는 동기화부(120)를 통해 동기화가 이루어진다.
도 3을 참조하면, HMC측 HMC컨트롤 장치(200)의 링크부(210) 또한 링크 마스터(211) 및 링크 슬레이브(216)를 포함할 수 있다. 링크 마스터(211)는 CPU측 HMC컨트롤 장치로 HMC의 요청 패킷을 전송하며, 링크 슬레이브(216)는 CPU측 HMC컨트롤 장치로부터 CPU의 요청 패킷을 전송받는다.
한편, 링크 마스터(211)는 HMC의 요청 패킷이 저장되는 요청 버퍼(212) 및 재요청 버퍼(214)를 포함할 수 있다. 요청 버퍼(212)에는 HMC의 요청 패킷이 순차적으로 저장되며, 링크 마스터(211)는 요청 버퍼(212)에 저장된 요청 패킷을 저장된 순서대로 링크를 통해 전송한다. 재요청 버퍼(214)에는 링크 마스터(211)가 전송하였지만 전송의 성공이 확인되지 않은 요청 패킷이 저장될 수 있다. 링크 마스터(211)는 재요청 버퍼(214)에 저장된 요청 패킷을 요청 버퍼(212)에 저장된 요청 패킷보다 우선적으로 전송할 수 있다.
또한, 링크 슬레이브(216)는 전송받은 CPU의 요청 패킷을 저장하는 응답 버퍼(218)를 포함할 수 있다. 응답 버퍼(218)에는 링크를 통해 전송된 CPU의 요청 패킷이 순차적으로 저장되며, 저장된 순서대로 HMC에 전송된다.
링크 마스터(211)와 링크 슬레이브(216)는 동기화부(220)를 통해 동기화가 이루어진다.
도 3을 참조하면, CPU측 HMC컨트롤 장치(100)의 각 링크부(110)는 HMC측 HMC컨트롤 장치(200)의 대응되는 각 링크부(210)와 링크로 연결된다. 각 링크부를 연결하는 다수의 링크가 모여 고속 직렬 링크를 형성하며, 고속 직렬 링크는 하나의 링크당 다운스트림(downstream)과 업스트림(upstream) 두 가지 경로가 존재한다. 일례로, CPU측 HMC컨트롤 장치(100)의 링크 마스터(111)는 링크의 다운스트림을 통해 HMC측 HMC컨트롤 장치(200)의 링크 슬레이브(216)로 CPU의 요청 패킷을 전송할 수 있다. 한편, HMC측 HMC컨트롤 장치(200)의 링크 마스터(211)는 링크의 업스트림을 통해 CPU측 HMC컨트롤 장치(100)의 링크 슬레이브(116)로 HMC의 요청 패킷을 전송할 수 있다.
이제, 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치와 HMC측 HMC컨트롤 장치의 저전력 모드 전환 과정을 상세히 설명하기로 한다.
도 4는 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치 및 HMC측 HMC컨트롤 장치의 저전력 모드 전환을 설명하기 위한 도면이다.
도 4에서, 액티브(active) 모드는 링크가 활성화된 상태이며, 슬립(sleep) 모드는 링크가 비활성화된 상태이다. 각 링크들은 상황에 따라 액티브 모드 또는 슬립 모드를 유지할 수 있다. 하나의 링크가 액티브 모드에서 슬립 모드로 전환하기 위해서는 대기 모드를 거치게 되며, 대기 모드로 전환된 링크는 CPU로부터 더이상의 요청 패킷을 받아오지 않으며, 슬립 모드로 전환되더라도 패킷의 손실이 없도록 남아있던 모든 패킷의 전송을 완료한다. 남아있던 모든 패킷의 전송을 완료한 대기모드의 링크는 슬립 모드로 전환되게 되어 전력 소비가 최소화된다. 한편, 마지막 남은 액티브 모드의 링크가 슬립 모드로 전환되게 되면 모든 링크는 다운(down) 모드로 전환되어 전력 소비를 더욱 최소화할 수 있게 된다. 다운 모드 또는 슬립 모드의 링크는 링크 재훈련을 통해 다시 액티브 모드로 전환될 수 있다.
이제, 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치 및 HMC측 HMC컨트롤 장치의 저전력 모드 전환을 도 3 및 도 4를 참조하여 보다 상세히 설명한다.
하나의 링크가 슬립 모드로 전환되기 위해서는 먼저 CPU의 저전력 모드 요청이 필요하다. 종래 기술에서는, CPU의 저전력 모드 요청이 발생하면 일정 시간 동안 CPU의 패킷 요청이 없을 경우 해당 링크는 바로 슬립 모드로 전환된다. 이러한 경우, 해당 링크의 버퍼에는 전송이 완료되지 못한 패킷이 남아있을 수 있으며, 따라서 패킷의 손실이 발생하게 된다.
본 발명에서는 CPU의 저전력 모드 요청이 발생하여도 해당 링크가 바로 슬립 모드로 전환되지 않는다. CPU의 저전력 모드 요청이 발생하면, 본 발명의 CPU측 HMC컨트롤 장치(100)의 링크 마스터(111)는 대기(wait)모드로 전환된다. 여기서 대기모드란, 본 발명에서 새롭게 제시되는 모드이며, 해당 링크가 슬립 모드로 전환되기 전에 패킷의 전송 완료를 확인하여 패킷의 손실이 없이 슬립 모드로 전환하기 위한 모드이다.
대기 모드의 링크 마스터(111)는 링크의 연결을 유지하여 버퍼에 저장된 패킷들의 전송은 수행하되, 새로운 요청 패킷을 요청 버퍼에 더 이상 저장하지 않는다. 즉, CPU는 더 이상 대기모드로 전환된 링크부에 요청 패킷을 전송하지 않으며, 대기모드로 전환되지 않은 다른 링크부에 요청 패킷을 전송할 수 있다.
대기모드를 이용하여, 링크부(110)는 버퍼에 저장된 패킷을 손실하지 않으면서 슬립 모드로 들어갈 준비를 하게 된다. 링크 마스터(111)는 요청 버퍼(112)에 있는 다른 패킷들의 전송이 완료되었는지 확인할 수 있다. 또한, 링크 마스터(111)는 재요청 버퍼(114)에 저장된 패킷들이 모두 전송되었는지 확인할 수 있다. 마지막으로, 링크 마스터(111)는 HMC측 HMC컨트롤 장치(200)의 링크 슬레이브(216)의 응답 버퍼(218)의 모든 패킷이 HMC로 전송되었는지 확인한다. 링크 마스터(111)는 HMC측 HMC컨트롤 장치(200)로 패킷을 전송할 때, 응답 버퍼(218)의 패킷 저장 공간 유무를 확인하고 전송하게 되는데, 응답 버퍼(218)의 패킷 저장 공간이 초기값 즉 최대값인지 확인하여 링크 슬레이브(216)의 응답 버퍼(218)의 모든 패킷이 HMC로 전송되었는지 확인할 수 있다.
상술한 것처럼, 링크 마스터(111)는 요청 버퍼(112)와 재요청 버퍼(114) 및 HMC측 HMC컨트롤 장치(200)의 링크 슬레이브(216)의 응답 버퍼(218)에 저장된 패킷들의 전송이 모두 완료되었는지를 확인한 후, 요청 버퍼(112)와 재요청 버퍼(114) 및 응답 버퍼(218)가 모두 비어있을 경우에만 체크 패킷을 생성하여 HMC측 HMC컨트롤 장치(200)로 전송할 수 있다. 체크 패킷은, 대기 모드에서 슬립 모드로 들어가기 위한 준비가 되었음을 알리기 위한 패킷이다. 요청 버퍼(112)와 재요청 버퍼(114) 및 응답 버퍼(218) 중 하나라도 패킷이 저장되어 있다면 링크 마스터(111)는 체크 패킷을 생성하지 않고 대기 모드에서 대기한다.
체크 패킷이 HMC측 HMC컨트롤 장치(200)의 링크 슬레이브(216)에 전송되면, HMC측 HMC컨트롤 장치(200)의 링크 마스터(211)는 대기모드로 전환된다.
링크 마스터(211)는 요청 버퍼(212)에 있는 다른 패킷들의 전송이 완료되었는지 확인할 수 있다. 또한, 링크 마스터(211)는 재요청 버퍼(214)에 저장된 패킷들이 모두 전송되었는지 확인할 수 있다. 마지막으로, 링크 마스터(211)는 CPU측 HMC컨트롤 장치(100)의 링크 슬레이브(116)의 응답 버퍼(118)의 모든 패킷이 CPU로 전송되었는지 확인한다. 링크 마스터(211)는 CPU측 HMC컨트롤 장치(100)로 패킷을 전송할 때, 응답 버퍼(118)의 패킷 저장 공간 유무를 확인하고 전송하게 되는데, 응답 버퍼(118)의 패킷 저장 공간이 초기값 즉 최대값인지 확인하여 링크 슬레이브(116)의 응답 버퍼(118)의 모든 패킷이 CPU로 전송되었는지 확인할 수 있다.
상술한 것처럼, 링크 마스터(211)는 요청 버퍼(212)와 재요청 버퍼(214) 및 CPU측 HMC컨트롤 장치(100)의 링크 슬레이브(116)의 응답 버퍼(118)에 저장된 패킷들의 전송이 모두 완료되었는지를 확인한 후, 요청 버퍼(212)와 재요청 버퍼(214) 및 응답 버퍼(118)가 모두 비어있을 경우에만 체크 패킷을 생성하여 CPU측 HMC컨트롤 장치(100)로 전송할 수 있다. 요청 버퍼(212)와 재요청 버퍼(214) 및 응답 버퍼(118) 중 하나라도 패킷이 저장되어 있다면 링크 마스터(211)는 체크 패킷을 생성하지 않고 대기 모드에서 대기한다. 체크 패킷을 CPU측 HMC컨트롤 장치(100)로 전송하고, 링크 마스터(211)는 슬립모드로 전환한다.
이제 체크 패킷이 CPU측 HMC컨트롤 장치(100)에 전달되면, 링크마스터(111)도 슬립 모드로 전환되어 해당 링크는 슬립 모드로 전환되게 된다.
상술한 과정을 통해, 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치와 HMC측 HMC컨트롤 장치의 해당 링크는 패킷의 손실 없이 슬립 모드로 전환되어 전력 손실을 줄일 수 있게 된다.
한편, 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 장치와 HMC측 HMC컨트롤 장치의 마지막 남은 액티브 모드의 링크가 슬립 모드로 전환되면, 모든 링크는 다운(down)모드로 전환되어 전력 손실을 더욱 줄일 수 있다. 다운모드에서는, CPU측 HMC컨트롤 장치 및 HMC측 HMC컨트롤 장치의 동기화부(120, 220)가 비활성으로 전환되어 전력 소비를 더욱 줄일 수 있게 된다.
도 5는 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 방법을 시간의 흐름에 따라 도시한 순서도이다.
도 5를 참조하면, 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 CPU측 HMC컨트롤 방법은 대기 모드로 전환하는 단계(S510), 요청 버퍼를 확인하는 단계(S520), 재요청 버퍼를 확인하는 단계(S530), 응답 버퍼를 확인하는 단계(S540), 체크 패킷을 생성하여 전송하는 단계(S550), 체크 패킷을 전송받는 단계(S560), 슬립 모드로 전환하는 단계(S570) 및 다운 모드로 전환하는 단계(S580)를 포함할 수 있다.
대기 모드로 전환하는 단계(S510)는 CPU의 저전력 모드 요청이 발생하면, CPU측 HMC컨트롤 장치(100)의 링크 마스터(111)가 대기(wait)모드로 전환하는 단계이다. 대기모드에서 링크 마스터(111)는 링크의 연결을 유지하여 버퍼에 저장된 패킷들의 전송은 수행하되, 새로운 요청 패킷을 CPU로부터 받아오지는 않는다.
요청 버퍼를 확인하는 단계(S520)는 링크 마스터(111)가 요청 버퍼(112)에 전송이 완료되지 않은 패킷이 있는지 확인하고 모든 패킷의 전송을 완료하는 단계이다.
재요청 버퍼를 확인하는 단계(S530)는 링크 마스터(111)가 재요청 버퍼(114)에 저장된 패킷들이 모두 전송되었는지 확인하고, 재요청 버퍼(114)에 패킷이 남아있다면, 패킷들의 전송을 완료하는 단계이다.
응답 버퍼를 확인하는 단계(S540)는 링크 마스터(111)가 HMC측 HMC컨트롤 장치(200)의 링크 슬레이브(216)의 응답 버퍼(218)의 모든 패킷이 HMC로 전송되었는지 확인하고, 응답 버퍼(218)에 패킷이 남아있다면, 남아있는 패킷의 전송이 완료될 때까지 대기하는 단계이다.
체크 패킷을 생성하여 전송하는 단계(S550)는 링크 마스터(111)가 체크 패킷을 생성하여 링크의 다운스트림을 통해 HMC측 HMC컨트롤 장치(200)로 전송하는 단계이다. 링크 마스터(111)는 체크 패킷을 전송하여 패킷의 손실 없이 슬립 모드로 전환할 수 있음을 알리게 된다.
체크 패킷을 전송받는 단계(S560)는 CPU측 HMC컨트롤 장치(100)의 링크 슬레이브(116)가 HMC측 HMC컨트롤 장치(200)로부터 체크 패킷을 전송받는 단계이다. 체크 패킷을 전송받음으로 HMC측 HMC컨트롤 장치(200)의 링크 마스터(211) 또한 패킷의 손실 없이 슬립 모드로 전환할 수 있음을 알 수 있다.
슬립 모드로 전환하는 단계(S570)는 링크 마스터(111)가 슬립 모드로 전환하는 단계이다. HMC측 HMC컨트롤 장치(200)의 링크 마스터(211) 또한 S560단계에서 체크 패킷을 전송하고 슬립 모드로 전환하여, 해당 링크는 슬립 모드로 전환된다.
다운 모드로 전환하는 단계(S580)는 CPU측 HMC컨트롤 장치(100) 및 HMC측 HMC컨트롤 장치(200)의 모든 링크부(110, 210)가 슬립 모드로 전환되었을 때 모든 링크부가 다운 모드로 전환하는 단계이다. 다운 모드에서는 동기화부(120, 220)가 비활성화되어 전력의 소비를 더욱 줄일 수 있다.
도 6은 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 HMC측 HMC컨트롤 방법을 시간의 흐름에 따라 도시한 순서도이다.
도 6을 참조하면, 본 발명의 바람직한 일 실시예에 따른 저전력 모드를 위한 HMC측 HMC컨트롤 방법은 체크 패킷을 전송받는 단계(S610), 대기 모드로 전환하는 단계(S620), 요청 버퍼를 확인하는 단계(S630), 재요청 버퍼를 확인하는 단계(S640), 응답 버퍼를 확인하는 단계(S650), 체크 패킷을 전송하는 단계(S660), 슬립 모드로 전환하는 단계(S670) 및 다운 모드로 전환하는 단계(S680)를 포함할 수 있다.
체크 패킷을 전송받는 단계(S610)는 HMC측 HMC컨트롤 장치(200)의 링크 슬레이브(216)가 CPU측 HMC컨트롤 장치(100)로부터 체크 패킷을 전송받는 단계이다. 체크 패킷을 전송받음으로 CPU측 HMC컨트롤 장치(100)의 링크 마스터(111)가 패킷의 손실 없이 슬립 모드로 전환할 준비가 되었음을 알 수 있다.
대기 모드로 전환하는 단계(S620)는 HMC측 HMC컨트롤 장치(200)의 링크 마스터(211)가 대기(wait)모드로 전환하는 단계이다. 대기모드에서 링크 마스터(211)는 링크의 연결을 유지하여 버퍼에 저장된 패킷들의 전송은 수행하되, 새로운 요청 패킷을 HMC로부터 받아오지는 않는다.
요청 버퍼를 확인하는 단계(S630)는 링크 마스터(211)가 요청 버퍼(212)에 전송이 완료되지 않은 패킷이 있는지 확인하고 모든 패킷의 전송을 완료하는 단계이다.
재요청 버퍼를 확인하는 단계(S640)는 링크 마스터(211)가 재요청 버퍼(214)에 저장된 패킷들이 모두 전송되었는지 확인하고, 재요청 버퍼(214)에 패킷이 남아있다면, 패킷들의 전송을 완료하는 단계이다.
응답 버퍼를 확인하는 단계(S650)는 링크 마스터(211)가 CPU측 HMC컨트롤 장치(100)의 링크 슬레이브(116)의 응답 버퍼(118)의 모든 패킷이 CPU로 전송되었는지 확인하고, 응답 버퍼(118)에 패킷이 남아있다면, 남아있는 패킷의 전송이 완료될 때까지 대기하는 단계이다.
체크 패킷을 전송하는 단계(S660)는 링크 마스터(211)가 체크 패킷을 링크의 업스트림을 통해 CPU측 HMC컨트롤 장치(100)로 전송하는 단계이다.
슬립 모드로 전환하는 단계(S670)는 HMC측 HMC컨트롤 장치(200)의 링크 마스터(211)가 슬립 모드로 전환하는 단계이다.
다운 모드로 전환하는 단계(S680)는 CPU측 HMC컨트롤 장치(100) 및 HMC측 HMC컨트롤 장치(200)의 모든 링크부(110, 210)가 슬립 모드로 전환되었을 때 모든 링크부가 다운 모드로 전환하는 단계이다. 다운 모드에서는 동기화부(120, 220)가 비활성화되어 전력의 소비를 더욱 줄일 수 있다.
상술한 것처럼, 본 발명은 대기모드에서의 과정을 이용하여 패킷의 손실이 없이 고속 직렬 링크를 안정적으로 저전력 모드로 전환할 수 있게 된다.
본 발명의 실시예들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 것이 있으며, 상기 매체에 기록되는 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 일 실시예들의 동작을 수행하기 위해 적어도 하나의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: CPU측 HMC컨트롤 장치
110: 링크부
111: 링크 마스터
112: 요청 버퍼
114: 재요청 버퍼
116: 링크 슬레이브
118: 응답 버퍼
120: 동기화부
200: HMC측 HMC컨트롤 장치
210: 링크부
211: 링크 마스터
212: 요청 버퍼
214: 재요청 버퍼
216: 링크 슬레이브
218: 응답 버퍼
220: 동기화부

Claims (15)

  1. CPU의 요청 패킷을 요청 버퍼에 저장하고 저장된 순서대로 HMC측 HMC컨트롤 장치로 전송하는 링크 마스터; 및
    상기 HMC측 HMC컨트롤 장치로부터 전송받은 요청 패킷을 응답 버퍼에 저장하고 저장된 순서대로 상기 CPU에 전송하는 링크 슬레이브를 포함하는 링크부를 다수 포함하되,
    상기 링크 마스터는 상기 CPU의 저전력 모드 요청이 발생하면 상기 CPU의 요청 패킷을 더 이상 수신하지 않는 대기 모드로 전환되며,
    상기 링크 마스터는 상기 대기 모드에서 버퍼를 확인한 후 버퍼가 비어있는 경우에만 체크 패킷을 생성하여 상기 HMC측 HMC컨트롤 장치로 전송하고,
    상기 링크 마스터는 상기 링크 슬레이브가 상기 HMC측 HMC컨트롤 장치로부터 상기 체크 패킷을 전송 받으면 슬립 모드로 전환되는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 장치.
  2. 제1항에 있어서,
    상기 링크 마스터는 상기 대기 모드에서 상기 요청 버퍼와 전송이 실패한 요청 패킷이 저장되는 재요청 버퍼 및 상기 HMC측 HMC컨트롤 장치의 응답 버퍼가 모두 비어있는 경우에만 상기 체크 패킷을 생성하여 전송하는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 장치.
  3. 제1항에 있어서,
    상기 HMC측 HMC컨트롤 장치는 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 링크 슬레이브로 전송하는 것을 특징으로 하는 CPU측 HMC컨트롤 장치.
  4. 제1항에 있어서,
    상기 링크 마스터와 상기 링크 슬레이브를 동기화하는 동기화부를 더 포함하되,
    모든 링크 마스터가 슬립 모드로 전환되면 모든 링크 마스터는 다운 모드로 전환되어 상기 동기화부가 비활성화되는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 장치.
  5. 제1항에 있어서,
    상기 링크부는 고속 직렬 링크를 통해 상기 HMC측 HMC컨트롤 장치와 연결되는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 장치.
  6. CPU측 HMC컨트롤 장치로부터 전송받은 요청 패킷을 응답 버퍼에 저장하고 저장된 순서대로 HMC에 전송하는 링크 슬레이브; 및
    상기 HMC의 요청 패킷을 요청 버퍼에 저장하고 저장된 순서대로 상기 CPU측 HMC컨트롤 장치로 전송하는 링크 마스터를 포함하는 링크부를 다수 포함하되,
    상기 링크 슬레이브가 상기 CPU측 HMC컨트롤 장치로부터 슬립 모드 전환을 위한 체크 패킷을 전송받으면 상기 링크 마스터는 상기 HMC의 요청 패킷을 더 이상 수신하지 않는 대기 모드로 전환되며,
    상기 링크 마스터는 상기 대기 모드에서 버퍼를 확인한 후 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 CPU측 HMC컨트롤 장치로 전송하고 슬립 모드로 전환되는 것을 특징으로 하는 저전력 모드를 위한 HMC측 HMC컨트롤 장치.
  7. 제6항에 있어서,
    상기 링크 마스터는 상기 대기 모드에서 상기 요청 버퍼와 전송이 실패한 요청 패킷이 저장되는 재요청 버퍼 및 상기 HMC측 HMC컨트롤 장치의 응답 버퍼가 모두 비어있는 경우에만 상기 체크 패킷을 전송하는 것을 특징으로 하는 저전력 모드를 위한 HMC측 HMC컨트롤 장치.
  8. 제6항에 있어서,
    상기 CPU측 HMC컨트롤 장치는 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 링크 슬레이브로 전송하는 것을 특징으로 하는 HMC측 HMC컨트롤 장치.
  9. 제6항에 있어서,
    상기 링크 마스터와 상기 링크 슬레이브를 동기화하는 동기화부를 더 포함하되,
    모든 링크 마스터가 슬립 모드로 전환되면 모든 링크 마스터는 다운 모드로 전환되어 상기 동기화부가 비활성화되는 것을 특징으로 하는 저전력 모드를 위한 HMC측 HMC컨트롤 장치.
  10. 제6항에 있어서,
    상기 링크부는 고속 직렬 링크를 통해 상기 CPU측 HMC컨트롤 장치와 연결되는 것을 특징으로 하는 저전력 모드를 위한 HMC측 HMC컨트롤 장치.
  11. (a) 링크 마스터를 CPU의 요청 패킷을 더 이상 받아오지 않는 대기 모드로 전환하는 단계;
    (b) 링크 마스터가 상기 대기 모드에서 버퍼가 비어있는지 확인하는 단계;
    (c) 링크 마스터가 단계(b)에서 확인한 버퍼가 모두 비어있는 경우에 체크 패킷을 생성하여 HMC측 HMC컨트롤 장치로 전송하는 단계;
    (d) 링크 슬레이브가 상기 HMC측 HMC컨트롤 장치로부터 상기 체크 패킷을 전송받는 단계; 및
    (e) 상기 링크 마스터가 슬립 모드로 전환되는 단계를 포함하는 저전력 모드를 위한 CPU측 HMC컨트롤 방법.
  12. 제11항에 있어서,
    상기 단계(b)에서,
    상기 링크 마스터는 상기 대기 모드에서 상기 CPU의 요청 패킷을 저장하는 요청 버퍼와 전송이 실패한 요청 패킷이 저장되는 재요청 버퍼 및 상기 HMC측 HMC컨트롤 장치의 응답 버퍼가 모두 비어있는지를 확인하는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 방법.
  13. 제11항에 있어서,
    상기 단계(d)에서,
    상기 HMC측 HMC컨트롤 장치는 버퍼가 비어있는 경우에만 상기 체크 패킷을 상기 링크 슬레이브로 전송하는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 방법.
  14. 제11항에 있어서,
    상기 단계(e) 이후에,
    모든 링크 마스터가 슬립모드로 전환되면 모든 링크 마스터는 다운 모드로 전환되는 단계를 더 포함하는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 방법.
  15. 제11항에 있어서,
    상기 링크 마스터 및 상기 링크 슬레이브는 상기 HMC측 HMC컨트롤 장치와 고속 직렬 링크로 연결되는 것을 특징으로 하는 저전력 모드를 위한 CPU측 HMC컨트롤 방법.
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