KR101931337B1 - Method For Manufacturing Thin Film Transistor Having Three-Layered Metal Gate Element - Google Patents
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Abstract
본 발명은 삼중 금속층으로 구성된 게이트를 갖는 박막 트랜지스터 기판의 제조 방법에 관련된 것이다. 본 발명에 의한 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은, 기판 위에 제1 금속층, 제2 금속층 및 제3 금속층을 연속으로 도포하여 게이트 금속층을 도포하는 단계; 상기 제3 금속층 위에 포토레지스트를 도포하고 게이트 패턴에 대응하도록 형성하는 단계; 상기 포토레지스트 패턴으로 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층을 식각하여 게이트 요소를 형성하는 단계; 상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하는 단계; 상기 포토레지스트를 제거하는 단계; 그리고 상기 게이트 요소 위에 절연막을 도포하는 단계를 포함한다. 본 발명은, 애슁 가스의 함량과 애슁 공정 시간을 조절하여 삼중 금속층에서 발생하는 팁 부분을 변성 포토레지스트와 함께 제거하므로, 추가의 공정 없이, 양호한 특성과 성능을 갖는 박막 트랜지스터 기판을 제조할 수 있다.The present invention relates to a method of manufacturing a thin film transistor substrate having a gate composed of a triple metal layer. A method of fabricating a thin film transistor substrate having a triple metal layer gate interconnection structure according to the present invention comprises: sequentially applying a first metal layer, a second metal layer and a third metal layer on a substrate to apply a gate metal layer; Applying a photoresist on the third metal layer and forming the photoresist so as to correspond to the gate pattern; Etching the first metal layer, the second metal layer, and the third metal layer with the photoresist pattern to form a gate element; Ashing a portion of the photoresist and a remaining tip portion of the first and third metal layers; Removing the photoresist; And applying an insulating film over the gate element. Since the tip portion generated in the triple metal layer is removed together with the modified photoresist by controlling the content of the ashing gas and the ashing process time, the thin film transistor substrate having good characteristics and performance can be manufactured without further processing .
Description
본 발명은 삼중 금속층으로 구성된 게이트를 갖는 박막 트랜지스터 기판의 제조 방법에 관련된 것이다. 특히, 본 발명은 대면적 고휘도용 평판 표시장치에서 저저항을 구현하기 위해 구리를 게이트 물질로 사용하는 박막 트랜지스터 기판을 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor substrate having a gate composed of a triple metal layer. More particularly, the present invention relates to a method of manufacturing a thin film transistor substrate using copper as a gate material to realize a low resistance in a large area high brightness flat panel display.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광장치(Electro-Luminescence device, EL) 등이 있다. 특히, 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS)을 채널 층으로 사용한 고품질의 평판 표시장치가 각광을 받고 있다.2. Description of the Related Art Recently, various flat panel display devices capable of reducing weight and volume, which are disadvantages of cathode ray tubes (CRTs), have been developed. Such flat panel display devices include a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an electro-luminescence device (EL) . Particularly, a high-quality flat panel display device using low temperature polysilicon (LTPS) as a channel layer is in the spotlight.
도 1은 종래 기술에 의한 LTPS 채널 층을 갖는 능동소자인 박막 트랜지스터를 이용한 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)의 구조를 나타내는 평면도이다. 도 2는 도 1에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기전계발광 표시장치의 구조를 나타내는 단면도이다.FIG. 1 is a plan view showing the structure of an organic light emitting diode (OLED) using a thin film transistor which is an active device having an LTPS channel layer according to the related art. FIG. 2 is a cross-sectional view cut along the cutting line II-II 'in FIG. 1, showing a structure of a conventional organic light emitting display device.
도 1 및 2를 참조하면, 유기전계발광 표시장치는 박막트랜지스터(ST, DT) 및 박막트랜지스터(ST, DT)와 연결되어 구동되는 유기발광 다이오드(OLED)가 형성된 박막트랜지스터 기판, 박막트랜지스터 기판과 대향하여 유기 접합층(POLY)을 사이에 두고 접합하는 캡(ENC)을 포함한다. 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT(ST)와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드(OLED)를 포함한다.1 and 2, an organic light emitting display includes a thin film transistor (TFT) substrate having a thin film transistor (ST) and a thin film transistor (DT) and an organic light emitting diode (OLED) And a cap (ENC) which opposes and bonds the organic bonding layer (POLY) therebetween. The thin film transistor substrate includes a switching TFT ST, a driving TFT DT connected to the switching TFT ST, and an organic light emitting diode OLED connected to the driving TFT DT.
유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.On the glass substrate SUB, the switching TFT ST is formed at a position where the gate line GL and the data line DL cross each other. The switching TFT ST functions to select a pixel. The switching TFT ST includes a gate electrode SG, a semiconductor layer SA, a source electrode SS and a drain electrode SD which branch off from the gate line GL. The driving TFT DT serves to drive the anode electrode ANO of the pixel selected by the switching TFT ST. The driving TFT DT includes a gate electrode DG connected to the drain electrode SD of the switching TFT ST, a source electrode DS connected to the semiconductor layer DA, the driving current transfer wiring VDD, (DD). The drain electrode DD of the driving TFT DT is connected to the anode electrode ANO of the organic light emitting diode.
도 2에서는 일례로, 탑 게이트(Top Gate) 구조의 박막트랜지스터를 도시하였다. 이 경우, 스위칭 TFT(ST)의 반도체 층(SA) 및 구동 TFT(DT)의 반도체 층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 층들(SA, DA)의 중심부에 중첩되어 형성된다. 그리고, 반도체 층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)들은 게이트 전극들(SG, DG)을 덮는 절연막(IN) 위에 형성된다.In FIG. 2, a thin film transistor having a top gate structure is shown as an example. In this case, the semiconductor layer DA of the switching TFT ST and the semiconductor layer DA of the driving TFT DT are formed first on the substrate SUB, and the gate electrodes G1 and G2 are formed on the gate insulating film GI, SG, and DG are formed overlapping the center portions of the semiconductor layers SA and DA. Source electrodes SS and DS and drain electrodes SD and DD are connected to both sides of the semiconductor layers SA and DA through a contact hole. The source electrodes SS and DS and the drain electrodes SD and DD are formed on the insulating film IN covering the gate electrodes SG and DG.
또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 라인(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 TFT(ST)와 구동 TFT(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포된다. 그리고, 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 TFT(DT)의 드레인 전극(DD)을 노출하는 콘택홀들이 형성된다. 그리고, 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PL)은 유기발광 다이오드를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.A gate pad GP formed at one end of each gate line GL and a data pad DP formed at one end of each data line DL are formed in the outer periphery of the display region where the pixel region is disposed, A driving current pad VDP formed at one end of the current transfer wiring VDD is disposed. The protective film PAS is entirely coated on the substrate SUB on which the switching TFT ST and the driving TFT DT are formed. Contact holes exposing the gate pad GP, the data pad DP, the driving current pad VDP, and the drain electrode DD of the driving TFT DT are formed. Then, a flattening film PL is applied onto the display area of the substrate SUB. The planarization layer PL serves to uniformize the roughness of the substrate surface in order to apply the organic material constituting the organic light emitting diode in a smooth planar state.
평탄화 막(PL) 위에는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀들을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성된다. 그리고, 뱅크(BA)의 일부 상부에는 스페이서(SP)를 더 형성한다.An anode electrode ANO is formed on the planarizing film PL in contact with the drain electrode DD of the driving TFT DT through the contact hole. The gate pad GP, the data pad DP, and the gate formed on the driving current pad VDP, which are exposed through the contact holes formed in the passivation film PAS, are formed on the outer peripheral portion of the display region where the planarization film PL is not formed. A pad terminal GPT, a data pad terminal DPT, and a driving current pad terminal VDPT, respectively. The bank BA is formed on the substrate SUB except for the pixel region in the display region. A spacer SP is further formed on a part of the bank BA.
상기와 같은 구조를 갖는 박막트랜지스터 기판 위에 스페이서(SP)를 사이에 두고 일정 간격을 유지하여 캡(ENC)이 합착된다. 이 경우, 박막트랜지스터 기판과 캡(ENC)은 그 사이에 유기 접합층(POLY)을 개재하여 완전 밀봉 합착하도록 하는 것이 바람직하다. 게이트 패드(GP) 및 게이트 패드 단자(GPT) 그리고 데이터 패드(DP) 및 데이터 패드 단자(DPT)는 캡(ENC) 외부에 노출되어 각종 연결 수단을 통해 외부에 설치되는 장치와 연결된다.The encapsulation (ENC) is attached on the thin film transistor substrate having the above-described structure while keeping the spacers SP therebetween at regular intervals. In this case, it is preferable that the thin film transistor substrate and the cap (ENC) are completely sealed together by interposing an organic bonding layer (POLY) therebetween. The gate pad GP and the gate pad terminal GPT and the data pad DP and the data pad terminal DPT are exposed to the outside of the cap ENC and connected to an external device through various connecting means.
이와 같이, 능동 구동형 평판 표시장치는 매트릭스 배열을 갖는 화소 영역에 박막 트랜지스터가 하나씩 할당되어 형성된 박막 트랜지스터 기판을 구비한다. 특히, 대면적에 걸쳐서 고화질의 평판 표시장치를 제조하기 위해 LTPS 채널층을 갖는 평판 표시장치에서는 저저항 특성을 갖는 구리(Copper; Cu)와 같은 금속으로 배선 및 박막 트랜지스터를 형성하는 것이 바람직하다. 그러나, 구리는 금속이 아닌 다른 물질층과의 계면 특성이 좋지 않아, 소자를 형성함에 있어 많은 문제가 있다. 하여, 구리를 다른 보호 금속 물질로 감싸는 삼중 금속층 구조를 갖도록 형성하는 방법이 사용되고 있다.As described above, the active matrix type flat panel display device has a thin film transistor substrate in which one thin film transistor is assigned to a pixel region having a matrix arrangement. In particular, in a flat panel display device having an LTPS channel layer in order to manufacture a high-quality flat panel display device over a large area, it is preferable to form a wiring and a thin film transistor with a metal such as copper (Cu) having low resistance characteristics. However, copper has a poor interface property with a layer of a material other than a metal, and thus has many problems in forming a device. And a triple metal layer structure in which copper is surrounded by another protective metal material is used.
배선 및 박막 트랜지스터의 전극을 삼중 금속층으로 형성함에 있어, 지금까지 제시된 여러 제조 공정들은 더 많은 마스크 공정수를 요구하거나 복잡한 공정을 사용하기 때문에, 제조 비용이나, 생산 수율에 있어서 효과적이지 못하다. 따라서, 단일 금속층 게이트 요소를 갖는 제조 공정에 비해서 공정 단계가 더 많이 필요하지 않고, 복잡하지 않으면서도, 저저항 금속을 포함하는 삼중 금속층 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법의 개발이 절실히 필요한 실정이다.In the formation of the electrodes of the wiring and the thin film transistor as the triple metal layer, the various manufacturing processes hitherto proposed are not effective in the manufacturing cost or the production yield, because they require more mask process steps or use complicated processes. Therefore, there is a great need for the development of a method for manufacturing a thin film transistor substrate having a triple metal layer structure including a low resistance metal, which is not complicated and requires less processing steps than a manufacturing process having a single metal layer gate element. to be.
본 발명의 목적은 종래 기술의 문제점들을 해결하고자 안출 된 발명으로서, 구리를 포함하는 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 제공하는 데 있다. 또한 본 발명의 다른 목적은, 마스크 공정 수와 공정 단계가 단순한 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a thin film transistor substrate having a triple metal layer gate wiring structure including copper. Another object of the present invention is to provide a method for manufacturing a thin film transistor substrate having a simple triple metal layer gate wiring structure in which the number of mask processes and process steps are simple.
상기 목적을 달성하기 위하여, 본 발명에 의한 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은, 기판 위에 제1 금속층, 제2 금속층 및 제3 금속층을 연속으로 도포하여 게이트 금속층을 도포하는 단계; 상기 제3 금속층 위에 포토레지스트를 도포하고 게이트 패턴에 대응하도록 형성하는 단계; 상기 포토레지스트 패턴으로 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층을 식각하여 게이트 요소를 형성하는 단계; 상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하는 단계; 상기 포토레지스트를 제거하는 단계; 그리고 상기 게이트 요소 위에 절연막을 도포하는 단계를 포함한다.In order to achieve the above object, a method of manufacturing a thin film transistor substrate having a triple-metal layer gate wiring structure according to the present invention includes the steps of sequentially applying a first metal layer, a second metal layer and a third metal layer on a substrate, step; Applying a photoresist on the third metal layer and forming the photoresist so as to correspond to the gate pattern; Etching the first metal layer, the second metal layer, and the third metal layer with the photoresist pattern to form a gate element; Ashing a portion of the photoresist and a remaining tip portion of the first and third metal layers; Removing the photoresist; And applying an insulating film over the gate element.
상기 게이트 금속층을 도포하기 전에, 상기 기판 위에 반도체 층을 형성하는 단계; 그리고 상기 반도체 층 위에 게이트 절연막을 도포하는 단계를 더 포함하며; 상기 게이트 요소를 형성하는 단계는, 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부에 중첩하는 게이트 전극을 포함하도록 형성하며; 상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하기 전에, 상기 포토레지스트를 마스크로 하여 고 농도 불순물을 상기 반도체 층에 주입하여 고농도 오믹층을 형성하는 단계를 더 포함하며; 상기 포토레지스트를 제거하는 단계 이후에, 상기 게이트 전극을 마스크로 하여 상기 반도체 층에 저 농도 불순물을 주입하여 상기 반도체 층과 상기 고농도 오믹층 사이에 저농도 오믹층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Forming a semiconductor layer on the substrate before applying the gate metal layer; And applying a gate insulating film on the semiconductor layer; Wherein forming the gate element includes forming a gate electrode over the central portion of the semiconductor layer above the gate insulating film; Implanting a high-concentration impurity into the semiconductor layer using the photoresist as a mask to form a high-concentration ohmic layer before ashing the photoresist and the remaining tip portions of the first and third metal layers, ; Forming a low-concentration ohmic layer between the semiconductor layer and the high-concentration ohmic layer by injecting a low-concentration impurity into the semiconductor layer using the gate electrode as a mask after the step of removing the photoresist .
상기 절연막과 상기 게이트 절연막을 동시에 패턴하여 상기 반도체 층의 양 측변에 접촉하고 있는 상기 고농도 오믹층을 노출하는 단계; 상기 절연막 위에 금속층을 도포하고 패턴하여 상기 고농도 오믹층들과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계; 상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Exposing the high concentration ohmic layer in contact with both sides of the semiconductor layer by simultaneously patterning the insulating film and the gate insulating film; Forming a source electrode and a drain electrode in contact with the high concentration ohmic layers by applying and patterning a metal layer on the insulating layer; Forming a pixel contact hole exposing a part of the drain electrode by applying and patterning a protective film covering the source electrode and the drain electrode; And forming a pixel electrode that contacts the drain electrode through the pixel contact hole by coating a transparent conductive material on the protective film and patterning the transparent conductive material.
상기 제1 금속층 및 상기 제2 금속층은, 몰르브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni) 그리고 몰리브덴-티타늄(MoTi) 합금 중 적어도 어느 하나를 포함하고, 상기 제2 금속층은 구리(Cu) 및 알루미늄 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.Wherein the first metal layer and the second metal layer comprise at least one of Mo, Ti, Cr, Ni, and Mo-Ti alloy, And the metal layer includes at least one of copper (Cu) and aluminum.
상기 애슁하는 단계는, SF6 + O2 가스로 상기 포토레지스트의 일부 및 상기 제1 및 상기 제3 금속층의 잔여 팁 부분을 제거하는 것을 특징으로 한다.The ashing step is characterized by removing a part of the photoresist and a remaining tip portion of the first and third metal layers with an SF 6 + O 2 gas.
상기 SF6 + O2 가스의 함량비는 15:300인 것을 특징으로 한다.And the content ratio of the SF 6 + O 2 gas is 15: 300.
상기 애슁 단계는, 90초 내지 120초 동안 수행하는 것을 특징으로 한다.The ashing step is performed for 90 to 120 seconds.
본 발명에 의한 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판을 제조하는 방법은 별도의 추가 공정 없이, 삼중 금속층 게이트 요소의 식각 단면 형상을 균일하게 형성하는 제조 방법을 제공한다. 따라서, 삼중 금속층 게이트 요소 이후에 적층되는 요소들의 스텝 커버리지(Step Coverage)가 양호하게 형성되어, 소자의 안정성을 확보하는 효과가 있다. 또한, 별도의 제조 공정을 사용하지 않으므로 제조 공정이 단순하고, 마스크 공정 수를 단축할 수 있어, 제조 비용을 절감하고 생산 수율을 향상하는 효과가 있다.The method of manufacturing a thin film transistor substrate having a triple metal layer gate element according to the present invention provides a manufacturing method for uniformly forming an etched cross sectional shape of a triple metal layer gate element without any additional process. Therefore, the step coverage of the elements stacked after the triple-metal-layer gate element is well formed, thereby ensuring the stability of the device. Further, since no separate manufacturing process is used, the manufacturing process is simple, the number of mask processes can be shortened, and the manufacturing cost is reduced and the production yield is improved.
도 1은 종래 기술에 의한 능동소자인 박막 트랜지스터를 이용한 유기전계발광 표시장치의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기전계발광 표시장치의 구조를 나타내는 단면도.
도 3은 본 발명에 의한 평판 표시장치의 일례인 유기전계발광 표시장치의 구조를 나타내는 단면도.
도 4는 삼중 금속층을 갖는 게이트 전극 위에 절연막이 형성된 경우의 스텝 커버리지를 나타내는 단면도.
도 5a 내지 5i는 본 발명에 의한 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판을 제조하는 방법을 나타내는 공정 단면도들.1 is a plan view showing a structure of an organic light emitting display device using a thin film transistor which is an active device according to the related art.
FIG. 2 is a cross-sectional view taken along a cutting line I-I 'in FIG. 1, showing a structure of a conventional organic light emitting display device.
3 is a cross-sectional view showing the structure of an organic light emitting display device, which is an example of a flat panel display device according to the present invention.
4 is a cross-sectional view showing a step coverage when an insulating film is formed on a gate electrode having a triple metal layer.
Figures 5A through 5I are process cross-sectional views illustrating a method of fabricating a thin film transistor substrate having a triple metal layer gate element in accordance with the present invention.
이하, 첨부한 도면 도 3, 도 4 및 도 5a 내지 5i를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지된 내용 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings 3, 4 and 5A to 5I. Like reference numerals throughout the specification denote substantially identical components. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention.
도 3은 본 발명에 의한 평판 표시장치의 일례인 유기전계발광 표시장치의 구조를 나타내는 단면도이다. 본 발명에 의한 평판 표시장치는 다수 개의 화소 영역이 매트릭스 방식으로 배열되고, 각 화소 영역에는 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 본 발명에 의한 평판 표시장치는 LTPS 채널 층을 갖는 박막 트랜지스터 기판을 포함한다. 또한, LTPS 채널 층은 액정표시장치 및 유기전계발광 표시장치에서 모두 사용할 수 있다. 예를 들어, 본 발명에 의한 LTPS 채널 층을 갖는 유기전계발광 표시장치용 박막 트랜지스터의 구조를 나타내는 평면도는 도 1에서 도시한 종래 기술에 의한 유기전계발광 표시장치의 구조와 차이가 거의 없다. 따라서, 본 발명의 설명에서는 LTPS 채널 층을 갖는 평판 표시장치용 박막 트랜지스터 기판에 대해 설명함에 있어서, 유기전계발광 표시장치를 예로하여 설명하며, 필요한 경우, 평면도는 도 1을 인용한다.3 is a cross-sectional view illustrating the structure of an organic light emitting display device, which is an example of a flat panel display device according to the present invention. The flat panel display according to the present invention includes a thin film transistor substrate in which a plurality of pixel regions are arranged in a matrix manner and thin film transistors are arranged in each pixel region. A flat panel display according to the present invention includes a thin film transistor substrate having an LTPS channel layer. In addition, the LTPS channel layer can be used in both a liquid crystal display device and an organic light emitting display device. For example, a plan view showing the structure of a thin film transistor for an organic light emitting display having an LTPS channel layer according to the present invention is substantially the same as the structure of the organic light emitting display according to the prior art shown in FIG. Therefore, in the description of the present invention, a description will be made of a thin film transistor substrate for a flat panel display having an LTPS channel layer by taking an organic electroluminescent display device as an example and, if necessary, a plan view is referred to FIG.
도 3을 참조하면, 본 발명에 의한 평판 표시장치의 일례를 나타내는 유기전계발광 표시장치는 대체적인 구성이 도 2에서 도시한 종래 기술에 의한 유기전계발광 표시장치와 구조가 거의 유사하다. 차이가 있다면, 게이트 배선(GL), 게이트 배선(GL)에서 분기한 스위칭 게이트 전극(SG) 그리고, 스위칭 드레인 전극(SD)과 연결되는 구동 게이트 전극(DG)이 삼중 금속층으로 형성된 것에서 차이가 있다.Referring to FIG. 3, an organic light emitting display device, which is an example of a flat panel display device according to the present invention, has a structure substantially similar to that of the conventional organic light emitting display device shown in FIG. There is a difference in that the gate wiring GL, the switching gate electrode SG branched from the gate wiring GL and the driving gate electrode DG connected to the switching drain electrode SD are formed of a triple metal layer .
대면적 고휘도 특성을 갖는 유기전계발광 표시장치용 박막 트랜지스터 기판에서, 전체 면적에 걸쳐 고른 휘도를 나타내기 위해서는 배선 저항을 낮추는 것이 중요하다. 특히, 한 화면의 비디오 데이터를 표시하는 기간인 한 프레임 기간 동안에 모든 게이트 배선들이 순차적으로 활성화된다. 한 프레임 기간동안 게이트 배선의 시작부와 끝 부분에서의 전압 강하가 발생하지 않아야, 전체 면적에서 균일한 휘도를 갖는 비디오 영상을 제공할 수 있다.In a thin film transistor substrate for an organic electroluminescence display device having a large-area high-luminance characteristic, it is important to lower the wiring resistance so as to exhibit uniform luminance over the entire area. In particular, all the gate wirings are sequentially activated during one frame period, which is a period for displaying video data of one screen. A voltage drop at the start and end portions of the gate wiring during one frame period must be prevented so that a video image having a uniform luminance over the entire area can be provided.
따라서, 게이트 배선에서 저저항 특성을 갖는 구리(Cu) 혹은 알루미늄(Al)과 같은 금속을 사용하는 것이 바람직하다. 하지만, 구리는 유사한 성질을 갖는 금속 층이 아닌 다른 물질 층과 접촉하는 경우 계면에서의 접착 성질이 급격히 저하되는 경향이 있어서, 구리 물질로만 형성된 게이트 층을 형성할 경우, 소자 형성에 예상치 못한 문제가 발생할 수 있다. 이를 방지하기 위해, 구리층의 하층과 상층에 보호용 금속층을 더 형성한 삼중 금속층으로 게이트 요소를 형성하는 것이 바람직하다.Therefore, it is preferable to use a metal such as copper (Cu) or aluminum (Al) having a low resistance characteristic in the gate wiring. However, when copper contacts a layer of a material other than a metal layer having a similar property, the adhesion property at the interface tends to be drastically lowered. Therefore, when forming a gate layer formed only of a copper material, an unexpected problem Lt; / RTI > In order to prevent this, it is preferable to form the gate element with a triple-metal layer in which a protective metal layer is further formed on the lower and upper layers of the copper layer.
예를 들어, 보호용 금속층으로는 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni) 혹은 몰리브덴-티타늄(MoTi) 합금을 사용할 수 있다. 이하, 실시 예에서는 몰리브덴-티타늄의 합금을 사용한 경우를 중심으로 설명한다. 몰리브덴-티타늄 합금인 하부층과 상부층 그리고 구리를 포함하는 중간층으로 이루어진 삼중 금속층을 패턴하여 게이트 전극을 형성한 경우에 다음과 같은 문제가 발생할 수 있다.For example, molybdenum (Mo), titanium (Ti), chromium (Cr), nickel (Ni), or molybdenum-titanium (MoTi) alloys can be used as the protective metal layer. Hereinafter, the case of using an alloy of molybdenum and titanium will be mainly described in the examples. The following problems may occur when a gate electrode is formed by patterning a triple metal layer composed of a lower layer and an upper layer which are molybdenum-titanium alloy and an intermediate layer including copper.
도 4를 참조하여, 삼중 금속층 게이트 전극을 형성한 경우의 문제점을 설명한다. 도 4는 삼중 금속층을 갖는 게이트 전극 위에 절연막이 형성된 경우의 스텝 커버리지를 나타내는 단면도이다. 몰리브덴-티타늄 합금, 구리 그리고 몰리브덴-티타늄 합금을 연속으로 증착하여 삼중 금속층을 형성한 후, 상부층, 중간층 및 하부층을 한번에 식각을 하면, 각 층의 식각 진행비율(etching rate)의 차이로 인해, 상부층과 하부층이 중간층(구리층)보다 외부로 돌출된 팁(Tip)이 형성된다. 이러한 팁(Tip)이 남아 있는 상태에서, 절연막(IN)을 도포하는 경우, 팁(Tip) 부분에서 절연막(IN)의 두께가 얇아지거나 아예 도포가 안 되어, 절연막(IN)의 스텝 커버리지에 불량이 발생한다. 이 경우, 게이트 전극(G)에 대한 절연막(IN)의 절연 성능이 저하되고, 이는 소자의 불량을 야기할 수 있다.The problem of forming the triple-metal layer gate electrode will be described with reference to FIG. 4 is a cross-sectional view showing step coverage when an insulating film is formed on a gate electrode having a triple metal layer. When the upper layer, the intermediate layer and the lower layer are etched at one time after the ternary metal layer is formed by continuously depositing the molybdenum-titanium alloy, copper and molybdenum-titanium alloy, due to the difference in the etching rate of each layer, And a tip is protruded to the outside from the intermediate layer (copper layer). When the insulating film IN is applied in a state where such a tip remains, the thickness of the insulating film IN in the tip portion is thinned or not applied at all, and the step coverage of the insulating film IN is poor Lt; / RTI > In this case, the insulating performance of the insulating film IN with respect to the gate electrode G is lowered, which may cause defective devices.
이를 해결하기 위해서는 삼중 금속층을 식각하여 게이트 전극(G)을 형성한 후, 돌출된 팁(Tip) 부분을 제거해 주어야 한다. 팁(Tip) 부분을 제거하기 위해 재차 식각을 수행할 수 있다. 그러나, 팁(Tip)을 제거하기 위해 추가로 식각을 수행한 경우, 게이트 전극(G)의 하부에 위치하는 게이트 절연막(GI)이 더불어 식각되는 문제가 발생할 수 있다.To solve this problem, it is necessary to etch the triple metal layer to form the gate electrode G, and then to remove the protruding tip portion. Etching can again be performed to remove the tip portion. However, if additional etching is performed to remove the tip, there may arise a problem that the gate insulating film GI located under the gate electrode G is etched together.
이하 실시 예에서는, 도 5a 내지 5i를 참조하여, 추가 식각 공정 없이 팁(Tip) 부분을 제거하여 게이트 전극(G) 하부에 위치한 게이트 절연막(GI)를 보호하고, 게이트 전극(G) 위에 형성하는 절연막(IN)의 스텝 커버리지를 양호하게 유지하는 공정을 설명한다. 도 5a 내지 5i는 본 발명에 의한 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판을 제조하는 방법을 나타내는 공정 단면도들이다.5A to 5I, a tip portion is removed without performing an additional etching process to protect the gate insulating film GI located under the gate electrode G and to form the gate electrode G on the gate electrode G The step of keeping the step coverage of the insulating film IN well will be described. Figures 5A through 5I are process cross-sectional views illustrating a method of fabricating a thin film transistor substrate having a triple metal layer gate element in accordance with the present invention.
기판(SUB) 위에 반도체 물질을 증착하고, 제1 마스크 공정으로 패턴하여 반도체 층(SE)을 형성한다. 반도체 층(SE)이 형성된 기판(SUB) 전면에 산화 실리콘 혹은 질화 실리콘을 포함하는 절연물질을 도포하여, 게이트 절연막(GI)을 형성한다. (도 5a)A semiconductor material is deposited on the substrate SUB and patterned by a first mask process to form a semiconductor layer SE. An insulating material containing silicon oxide or silicon nitride is applied to the entire surface of the substrate SUB on which the semiconductor layer SE is formed to form a gate insulating film GI. (Fig. 5A)
게이트 절연막(GI) 위에 몰리브덴-티타늄을 포함하는 금속 물질, 구리를 포함하는 저저항 금속 물질, 그리고 다시 몰리브덴-티타늄을 포함하는 금속 물질을 연속으로 증착하여, 하부층(MT1), 중간층(C), 그리고 상부층(MT2)이 적층된 게이트 층(GA)을 형성한다. 상부층(MT2) 위에 제2 마스크를 사용하여 게이트 전극(G)의 형상에 대응하도록 포토레지스트(PR)를 형성한다. (도 5b)A metal material including molybdenum-titanium, a low-resistance metal material including copper, and a metal material including molybdenum-titanium are continuously deposited on the gate insulating film GI to form a lower layer MT1, an intermediate layer C, And the upper layer MT2 forms a stacked gate layer GA. A photoresist PR is formed on the upper layer MT2 so as to correspond to the shape of the gate electrode G by using a second mask. (Fig. 5B)
포토레지스트(PR)을 마스크로 하여, 하부층(MT1), 중간층(C), 그리고 상부층(MT2)을 동시에 식각하여 게이트 전극(G)을 형성한다. 이 때 습식 식각법을 사용하는 경우, 게이트 전극(G)은 포토레지스트(PR)보다 과식각된 형태로 형성된다. 즉, 포토레지스트(PR)보다 안쪽으로 침식되어 들어간 형상을 갖는다. 포토레지스트(PR)을 마스크로 하여, 반도체 층(SE)에 고농도 불순물을 도핑한다. 그러면, 도면에서 점선으로 표시한 것과 같이, 반도체 층(SE)의 양 가장자리 부분은 고농도 불순물이 도핑된 오믹층(n+)이 되고, 중앙 부분은 반도체 채널층(A)으로 형성된다. 고농도 불순물을 도핑할 때, 기판(SUB) 전면에 고농도 불순물이 침투하므로, 포토레지스트(PR)의 일정 두께는 변성 포토레지스트(TPR)가 된다. 한편, 상부층(MT2)과 하부층(MT1)은 동일한 물질이고, 중간층(C)은 다른 물질이다. 특히, 중간층(C)이 구리를 포함하는 경우, 중간층(C)의 식각율이 더 빠르기 때문에, 상부층(MT2)과 하부층(MT1)이 중간층(C)보다 약 0.1μm 돌출된 팁(Tip)이 형성된다. (도 5c)The lower layer MT1, the intermediate layer C and the upper layer MT2 are simultaneously etched using the photoresist PR as a mask to form the gate electrode G. [ In this case, when the wet etching method is used, the gate electrode G is formed in a form over-etching the photoresist PR. That is, the photoresist PR has a shape that is eroded inward than the photoresist PR. Using the photoresist PR as a mask, the semiconductor layer SE is doped with a high-concentration impurity. Then, as shown by the dotted line in the drawing, both edge portions of the semiconductor layer SE become the ohmic layer (n +) doped with the high concentration impurity, and the central portion is formed of the semiconductor channel layer (A). When a high-concentration impurity is doped, high-concentration impurities penetrate the entire surface of the substrate SUB, so that a certain thickness of the photoresist PR becomes a denatured photoresist TPR. On the other hand, the upper layer MT2 and the lower layer MT1 are the same material, and the intermediate layer C is another material. Particularly, when the intermediate layer C includes copper, since the etching rate of the intermediate layer C is faster, the tip MT2 and the tip MT1 protruding from the intermediate layer C by about 0.1 [ . (Fig. 5C)
고농도 불순물 주입과정에서 포토레지스트(PR)의 일부 두께에 형성된 변성 포토레지스트(TPR)는 일반적인 포토레지스트 스트립 공정으로 제거할 수 없다. 따라서, 변성되지 않은 포토레지스트(PR)을 벗겨 내기 전에 먼저 변성 포토레지스트(TPR)을 제거하는 것이 바람직하다. 특히, 변성 포토레지스트(TPR)은 애슁(Ashing) 공정으로 제거하는 것이 바람직하다. 이 때, 변성 포토레지스트(TPR)과 함께 게이트 전극(G)에 형성된 팁(Tip) 부분도 함께 제거한다. 이를 위해서, 본 발명에서는, SF6와 O2가 혼합된 가스를 사용하여 변성 포토레지스트(TPR)과 팁(Tip)을 제거한다. 특히, SF6와 O2 가스의 혼합율은 15:300의 비율로 혼합하고, 애슁 시간은 90초 내지 120초 사이에서 수행한 경우 변성 포토레지스트(TPR)과 팁(Tip)을 효과적으로 제거할 수 있다. (도 5d)The modified photoresist (TPR) formed on a part of the thickness of the photoresist (PR) in the high concentration impurity implantation process can not be removed by a general photoresist strip process. Therefore, it is preferable to remove the denatured photoresist (TPR) before peeling the unmodified photoresist (PR). In particular, the modified photoresist (TPR) is preferably removed by an ashing process. At this time, the tip portion formed on the gate electrode G together with the denatured photoresist TPR is also removed. To this end, in the present invention, the denatured photoresist (TPR) and the tip are removed using a gas mixed with SF 6 and O 2 . Particularly, when the mixing ratio of SF 6 and O 2 gas is 15: 300 and the ashing time is 90 to 120 seconds, the modified photoresist (TPR) and the tip can be effectively removed . (Figure 5d)
이 후, 남아 있는 포토레지스트(PR)를 스트립 공정으로 모두 제거한다. 그리고, 게이트 전극(G)을 마스크로 하여 저농도 불순물을 반도체 층(SE)에 도핑한다. 그러면, 반도체 채널 층(A)과 오믹층(OH) 사이에 저농도 오믹층(n-)이 형성된다. 저 농도 오믹층(n-)은 반도체 소자의 Off Current를 줄이기 위한 목적으로 형성한다. (도 5e)Thereafter, the remaining photoresist PR is removed by a strip process. Then, the semiconductor layer SE is doped with a low-concentration impurity using the gate electrode G as a mask. Then, a low-concentration ohmic layer (n-) is formed between the semiconductor channel layer (A) and the ohmic layer (OH). The low concentration ohmic layer (n-) is formed for the purpose of reducing the off current of the semiconductor device. (Fig. 5E)
게이트 전극(G)이 완성된 기판(SUB) 전면에 질화 실리콘 혹은 산화 실리콘과 같은 절연물질을 도포하여 절연층(IN)을 형성한다. 그리고, 제3 마스크 공정으로 절연층(IN)과 게이트 절연막(GI)를 동시에 패턴하여, 반도체 층(A)의 양 가장자리에 형성된 고농도 오믹층(n+)을 노출하는 콘택홀들(SH, DH)을 형성한다. 편의상, 소스 전극(S)과 접촉할 일측의 고농도 오믹층(n+)을 노출하는 콘택홀을 소스 콘택홀(SH), 드레인 전극(D)과 접촉할 타측의 고농도 오믹층(n+)을 노출하는 콘택홀을 드레인 콘택홀(DH)라고 한다. (도 5f)The insulating layer IN is formed by coating an entire surface of the substrate SUB on which the gate electrode G is formed with an insulating material such as silicon nitride or silicon oxide. The contact holes SH and DH exposing the high concentration ohmic layer n + formed on both edges of the semiconductor layer A are formed by patterning the insulating layer IN and the gate insulating film GI simultaneously by the third mask process, . For convenience, the contact hole exposing the high concentration ohmic layer (n +) on one side to be in contact with the source electrode S is exposed to the source contact hole (SH) and the drain electrode (D) The contact hole is referred to as a drain contact hole DH. (Figure 5f)
절연막(IN)이 형성된 기판(SUB) 전면에 금속 물질을 증착하고 제4 마스크 공정으로 패턴하여, 데이터 배선(DL), 소스 전극(S)그리고 드레인 전극(D)을 형성하여, 박막 트랜지스터(T)를 완성한다. 데이터 배선(DL)은 게이트 배선(GL)과 직교하는 방향으로 기판(SUB)을 가로질러 배열된다. 소스 전극(S)은 데이터 배선(DL)에서 분기하여 일측의 고농도 오믹층(n+)과 접촉한다. 드레인 전극(D)은 소스 전극(S)과 일정 거리 이격하여, 게이트 전극(G)을 가운데 두고, 대향하며 타측의 곤고농도 오믹층(n+)과 접촉한다. (도 5g)A metal material is deposited on the entire surface of the substrate SUB on which the insulating film IN is formed and patterned by a fourth mask process to form a data line DL, a source electrode S and a drain electrode D, ). The data lines DL are arranged across the substrate SUB in a direction orthogonal to the gate lines GL. The source electrode S branches off from the data line DL and contacts the high concentration ohmic layer (n +) on one side. The drain electrode D is spaced apart from the source electrode S by a certain distance and is opposed to the gate electrode G in contact with the other high concentration ohmic layer n +. (Figure 5g)
박막 트랜지스터(T)가 완성된 기판(SUB) 전면에 질화 실리콘 혹은 산화 실리콘과 같은 절연물질을 도포하여 보호막(PAS)을 형성한다. 그리고 제5 마스크 공정으로 보호막(PAS)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. (도 5h)A protective film PAS is formed by applying an insulating material such as silicon nitride or silicon oxide to the entire surface of the substrate SUB on which the thin film transistor T is completed. Then, a passivation film PAS is patterned by a fifth mask process to form a pixel contact hole PH for exposing a part of the drain electrode D. (Fig. 5H)
보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 전면 도포하고, 제6 마스크 공정으로 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 유기전계발광 표시장치의 경우 화소 전극(PXL)은 애노드 전극(ANO)가 될 수도 있다. (도 5i)A transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is applied on the entire surface of the passivation film PAS and the pixel electrode PXL is formed by patterning in a sixth mask process. The pixel electrode PXL is in contact with the drain electrode D through the pixel contact hole PH. In the organic light emitting display, the pixel electrode PXL may be the anode electrode ANO. (Figure 5i)
본 발명에 의한 평판 표시장치용 박막 트랜지스터 제조 공정은 삼중 금속층을 갖는 저저항 게이트 요소를 구비한다. 따라서, 대면적 고화질의 표시장치를 제공할 수 있다. 본 발명은, 변성 포토레지스트를 제거할 때, 애슁 가스의 함량과 애슁 공정 시간을 조절하여 삼중 금속층에서 발생하는 팁 부분을 함께 제거하는 것을 특징으로 한다. 따라서, 추가의 공정 없이, 양호한 특성과 성능을 갖는 박막 트랜지스터 기판을 제조할 수 있다.A thin film transistor manufacturing process for a flat panel display according to the present invention comprises a low resistance gate element having a triple metal layer. Therefore, a large-area, high-quality display device can be provided. The present invention is characterized by removing the tip portions generated in the triple metal layer by adjusting the content of the ashing gas and the ashing process time when removing the modified photoresist. Therefore, a thin film transistor substrate having good characteristics and performance can be manufactured without further processing.
이상 본 발명에 의한 박막 트랜지스터 기판의 제조 방법에 대한 설명에서는, 박막 트랜지스터(T) 하나와 여기에 연결된 화소 전극(PXL)을 구비한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법으로 설명하였다. 본 발명은 LTPS 채널 층을 갖는 대면적 액정 표시장치에 적용할 경우, 저저항 특성이 우수한 구리를 게이트 배선으로 활용할 수 있다. 또한, 본 발명의 사상을 박막 트랜지스터(T)가 적어도 2개 이상 연결되어 구성된 유기발광전계 표시장치에 적용할 수 있다.The method of manufacturing a thin film transistor substrate according to the present invention has been described with reference to a method of manufacturing a thin film transistor substrate for a liquid crystal display having a thin film transistor T and a pixel electrode PXL connected thereto. When the present invention is applied to a large-area liquid crystal display device having an LTPS channel layer, copper having a low resistance characteristic can be utilized as a gate wiring. Further, the spirit of the present invention can be applied to an organic electroluminescent field display device in which at least two thin film transistors T are connected.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.
ST: 스위칭 TFT DT: 구동 TFT
SG: 스위칭 TFT 게이트 전극 DG: 구동 TFT 게이트 전극
SS: 스위칭 TFT 소스 전극 DS: 구동 TFT 소스 전극
SD: 스위칭 TFT 드레인 전극 DD: 구동 TFT 드레인 전극
SA: 스위칭 TFT 반도체 층 DA: 구동 TFT 반도체 층
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 VDP: 구동 전류 패드
VDPT: 구동 전류 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 VPH: 구동 전류 패드 콘택홀
GI: 게이트 절연막 IN: 절연막
PAS: 보호막 PL: 평탄화 막
OL: 유기층 OLED: 유기발광 다이오드
POLY: 유기 합착막 ENC: 캡
MT1: 하부층 MT2: 상부층
C: 중간층 SE: 반도체 층
n+: 고 농도 오믹층 n-: 저 농도 오믹층
SH: 소스 콘택홀 DH: 드레인 콘택홀
PH: 화소 콘택홀 PR: 포토레지스트
TPR: 변성 포토레지스터 A: 반도체 채널 층
Tip: 팁 G: 게이트 전극
S: 소스 전극 D: 드레이 전극
T: 박막 트랜지스터 PXL: 화소 전극ST: switching TFT DT: driving TFT
SG: switching TFT gate electrode DG: driving TFT gate electrode
SS: switching TFT source electrode DS: driving TFT source electrode
SD: switching TFT drain electrode DD: driving TFT drain electrode
SA: switching TFT semiconductor layer DA: driving TFT semiconductor layer
GL: gate wiring DL: data wiring
VDD: Drive current wiring GP: Gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal VDP: Drive current pad
VDPT: driving current pad terminal GPH: gate pad contact hole
DPH: Data pad contact hole VPH: Drive current pad contact hole
GI: Gate insulating film IN: Insulating film
PAS: protective film PL: planarization film
OL: Organic layer OLED: Organic light-emitting diode
POLY: organic cohesive membrane ENC: cap
MT1: lower layer MT2: upper layer
C: intermediate layer SE: semiconductor layer
n +: high concentration omic layer n-: low concentration omic layer
SH: source contact hole DH: drain contact hole
PH: pixel contact hole PR: photoresist
TPR: Modified photoresist A: Semiconductor channel layer
Tip: Tip G: Gate electrode
S: source electrode D: drain electrode
T: Thin film transistor PXL: Pixel electrode
Claims (8)
상기 제3 금속층 위에 포토레지스트를 도포하고 상기 게이트 금속층에 대응하도록 형성하는 단계;
상기 포토레지스트로 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층을 식각하여 게이트 요소를 형성하는 단계;
상기 기판 상에 불순물을 도핑하여 상기 포토레지스트를 변성 포토레지스트와 비변성 포토레지스트로 형성하는 단계;
상기 변성 포토레지스트를 애슁하는 단계;
상기 비변성 포토레지스트를 제거하는 단계; 그리고
상기 게이트 요소 위에 절연막을 도포하는 단계를 포함하고,
상기 애슁하는 단계에 의해 상기 변성 포토레지스트와 더불어 상기 변성 포토레지스트보다 안쪽에 위치하는 상기 게이트 요소로부터 돌출된 금속층의 잔여 팁이 함께 제거되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
Sequentially coating a first metal layer, a second metal layer and a third metal layer on a substrate to form a gate metal layer;
Applying a photoresist on the third metal layer and forming the photoresist to correspond to the gate metal layer;
Etching the first metal layer, the second metal layer, and the third metal layer with the photoresist to form a gate element;
Doping an impurity on the substrate to form the photoresist as a denatured photoresist and a non-denatured photoresist;
Ashing the modified photoresist;
Removing the non-denaturing photoresist; And
Applying an insulating film over the gate element,
Wherein the ashing step removes, together with the modified photoresist, residual tips of the metal layer protruding from the gate element located inwardly of the modified photoresist.
상기 게이트 금속층을 도포하기 전에, 상기 기판 위에 반도체 층을 형성하는 단계; 그리고
상기 반도체 층 위에 게이트 절연막을 도포하는 단계를 더 포함하며;
상기 게이트 요소를 형성하는 단계는, 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부에 중첩하는 게이트 전극을 포함하도록 형성하며;
상기 기판 상에 불순물을 도핑하여 상기 포토레지스트를 변성 포토레지스트와 비변성 포토레지스트로 형성하는 단계는, 상기 포토레지스트를 마스크로 하여 고 농도 불순물을 상기 반도체 층에 주입하여 고농도 오믹층을 형성하는 단계를 더 포함하며;
상기 비변성 포토레지스트를 제거하는 단계 이후에, 상기 게이트 전극을 마스크로 하여 상기 반도체 층에 저 농도 불순물을 주입하여 상기 반도체 층과 상기 고농도 오믹층 사이에 저농도 오믹층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method according to claim 1,
Forming a semiconductor layer on the substrate before applying the gate metal layer; And
Further comprising: applying a gate insulating film on the semiconductor layer;
Wherein forming the gate element includes forming a gate electrode over the central portion of the semiconductor layer above the gate insulating film;
The step of doping impurities on the substrate to form the photoresist from a denatured photoresist and a non-denatured photoresist includes implanting high-concentration impurities into the semiconductor layer using the photoresist as a mask to form a high- Further comprising:
Further comprising the step of forming a low concentration ohmic layer between the semiconductor layer and the high concentration ohmic layer by injecting a low concentration impurity into the semiconductor layer using the gate electrode as a mask after the step of removing the non- Wherein the thin film transistor substrate is formed of a thin film transistor.
상기 절연막과 상기 게이트 절연막을 동시에 패턴하여 상기 반도체 층의 양 측변에 접촉하고 있는 상기 고농도 오믹층을 노출하는 단계;
상기 절연막 위에 금속층을 도포하고 패턴하여 상기 고농도 오믹층들과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계;
상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
3. The method of claim 2,
Exposing the high concentration ohmic layer in contact with both sides of the semiconductor layer by simultaneously patterning the insulating film and the gate insulating film;
Forming a source electrode and a drain electrode in contact with the high concentration ohmic layers by applying and patterning a metal layer on the insulating layer;
Forming a pixel contact hole exposing a part of the drain electrode by applying and patterning a protective film covering the source electrode and the drain electrode;
And forming a pixel electrode in contact with the drain electrode through the pixel contact hole by coating a transparent conductive material on the protective film and patterning the transparent conductive material.
상기 제1 금속층 및 상기 제2 금속층은, 몰르브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni) 그리고 몰리브덴-티타늄(MoTi) 합금 중 적어도 어느 하나를 포함하고,
상기 제2 금속층은 구리(Cu) 및 알루미늄 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method according to claim 1,
Wherein the first metal layer and the second metal layer include at least one of molybdenum (Mo), titanium (Ti), chromium (Cr), nickel (Ni), and molybdenum- titanium (MoTi)
Wherein the second metal layer comprises at least one of copper (Cu) and aluminum.
상기 애슁하는 단계는,
SF6 + O2 가스로 상기 포토레지스트의 일부 및 상기 제1 및 상기 제3 금속층의 잔여 팁 부분을 제거하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
The method according to claim 1,
Wherein said ashing comprises:
Removing a portion of the photoresist and a remaining tip portion of the first and third metal layers with an SF 6 + O 2 gas.
상기 SF6 + O2 가스의 함량비는 15:300인 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
6. The method of claim 5,
Wherein a content ratio of the SF 6 + O 2 gas is 15: 300.
상기 애슁 단계는, 90초 내지 120초 동안 수행하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.6. The method of claim 5,
Wherein the ashing step is performed for 90 seconds to 120 seconds.
상기 포토레지스트의 크기는 상기 게이트 금속층의 크기보다 큰 박막 트랜지스터 기판 제조 방법.
The method according to claim 1,
Wherein the size of the photoresist is larger than the size of the gate metal layer.
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