KR101931318B1 - Chip package - Google Patents

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KR101931318B1
KR101931318B1 KR1020170124360A KR20170124360A KR101931318B1 KR 101931318 B1 KR101931318 B1 KR 101931318B1 KR 1020170124360 A KR1020170124360 A KR 1020170124360A KR 20170124360 A KR20170124360 A KR 20170124360A KR 101931318 B1 KR101931318 B1 KR 101931318B1
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horizontal
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안범모
박승호
김문현
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(주)포인트엔지니어링
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Abstract

The present invention relates to a chip package, and more particularly, to a chip package which can be applied to a conventional product by acquiring compatibility with a conventional PCB by electrically and clearly separating an electrode layer by a vertical insulation layer formed on a substrate including a first metal member and a second metal member and a horizontal insulation layer formed in contact with the vertical insulation layer.

Description

칩 패키지{CHIP PACKAGE}Chip package {CHIP PACKAGE}

본 발명은 칩 패키지에 관한 것으로서, 특히, 제1금속부재와 제2금속부재가 포함된 기판에 제1금속부재와 제2금속부재를 절연시키는 수직절연층이 형성되고, 수직절연층의 하부에 접하면서 형성되는 수평절연층이 제1금속부재, 제2금속부재 및 수평절연층의 하부에 각각 형성되는 전극층을 전기적으로 절연시키는 칩 패키지에 관한 것이다. More particularly, the present invention relates to a chip package, in which a vertical insulating layer for insulating a first metal member and a second metal member from each other is formed on a substrate including a first metal member and a second metal member, And the horizontal insulating layer formed while being touched electrically insulates an electrode layer formed respectively under the first metal member, the second metal member, and the horizontal insulating layer.

반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하다.Light emitting devices such as light emitting diodes and laser diodes using semiconductor materials of Group 3-5 or Group 2-6 compound semiconductors can realize various colors such as red, green, blue and ultraviolet rays through the development of thin film growth techniques and device materials, By using fluorescent materials or by combining colors, it is possible to realize a white light beam having high efficiency.

이러한 기술의 발달로 디스플레이 소자뿐만 아니라 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL : Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용되어 확대되고 있다.With the development of such technology, not only display devices but also transmission modules of optical communication means, light-emitting diode backlights replacing CCFL (Cold Cathode Fluorescence Lamp) constituting the backlight of LCD (Liquid Crystal Display) White light emitting diodes (LED) lighting devices, automotive headlights and traffic lights.

백라이트 유닛이나 조명 장치 등에 발광소자가 사용될 때, 발광소자가 실장된 발광소자 패키지가 회로기판 위에 접촉하여 배치될 수 있다. 그리고, 회로기판과 발광소자 패키지의 전기적 접촉을 위하여 회로기판의 도전성 패드와 발광소자 패키지의 패드가 전기적으로 연결된다.When a light emitting element such as a backlight unit or a lighting device is used, the light emitting element package mounted with the light emitting element can be placed in contact with the circuit board. A conductive pad of the circuit board and a pad of the light emitting device package are electrically connected to each other for electrical contact between the circuit board and the light emitting device package.

회로기판의 도전성 패드는 +극과 -극이 각각 한개씩 구비되도록 2개의 패드로 구비되거나, -극 또는 +극이 두개씩 구비되도록 3개의 패드가 구비될 수 있다. 즉, 3개의 패드가 구비된 회로기판의 제1패드는 -극, 제2패드는 +극, 제3패드는 +극이 되거나, 제1패드는 -극, 제2패드는 -극, 제3패드는 +극이 될 수 있다. 이와 같이 가운데에 배치되는 제2패드의 전극은 회로기판에 따라 +극이 될 수도 있고, -극이 될 수도 있다.The conductive pad of the circuit board may be provided with two pads so that each of the positive and negative poles may be provided, or three pads may be provided so as to include two pads or positive poles. In other words, the first pad of the circuit board having three pads may have a negative pole, the second pad may be a positive pole, the third pad may be a positive pole, the first pad may be a negative pole, The pad can be a positive pole. The electrode of the second pad disposed in the center may be a positive electrode or a negative electrode depending on the circuit board.

종래의 금속 소재 기판이 구비된 칩 패키지는 세라믹 소재의 기판이 구비된 칩 패키지를 사용하던 기존의 회로기판에 대해 호환성을 갖지 못해서 기존 제품에는 적용하지 못하는 문제점이 있었다.A conventional chip package having a metal substrate has a problem in that it can not be applied to an existing product because it is not compatible with a conventional circuit board using a chip package having a ceramic substrate.

한국공개특허공보 제2013-0013507호Korean Patent Laid-Open Publication No. 2013-0013507

본 발명은 전술한 문제를 해결하기 위하여 안출된 것으로, 기판에 형성되는 수직절연층과 접하도록 수평절연층을 형성하여 수평절연층으로 인해 전극층이 전기적으로 명확하게 분리되어 기존 PCB에 호환성을 가짐으로써 기존 제품에도 적용이 가능한 칩 패키지를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been conceived to solve the above-described problems, and it is an object of the present invention to provide a plasma display panel in which a horizontal insulating layer is formed so as to contact with a vertical insulating layer formed on a substrate, It is an object of the present invention to provide a chip package that can be applied to existing products.

본 발명의 일 특징에 따른 칩 패키지는 제1금속부재와 제2금속부재를 포함하고, 상기 제1금속부재와 상기 제2금속부재 사이에 배치되어 상기 제1금속부재와 상기 제2금속부재를 전기적으로 절연시키는 수직절연층이 구비되는 기판; 상기 수직절연층 하부에 접하면서 형성되는 수평절연층; 및 상기 기판의 하부에 형성되되, 상기 제1금속부재 상기 제2금속부재 및 상기 수평절연층의 하부에 각각 위치하여 서로 전기적으로 절연되는 전극층;을 포함하는 것을 특징으로 한다.A chip package according to one aspect of the present invention includes a first metal member and a second metal member, and is disposed between the first metal member and the second metal member, the first metal member and the second metal member A substrate provided with a vertical insulating layer electrically insulated; A horizontal insulating layer formed in contact with the bottom of the vertical insulating layer; And an electrode layer formed on the lower surface of the substrate, the first metal member being located below the second metal member and the horizontal insulating layer and being electrically insulated from each other.

또한, 상기 기판은 상기 수직절연층의 일부를 포함하여 소정 깊이의 홈(12)이 구비되고 상기 홈(12)에는 상기 수평절연층이 형성되는 것을 특징으로 한다.In addition, the substrate includes a part of the vertical insulation layer and has a predetermined depth of groove 12, and the horizontal insulation layer is formed in the groove 12.

또한, 상기 수평절연층은 수평방향으로 형성된 제1수평절연층; 및 상기 제1수평절연층의 양측 단부에서 각각 하방향으로 돌출되는 제2수평절연층;으로 이루어지는 것을 특징으로 한다.The horizontal insulating layer may include a first horizontal insulating layer formed in a horizontal direction; And a second horizontal insulating layer protruding downward at both side ends of the first horizontal insulating layer.

또한, 상기 수평절연층의 하부에 위치하는 전극층은 상기 제1금속부재 및 상기 제2금속부재의 하부에 위치하는 전극층과 전기적으로 절연되는 것을 특징으로 한다.In addition, the electrode layer located under the horizontal insulating layer is electrically insulated from the electrode layer located below the first metal member and the second metal member.

또한, 상기 전극층은 상기 기판의 하부에 형성되는 제1전극층; 및 상기 제1전극층 하부에 형성되는 제2전극층;으로 이루어지는 것을 특징으로 한다.In addition, the electrode layer may include a first electrode layer formed under the substrate; And a second electrode layer formed under the first electrode layer.

또한, 상기 기판은 상기 기판의 하부의 양측 단부에 단차부가 형성되고, 상기 단차부에는 수평절연층이 형성되는 것을 특징으로 한다.In addition, the substrate may have stepped portions at both side ends of the lower portion of the substrate, and a horizontal insulating layer may be formed at the stepped portion.

이상에서 설명한 바와 같은 본 발명의 칩 패키지에 따르면, 다음과 같은 효과 가 있다.According to the chip package of the present invention as described above, the following effects can be obtained.

본 발명의 칩 패키지는 제1수평절연층과 제2수평절연층으로 이루어지는 수평절연층으로 인해 수평절연층의 하부에 고립되는 형상의 전극층이 위치할 수 있고, 수평절연층의 하부에 위치하는 전극층과 기판에 포함되는 금속부재들 하부에 각각 위치하는 전극층의 전기적인 절연이 효과적으로 달성될 수 있다.The chip package of the present invention can have an electrode layer in a shape isolated from the lower part of the horizontal insulating layer due to the horizontal insulating layer composed of the first horizontal insulating layer and the second horizontal insulating layer, And the electrode layers located under the metal members included in the substrate can be effectively electrically isolated.

이를 통해 칩 패키지는 기존 PCB에 적용될 수 있는 좋은 호환성을 얻을 수 있는 효과가 있다.As a result, the chip package has a good compatibility that can be applied to existing PCBs.

또한, 본 발명의 칩 패키지는 수평절연층이 홈 및 단차부에 형성할 수 있다. 이러한 수평절연층은 홈 및 단차부에 형성됨으로써, 절연의 기능뿐만 아니라, 버(burr)에 의해 발생하는 전기적 쇼트를 방지할 수 있는 기능을 할 수 있으므로 칩 패키지의 안정성을 향상시키는데 도움을 줄 수 있고, 이로 인해 칩 패키지는 더욱 효율적으로 이용될 수 있다.In the chip package of the present invention, the horizontal insulating layer may be formed in the groove and the stepped portion. Such a horizontal insulating layer is formed in the groove and the stepped portion, so that it can function not only for the insulation but also for preventing the electrical short-circuit caused by the burr, which can help improve the stability of the chip package So that the chip package can be used more efficiently.

도 1(a)는 본 발명의 바람직한 제1실시 예에 따른 칩 패키지 단면도.
도 1(b)는 본 발명의 바람직한 제1실시 예에 따른 칩 패키지 좌측면도.
도 1(c)는 본 발명의 바람직한 제1실시 예에 따른 칩 패키지 저면도.
도 1(b)는 본 발명의 바람직한 제1실시 예에 따른 칩 패키지 우측면도.
도 2는 본 발명의 바람직한 제1실시 예에 따른 칩 패키지의 순서도.
도 3은 본 발명의 바람직한 제2실시 예에 따른 칩 패키지의 단면도.
도 4는 본 발명의 바람직한 제2실시 예에 따른 칩 패키지의 순서도.
도 5는 본 발명의 바람직한 제3실시 예에 따른 칩 패키지의 단면도.
도 6은 본 발명의 바람직한 제4실시 예에 따른 칩 패키지의 단면도.
도 7은 본 발명의 바람직한 제4실시 예에 따른 칩 패키지의 순서도.1 (a) is a sectional view of a chip package according to a first preferred embodiment of the present invention.
1 (b) is a left side view of a chip package according to a first preferred embodiment of the present invention.
1 (c) is a bottom view of a chip package according to a first preferred embodiment of the present invention.
1 (b) is a right side view of a chip package according to a first preferred embodiment of the present invention.
2 is a flowchart of a chip package according to a first preferred embodiment of the present invention.
3 is a cross-sectional view of a chip package according to a second preferred embodiment of the present invention.
4 is a flowchart of a chip package according to a second preferred embodiment of the present invention.
5 is a cross-sectional view of a chip package according to a third preferred embodiment of the present invention.
6 is a cross-sectional view of a chip package according to a fourth preferred embodiment of the present invention.
7 is a flowchart of a chip package according to a fourth preferred embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 제1실시 예에 따른 칩 패키지에 대해 설명한다.Hereinafter, a chip package according to a first preferred embodiment of the present invention will be described with reference to the accompanying drawings.

도 1에 도시된 바와 같이, 본 발명의 바람직한 제1실시 예에 따른 칩 패키지(1)는 제1금속부재(20) 및 제2금속부재(30)와 수직절연층(40)이 구비되는 기판(10)과, 수직절연층(40) 하부에 접하면서 형성되는 수평절연층(50)과, 기판(10)의 하부에 형성되되, 제1금속부재(20), 제2금속부재(30) 및 수평절연층(50)의 하부에 각각 위치하여 적어도 3개 형성되는 전극층(60)을 포함하여 이루어진다.1, a chip package 1 according to a first preferred embodiment of the present invention includes a substrate 1 having a first metal member 20, a second metal member 30, and a vertical insulating layer 40, A horizontal insulating layer 50 formed in contact with the bottom of the vertical insulating layer 40 and a first metal member 20 and a second metal member 30 formed on the bottom of the substrate 10, And at least three electrode layers 60 formed on the lower portion of the horizontal insulating layer 50.

기판(10)은 제1금속부재(20)와 제2금속부재(30)를 포함하고, 제1금속부재(20)와 제2금속부재(30) 사이에 배치되어 제1금속부재(20)와 제2금속부재(30)를 전기적으로 절연시키는 수직절연층(40)이 구비된다.The substrate 10 includes a first metal member 20 and a second metal member 30 and is disposed between the first metal member 20 and the second metal member 30 to form a first metal member 20, And a vertical insulation layer 40 for electrically insulating the second metal member 30 from each other.

기판(10)은 판형상의 제1금속부재(20) 및 제2금속부재(30)와 판형상의 수직절연층(40)이 교호되어 형성된다. 기판(10)은 제1금속부재(20) 및 제2금속부재(30)와 수직절연층(40)이 좌우방향으로 적층되어 형성된다. 따라서, 본 발명의 바람직한 제1실시 예에 따른 칩 패키지(1)는 제1금속부재(20), 수직절연층(40), 제2금속부재(30)가 좌측에서 우측으로 순서대로 배치된다. 제1금속부재(20) 및 제2금속부재(30)의 좌우폭은 수직절연층(40)의 좌우폭보다 넓게 형성되어 열방출이 더욱 효과적으로 될 수 있다.The substrate 10 is formed by alternating the plate-shaped first metal member 20 and the second metal member 30 with the plate-shaped vertical insulating layer 40. The substrate 10 is formed by stacking the first metal member 20, the second metal member 30 and the vertical insulating layer 40 in the left-right direction. Therefore, in the chip package 1 according to the first preferred embodiment of the present invention, the first metal member 20, the vertical insulating layer 40, and the second metal member 30 are arranged in order from the left to the right. The left and right widths of the first metal member 20 and the second metal member 30 are formed to be wider than the width of the vertical insulating layer 40 so that heat can be more effectively emitted.

따라서, 수직절연층(40)은 수직하게 배치되고, 수직절연층(40)의 전단과 후단과 상단과 하단은 기판(10)의 전면과 후면과 상면과 하면을 통해 노출된다.Thus, the vertical insulating layer 40 is vertically disposed, and the front end, the rear end, the upper end, and the lower end of the vertical insulating layer 40 are exposed through the front and rear surfaces and the upper and lower surfaces of the substrate 10.

제1금속부재(20)는 수직절연층(40)을 기준으로 수직절연층(40)의 일측에 배치된다.The first metal member 20 is disposed on one side of the vertical insulating layer 40 with respect to the vertical insulating layer 40.

한편, 제2금속부재(30)는 수직절연층(40)을 기준으로 수직절연층(40)의 타측에 배치된다. 이처럼, 제1금속부재(20)와 제2금속부재(30)는 수직절연층(40)에 의해 전기적으로 절연되고 각각 다른 전극이 인가된다.On the other hand, the second metal member 30 is disposed on the other side of the vertical insulation layer 40 with respect to the vertical insulation layer 40. As such, the first metal member 20 and the second metal member 30 are electrically insulated by the vertical insulating layer 40 and different electrodes are applied to the first metal member 20 and the second metal member 30, respectively.

제1금속부재(20) 및 제2금속부재(30)는 알루미늄과 같은 금속 소재로 형성되며, 도전성 물질로 형성되어, 실장되는 칩(70)에 전극을 인가한다.The first metal member 20 and the second metal member 30 are formed of a metal material such as aluminum and are formed of a conductive material to apply an electrode to the chip 70 to be mounted.

수직절연층(40)은 합성수지 재질의 절연 필름으로 구비될 수 있다. 이러한, 수직절연층(40)은 제1금속부재(20) 및 제2금속부재(30)에 접착제 등을 통해 접착된다. 접합력을 증진시키기 위해 합성수지 재질의 접합 필름을 개재시킨 상태에서 접합할 수도 있다.The vertical insulating layer 40 may be formed of an insulating film made of synthetic resin. The vertical insulating layer 40 is bonded to the first metal member 20 and the second metal member 30 through an adhesive or the like. In order to improve the bonding strength, bonding may be carried out with a bonding film made of a synthetic resin interposed therebetween.

이외에도 접합면에 기계적 또는 화학적 방법 등의 적합한 방법으로 거칠기를 부여한 후에 접합 공정을 수행할 수 있다. In addition, the joining process can be performed after the joining surface is subjected to roughness by a suitable method such as mechanical or chemical method.

기판(10)의 상면에는 아래로 오목하게 캐비티(80)가 형성된다. 즉, 캐비티(80)는 상부가 개방되도록 형성된다. 캐비티(80)는 수직절연층(40)과 제1금속부재(20)와 제2금속부재(30)에 형성된다. 이러한 캐비티(80) 내부에 칩(70)이 실장된다. 이러한 캐비티(80)를 형성하는 측벽은 경사지고, 캐비티(80)를 형성하는 바닥은 평평하게 형성된다. 다시 말해, 캐비티(80)의 수평 단면적이 아래로 향할수록 작아지도록 측벽은 경사지게 형성된다.On the upper surface of the substrate 10, a cavity 80 is formed downwardly. That is, the cavity 80 is formed such that the upper portion thereof is opened. The cavity 80 is formed in the vertical insulating layer 40, the first metal member 20, and the second metal member 30. The chip 70 is mounted inside the cavity 80. The side wall forming the cavity 80 is inclined and the bottom forming the cavity 80 is formed flat. In other words, the side walls are formed to be inclined such that the horizontal cross-sectional area of the cavity 80 becomes smaller as it goes downward.

또한, 도 1 내지 도 5에는 도시되지 않았지만, 캐비티(80) 내부에는 도금층이 형성될 수 있다. 도금층은 반사율 향상과 본딩성 향상을 위해 은(Ag) 또는 금(Au)으로 형성될 수 있으며, 하지도금으로 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W)등의 조합으로 형성될 수 있다.Although not shown in FIGS. 1 to 5, a plating layer may be formed in the cavity 80. The plating layer may be formed of silver (Ag) or gold (Au) for the purpose of improving the reflectance and improving the bondability. The plating layer may be formed of a combination of nickel (Ni), copper (Cu), tin (Sn), tungsten As shown in FIG.

칩(70)의 하부는 제2금속부재(30) 위에 본딩되고, 칩(70)의 상부에 연결된 와이어는 제1금속부재(20) 위에 본딩된다.The lower portion of the chip 70 is bonded onto the second metal member 30 and the wire connected to the upper portion of the chip 70 is bonded onto the first metal member 20.

또한, 캐비티(80) 내를 봉지하기 위해 봉지부재(미도시)가 캐비티(80)를 덮는 형태로 형성될 수 있다. 이 경우, 봉지부재는 광투과성 재질로서 일예로 글라스나 쿼츠 등의 재질을 포함할 수 있다.In addition, an encapsulating member (not shown) may be formed to cover the cavity 80 to encapsulate the cavity 80. In this case, the sealing member may include a material such as glass or quartz as a light-transmitting material.

기판(10)에는 수직절연층(40)의 일부를 포함하여 소정 깊이의 홈(12)이 구비된다. 상기한 홈(12)에는 수직절연층(40) 하부와 접하면서 수평절연층(50)이 형성된다.The substrate 10 is provided with a groove 12 having a predetermined depth including a part of the vertical insulation layer 40. A horizontal insulating layer 50 is formed in the groove 12 while contacting the bottom of the vertical insulating layer 40.

도 2에 도시된 바와 같이, 수직절연층(40)이 구비된 기판(10)의 하부에 수직절연층(40)의 일부를 포함하여 소정 깊이의 홈(12)이 구비되고 상기한 홈(12)에 수평절연층(50)이 형성된다.2, a groove 12 having a predetermined depth including a part of a vertical insulation layer 40 is provided on a lower portion of a substrate 10 provided with a vertical insulation layer 40, The horizontal insulating layer 50 is formed.

다시 말해, 홈(12)의 바닥에는 수직절연층(40)의 일부를 포함하여 구비되고, 상기한 홈(12)에 수평절연층(50)이 형성되는 것이므로 수직절연층(40)의 하부와 수평절연층(50)은 접하면서 형성될 수 있다.In other words, the bottom of the groove 12 includes a part of the vertical insulating layer 40 and the horizontal insulating layer 50 is formed in the groove 12, so that the bottom of the vertical insulating layer 40 The horizontal insulating layer 50 can be formed while being in contact.

도 1 및 도 2에 도시된 바와 같이, 수평절연층(50)은 수직절연층(40)의 하부에 접하면서 형성된다. 수평절연층(50)은 수평방향으로 형성된 제1수평절연층(51)과 제1수평절연층(51) 양측 단부에서 각각 하방향으로 돌출되는 제2수평절연층(52)으로 이루어질 수 있다.As shown in FIGS. 1 and 2, the horizontal insulating layer 50 is formed in contact with the lower portion of the vertical insulating layer 40. The horizontal insulating layer 50 may include a first horizontal insulating layer 51 formed in a horizontal direction and a second horizontal insulating layer 52 protruding downward at both ends of the first horizontal insulating layer 51.

상세하게 설명하면, 제1수평절연층(51)은 수직절연층(40)과 접하면서 수직절연층(40)의 하부에 수평방향으로 형성된다. 제1수평절연층(51)은 수직절연층(40)의 좌우폭보다 넓게 형성된다. 따라서, 수직절연층(40)과 제1수평절연층(51)은 'ㅗ'와 유사한 형상으로 형성될 수 있다.In detail, the first horizontal insulating layer 51 is formed horizontally below the vertical insulating layer 40 while contacting the vertical insulating layer 40. The first horizontal insulating layer 51 is formed to be wider than the width of the vertical insulating layer 40. Accordingly, the vertical insulation layer 40 and the first horizontal insulation layer 51 may be formed in a shape similar to '.'.

제2수평절연층(52)은 수직절연층(40)보다 좌우폭이 넓은 제1수평절연층(51)의 양측 단부에서 각각 하방향으로 돌출되는 형상으로 형성될 수 있다. The second horizontal insulating layer 52 may be formed to protrude downward at both side ends of the first horizontal insulating layer 51 having a larger width than the vertical insulating layer 40.

따라서, 수평절연층(50)은 제1수평절연층(51)과 제1수평절연층(51)의 양측 단부에서 각각 하방향으로 돌출되는 제2수평절연층(52)으로 이루어져 'ㄷ'자를 시계방향으로 90°회전한 형상과 같은 형태로 형성될 수 있다.The horizontal insulating layer 50 includes a first horizontal insulating layer 51 and a second horizontal insulating layer 52 protruding downward at both side ends of the first horizontal insulating layer 51, And may be formed in the same shape as a shape rotated clockwise by 90 degrees.

제1수평절연층(51) 및 제2수평절연층(52)은 SR(Solder Resist) 또는 PSR(Photo imageable Solder Resist)로 형성될 수 있다. 제2수평절연층(52)은 SR로 형성될 경우, 스크린 프린터를 이용하여 일부 형상을 도포할 수 있다. 한편, 제2수평절연층(52)은 PSR로 형성될 경우, 마스크를 이용하여 노광, 현상공정을 통해 패턴을 형성할 수 있다.The first horizontal insulating layer 51 and the second horizontal insulating layer 52 may be formed of SR (Solder Resist) or PSR (Photo Imageable Solder Resist). When the second horizontal insulating layer 52 is formed of SR, it is possible to apply some shape using a screen printer. On the other hand, when the second horizontal insulating layer 52 is formed of PSR, a pattern can be formed through exposure and development processes using a mask.

이러한 수평절연층(50)은 제1수평절연층(51)과 제2수평절연층(52)으로 이루어짐으로써, 후술할 전극층(60)이 기판(10)에 형성될 경우, 수평절연층(50)의 하부에 위치하는 전극층(60)이 고립되는 형태로 위치할 수 있도록 한다. 이로 인해 수평절연층(50)은 제1금속부재(20) 및 제2금속부재(30)와 전기적으로 연결되어 전극이 인가되는 전극층(60)과 수평절연층(50)의 하부에 위치하는 전극층(60)을 효과적으로 절연시켜 본 발명의 칩 패키지(1)가 기존 PCB에 적용될 수 있는 호환성을 갖게 할 수 있다.The horizontal insulating layer 50 includes the first horizontal insulating layer 51 and the second horizontal insulating layer 52. When the electrode layer 60 to be described later is formed on the substrate 10, The electrode layer 60 positioned at the lower portion of the electrode layer 60 can be located in an isolated form. The horizontal insulating layer 50 is electrically connected to the first metal member 20 and the second metal member 30 so that the electrode layer 60 to which the electrodes are applied and the electrode layer 60 located below the horizontal insulating layer 50 The chip package 1 of the present invention can be made compatible with the existing PCB so as to be effectively insulated.

기판(10)의 하부에는 전극층(60)이 형성된다. 즉, 전극층(60)은 기판(10)에서 칩(70)이 실장되는 면의 반대편에 형성된다. 따라서, 기판(10)의 양측 및 전후방은 노출될 수 있다.An electrode layer 60 is formed under the substrate 10. That is, the electrode layer 60 is formed on the side opposite to the side where the chip 70 is mounted on the substrate 10. Therefore, both sides and front and rear sides of the substrate 10 can be exposed.

전극층(60)은 적어도 3개가 기판(10)의 하부에 형성되되, 제1금속부재(20), 제2금속부재(30) 및 수평절연층(50)의 하부에 각각 위치하여 서로 전기적으로 절연될 수 있다.At least three electrode layers 60 are formed on the bottom of the substrate 10 and are respectively located below the first metal member 20 and the second metal member 30 and the horizontal insulating layer 50, .

도 1 및 도 2를 참조하여 상세하게 설명하면, 전극층(60)은 평평한 기판(10)의 하부에 형성된다.1 and 2, the electrode layer 60 is formed on the lower surface of the flat substrate 10.

전극층(60)은 기판(10)의 하부에 형성되되, 제1금속부재(20), 제2금속부재(30) 및 수평절연층(50)의 하부에 각각 위치한다. The electrode layer 60 is formed under the substrate 10 and is located under the first metal member 20, the second metal member 30 and the horizontal insulating layer 50, respectively.

이 경우, 수평절연층(50)은 제1수평절연층(51) 및 제2수평절연층(52)으로 이루어져있고, 제2수평절연층(52)은 수평방향으로 형성된 제1수평절연층(51)의 양측 단부에서 하방향으로 돌출되어 형성된다. 이로 인해 제1수평절연층(51)의 양측 단부에서 하방향으로 돌출된 제2수평절연층(52) 사이에는 전극층(60)이 위치할 수 있는 닫힌공간(53)이 형성될 수 있다.In this case, the horizontal insulating layer 50 includes a first horizontal insulating layer 51 and a second horizontal insulating layer 52, and the second horizontal insulating layer 52 includes a first horizontal insulating layer 51 at both side ends thereof. Accordingly, a closed space 53 in which the electrode layer 60 can be positioned may be formed between the second horizontal insulating layers 52 protruding downward from both side ends of the first horizontal insulating layer 51.

따라서, 수평절연층(50)의 하부에 위치하는 전극층(60)은 상기한 닫힌공간(53)에 위치하여 제2수평절연층(52)의 사이에서 제1수평절연층(51) 하부에 형성된다.The electrode layer 60 located under the horizontal insulating layer 50 is located in the closed space 53 and is formed under the first horizontal insulating layer 51 between the second horizontal insulating layers 52 do.

이와 같이, 전극층(60)은 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 위치하고, 수평절연층(50)의 제1수평절연층(51)의 하부이면서 제2수평절연층(52)의 사이 즉, 닫힌공간(53)에 위치할 수 있다.As described above, the electrode layer 60 is disposed under the first metal member 20 and the second metal member 30, and is disposed below the first horizontal insulating layer 51 of the horizontal insulating layer 50, May be located between the insulating layers 52, that is, in the closed space 53.

이로 인해, 수평절연층(50)의 하부에 위치하는 전극층(60)은 제1금속부재(20) 및 제2금속부재(30)의 하부에 위치하는 전극층(60)과 전기적으로 절연된다.The electrode layer 60 located below the horizontal insulating layer 50 is electrically insulated from the electrode layer 60 located below the first metal member 20 and the second metal member 30. [

또한, 제1금속부재(20) 및 제2금속부재(30)의 하부에 위치하는 전극층(60)은 수평절연층(50)의 하부에 위치하는 전극층(60)의 일측과 타측에 제2수평절연층(52)을 사이에 두고 각각 위치함으로써, 제2수평절연층(52)에 의해 닫힌공간(53)에 위치한 전극층(60)과 절연될 수 있다.The electrode layer 60 positioned below the first metal member 20 and the second metal member 30 is disposed on one side and the other side of the electrode layer 60 located below the horizontal insulating layer 50, Can be insulated from the electrode layer 60 located in the closed space 53 by the second horizontal insulating layer 52 by being positioned with the insulating layer 52 therebetween.

이와 같은 전극층(60)은 무전해 도금 예컨대, 니켈(Ni), 주석(Sn) 등으로 형성되어 수평절연층(50) 표면에 반응하도록 처리할 수 있다. 무전해 도금으로 처리할 경우, 제2수평절연층(52)은 마스킹되어질 수 있다. 또한, 전극층(60)은 무전해 도금 뿐만 아니라, 은(Ag) 페이스트 도포를 통해서도 구현이 가능할 수 있다. 은(Ag) 페이스트를 도포할 경우, 전극층(60)은 스크린 프린터를 이용하여 선별적으로 도포가능할 수 있다. 또한, 전극층(60)은 스퍼터링(Sputtering) 공정을 통해 형성될 수 있다.The electrode layer 60 may be formed of electroless plating, for example, nickel (Ni), tin (Sn), or the like, and may be treated to react with the surface of the horizontal insulating layer 50. When processed by electroless plating, the second horizontal insulating layer 52 can be masked. Further, the electrode layer 60 can be realized not only by electroless plating but also by applying silver (Ag) paste. When the silver (Ag) paste is applied, the electrode layer 60 can be selectively applied using a screen printer. The electrode layer 60 may be formed through a sputtering process.

전술한 바와 같이, 제1금속부재(20) 및 제2금속부재(30)와, 수직절연층(40)이 구비된 기판(10)은 기판(10)의 하부의 양측 단부에 단차부(11)가 형성될 수 있다. 이러한 단차부(11)에는 수평절연층(50)이 형성될 수 있다.The substrate 10 provided with the first metal member 20 and the second metal member 30 and the vertical insulating layer 40 is provided at the both ends of the lower portion of the substrate 10 with the step portions 11 May be formed. The horizontal insulating layer 50 may be formed on the stepped portion 11.

단차부(11)는 전술한 홈(12)과 같이, 기판(10) 절단에 따른 버(burr)에 의해 발생하는 전기적 쇼트를 방지하기 위해 구비될 수 있다.The step portion 11 may be provided to prevent electrical short-circuiting caused by a burr due to the cutting of the substrate 10, like the groove 12 described above.

이러한 단차부(11)에는 수평절연층(50)이 형성될 수 있으며, 상세하게 설명하면 수평절연층(50)의 제1수평절연층(51)과 동일 재질로 형성될 수 있다.The horizontal insulating layer 50 may be formed on the step portion 11 and may be formed of the same material as the first horizontal insulating layer 51 of the horizontal insulating layer 50.

이와 같은 본 발명의 바람직한 제1실시 예에 따른 칩 패키지(1)는 수평절연층(50)이 제1수평절연층(51) 및 제2수평절연층(52)으로 이루어지므로 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 위치하는 전극층(60)과 달리 고립되는 형태의 전극층(60)이 형성될 수 있는 닫힌공간(53)이 형성된다.In the chip package 1 according to the first preferred embodiment of the present invention, since the horizontal insulating layer 50 is composed of the first horizontal insulating layer 51 and the second horizontal insulating layer 52, A closed space 53 in which an electrode layer 60 in an isolated form is formed can be formed, unlike the electrode layer 60 located under the first metal member 20 and the second metal member 30, respectively.

전극층(60)은 수평절연층(50)의 하부 즉, 상기한 닫힌공간(53)과 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 위치할 수 있다.The electrode layer 60 may be positioned below the horizontal insulating layer 50, that is, the closed space 53 and the lower portion of the first metal member 20 and the second metal member 30, respectively.

다시 말해, 본 발명의 칩 패키지(1)는 수평절연층(50)이 제1수평절연층(51) 및 제2수평절연층(52)으로 이루어짐으로써, 제1수평절연층(51)의 하부이면서 제2수평절연층(52)의 사이에 형성되는 전극층(60)이 일종의 고립되는 형상과 같이 위치할 수 있다. In other words, in the chip package 1 of the present invention, the horizontal insulating layer 50 is composed of the first horizontal insulating layer 51 and the second horizontal insulating layer 52, And the electrode layer 60 formed between the second horizontal insulating layers 52 may be located as a kind of isolated shape.

이로 인해, 전극층(60)에 PCB의 도전성 패드가 연결될 경우, 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 위치하는 전극층(60)과 제1수평절연층(51)의 하부이면서 제2수평절연층(52)의 사이에 위치하는 전극층(60)이 명확하게 분리될 수 있다. When the conductive pad of the PCB is connected to the electrode layer 60, the electrode layer 60 and the first horizontal insulating layer 51, which are respectively located under the first metal member 20 and the second metal member 30, And the electrode layer 60 located between the second horizontal insulating layers 52 can be clearly separated.

따라서, 본 발명의 칩 패키지(1)는 수평절연층(50)이 전극층(60) 간의 절연의 기능을 충실하게 수행함으로 인해, 효율적으로 기존 PCB와 호환될 수 있는 긍정적인 효과를 얻을 수 있다.Therefore, the chip package 1 of the present invention can achieve a positive effect that it can be efficiently compatible with existing PCBs by virtue of the horizontal insulating layer 50 faithfully performing the function of insulation between the electrode layers 60.

또한, 수평절연층(50)은 상기한 홈(12) 및 단차부(11)에 구비됨으로써, 절연의 기능뿐만 아니라 기판(10) 절단에 따른 버(burr)에 의해 발생하는 전기적 쇼트를 방지할 수 있는 기능을 할 수 있어 칩 패키지(1)의 안전성 향상에 도움을 주며 더욱 효율적으로 이용될 수 있다.The horizontal insulating layer 50 is provided on the grooves 12 and the stepped portions 11 to prevent electrical shorts caused by burrs due to cutting of the substrate 10 So that it can improve the safety of the chip package 1 and can be used more efficiently.

본 발명의 바람직한 제1실시 예에 따른 칩 패키지(1)는 전술한 구성 예컨대, 기판(10)에 형성된 제1금속부재(20) 및 제2금속부재(30), 수직절연층(40), 수평절연층(50) 등과 동일한 구성으로 기판(10)에 형성되는 전극층(60)의 개수만 달리하여 구비될 수 있다.The chip package 1 according to the first preferred embodiment of the present invention has the above-described configuration, for example, the first metal member 20 and the second metal member 30 formed on the substrate 10, the vertical insulating layer 40, The number of electrode layers 60 formed on the substrate 10 may be different from that of the horizontal insulating layer 50 or the like.

따라서, 전술한 본 발명의 바람직한 제1실시 예에 따른 칩 패키지(1)와 동일한 구성에 대한 자세한 설명은 전술한 설명을 참조하기로 하고 생략한다.Therefore, the detailed description of the same configuration as the chip package 1 according to the first preferred embodiment of the present invention will be omitted with reference to the above description.

도 3 및 도 4는 본 발명의 바람직한 제2실시 예에 따른 칩 패키지(1')의 단면도 및 순서도 이다.3 and 4 are a cross-sectional view and a flowchart of a chip package 1 'according to a second preferred embodiment of the present invention.

도 3 및 도 4에 도시된 바와 같이, 본 발명의 바람직한 제2실시 예에 따른 칩 패키지(1')는 제1금속부재(20) 및 제2금속부재(30)와 수직절연층(40)이 구비되는 기판(10), 수직절연층(40)의 하부에 접하면서 형성되는 수평절연층(50)과, 기판(10)의 하부에 형성되는 제1전극층(61)과 제1전극층(61) 하부에 형성되는 제2전극층(62)을 포함하여 이루어진다.3 and 4, a chip package 1 'according to a second preferred embodiment of the present invention includes a first metal member 20 and a second metal member 30, a vertical insulating layer 40, And a first electrode layer 61 formed on a lower portion of the substrate 10 and a first electrode layer 61 formed on a lower surface of the substrate 10, And a second electrode layer 62 formed under the second electrode layer 62.

기판(10)은 제1금속부재(20)와 제2금속부재(30) 사이에 수직절연층(40)이 구비된다.The substrate 10 is provided with a vertical insulating layer 40 between the first metal member 20 and the second metal member 30.

이러한 기판(10)에는 수직절연층(40)의 일부를 포함하여 소정 깊이의 홈(12)이 구비된다. 상기한 홈(12)에는 수직절연층(40) 하부와 접하면서 형성되는 수평절연층(50)이 구비된다.The substrate 10 is provided with a groove 12 having a predetermined depth including a part of the vertical insulating layer 40. The groove 12 is provided with a horizontal insulating layer 50 formed in contact with the bottom of the vertical insulating layer 40.

수직절연층(40) 하부와 접하면서 형성되는 수평절연층(50)은 제1수평절연층(51)과, 제1수평절연층(51)의 양측 단부에서 각각 하방향으로 돌출되는 제2수평절연층(52)으로 이루어질 수 있다.The horizontal insulating layer 50 formed while being in contact with the lower portion of the vertical insulating layer 40 includes a first horizontal insulating layer 51 and a second horizontal insulating layer 51 protruding downward at both side ends of the first horizontal insulating layer 51, And an insulating layer 52.

기판(10)의 하부는 평평하게 형성되며 이러한 기판(10)의 하부에는 제1전극층(61)이 형성된다. 제1전극층(61)은 무전해 도금으로 형성될 수 있으며, 후술할 제2전극층(62)을 형성하기 위해 일차적으로 형성되는 일종의 시드층일 수 있다.The lower portion of the substrate 10 is flat and the first electrode layer 61 is formed under the substrate 10. The first electrode layer 61 may be formed by electroless plating and may be a kind of seed layer primarily formed to form a second electrode layer 62 to be described later.

제1전극층(61)을 무전해 도금으로 형성할 경우, 제2수평절연층(52)은 마스킹되어 질 수 있다.When the first electrode layer 61 is formed by electroless plating, the second horizontal insulating layer 52 can be masked.

또한, 제1전극층(61)은 무전해 도금뿐 아니라, 은(Ag) 페이스트 도포를 통해서 구현이 가능할 수 있다. 은(Ag) 페이스트 도포의 경우, 스크린 프린터를 이용하여 선별적으로 도포할 수 있다. 또한, 스퍼터링 공정을 통해서 구현할 수 있다.In addition, the first electrode layer 61 can be realized by applying Ag paste as well as electroless plating. In the case of silver (Ag) paste application, it can be selectively applied using a screen printer. It can also be realized through a sputtering process.

제1전극층(61)의 하부에는 전해도금으로 제2전극층(62)이 형성될 수 있다. 이러한 제2전극층(62)은 전술한 무전해 도금으로 형성되는 제1전극층(61)으로 인해 용이하게 형성될 수 있다. 제2전극층(62)은 스퍼터링 공정으로 형성할 수 있다.The second electrode layer 62 may be formed on the lower portion of the first electrode layer 61 by electrolytic plating. The second electrode layer 62 can be easily formed due to the first electrode layer 61 formed by the electroless plating described above. The second electrode layer 62 may be formed by a sputtering process.

기판(10)의 하부 양측 단부에는 단차부(11)가 형성될 수 있다. 단차부(11)는 전술한 홈(12)과 같이 기판(10) 절단에 따른 버(burr)에 의해 발생하는 전기적 쇼트를 방지하기 위해 구비될 수 있다.Step portions 11 may be formed at both lower ends of the substrate 10. The stepped portion 11 may be provided to prevent electric short-circuiting caused by a burr due to cutting of the substrate 10 like the groove 12 described above.

이러한 단차부(11)에는 수평절연층(50)이 형성될 수 있다. 상세하게 설명하면 단차부(11)에는 수평절연층(50)의 제1수평절연층(51)이 형성되어, 버(burr) 방지뿐만 아니라, 절연의 기능을 수행할 수 있다.The horizontal insulating layer 50 may be formed on the stepped portion 11. In detail, the first horizontal insulating layer 51 of the horizontal insulating layer 50 is formed on the stepped portion 11, so that it can perform not only burr prevention but also insulating function.

이와 같이, 본 발명의 바람직한 제2실시 예에 따른 칩 패키지(1')는 제1전극층(61)과 제2전극층(62)으로 전극층을 나누어 형성함으로써 전극층을 형성하는 시간을 단축할 수 있어 칩 패키지(1')의 생산이 더욱 효율적으로 이루어질 수 있다. As described above, in the chip package 1 'according to the second preferred embodiment of the present invention, since the electrode layers are divided into the first electrode layer 61 and the second electrode layer 62, the time for forming the electrode layer can be shortened, The production of the package 1 'can be made more efficiently.

또한, 본 발명의 바람직한 제2실시 예에 따른 칩 패키지(1')는 수평절연층(50)으로 인해 수평절연층(50)의 하부에 위치하는 제1전극층(61) 및 제2전극층(62)이 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 위치하는 제1, 2전극층(61, 62)과 효과적으로 절연되어 좋은 호환성을 가질 수 있다. 이로 인해 기존 PCB에 원활한 적용을 할 수 있는 효과가 있다.The chip package 1 'according to the second preferred embodiment of the present invention includes a first electrode layer 61 and a second electrode layer 62 positioned under the horizontal insulating layer 50 due to the horizontal insulating layer 50, Are efficiently insulated from the first and second electrode layers 61 and 62 located under the first and second metal members 20 and 30, respectively. As a result, it is possible to apply to existing PCB smoothly.

또한, 본 발명의 바람직한 제2실시 예에 따른 칩 패키지(1')의 수평절연층(50)은 홈(12) 및 단차부(11)에 형성됨으로써, 절연의 기능뿐만 아니라, 버(burr) 방지도 할 수 있어, 칩 패키지(1')를 더욱 안전하고 효율적으로 이용하는데 긍정적인 기능을 할 수 있다.The horizontal insulating layer 50 of the chip package 1 'according to the second preferred embodiment of the present invention is formed in the groove 12 and the stepped portion 11, It is possible to prevent the chip package 1 'from being damaged, and can positively function to use the chip package 1' more safely and efficiently.

본 발명의 바람직한 제1, 2실시 예에 따른 칩패키지(1, 1')는 구성 예컨대, 제1금속부재(20) 및 제2금속부재(30)와 수직절연층(40)이 구비된 기판(10), 수평절연층(50), 전극층(60), 단차부(11) 등은 동일하게 구비되되, 기판(10)에 구비되는 수평절연층(50), 단차부(11)의 배치를 달리하여 이용될 수 있다. The chip package 1 or 1 'according to the first or second preferred embodiment of the present invention is a chip package comprising a first metal member 20 and a second metal member 30, The horizontal insulating layer 50, the electrode layer 60 and the stepped portion 11 are provided in the same manner as the horizontal insulating layer 50 and the stepped portion 11 provided on the substrate 10, Can be used differently.

따라서, 전술한 본 발명의 바람직한 제1, 2실시 예에 따른 칩 패키지(1, 1')와 동일한 구성에 대한 자세한 설명은 전술한 설명을 참조하기로 하고 생략한다.Therefore, detailed descriptions of the same configurations as those of the chip packages 1 and 1 'according to the first and second preferred embodiments of the present invention will be omitted with reference to the above description.

도 5는 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")의 단면도이다.5 is a cross-sectional view of a chip package 1 "according to a third preferred embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")는 제1금속부재(20) 및 제2금속부재(30)와 수직절연층(40)이 구비되는 기판(10), 수직절연층(40)의 하부에 접하면서 형성되는 수평절연층(50)과, 기판(10)의 하부에 형성되되, 제1금속부재(20) 및 제2금속부재(30)와 상기 수평절연층(50)의 하부에 각각 위치하여 서로 전기적으로 절연되는 전극층(60)을 포함하여 이루어진다.5, the chip package 1 "according to the third preferred embodiment of the present invention includes a first metal member 20, a second metal member 30, and a vertical insulation layer 40 A horizontal insulating layer 50 formed on the substrate 10 in contact with a lower portion of the vertical insulating layer 40; a first metal member 20 and a second metal member 30 And an electrode layer 60 disposed on the lower portion of the horizontal insulating layer 50 and electrically insulated from each other.

기판(10)은 제1금속부재(20)와 제2금속부재(30) 사이에 수직절연층(40)이 구비된다.The substrate 10 is provided with a vertical insulating layer 40 between the first metal member 20 and the second metal member 30.

수직절연층(40)의 하부에는 수직절연층(40)의 하부와 접하면서 수평절연층(50)이 형성된다. The horizontal insulating layer 50 is formed under the vertical insulating layer 40 while contacting the bottom of the vertical insulating layer 40.

이 경우, 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")의 수직절연층(40)의 하부에 접하면서 형성되는 수평절연층(50)은 수직절연층(40)과 수평절연층(50)이 접하는 면을 기준으로, 수직절연층(40)의 하부가 수평절연층(50)이 접하는 위치라고 할 경우, 수직절연층(40)의 하부의 하단면에 접하면서 형성될 수 있다.In this case, the horizontal insulating layer 50 formed in contact with the lower portion of the vertical insulating layer 40 of the chip package 1 "according to the third preferred embodiment of the present invention includes a vertical insulating layer 40, The bottom of the vertical insulation layer 40 may be formed in contact with the bottom end of the vertical insulation layer 40 when the bottom of the vertical insulation layer 40 is in contact with the horizontal insulation layer 50 .

본 발명의 바람직한 제1, 2실시 예에 따른 칩 패키지(1, 1')는 수직절연층(40)을 포함하여 소정 깊이의 홈(12)이 구비되고 상기한 홈(12)에 수평절연층(50)이 형성되면서 수직절연층(40)의 하부와 수평절연층(50)이 접하면서 형성되는 구조이다. 이러한 전술한 설명을 참조하면, 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")는 상기한 홈(12)의 구비 없이, 수직절연층(40)의 하부이면서 수직절연층(40)의 하부의 하단면과 접하면서 수평절연층(50)이 형성되는 구조이다.The chip package 1 or 1 'according to the first or second preferred embodiment of the present invention includes a vertical insulating layer 40 and a groove 12 having a predetermined depth, The vertical insulating layer 40 and the horizontal insulating layer 50 are formed in contact with each other while the insulating layer 50 is formed. The chip package 1 "according to the third preferred embodiment of the present invention includes the vertical insulation layer 40 under the vertical insulation layer 40 without the groove 12 described above, And the horizontal insulating layer 50 is formed.

또한, 수직절연층(40)은 기판(10)과 동일한 높이로 구비될 수 있고, 기판(10)에 캐비티(80)가 형성됨으로 인해 도 5에 도시된 형상과 같은 형태가 될 수 있다.The vertical insulating layer 40 may have the same height as the substrate 10 and may have the same shape as that shown in FIG. 5 due to the formation of the cavity 80 in the substrate 10.

따라서, 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")에서는 수직절연층(40)의 하부와 기판(10)의 하부는 동일한 위치를 의미할 수 있다.Therefore, in the chip package 1 "according to the third preferred embodiment of the present invention, the lower part of the vertical insulation layer 40 and the lower part of the substrate 10 may mean the same position.

이러한 수평절연층(50)은 제1수평절연층(51)과, 제1수평절연층(51)의 양측 단부에서 각각 하방향으로 돌출되는 제2수평절연층(52)으로 이루어질 수 있다.The horizontal insulating layer 50 may include a first horizontal insulating layer 51 and a second horizontal insulating layer 52 protruding downward at both side ends of the first horizontal insulating layer 51.

또한, 수평절연층(50)은 기판(10)의 하부의 양측 단부에 형성된 단차부(11)에 형성될 수 있다. 이 경우, 단차부(11)에 형성되는 수평절연층(50)은 수평절연층(50)의 제1수평절연층(51)으로 형성될 수 있다. In addition, the horizontal insulating layer 50 may be formed on the step portions 11 formed at both side ends of the lower portion of the substrate 10. In this case, the horizontal insulating layer 50 formed on the step portion 11 may be formed of the first horizontal insulating layer 51 of the horizontal insulating layer 50.

기판(10)의 하부는 평평하게 형성되며, 기판(10)의 하부에는 전극층(60)이 형성된다. 전극층(60)은 기판(10)의 하부에 형성되되, 제1금속부재(20), 제2금속부재(30) 및 수평절연층(50)의 하부에 각각 위치하여 서로 전기적으로 절연될 수 있다.The lower part of the substrate 10 is formed flat and the electrode layer 60 is formed under the substrate 10. The electrode layer 60 is formed on the lower portion of the substrate 10 and may be disposed below the first metal member 20 and the second metal member 30 and the horizontal insulating layer 50 to be electrically insulated from each other .

도 5를 참조하여 상세하게 설명하면, 전극층(60)은 기판(10)의 하부에서부터 제2수평절연층(52)의 하부와 동일한 높이까지 형성될 수 있다. 5, the electrode layer 60 may be formed to extend to the same height as the lower portion of the second horizontal insulating layer 52 from the lower portion of the substrate 10.

이 경우, 단차부(11)에 형성되는 수평절연층(50)은 제1수평절연층(51)이므로, 수직절연층(40) 하부에 접하면서 형성되는 수평절연층(50)의 제1수평절연층(51)과 같은 높이까지 수평절연층(50)이 형성될 수 있다.In this case, since the horizontal insulating layer 50 formed on the stepped portion 11 is the first horizontal insulating layer 51, the horizontal insulating layer 50 formed in contact with the lower portion of the vertical insulating layer 40, The horizontal insulating layer 50 may be formed to the same height as the insulating layer 51. [

이는 상기한 전극층(60)이 제2수평절연층(52)의 하부와 동일한 높이까지 형성된다는 설명을 참조하여 단차부(11)에 형성된 수평절연층(50)이 기판(10)의 하부의 양측 단부와 전극층(60) 사이에 형성된 형태이다.This is because the horizontal insulating layer 50 formed on the stepped portion 11 is formed on both sides of the lower portion of the substrate 10 And is formed between the end portion and the electrode layer 60.

도 5에 도시된 바와 같이, 기판(10)의 하부에는 단차부(11)에 형성된 수평절연층(50)과 수직절연층(40)의 하부에 접하면서 형성된 수평절연층(50)의 제1수평절연층(51)이 형성되어 있다.5, a horizontal insulating layer 50 formed on the step portion 11 and a first insulating layer 50 formed on the horizontal insulating layer 50 contacting the lower portion of the vertical insulating layer 40 are formed on the lower portion of the substrate 10, A horizontal insulating layer 51 is formed.

이 경우, 단차부(11)에 형성된 수평절연층(50)과 수직절연층(40)의 하부에 접하면서 형성되는 수평절연층(50)의 제1수평절연층(51)은 소정의 거리를 두고 이격되게 형성되어 있다.In this case, the horizontal insulating layer 50 formed on the stepped portion 11 and the first horizontal insulating layer 51 formed on the horizontal insulating layer 50, which is formed in contact with the lower portion of the vertical insulating layer 40, And are spaced apart.

이로 인해, 수평절연층(50)이 형성되지 않은 부분은 기판(10)의 하부의 하단면 노출되고, 이러한 노출된 기판(10)의 하단면을 포함하여 기판(10)의 하부에서부터 제2수평절연층(52)의 하부와 동일한 높이까지 전극층(60)이 형성된다.The portion where the horizontal insulating layer 50 is not formed is exposed at the lower end surface of the lower portion of the substrate 10 and is exposed from the lower portion of the substrate 10, The electrode layer 60 is formed to the same height as the lower portion of the insulating layer 52.

이 경우, 단차부(11)에 형성된 수평절연층(50)은 제1수평절연층(51)의 하부와 동일한 높이로 형성되므로, 제2수평절연층(52)의 하부와 동일한 높이까지 형성되는 전극층(60)으로 인해 단차부(11)에 형성된 수평절연층(50)의 하부에도 전극층(60)이 형성되어진 형태일 수 있다. 이로 인해, 단차부(11)는 기판(10)의 하부의 양측 단부와 전극층(60) 사이에 형성된다.In this case, since the horizontal insulating layer 50 formed on the step 11 is formed to have the same height as the lower portion of the first horizontal insulating layer 51, it is formed to have the same height as the lower portion of the second horizontal insulating layer 52 The electrode layer 60 may be formed under the horizontal insulating layer 50 formed on the step portion 11 due to the electrode layer 60. [ Thus, the step portion 11 is formed between the electrode layer 60 and both side ends of the lower portion of the substrate 10.

이와 같은 형상으로 이루어진 전극층(60)은 제1금속부재(20) 및 제2금속부재(30)와 수평절연층(50) 하부에 각각 위치한 형태이다.The electrode layer 60 having such a shape is located under the first metal member 20, the second metal member 30 and the horizontal insulating layer 50, respectively.

또한, 수평절연층(50) 하부에 위치한 전극층(60)은 수평절연층(50)의 제1수평절연층(51)과 제1수평절연층(51)의 양측 단부에서 각각 하방향으로 돌출된 제2수평절연층(52)으로 인해, 제2수평절연층(52) 사이이면서 제1수평절연층(51)의 하부인 닫힌공간(53)에 형성된 전극층(60)일 수 있다.The electrode layer 60 located under the horizontal insulating layer 50 is formed to protrude downward at both side ends of the first horizontal insulating layer 51 and the first horizontal insulating layer 51 of the horizontal insulating layer 50 The second horizontal insulating layer 52 may be an electrode layer 60 formed in the closed space 53 between the second horizontal insulating layer 52 and the lower portion of the first horizontal insulating layer 51. [

이러한 전극층(60)은 제2수평절연층(52)의 사이이면서 제1수평절연층(51)의 하부에 위치하므로 고립된 형상으로 형성되어 제1금속부재(20) 및 제2금속부재(30)의 하부에 위치하는 전극층(60)과 전기적으로 절연될 수 있다.Since the electrode layer 60 is located between the second horizontal insulating layer 52 and the lower portion of the first horizontal insulating layer 51, the electrode layer 60 is formed in an isolated shape to form the first metal member 20 and the second metal member 30 The electrode layer 60 can be electrically insulated.

기판(10)의 하부에 형성되는 전극층(60)은 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")에서는 하나의 전극층(60)으로 형성되어 제1금속부재(20) 및 제2금속부재(30), 수평절연층(50)의 하부에 각각 위치하는 것으로 도시하여 설명하였지만, 이는 한정된 것이 아니며 본 발명의 바람직한 제2실시 예에 따른 칩 패키지(1')와 같이, 제1, 2전극층(61, 62)으로 형성되어 전극을 인가할 수 있다.The electrode layer 60 formed under the substrate 10 is formed of one electrode layer 60 in the chip package 1 "according to the third preferred embodiment of the present invention, The metal member 30 and the horizontal insulating layer 50. However, the present invention is not limited thereto. Like the chip package 1 'according to the second preferred embodiment of the present invention, Electrode layers 61 and 62, and the electrodes can be applied.

이와 같은 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")는 제1수평절연층(51)과 제2수평절연층(52)으로 이루어진 수평절연층(50)을 구비함으로써, 각각의 전극층(60)이 효과적으로 절연될 수 있다. 이로 인해, 칩 패키지(1")는 좋은 호환성을 갖고 기존 PCB에 적용될 수 있다.The chip package 1 "according to the third preferred embodiment of the present invention has the horizontal insulating layer 50 composed of the first horizontal insulating layer 51 and the second horizontal insulating layer 52, The electrode layer 60 can be effectively insulated. This allows the chip package 1 "to be applied to existing PCBs with good compatibility.

또한, 본 발명의 바람직한 제3실시 예에 따른 칩 패키지(1")는 수평절연층(50)의 제1수평절연층(51)이 단차부(11) 및 수직절연층(40)과 접하면서 수직절연층(40)의 하부 즉, 기판(10)의 하부에 형성되면서 전극층(60)과 기판(10) 사이에 위치하는 형태로 형성된다. 이로 인해 칩 패키지(1")는 효과적인 절연으로 기존 PCB에 호환될 수 있을 뿐만 아니라, 기판(10) 절단에 따른 버(burr)에 의해 발생하는 전기적 쇼트도 방지되어 더욱 안전하게 이용될 수 있는 효과가 있다.In the chip package 1 "according to the third preferred embodiment of the present invention, the first horizontal insulating layer 51 of the horizontal insulating layer 50 is in contact with the step portion 11 and the vertical insulating layer 40 Is formed in the lower part of the vertical insulating layer 40 or the lower part of the substrate 10 and is positioned between the electrode layer 60 and the substrate 10. This allows the chip package 1 " It is not only compatible with the PCB but also prevents electrical shorts caused by burrs due to the cutting of the substrate 10, so that it can be used more safely.

본 발명의 바람직한 제1, 2, 3실시 예에 따른 칩 패키지(1, 1', 1")는 구성 예컨대, 제1금속부재(20) 및 제2금속부재(30)와 수직절연층(40)이 구비된 기판(10), 수평절연층(50), 전극층(60), 홈(12), 단차부(11) 등은 동일하게 구비되되, 수평절연층(50)과 전극층(60)이 형성되는 형상을 달리하여 이용될 수 있다.The chip package 1, 1 ', 1 "according to the first, second and third preferred embodiments of the present invention has a constitution, for example, a first metal member 20 and a second metal member 30, The horizontal insulating layer 50, the electrode layer 60, the groove 12 and the stepped portion 11 are provided in the same manner as the horizontal insulating layer 50 and the electrode layer 60 And can be used with different shapes to be formed.

따라서, 전술한 본 발명의 바람직한 제1, 2, 3실시 예에 따른 칩 패키지(1, 1', 1")와 동일한 구성에 대한 자세한 설명은 전술한 설명을 참조하기로 하고 생략한다.Therefore, detailed descriptions of the same configurations as the chip packages 1, 1 ', 1 "according to the first, second, and third preferred embodiments of the present invention will be omitted with reference to the above description.

도 6 및 도 7은 본 발명의 바람직한 제4실시 예에 따른 칩 패키지(1"')의 단면도 및 순서도이다.Figs. 6 and 7 are a cross-sectional view and a flowchart of a chip package 1 "'according to a fourth preferred embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 바람직한 제4실시 예에 따른 칩 패키지(1"')는 제1금속부재(20) 및 제2금속부재(30)와 수직절연층(40)이 구비되는 기판(10), 수직절연층(40)의 하부에 접하면서 형성되는 수평절연층(50)과, 기판(10)의 하부에 형성되되, 제1금속부재(20) 및 제2금속부재(30)와 상기 수평절연층(50)의 하부에 각각 위치하여 서로 전기적으로 절연되는 전극층(60)을 포함하여 이루어진다.6, a chip package 1 '' 'according to a fourth preferred embodiment of the present invention includes a first metal member 20, a second metal member 30, and a vertical insulation layer 40 A horizontal insulating layer 50 formed on the bottom of the substrate 10 to be in contact with the bottom of the vertical insulating layer 40 and a second metal member 20 30 and an electrode layer 60 electrically insulated from each other at the bottom of the horizontal insulating layer 50.

기판(10)은 제1금속부재(20)와 제2금속부재(30) 사이에 수직절연층(40)이 구비된다.The substrate 10 is provided with a vertical insulating layer 40 between the first metal member 20 and the second metal member 30.

기판(10)에는 수직절연층(40)의 일부를 포함하여 소정 깊이의 홈(12)이 구비된다. 상기한 홈(12)에는 수직절연층(40)의 하부와 접하면서 수평절연층(50')이 형성된다.The substrate 10 is provided with a groove 12 having a predetermined depth including a part of the vertical insulation layer 40. A horizontal insulating layer 50 'is formed in the groove 12 in contact with the bottom of the vertical insulating layer 40.

수평절연층(50')은 수평절연층(50')의 하부가 일부 가공되어 본 발명의 바람직한 제1, 2, 3실시 예에 따른 칩 패키지(1, 1', 1"')에 구비된 제1수평절연층(51)과 제2수평절연층(52)으로 이루어진 수평절연층(50)과 같은 형상으로 이루어질 수 있다.The horizontal insulating layer 50 'is formed by partially processing the lower portion of the horizontal insulating layer 50' so that the chip package 1, 1 ', 1 "' according to the first, And may have the same shape as the horizontal insulating layer 50 made of the first horizontal insulating layer 51 and the second horizontal insulating layer 52.

상세하게 설명하면, 수평절연층(50')의 하부는 수평절연층(50')이 형성되는 홈(12)보다 작은 면적을 갖는 홈이 가공될 수 있다.In detail, the lower part of the horizontal insulating layer 50 'can be formed with a groove having an area smaller than that of the groove 12 in which the horizontal insulating layer 50' is formed.

이로 인해 수평절연층(50')은 하부가 일부 가공되어 제1수평절연층(51)과 제1수평절연층(51)의 양측 단부에서 각각 하방향으로 돌출되는 제2수평절연층(52)이 일체로 형성되는 형상과 같이, 제2수평절연층(52)이 제1수평절연층(51)의 양측 단부에서 연장되는 형상으로 이루어질 수 있다.The horizontal insulating layer 50 'is partially processed to form the second horizontal insulating layer 52 and the second horizontal insulating layer 52, which are protruded downward at both side ends of the first horizontal insulating layer 51 and the first horizontal insulating layer 51, The second horizontal insulating layer 52 may be formed in a shape extending from both side ends of the first horizontal insulating layer 51. In this case,

도 6 및 도 7에 도시된 바와 같이, 수평절연층(50')은 'ㄷ'자를 시계방향으로 90°회전한 형상과 같은 형태로 형성되어 닫힌공간(53)이 형성될 수 있다.As shown in FIGS. 6 and 7, the horizontal insulating layer 50 'may be formed in the same shape as a shape obtained by rotating the' C 'clockwise by 90 ° to form a closed space 53.

닫힌공간(53)은 상기한 수평절연층(50')이 형성되는 홈보다 작은 면적을 갖는 홈이 가공되어 수평절연층(50')이 제1수평절연층(51)의 양측 단부에서 제2수평절연층(52)이 연장되는 형상을 가짐으로써 형성되는 공간일 수 있다.The closed space 53 is formed such that a groove having an area smaller than that of the groove in which the horizontal insulating layer 50 'is formed is processed so that the horizontal insulating layer 50' It may be a space formed by having the shape in which the horizontal insulating layer 52 extends.

닫힌공간(53)에는 전극층(60)이 형성될 수 있다. 본 발명의 칩 패키지(1"')에 구비되는 전극층(60)에 대한 자세한 설명은 후술한다.In the closed space 53, an electrode layer 60 may be formed. A detailed description of the electrode layer 60 provided in the chip package 1 "'of the present invention will be described later.

기판(10)의 하부 양측 단부에는 단차부(11)가 형성될 수 있다. 단차부(11)는 전술한 홈(12)과 같이 기판(10) 절단에 따른 버(burr)에 의해 발생하는 전기적 쇼트를 방지하기 위해 구비될 수 있다.Step portions 11 may be formed at both lower ends of the substrate 10. The stepped portion 11 may be provided to prevent electric short-circuiting caused by a burr due to cutting of the substrate 10 like the groove 12 described above.

이러한 단차부(11)에는 수평방향으로 형성된 수평절연층(50')이 형성될 수 있다. The horizontal insulating layer 50 'formed in the horizontal direction may be formed on the step portion 11. [

본 발명의 바람직한 제4실시 예에 따른 칩 패키지(1"')는 단차부(11)가 전술한 본 발명의 바람직한 제1, 2, 3실시 예에 따른 칩 패키지(1, 1', 1")와 달리 수평절연층(50')이 형성되는 홈(12)의 높이와 다른 높이를 가지며 형성되는 것으로 도시하였지만 이는 한정된 것이 아니며, 단차부(11)의 경우, 수평절연층(50')이 형성되어 버(burr)에 의해 발생하는 전기적 쇼트를 방지할 수 있는 적합한 높낮이를 가지며 형성될 수 있다.The chip package 1 '' 'according to the fourth preferred embodiment of the present invention is characterized in that the stepped portion 11 has a chip package 1, 1', 1 '' according to the first, The horizontal insulating layer 50 'is formed to have a height different from that of the groove 12 in which the horizontal insulating layer 50' is formed. However, in the case of the stepped portion 11, And can be formed with a suitable height to prevent electrical shorting caused by burrs.

전극층(60)은 기판(10)의 하부에 형성되되, 제1금속부재(20), 제2금속부재(30) 및 수평절연층(50')의 하부에 각각 위치하여 서로 전기적으로 절연될 수 있다.The electrode layer 60 is formed under the substrate 10 and is disposed under the first metal member 20, the second metal member 30 and the horizontal insulating layer 50 ' have.

다시 말해, 전극층(60)은 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 위치하고 수평절연층(50')의 하부 즉, 상기한 닫힌공간(53)에 형성될 수 있다.In other words, the electrode layer 60 may be disposed under the first metal member 20 and the second metal member 30, respectively, and may be formed under the horizontal insulating layer 50 ', that is, in the closed space 53 have.

이 경우, 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 형성되는 전극층(60)은 매우 얇은 두께 예컨대, 5㎛로 형성되는 것이 바람직할 수 있다.In this case, it is preferable that the electrode layer 60 formed under the first metal member 20 and the second metal member 30 is formed to have a very thin thickness, for example, 5 탆.

이는 PCB의 도전성 패드를 전극층(60)에 연결할 경우, 제1, 2금속부재(20, 30)가 그 재질에 따라 솔더링이 용이하지 않을 경우를 대비해서 솔더링을 용이하게 하기 위해 전극층(60)이 형성되는 것이 바람직하다. This is because when the conductive pad of the PCB is connected to the electrode layer 60, the electrode layer 60 is formed in order to facilitate soldering in case that the first and second metal members 20 and 30 are not easily soldered according to the material thereof .

한편, 닫힌공간(53)에 형성되는 전극층(60)은 상기한 수평절연층(50')의 형상으로 인해 고립되는 형태로 위치할 수 있다. 이로 인해 전극층(60)은 전극층(60)에 PCB의 도전성 패드가 연결될 경우, 제1금속부재(20) 및 제2금속부재(30)의 하부에 각각 위치하는 전극층(60)과 더욱 효과적으로 전기적인 절연이 달성될 수 있다.On the other hand, the electrode layer 60 formed in the closed space 53 may be located in an isolated form due to the shape of the horizontal insulating layer 50 '. The electrode layer 60 can be more effectively and electrically connected to the electrode layer 60 located below the first metal member 20 and the second metal member 30 when the conductive pad of the PCB is connected to the electrode layer 60 Insulation can be achieved.

다시 말해, 본 발명의 칩 패키지(1"')는 수평절연층(50')이 형성되는 형상으로 인해 수평절연층(50')의 하부에 형성되는 전극층(60)이 일종의 고립되는 형상과 같이 위치할 수 있다.In other words, in the chip package 1 '' of the present invention, due to the shape in which the horizontal insulating layer 50 'is formed, the electrode layer 60 formed under the horizontal insulating layer 50' Can be located.

이로 인해, 수평절연층(50')의 하부에 형성되는 전극층(60)은 제1금속부재(20) 및 제2금속부재(30)의 하부에 위치하는 전극층(60)과 명확하게 분리될 수 있고, 수평절연층(50')이 전극층(60) 간의 절연의 기능을 충실하게 수행함으로 인해 칩 패키지(1"')가 기존 PCB와 효율적으로 호환될 수 있는 긍정적인 효과를 얻을 수 있다.The electrode layer 60 formed under the horizontal insulating layer 50 'can be clearly separated from the electrode layer 60 located under the first metal member 20 and the second metal member 30 And the horizontal insulating layer 50 'faithfully performs the function of insulating between the electrode layers 60, a positive effect that the chip package 1' '' can be efficiently compatible with the existing PCB can be obtained.

도 1 내지 도 7의 본 발명의 바람직한 제1, 2, 3, 4실시 예에 따른 칩 패키지(1, 1', 1",1"')는 설명을 용이하게 하기 위한 기준으로 도면을 도시한 것이므로, 도 1 내지 도 7에 도시된 칩 패키지(1, 1', 1", 1"')의 구성 예컨대, 수직절연층(40), 수평절연층(50), 단차부(11), 전극층(60) 등의 형상 및 높이와 두께 등은 한정된 것이 아니며, 전술한 구성들은 기존 PCB에 적용될 수 있는 호환성을 갖는 칩 패키지(1, 1', 1", 1"')를 생산하는데 적합한 형상 및 높이와 두께 등으로 구비될 수 있다.The chip packages 1, 1 ', 1 ", 1 "' according to the first, second, third and fourth preferred embodiments of the present invention shown in Figs. 1 to 7 are shown as a reference for ease of explanation The vertical insulating layer 40, the horizontal insulating layer 50, the step portion 11, the electrode layer 12, and the electrode layer 14 are formed in the chip package 1, 1 ', 1' The shape and height and the thickness of the chip package 60 and the like are not limited and the configurations described above are suitable for producing a chip package 1, 1 ', 1 ", 1" Height, thickness, and the like.

또한, 본 발명의 바람직한 실시 예에 따른 제1, 2, 3, 4실시 예에 따른 칩 패키지(1, 1', 1", 1"')는 기판(10)의 하부에 형성되는 전극층(60)의 개수나 수평절연층(50), 단차부(11), 전극층(60) 등이 형성되는 위치 또는 형상을 달리하여 생산될 수 있지만, 제1수평절연층(51)과 제1수평절연층(51)의 양측 단부에서 각각 하방향으로 돌출되어 형성되는 제2수평절연층(52)으로 이루어지는 수평절연층(50)을 동일하게 구비함으로써, 제1금속부재(20) 및 제2금속부재(30), 수직절연층(40) 하부에 각각 위치하는 전극층(60)이 서로 전기적으로 명확하게 절연되어, 칩 패키지(1, 1', 1", 1"')가 기존 PCB에 적용될 수 있는 좋은 호환성을 갖게 할 수 있는 효과를 얻을 수 있다.The chip package 1, 1 ', 1' ', 1' '' according to the first, second, third, and fourth embodiments of the present invention includes an electrode layer 60 The horizontal insulating layer 50, the stepped portion 11, the electrode layer 60 and the like may be formed in the first horizontal insulating layer 51 and the first horizontal insulating layer 51. However, And the second horizontal insulating layer 52 protruding downward at both side ends of the first metal member 20 and the second metal member 50 30 and the electrode layers 60 located under the vertical insulation layer 40 are electrically and clearly insulated from one another so that the chip packages 1, 1 ', 1 ", 1' '' It is possible to obtain an effect of providing compatibility.

또한, 본 발명의 바람직한 실시 예에 따른 제1, 2, 3, 4실시 예에 따른 칩 패키지(1, 1', 1", 1"')는 기판 절단에 따른 버(burr)에 의한 전기적 쇼트를 방지하기 위해 상기한 단차부(11) 및 홈(12)을 구비하고, 단차부(11) 및 홈(12)에 수평절연층(50)을 형성함으로써, 절연의 기능뿐만 아니라, 버(burr)에 의한 전기적 쇼트를 방지할 수 있게 하여 더욱 안전하고 효율적인 이용이 가능할 수 있다.The chip packages 1, 1 ', 1 ", 1 "' according to the first, second, third and fourth embodiments according to the preferred embodiment of the present invention are electrically short- And the horizontal insulating layer 50 is formed in the stepped portion 11 and the groove 12 so as to prevent not only the function of insulation but also the burr It is possible to prevent electrical short-circuiting by using a more reliable and efficient use.

전술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당기술분야의 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims .

1, 1', 1", 1"': 칩 패키지 10: 기판
11: 단차부 12: 홈
20: 제1금속부재 30: 제2금속부재
40: 수직절연층 50, 50': 수평절연층
51: 제1수평절연층 52: 제2수평절연층
53: 닫힌공간 60: 전극층
61: 제1전극층 62: 제2전극층
70: 칩 80: 캐비티1, 1 ', 1 ", 1"': chip package 10: substrate
11: stepped portion 12: groove
20: first metal member 30: second metal member
40: vertical insulating layer 50, 50 ': horizontal insulating layer
51: first horizontal insulating layer 52: second horizontal insulating layer
53: closed space 60: electrode layer
61: first electrode layer 62: second electrode layer
70: chip 80: cavity

Claims (7)

제1금속부재와 제2금속부재를 포함하고, 상기 제1금속부재와 상기 제2금속부재 사이에 배치되어 상기 제1금속부재와 상기 제2금속부재를 전기적으로 절연시키는 수직절연층이 구비되는 기판;
상기 수직절연층 하부에 접하면서 형성되는 수평절연층; 및
상기 기판의 하부에 형성되되, 상기 제1금속부재, 상기 제2금속부재 및 상기 수평절연층의 하부에 각각 위치하여 서로 전기적으로 절연되는 적어도 3개의 전극층;을 포함하여 이루어지는 것을 특징으로 하는 칩 패키지.A vertical insulating layer is provided which includes a first metal member and a second metal member and is disposed between the first metal member and the second metal member and electrically insulates the first metal member and the second metal member Board;
A horizontal insulating layer formed in contact with the bottom of the vertical insulating layer; And
And at least three electrode layers formed on a lower surface of the substrate and electrically insulated from each other by being positioned below the first metal member, the second metal member, and the horizontal insulating layer. . 제1항에 있어서,
상기 기판은 상기 수직절연층의 일부를 포함하여 소정 깊이의 홈이 구비되고 상기 홈에는 상기 수평절연층이 형성되는 것을 특징으로 하는 칩 패키지.The method according to claim 1,
Wherein the substrate includes a part of the vertical insulation layer and has a predetermined depth, and the horizontal insulation layer is formed in the recess. 제1항에 있어서,
상기 수평절연층은 수평방향으로 형성된 제1수평절연층; 및
상기 제1수평절연층의 양측 단부에서 각각 하방향으로 돌출되는 제2수평절연층;으로 이루어지는 것을 특징으로 하는 칩 패키지.The method according to claim 1,
Wherein the horizontal insulating layer comprises: a first horizontal insulating layer formed in a horizontal direction; And
And a second horizontal insulating layer protruding downward at both side ends of the first horizontal insulating layer. 제1항에 있어서,
상기 수평절연층의 하부에 위치하는 전극층은 상기 제1금속부재 및 상기 제2금속부재의 하부에 위치하는 전극층과 전기적으로 절연되는 것을 특징으로 하는 칩 패키지.The method according to claim 1,
Wherein an electrode layer positioned below the horizontal insulating layer is electrically insulated from an electrode layer located below the first metal member and the second metal member. 제3항에 있어서,
상기 수평절연층의 하부에 위치하는 전극층은,
상기 제2수평절연층의 사이에서 상기 제1수평절연층 하부에 형성되는 것을 특징으로 하는 칩 패키지.The method of claim 3,
Wherein the electrode layer located below the horizontal insulating layer comprises:
And between the second horizontal insulating layer and below the first horizontal insulating layer. 제1항에 있어서,
상기 전극층은 상기 기판의 하부에 형성되는 제1전극층; 및
상기 제1전극층 하부에 형성되는 제2전극층;으로 이루어지는 것을 특징으로 하는 칩 패키지.The method according to claim 1,
Wherein the electrode layer comprises: a first electrode layer formed on a lower portion of the substrate; And
And a second electrode layer formed under the first electrode layer. 제2항에 있어서,
상기 기판은 상기 기판의 하부에 양측 단부에 단차부가 형성되고,
상기 단차부에는 수평절연층이 형성되는 것을 특징으로 하는 칩 패키지.

3. The method of claim 2,
Wherein the substrate has stepped portions at both side ends thereof at a lower portion of the substrate,
And a horizontal insulating layer is formed on the stepped portion.

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