KR101930294B1 - Liquid Crystal Display and the method for manufacturing the same - Google Patents

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Abstract

본 발명은, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 패시베이션층; 상기 패시베이션층 상에 형성된 반도체층; 및 상기 패시베이션층 및 반도체층 상에 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 및 그 제조방법에 관한 것으로서,
본 발명에 따르면, 박막 트랜지스터의 기생 캐패시턴스를 감소시켜 픽셀 전압의 차징 특성을 개선시킬 수 있고, 패널 품질(플리커(flicker) 현상, 잔상, 크로스톡(crosstalk) 등)을 개선시킬 수 있으며, 데이터 부하용량을 줄이고, 데이터 드라이브 IC의 발열을 낮출 수 있고, 소스, 드레인, 픽셀 전극의 제조 공정을 최소화하여 생산성을 극대화할 수 있다. The present invention provides a semiconductor device comprising: a gate electrode formed on a substrate; A gate insulating film formed on the gate electrode; A passivation layer formed on the gate insulating film; A semiconductor layer formed on the passivation layer; And a source electrode and a drain electrode formed on the passivation layer and the semiconductor layer, and a method of manufacturing the same.
According to the present invention, it is possible to improve the charging characteristic of the pixel voltage by reducing the parasitic capacitance of the thin film transistor, improve the panel quality (flicker phenomenon, afterimage, crosstalk, etc.) The capacity can be reduced, the heat generation of the data drive IC can be reduced, and the manufacturing process of the source, drain, and pixel electrodes can be minimized, thereby maximizing the productivity.

Description

액정표시장치 및 그 제조방법{Liquid Crystal Display and the method for manufacturing the same}[0001] The present invention relates to a liquid crystal display device and a manufacturing method thereof,

본 발명은 박막 트랜지스터를 포함하는 액정표시장치에 관한 것으로서, 보다 구체적으로는 기생 캐패시턴스를 줄이는 구조의 박막 트랜지스터를 포함하는 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device including a thin film transistor, and more particularly, to a liquid crystal display device including a thin film transistor having a structure for reducing parasitic capacitance.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다. BACKGROUND ART Thin film transistors are widely used as switching elements of display devices such as liquid crystal displays (LCDs).

상기 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어지며, 일반적으로 상기 액티브층으로는 Si 반도체를 주로 이용하고 있다. The thin film transistor includes a gate electrode, an active layer, a source electrode, and a drain electrode. Generally, a Si semiconductor is mainly used as the active layer.

하지만, 최근 들어 상기 액티브층으로 산화물 반도체를 이용한 박막 트랜지스터에 대한 관심이 증가되고 있다. 즉, 상기 Si 반도체는 현재 대부분의 대량생산에 적용되고 있지만 초고속 및 초고집적화에 대해서 더 이상 한계를 보이고 있기 때문에 그 대안에 대한 연구가 꾸준히 진행되고 있다. 이와 같은 상황에서, 상기 산화물 반도체는 매우 얇은 두께의 나노미터 수준에서도 그 특성을 유지할 수 있어 상기 Si 반도체의 한계를 극복할 수 있는 차세대 반도체로 관심을 받고 있다. 또한, 산화물 반도체는 광을 투과시킬 수 있어 투명한 표시장치의 구현을 가능하게 할 수 있다. However, in recent years, there has been a growing interest in thin film transistors using oxide semiconductors as the active layer. In other words, although the Si semiconductor is currently applied to most mass production, there is a limit to the super high-speed and ultra-high integration, and therefore, research on alternatives thereof is steadily progressing. In such a situation, the oxide semiconductor is attracting attention as a next-generation semiconductor capable of overcoming the limitations of the Si semiconductor because it can maintain its characteristics even at a very thin nanometer level. In addition, the oxide semiconductor can transmit light, thereby making it possible to realize a transparent display device.

일반적으로 박막 트랜지스터는 게이트 전극이 상부에 위치하는 탑 게이트(Top gate) 구조와 게이트 전극이 하부에 위치하는 바텀 게이트(Bottom gate) 구조로 나눌 수 있는데, 산화물 반도체를 이용한 박막 트랜지스터의 경우에는, 그 제조 공정상의 문제로 인해서 탑 게이트 구조에 비하여 바텀 게이트(Bottom gate) 구조가 장점을 보이고 있다. Generally, a thin film transistor can be divided into a top gate structure in which a gate electrode is located at an upper portion and a bottom gate structure in which a gate electrode is located at a lower portion. In the case of a thin film transistor using an oxide semiconductor, Bottom gate structure is more advantageous than top gate structure due to manufacturing process problems.

이하에서는, 도면을 참조로 하여 산화물 반도체를 이용한 바텀 게이트 구조의 박막 트랜지스터를 형성하는 방법에 대해 상세히 설명하기로 한다. Hereinafter, a method of forming a bottom gate structure thin film transistor using an oxide semiconductor will be described in detail with reference to the drawings.

도 1a 내지 도 1f는 종래의 실시예에 따른 산화물 반도체를 이용한 바텀 게이트 구조의 박막 트랜지스터의 제조공정을 도시한 공정 단면도이다. FIGS. 1A to 1F are cross-sectional views illustrating a manufacturing process of a bottom gate structure thin film transistor using an oxide semiconductor according to a conventional example.

우선, 도 1a에서 알 수 있듯이, 기판(10) 상에 게이트 전극(20)을 형성한다. First, as can be seen in FIG. 1A, a gate electrode 20 is formed on a substrate 10.

다음, 도 1b에서 알 수 있듯이, 상기 기판(10) 및 게이트 전극(20) 상에 게이트 절연막(30)을 적층하고, 상기 게이트 절연막(30) 상에 산화물 반도체층(40) 을 적층하고, 상기 산화물 반도체층(40) 상에 에치 스토퍼(50)를 형성한다.1B, a gate insulating film 30 is laminated on the substrate 10 and the gate electrode 20, an oxide semiconductor layer 40 is laminated on the gate insulating film 30, An etch stopper 50 is formed on the oxide semiconductor layer 40.

다음, 도 1c에서 알 수 있듯이, 상기 산화물 반도체층(40) 및 에치 스토퍼(50) 상에 오믹콘택층(60)을 형성한다.Next, as shown in FIG. 1C, an ohmic contact layer 60 is formed on the oxide semiconductor layer 40 and the etch stopper 50.

다음, 도 1d에서 알 수 있듯이, 상기 게이트 절연막(30) 및 상기 오믹콘택층(60) 상에 소스 전극(70a) 및 드레인 전극(70b)을 형성한다. 1D, a source electrode 70a and a drain electrode 70b are formed on the gate insulating layer 30 and the ohmic contact layer 60. Next, as shown in FIG.

다음, 도 1e에서 알 수 있듯이, 상기 게이트 절연막(30), 소스 전극(70a) 및 드레인 전극(70b) 상에 패시베이션층(80)을 형성하고, 상기 패시베이션층(80)을 패터닝하여 드레인 콘택홀(85)을 형성한다.1E, a passivation layer 80 is formed on the gate insulating layer 30, the source electrode 70a, and the drain electrode 70b, and the passivation layer 80 is patterned to form a drain contact hole (85).

다음, 도 1f 공정에서, 드레인 콘택홀(85)을 통해 드레인 전극(70b)과 연결되는 픽셀 전극(90)을 형성한다.Next, in the step of FIG. 1F, a pixel electrode 90 connected to the drain electrode 70b through the drain contact hole 85 is formed.

그런데, 종래 기술에 있어서 이러한 구조의 박막 트랜지스터는 게이트 전극(20)과 소스 전극(70a) 사이의 거리가 좁아 기생 캐패시턴스 Cgs가 커지고, 게이트 전극(20)과 드레인 전극(70b) 사이의 거리가 좁아 기생 캐패시턴스 Cgd가 커지는 문제가 발생한다.However, in the conventional art, the thin film transistor having such a structure is disadvantageous in that the distance between the gate electrode 20 and the source electrode 70a is narrow and the parasitic capacitance Cgs is large and the distance between the gate electrode 20 and the drain electrode 70b is narrow The parasitic capacitance Cgd becomes large.

이하에서는, 도면을 참조로 하여 박막 트랜지스터에서 문제되는 기생 캐패시턴스에 대해 상세히 설명하기로 한다. Hereinafter, parasitic capacitance, which is a problem in a thin film transistor, will be described in detail with reference to the drawings.

도 2a 및 도 2b는 각각 종래의 실시예에 따른 박막 트랜지스터에 있어 게이트 부하용량과 데이터 부하용량을 표시하는 평면도이다.2A and 2B are plan views showing gate load capacitances and data load capacitances in a thin film transistor according to a conventional example, respectively.

우선 도 2a에서 알 수 있듯이, 게이트 부하용량은 게이트 전극용량(Cg), 게이트 라인과 공통전극 사이의 상호간섭 용량(Cg-c), 게이트 라인과 데이터 라인의 중첩 용량(CGD), 게이트 전극과 드레인 전극 사이의 기생용량(Cgd), 게이트 전극과 소스 전극 사이의 기생용량(Cgs), 게이트 라인과 픽셀전극 사이의 상호간섭 용량(Cg-p) 등으로 구성된다. 2A, the gate load capacitance includes a gate electrode capacitance Cg, a mutual interference capacitance Cg-c between the gate line and the common electrode, an overlap capacitance C GD between the gate line and the data line, A parasitic capacitance Cgd between the gate electrode and the source electrode, a mutual interference capacitance Cg-p between the gate line and the pixel electrode, and the like.

다음 도 2b에서 알 수 있듯이, 데이터 부하용량은 데이터 라인과 게이트 라인의 중첩용량(CGD), 데이터 라인과 공통전극 사이의 용량(Cd-c), 데이터 라인과 픽셀전극 사이의 상호간섭 용량(Cd-p), 소스 전극과 게이트 전극 사이의 기생용량(Cgs) 등으로 구성된다.2B, the data load capacitance is the capacitance (C GD ) between the data line and the gate line, the capacitance Cd-c between the data line and the common electrode, the mutual interference capacitance between the data line and the pixel electrode Cd-p), a parasitic capacitance (Cgs) between the source electrode and the gate electrode, and the like.

이때, 게이트 부하용량과 데이터 부하용량 중 큰 부분을 차지하는 것이 Cgd 및 Cgs 등의 기생 캐패시턴스이고, 이 기생 캐패시턴스로 인하여 차징(charging) 특성에 문제가 발생한다.At this time, a large part of the gate load capacitance and the data load capacitance occupy a parasitic capacitance such as Cgd and Cgs, and the parasitic capacitance causes a problem in charging characteristics.

이하에서는, 도면을 참조로 하여 박막 트랜지스터에서 기생 캐패시턴스에 의해 문제되는 차징 특성에 대해 상세히 설명하기로 한다. Hereinafter, the charging characteristic that is caused by the parasitic capacitance in the thin film transistor will be described in detail with reference to the drawings.

도 3은 종래의 실시예에 따른 박막 트랜지스터에 있어 게이트 전압(Vgate), 데이터 전압(Vdata), 픽셀 전압(Vpxl)를 사용하여 차징 특성을 분석한 파형도이다.FIG. 3 is a waveform diagram in which charging characteristics are analyzed using a gate voltage Vgate, a data voltage Vdata, and a pixel voltage Vpxl in a thin film transistor according to a conventional example.

도 3에서 알 수 있듯이, 게이트 전압 및 데이터 전압이 동시에 인가된 경우 픽셀 전압이 상승하기 시작한다. 하지만 게이트 라인은 수평방향의 단위 픽셀 수만큼 캐패시터와 저항이 연속적으로 연결된 RC 등가회로로 볼 수 있기 때문에 픽셀 전압에 RC 딜레이가 발생한다. 이에 따라 픽셀 전압은 데이터 전압과 완전하게 일치되지 않는 차징 특성을 보인다. 도 3에 따른 실험에서는 차징비(charging ratio) 97.78%, 킥백전압(ΔVp) 4.36V 를 나타냈다.As can be seen from FIG. 3, when the gate voltage and the data voltage are simultaneously applied, the pixel voltage starts to rise. However, since the gate line can be regarded as an RC equivalent circuit in which a capacitor and a resistor are connected in series by the unit pixel number in the horizontal direction, an RC delay occurs in the pixel voltage. As a result, the pixel voltage exhibits a charging characteristic that does not completely coincide with the data voltage. In the experiment according to FIG. 3, the charging ratio was 97.78% and the kickback voltage (Vp) was 4.36V.

결국, 종래 기술에 의하면 박막 트랜지스터의 기생 캐패시턴스가 커지는 문제 및 그에 의해 픽셀 전압의 차징 특성이 나빠지는 문제가 발생한다.As a result, according to the related art, there arises a problem that the parasitic capacitance of the thin film transistor becomes large and the charging characteristic of the pixel voltage becomes worse.

또한, 기생 캐패시턴스가 커지면 플리커(flicker) 현상, 잔상, 크로스톡(crosstalk) 등이 증가하여 패널 품질이 저하되는 문제가 발생한다.In addition, as the parasitic capacitance increases, flicker phenomenon, afterimage, crosstalk, and the like increase, resulting in deterioration of panel quality.

또한, 기생 캐패시턴스가 커지면 이를 포함하는 데이터 부하용량이 증가하고 이로 인해 데이터 드라이브 IC의 발열이 증가한다.Also, as the parasitic capacitance increases, the data load capacitance including the parasitic capacitance increases, thereby increasing the heat generation of the data drive IC.

본 발명은 전술한 종래의 박막 트랜지스터의 문제점을 해결하기 위해 고안된 것으로서, The present invention has been devised to solve the problems of the conventional thin film transistor described above,

본 발명은 박막 트랜지스터의 기생 캐패시턴스를 감소시켜 픽셀 전압의 차징 특성을 개선시킬 수 있는 박막 트랜지스터를 포함하는 액정표시장치 및 그 제조방법을 제공함을 목적으로 한다. An object of the present invention is to provide a liquid crystal display including a thin film transistor capable of reducing a parasitic capacitance of a thin film transistor and improving a charging characteristic of a pixel voltage, and a method of manufacturing the same.

본 발명은 박막 트랜지스터의 기생 캐패시턴스를 감소시켜 패널 품질(플리커(flicker) 현상, 잔상, 크로스톡(crosstalk) 등)을 개선시킬 수 있는 박막 트랜지스터를 포함하는 액정표시장치 및 그 제조방법을 제공함을 다른 목적으로 한다. The present invention provides a liquid crystal display device including a thin film transistor capable of reducing parasitic capacitance of a thin film transistor and improving panel quality (flicker phenomenon, afterimage, crosstalk, etc.) and a method of manufacturing the same. The purpose.

본 발명은 박막 트랜지스터의 기생 캐패시턴스를 줄여 데이터 부하용량을 감소시켜 데이터 드라이브 IC의 발열을 낮출 수 있는 박막 트랜지스터를 포함하는 액정표시장치 및 그 제조방법을 제공함을 다른 목적으로 한다. It is another object of the present invention to provide a liquid crystal display including a thin film transistor capable of reducing a parasitic capacitance of a thin film transistor and reducing a data load capacity to reduce the heat of a data drive IC, and a method of manufacturing the same.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 패시베이션층; 상기 패시베이션층 상에 형성된 반도체층; 및 상기 패시베이션층 및 반도체층 상에 형성된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치를 제공한다.In order to achieve the above object, the present invention provides a semiconductor device comprising: a gate electrode formed on a substrate; A gate insulating film formed on the gate electrode; A passivation layer formed on the gate insulating film; A semiconductor layer formed on the passivation layer; And a source electrode and a drain electrode formed on the passivation layer and the semiconductor layer.

또한, 본 발명은 기판 상에 형성된 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 패시베이션층을 형성하는 단계; 상기 패시베이션층 상에 반도체층을 형성하는 단계; 상기 패시베이션층 및 상기 반도체층 상에 소스 전극을 형성하는 단계; 및 상기 패시베이션층 및 상기 반도체층 상에 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치의 제조방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor device, comprising: forming a gate electrode formed on a substrate; Forming a gate insulating film on the gate electrode; Forming a passivation layer on the gate insulating layer; Forming a semiconductor layer on the passivation layer; Forming a source electrode on the passivation layer and the semiconductor layer; And forming a drain electrode on the passivation layer and the semiconductor layer. The method of manufacturing a liquid crystal display device includes the steps of:

상기와 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

첫째, 박막 트랜지스터의 기생 캐패시턴스를 감소시켜 픽셀 전압의 차징 특성을 개선시킬 수 있다.First, the parasitic capacitance of the thin film transistor can be reduced to improve the charging characteristic of the pixel voltage.

둘째, 박막 트랜지스터의 기생 캐패시턴스를 감소시켜 패널 품질(플리커(flicker) 현상, 잔상, 크로스톡(crosstalk) 등)을 개선시킬 수 있다. Second, the parasitic capacitance of the thin film transistor can be reduced to improve the panel quality (flicker phenomenon, afterimage, crosstalk, etc.).

셋째, 박막 트랜지스터의 기생 캐패시턴스를 감소시켜 데이터 부하용량을 줄이고, 데이터 드라이브 IC의 발열을 낮출 수 있다. Third, the parasitic capacitance of the thin film transistor can be reduced to reduce the data load capacity, and the heat of the data drive IC can be lowered.

넷째, 소스, 드레인, 픽셀 전극의 제조 공정을 최소화하여 생산성을 극대화할 수 있다. Fourth, the manufacturing process of the source, drain, and pixel electrodes can be minimized and productivity can be maximized.

도 1a 내지 도 1f는 종래의 실시예에 따른 산화물 반도체를 이용한 바텀 게이트 구조의 박막 트랜지스터의 제조공정을 도시한 공정 단면도이다.
도 2a 및 도 2b는 각각 종래의 실시예에 따른 박막 트랜지스터에 있어 게이트 부하용량과 데이터 부하용량을 표시하는 평면도이다.
도 3은 종래의 실시예에 따른 박막 트랜지스터에 있어 게이트 전압(Vgate), 데이터 전압(Vdata), 픽셀 전압(Vpxl)를 사용하여 차징 특성을 분석한 파형도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 액정표시장치의 평면도이다.
도 5는 도 4의 A-A' 라인에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 포함하는 액정표시장치의 평면도이다.
도 7a는 도 6의 A-A' 라인에 따른 박막 트랜지스터의 단면도이다.
도 7b는 도 6의 B-B' 라인에 따른 박막 트랜지스터의 단면도이다.
도 8a 내지 도 8h는 도 6의 일 실시예에 따른 박막 트랜지스터의 제조공정을 도시한 단면도이다. FIGS. 1A to 1F are cross-sectional views illustrating a manufacturing process of a bottom gate structure thin film transistor using an oxide semiconductor according to a conventional example.
2A and 2B are plan views showing gate load capacitances and data load capacitances in a thin film transistor according to a conventional example, respectively.
FIG. 3 is a waveform diagram in which charging characteristics are analyzed using a gate voltage Vgate, a data voltage Vdata, and a pixel voltage Vpxl in a thin film transistor according to a conventional example.
4 is a plan view of a liquid crystal display device including a thin film transistor according to an embodiment of the present invention.
5 is a cross-sectional view of the thin film transistor taken along line AA 'of FIG.
6 is a plan view of a liquid crystal display device including a thin film transistor according to another embodiment of the present invention.
7A is a cross-sectional view of the thin film transistor taken along the line AA 'in FIG.
7B is a cross-sectional view of the thin film transistor taken along line BB 'of FIG.
8A to 8H are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an embodiment of FIG.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

<박막 트랜지스터><Thin Film Transistor>

도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 액정표시장치의 평면도이다.4 is a plan view of a liquid crystal display device including a thin film transistor according to an embodiment of the present invention.

도 4에서 알 수 있듯이, 본 발명에 따른 박막 트랜지스터를 포함하는 액정표시장치는 데이터 라인(320), 데이터 단자(350), 게이트 전극(200), 게이트 라인(250), 반도체층(500), 소스 전극(800a), 드레인 전극(800b), 픽셀 전극(700), 픽셀 영역부(P) 및 공통 라인(900)을 포함한다.4, the liquid crystal display device including the thin film transistor according to the present invention includes a data line 320, a data terminal 350, a gate electrode 200, a gate line 250, a semiconductor layer 500, And includes a source electrode 800a, a drain electrode 800b, a pixel electrode 700, a pixel region P, and a common line 900.

데이터 라인(320)은 세로로 배열된다. 상기 데이터 라인(320)은 곧은 직선으로 도시되었지만, 반드시 그에 한정되는 것은 아니고, 굽은 직선으로 배열될 수도 있다.The data lines 320 are arranged vertically. Although the data lines 320 are shown as straight lines, they are not necessarily limited thereto and may be arranged in a straight line.

데이터 단자(350)는 상기 데이터 라인(320)에서 가로 방향으로 돌출되어 형성된다.The data terminal 350 is formed to protrude laterally from the data line 320.

게이트 라인(250)은 가로 방향으로 배열된다. 또한 상기 게이트 라인(250)과 상기 데이터 라인(320)이 서로 교차 배열되어 픽셀 영역부(P)를 정의한다.The gate lines 250 are arranged in the lateral direction. In addition, the gate line 250 and the data line 320 are arranged to intersect with each other to define a pixel region P.

게이트 전극(200)은 게이트 라인(250)에서 분기되어 상기 데이터 단자(350)로부터 소정의 이격된 거리에 형성된다.The gate electrode 200 is branched at the gate line 250 and is formed at a predetermined distance from the data terminal 350.

반도체층(500)은 상기 게이트 전극(200) 상에서 가로 방향으로 게이트 전극(200)을 가로질러 형성된다.A semiconductor layer 500 is formed across the gate electrode 200 in the lateral direction on the gate electrode 200.

소스 전극(800a)은 상기 데이터 단자(350) 및 상기 반도체층(500) 상에 형성된다. 소스 전극(800a)은 데이터 단자(350) 상에 형성된 데이터 콘택홀(450)을 통해 상기 데이터 단자(350)와 연결된다.A source electrode 800a is formed on the data terminal 350 and the semiconductor layer 500. The source electrode 800a is connected to the data terminal 350 through a data contact hole 450 formed on the data terminal 350. [

상기 소스 전극(800a)의 형태는 U자형 등과 같이 당업계에 공지된 다양한 형태로 변경될 수 있다.The shape of the source electrode 800a may be changed into various shapes known in the art, such as a U-shape.

드레인 전극(800b)은 반도체층(500)을 사이에 두고 상기 소스 전극(800a)과 마주하도록 형성된다. 또한, 상기 소스 전극(800a)의 형태가 U자형으로 이루어진 경우, 드레인 전극은(800b) U자형의 골(valley) 내로 삽입된 구조로 형성된다.The drain electrode 800b is formed to face the source electrode 800a with the semiconductor layer 500 interposed therebetween. When the source electrode 800a is U-shaped, the drain electrode 800b is formed in a U-shaped valley.

픽셀 전극(700)은 투명도전체로 형성되며, 상기 드레인 전극(800b)과 연결된다. The pixel electrode 700 is formed of the entire transparency and is connected to the drain electrode 800b.

또한, 픽셀 전극(700)은 상기 게이트 라인(250)과 상기 데이터 라인(320)이 서로 교차 배열되어 형성된 픽셀 영역부(P)에서 당업계에 공지된 다양한 형태로 변경될 수 있다. The pixel electrode 700 may be formed in various shapes known in the art in the pixel region P formed by crossing the gate line 250 and the data line 320.

공통 라인(900)은 상기 픽셀 전극(700)과 함께 전계를 형성하여 액정층의 배열을 조절한다. 또한 공통 라인(900)은 상기 픽셀 전극(700)의 변형에 맞추어 픽셀 영역부(P)에서 당업계에 공지된 다양한 형태로 변경될 수 있다. The common line 900 forms an electric field together with the pixel electrode 700 to control the alignment of the liquid crystal layer. Further, the common line 900 may be changed into various forms known in the art in the pixel region P in accordance with the deformation of the pixel electrode 700. [

상세하게 설명하면, 픽셀 영역부(P)는 액정표시장치의 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드 및 IPS(In Plane Switching) 모드 등에 맞게 다양한 형태로 변경될 수 있다. 이때, 모드에 따라 공통 라인(900)은 본 발명에 따른 박막 트랜지스터가 형성된 기판에서 제외될 수도 있다.In detail, the pixel region P may have a wide variety of colors according to a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode and an IPS (In Plane Switching) mode according to a method of controlling the arrangement of liquid crystal layers of a liquid crystal display And the like. At this time, the common line 900 may be excluded from the substrate having the thin film transistor according to the present invention, depending on the mode.

도 5는 도 4의 A-A' 라인에 따른 박막 트랜지스터의 단면도이다.5 is a cross-sectional view of the thin film transistor taken along line A-A 'of FIG.

도 5에서 알 수 있듯이, 본 발명에 따른 박막 트랜지스터는 기판(100), 게이트 전극(200), 게이트 절연막(300), 데이터 단자(350), 패시베이션층(400), 반도체층(500), 픽셀 전극(700), 소스 전극(800a) 및 드레인 전극(800b)을 포함한다.5, the thin film transistor according to the present invention includes a substrate 100, a gate electrode 200, a gate insulating layer 300, a data terminal 350, a passivation layer 400, a semiconductor layer 500, An electrode 700, a source electrode 800a, and a drain electrode 800b.

기판(100)은 유리 또는 투명한 플라스틱을 사용하여 이루어질 수 있다. The substrate 100 may be made of glass or transparent plastic.

게이트 전극(200)은 기판(100) 상에 형성되며, 도전성 물질로 구성된다. The gate electrode 200 is formed on the substrate 100 and is made of a conductive material.

게이트 절연막(300)은 상기 기판(100) 및 게이트 전극(200) 상에 형성되며, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 구성될 수 있다.The gate insulating layer 300 is formed on the substrate 100 and the gate electrode 200 and may be formed of a silicon oxide layer (SiOx) or a silicon nitride layer (SiNx).

데이터 단자(350)는 상기 게이트 절연막(300) 상에 형성되며, 도전성 물질로 구성된다. 다만, 도 5는 데이터 단자(350)와 소스 전극(800a)을 연결시키는 일 실시예를 설명한 것이지 게이트 절연막(300) 위에 데이터 단자(350)를 형성해야만 하는 것을 한정하고자 함은 아니다. 따라서 필요에 따라 데이터 단자(350)를 형성하는 위치(레이어)는 변경될 수 있다.The data terminal 350 is formed on the gate insulating layer 300 and is made of a conductive material. 5 illustrates an embodiment in which the data terminal 350 and the source electrode 800a are connected to each other. However, it is not intended that the data terminal 350 should be formed on the gate insulating layer 300. Therefore, the position (layer) for forming the data terminal 350 can be changed as necessary.

패시베이션층(400)은 상기 게이트 절연막(300) 상에 형성되며, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 구성될 수 있다. The passivation layer 400 is formed on the gate insulating layer 300 and may be formed of a silicon oxide layer (SiOx) or a silicon nitride layer (SiNx).

패시베이션층(400)은 상기 게이트 전극(200)과 반도체층(500) 사이에 형성된다. 이에 따라, 패시베이션층(400)은 게이트 전극(200)과 소스 전극(800a) 사이의 거리를 증가시키고, 게이트 전극(200)과 드레인 전극(800b) 사이의 거리를 증가시킨다. A passivation layer 400 is formed between the gate electrode 200 and the semiconductor layer 500. Accordingly, the passivation layer 400 increases the distance between the gate electrode 200 and the source electrode 800a and increases the distance between the gate electrode 200 and the drain electrode 800b.

이때, 마주보는 양 전극 간 캐패시턴스(C)는 다음의 수학식 1에 따라 정의된다.At this time, the opposing inter-electrode capacitance (C) is defined by the following equation (1).

Figure 112011064753674-pat00001
Figure 112011064753674-pat00001

이때,ε은 유전율, A는 전극의 넓이, d는 전극간 거리를 나타낸다.At this time, ε is the dielectric constant, A is the width of the electrode, and d is the distance between the electrodes.

따라서, 패시베이션층(400)은 게이트 전극(200)과 소스 전극(800a) 사이의 거리를 증가시켜 Cgs를 감소시키고, 게이트 전극(200)과 드레인 전극(800b) 사이의 거리를 증가시켜 Cgd를 감소시키는 기능을 수행한다. 또한, Cgd 및 Cgs가 감소됨에 따라 이를 포함하고 있는 게이트 부하용량(Cgate)과 데이터 부하용량(Cdata)도 함께 감소된다.Accordingly, the passivation layer 400 reduces the Cgs by increasing the distance between the gate electrode 200 and the source electrode 800a and increases the distance between the gate electrode 200 and the drain electrode 800b to decrease Cgd . Also, as the Cgd and the Cgs are reduced, the gate load capacitance (Cgate) and the data load capacitance (Cdata) including the same are also reduced.

결국, 게이트 부하용량과 데이터 부하용량이 감소됨에 따라 RC 딜레이값에도 영향을 미치고, 이에 따라 픽셀 전압의 차징 특성이 개선된다.As a result, as the gate load capacity and the data load capacity are reduced, the RC delay value is also affected, thereby improving the charging characteristic of the pixel voltage.

또한, 박막 트랜지스터의 기생 캐패시턴스가 감소됨에 따라 패널 품질(플리커(flicker) 현상, 잔상, 크로스톡(crosstalk) 등)이 개선된다.Further, as the parasitic capacitance of the thin film transistor is reduced, the panel quality (flicker phenomenon, afterimage, crosstalk, etc.) is improved.

또한, 데이터 부하용량이 감소됨에 따라 데이터 드라이브 IC의 발열 문제가 개선된다.Also, as the data load capacity is reduced, the heat generation problem of the data drive IC is improved.

데이터 콘택홀(450)은 상기 데이터 단자(350) 상에 패시베이션층(400)을 패터닝하여 형성되며, 데이터 단자(350)과 소스 전극(800a)의 연결통로로 기능한다.The data contact hole 450 is formed by patterning the passivation layer 400 on the data terminal 350 and functions as a connection path between the data terminal 350 and the source electrode 800a.

반도체층(500)은 상기 패시베이션층(400) 상에 형성되며 상기 게이트 전극(200) 위에 대응되는 부분에 위치한다. 반도체층(500)은 폴리 실리콘(poly Si) 또는 산화물(Oxide)로 구성될 수 있다.A semiconductor layer 500 is formed on the passivation layer 400 and is located at a corresponding portion on the gate electrode 200. The semiconductor layer 500 may be composed of polysilicon or oxide.

반도체층(500)은 게이트 전극(200)에 게이트 전압이 인가되면, 소스 전극(800a)과 드레인 전극(800b)에 전류가 흐를 수 있는 채널을 형성하는 기능을 수행한다.The semiconductor layer 500 functions to form a channel through which current can flow in the source electrode 800a and the drain electrode 800b when a gate voltage is applied to the gate electrode 200. [

소스 전극(800a) 및 드레인 전극(800b)은 상기 패시베이션층(400) 및 반도체층(500) 상에서 형성되며, 반도체층(500) 상에서 분리되어 이격된다.A source electrode 800a and a drain electrode 800b are formed on the passivation layer 400 and the semiconductor layer 500 and are separated and separated on the semiconductor layer 500. [

소스 전극(800a)은 데이터 콘택홀(450)을 통해서 데이터 단자(350)와 연결된다. 따라서 데이터 라인(320 : 도4 참조)을 통해 인가된 전압은 데이터 단자(350)를 지나 박막 트랜지스터의 소스 전극(800a)으로 전달된다.The source electrode 800a is connected to the data terminal 350 through the data contact hole 450. [ Accordingly, the voltage applied through the data line 320 (see FIG. 4) is transmitted to the source electrode 800a of the thin film transistor through the data terminal 350. [

드레인 전극(800b)은 반도체층(500) 상에 소스 전극(800a)과 마주보고 형성되며 픽셀 전극(700)과 연결된다. The drain electrode 800b is formed on the semiconductor layer 500 to face the source electrode 800a and is connected to the pixel electrode 700. [

이때, 드레인 전극(800b)을 형성함과 동시에 픽셀 전극(700)도 동일한 재료에 의해 같은 레이어 상에서 일체로 형성될 수 있다. 이에 따라 드레인 전극(800b)과 픽셀 전극(700)을 따로 형성하지 않아도 되므로 공정이 단순화될 수 있다.At this time, the drain electrode 800b and the pixel electrode 700 may be integrally formed on the same layer by the same material. Accordingly, the drain electrode 800b and the pixel electrode 700 need not be separately formed, so that the process can be simplified.

또한, 소스 전극(800a) 및 드레인 전극(800b)은 픽셀 전극(700)의 형성과 동시에 형성될 수 있다. 즉, 소스 전극(800a), 드레인 전극(800b), 픽셀 전극(700)을 모두 동시에 형성할 수 있다. 이에 따라 소스 전극(800a), 드레인 전극(800b) 및 픽셀 전극(700)을 따로 형성하지 않아도 되므로 공정이 단순화될 수 있다.The source electrode 800a and the drain electrode 800b may be formed at the same time as the pixel electrode 700 is formed. That is, the source electrode 800a, the drain electrode 800b, and the pixel electrode 700 can all be formed at the same time. Accordingly, since the source electrode 800a, the drain electrode 800b, and the pixel electrode 700 need not be formed separately, the process can be simplified.

소스 전극(800a) 및 드레인 전극(800b)은 픽셀 전극(700)이 사용하는 재료인 투명도전체로 형성될 수 있으며, 상기 투명도전체는 ITO를 사용할 수 있다.The source electrode 800a and the drain electrode 800b may be formed of a transparent material, which is a material used by the pixel electrode 700, and the transparent material may be ITO.

도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 포함하는 액정표시장치의 평면도이다.6 is a plan view of a liquid crystal display device including a thin film transistor according to another embodiment of the present invention.

도 6에서 알 수 있듯이, 본 발명에 따른 박막 트랜지스터를 포함하는 액정표시장치는 게이트 전극(200), 게이트 라인(250), 데이터 라인(320), 데이터 단자(350), 반도체층(500), 소스 전극(800a), 드레인 전극(800b), 픽셀 전극(700), 공통 라인(900) 및 공통 전극(910)을 포함한다.6, a liquid crystal display device including a thin film transistor according to the present invention includes a gate electrode 200, a gate line 250, a data line 320, a data terminal 350, a semiconductor layer 500, And includes a source electrode 800a, a drain electrode 800b, a pixel electrode 700, a common line 900, and a common electrode 910.

데이터 라인(320)은 세로로 배열된다. 상기 데이터 라인(320)은 곧은 직선으로 도시되었지만, 반드시 그에 한정되는 것은 아니고, 굽은 직선으로 배열될 수도 있다.The data lines 320 are arranged vertically. Although the data lines 320 are shown as straight lines, they are not necessarily limited thereto and may be arranged in a straight line.

데이터 단자(350)는 상기 데이터 라인(320)에서 가로 방향으로 돌출되어 형성된다.The data terminal 350 is formed to protrude laterally from the data line 320.

게이트 라인(250)은 가로 방향으로 배열된다. 또한 상기 게이트 라인(250)과 상기 데이터 라인(320)이 서로 교차 배열되어 픽셀 영역을 정의한다.The gate lines 250 are arranged in the lateral direction. In addition, the gate line 250 and the data line 320 are arranged to intersect with each other to define a pixel region.

반도체층(500)은 상기 게이트 라인(200) 상에 형성된다. 상기 반도체층(500)은 폴리 실리콘(poly Si) 또는 산화물(Oxide)로 구성될 수 있다.A semiconductor layer 500 is formed on the gate line 200. The semiconductor layer 500 may be composed of polysilicon or oxide.

에치 스토퍼(600)는 상기 반도체층(500) 상에 형성된다. 이때, 에치 스토퍼(600)는 가로 방향 끝부분을 일부 노출시켜, 소스 전극(800a) 및 드레인 전극(800b)이 반도체층(500)과 접촉할 수 있도록 한다.An etch stopper 600 is formed on the semiconductor layer 500. At this time, the etch stopper 600 partially exposes the lateral end portion, so that the source electrode 800a and the drain electrode 800b can be in contact with the semiconductor layer 500.

소스 전극(800a)은 상기 데이터 단자(350) 및 상기 반도체층(500) 상에 형성된다. 소스 전극(800a)은 데이터 단자(350) 상에 형성된 데이터 콘택홀(450)을 통해 상기 데이터 단자(350)와 연결된다. 상기 소스 전극(800a)의 형태는 U자형 등과 같이 당업계에 공지된 다양한 형태로 변경될 수 있다.A source electrode 800a is formed on the data terminal 350 and the semiconductor layer 500. The source electrode 800a is connected to the data terminal 350 through a data contact hole 450 formed on the data terminal 350. [ The shape of the source electrode 800a may be changed into various shapes known in the art, such as a U-shape.

드레인 전극(800b)은 상기 소스 전극(800a)과 마주하도록 형성된다. 또한, 상기 소스 전극(800a)의 형태가 U자형으로 이루어진 경우, 드레인 전극은(800b) U자형의 골(vallry) 내로 삽입된 구조로 형성된다.The drain electrode 800b is formed to face the source electrode 800a. When the source electrode 800a has a U-shape, the drain electrode 800b is inserted into a U-shaped vallry.

픽셀 전극(700)은 상기 드레인 전극(800b)과 연결된다. 또한, 픽셀 전극(700)은 세로 방향으로 분기된 복수의 막대 형상을 포함한다. 다만 복수의 막대 형상은 당업계에 공지된 다양한 형태로 변경될 수 있다.The pixel electrode 700 is connected to the drain electrode 800b. In addition, the pixel electrode 700 includes a plurality of rod shapes that are branched in the longitudinal direction. However, the plurality of rod shapes may be modified in various forms known in the art.

공통 라인(900)은 게이트 라인(250)과 평행하게 가로 방향으로 형성되며, 공통 전극(910)과 연결된다.The common line 900 is formed in the lateral direction in parallel with the gate line 250, and is connected to the common electrode 910.

공통 전극(910)은 공통 전극 콘택홀(950)을 통해서 공통 라인(900)과 연결된다. 또한, 픽셀 전극(700)과 공통 전극(910)은 동일 레이어에서 교대로 형성되어 IPS 모드의 전계를 형성한다.The common electrode 910 is connected to the common line 900 through the common electrode contact hole 950. In addition, the pixel electrode 700 and the common electrode 910 are alternately formed in the same layer to form an electric field of the IPS mode.

도 7a는 도 6의 A-A' 라인에 따른 박막 트랜지스터의 단면도이다.7A is a cross-sectional view of the thin film transistor taken along the line A-A 'in FIG.

이하 도 7a에 따라 박막 트랜지스터를 설명하되 도 5의 설명과 중복되는 부분은 생략하도록 한다.Hereinafter, the thin film transistor will be described with reference to FIG. 7A, but the overlapping parts with those of FIG. 5 will be omitted.

도 7a에서 알 수 있듯이, 본 발명에 따른 박막 트랜지스터는 기판(100), 게이트 전극(200), 게이트 절연막(300), 데이터 단자(350), 패시베이션층(400), 반도체층(500), 에치 스토퍼(600), 픽셀 전극(700), 소스 전극(800a), 드레인 전극(800b)을 포함한다.7A, a thin film transistor according to the present invention includes a substrate 100, a gate electrode 200, a gate insulating layer 300, a data terminal 350, a passivation layer 400, a semiconductor layer 500, A stopper 600, a pixel electrode 700, a source electrode 800a, and a drain electrode 800b.

기판(100)은 유리 또는 투명한 플라스틱을 사용하여 이루어질 수 있다. The substrate 100 may be made of glass or transparent plastic.

게이트 전극(200)은 기판(100) 상에 형성된다. A gate electrode 200 is formed on the substrate 100.

게이트 절연막(300)은 상기 기판(100) 및 게이트 전극(200) 상에 형성되며, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 구성될 수 있다.The gate insulating layer 300 is formed on the substrate 100 and the gate electrode 200 and may be formed of a silicon oxide layer (SiOx) or a silicon nitride layer (SiNx).

데이터 단자(350)는 상기 게이트 절연막(300) 상에 형성되며, 도전성 물질로 구성된다. The data terminal 350 is formed on the gate insulating layer 300 and is made of a conductive material.

패시베이션층(400)은 상기 게이트 절연막(300) 상에 형성되며, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 구성될 수 있다. The passivation layer 400 is formed on the gate insulating layer 300 and may be formed of a silicon oxide layer (SiOx) or a silicon nitride layer (SiNx).

패시베이션층(400)은 상기 게이트 전극(200)과 반도체층(500) 사이에 형성된다. 이에 따라, 패시베이션층(400)은 게이트 전극(200)과 소스 전극(800a) 사이의 거리를 증가시키고, 게이트 전극(200)과 드레인 전극(800b) 사이의 거리를 증가시킨다. A passivation layer 400 is formed between the gate electrode 200 and the semiconductor layer 500. Accordingly, the passivation layer 400 increases the distance between the gate electrode 200 and the source electrode 800a and increases the distance between the gate electrode 200 and the drain electrode 800b.

따라서, 패시베이션층(400)은 게이트 전극(200)과 소스 전극(800a) 사이의 거리를 증가시켜 Cgs를 감소시키고, 게이트 전극(200)과 드레인 전극(800b) 사이의 거리를 증가시켜 Cgd를 감소시키는 기능을 수행한다. 또한, Cgd 및 Cgs가 감소됨에 따라 이를 포함하고 있는 게이트 부하용량(Cgate)과 데이터 부하용량(Cdata)도 함께 감소된다.Accordingly, the passivation layer 400 reduces the Cgs by increasing the distance between the gate electrode 200 and the source electrode 800a and increases the distance between the gate electrode 200 and the drain electrode 800b to decrease Cgd . Also, as the Cgd and the Cgs are reduced, the gate load capacitance (Cgate) and the data load capacitance (Cdata) including the same are also reduced.

결국, 게이트 부하용량과 데이터 부하용량이 감소됨에 따라 RC 딜레이값에도 영향을 미치고, 이에 따라 픽셀 전압의 차징 특성이 개선된다.As a result, as the gate load capacity and the data load capacity are reduced, the RC delay value is also affected, thereby improving the charging characteristic of the pixel voltage.

또한, 박막 트랜지스터의 기생 캐패시턴스가 감소됨에 따라 패널 품질(플리커(flicker) 현상, 잔상, 크로스톡(crosstalk) 등)이 개선된다.Further, as the parasitic capacitance of the thin film transistor is reduced, the panel quality (flicker phenomenon, afterimage, crosstalk, etc.) is improved.

또한, 데이터 부하용량이 감소됨에 따라 데이터 드라이브 IC의 발열 문제가 개선된다.Also, as the data load capacity is reduced, the heat generation problem of the data drive IC is improved.

반도체층(500)은 상기 패시베이션층(400) 상에 형성되며 상기 게이트 전극(200) 위에 대응되는 부분에 위치한다. 반도체층(500)은 폴리 실리콘(poly Si) 또는 산화물(Oxide)로 구성될 수 있다.A semiconductor layer 500 is formed on the passivation layer 400 and is located at a corresponding portion on the gate electrode 200. The semiconductor layer 500 may be composed of polysilicon or oxide.

한편, 반도체층(500)은 액티브층(520) 및 오믹콘택층(540)을 포함하여 형성될 수 있다.Meanwhile, the semiconductor layer 500 may include an active layer 520 and an ohmic contact layer 540.

액티브층(520)은 폴리 실리콘(poly Si) 또는 산화물(Oxide)로 구성될 수 있다. 액티브층(520)은 게이트 전극(200)에 게이트 전압이 인가되면, 소스 전극(800a)과 드레인 전극(800b)에 전류가 흐를 수 있는 채널을 형성하는 기능을 수행한다..The active layer 520 may be composed of polysilicon or oxide. The active layer 520 functions to form a channel through which a current can flow in the source electrode 800a and the drain electrode 800b when a gate voltage is applied to the gate electrode 200. [

오믹콘택층(540)은 소스 전극(800a) 및 드레인 전극(800b)과 액티브층(520) 사이의 전기접촉저항을 감소시켜 캐리어 주입이 원활하게 될 수 있도록 하며 홀(hole)이 액티브층(520) 외부로 빠져나가는 것을 방지한다. 액티브층(520)이 산화물인 경우 오믹콘택층(540)은 산소 함량이 적은 전도성 산화물일 수 있다.The ohmic contact layer 540 reduces the electrical contact resistance between the source electrode 800a and the drain electrode 800b and the active layer 520 so that carrier injection can be smooth and a hole is formed in the active layer 520 ) To prevent escape to the outside. If the active layer 520 is an oxide, the ohmic contact layer 540 may be a conductive oxide with a low oxygen content.

에치 스토퍼(600)는 상기 반도체층(500) 상에 형성된다. 에치 스토퍼(600)는 식각 과정 등에서 반도체층(500)의 손상을 방지할 수 있다.An etch stopper 600 is formed on the semiconductor layer 500. The etch stopper 600 can prevent the semiconductor layer 500 from being damaged during an etching process or the like.

소스 전극(800a) 및 드레인 전극(800b)은 상기 패시베이션층(400) 및 반도체층(500) 상에서 형성되며, 상기 에치 스토퍼(600) 상에서 분리되어 이격된다.A source electrode 800a and a drain electrode 800b are formed on the passivation layer 400 and the semiconductor layer 500 and separated from the etch stopper 600.

소스 전극(800a)은 데이터 콘택홀(450)을 통해서 데이터 단자(350)와 연결된다. The source electrode 800a is connected to the data terminal 350 through the data contact hole 450. [

드레인 전극(800b)은 에치 스토퍼(600) 상에서 소스 전극(800a)과 마주보고 형성되며 픽셀 전극(700)과 연결된다. 이때, 드레인 전극(800b)을 형성함과 동시에 픽셀 전극(700)도 동일한 재료에 의해 같은 레이어 상에서 일체로 형성될 수 있다. 이에 따라, 드레인 전극(800b)과 픽셀 전극(700)을 따로 형성하지 않아도 되므로 공정이 단순화될 수 있다.The drain electrode 800b is formed facing the source electrode 800a on the etch stopper 600 and is connected to the pixel electrode 700. [ At this time, the drain electrode 800b and the pixel electrode 700 may be integrally formed on the same layer by the same material. Accordingly, since the drain electrode 800b and the pixel electrode 700 need not be separately formed, the process can be simplified.

또한, 소스 전극(800a) 및 드레인 전극(800b)은 픽셀 전극(700)의 형성과 동시에 형성될 수 있다. 즉, 소스 전극(800a), 드레인 전극(800b), 픽셀 전극(700)을 모두 동시에 형성할 수 있다. 이에 따라 소스 전극(800a), 드레인 전극(800b) 및 픽셀 전극(700)을 따로 형성하지 않아도 되므로 공정이 단순화될 수 있다.The source electrode 800a and the drain electrode 800b may be formed at the same time as the pixel electrode 700 is formed. That is, the source electrode 800a, the drain electrode 800b, and the pixel electrode 700 can all be formed at the same time. Accordingly, since the source electrode 800a, the drain electrode 800b, and the pixel electrode 700 need not be formed separately, the process can be simplified.

또한, 상기 소스 전극(800a) 및 드레인 전극(800b)은 픽셀 전극(700)이 사용하는 재료인 투명도전체로 형성될 수 있으며, 상기 투명도전체는 ITO를 사용할 수 있다.The source electrode 800a and the drain electrode 800b may be formed of a transparent material, which is a material used by the pixel electrode 700, and the transparent material may be ITO.

도 7b는 도 6의 B-B' 라인에 따른 박막 트랜지스터의 단면도이다.7B is a cross-sectional view of the thin film transistor taken along line B-B 'of FIG.

도 7b에서 알 수 있듯이, 본 발명에 따른 박막 트랜지스터는 기판(100), 게이트 라인(250), 게이트 절연막(300), 패시베이션층(400), 픽셀 전극(700), 공통 라인(900) 및 공통 전극(910)을 포함한다.7B, the thin film transistor according to the present invention includes a substrate 100, a gate line 250, a gate insulating layer 300, a passivation layer 400, a pixel electrode 700, a common line 900, Electrode 910 as shown in FIG.

기판(100)은 유리 또는 투명한 플라스틱을 사용하여 이루어질 수 있다. The substrate 100 may be made of glass or transparent plastic.

게이트 라인(250)은 상기 기판(100) 상에 형성되며, 도전성 물질로 구성된다.The gate line 250 is formed on the substrate 100 and is made of a conductive material.

공통 라인(900)은 상기 기판(100) 상에 형성되며, 상기 게이트 라인(250)과 동일한 레이어에 형성된다.A common line 900 is formed on the substrate 100 and formed on the same layer as the gate line 250.

게이트 절연막(300)은 상기 기판(100), 게이트 라인(200) 및 공통 라인(900) 상에 형성되며, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 구성될 수 있다. The gate insulating layer 300 is formed on the substrate 100, the gate line 200, and the common line 900 and may be formed of a silicon oxide layer (SiOx) or a silicon nitride layer (SiNx).

패시베이션층(400)은 상기 게이트 절연막(300) 상에 형성되며, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 구성될 수 있다. The passivation layer 400 is formed on the gate insulating layer 300 and may be formed of a silicon oxide layer (SiOx) or a silicon nitride layer (SiNx).

픽셀 전극(700)은 상기 패시베이션층(400) 상에 미리 설정된 간격으로 이격되어 형성된다.The pixel electrode 700 is formed on the passivation layer 400 at predetermined intervals.

공통 전극(910)은 상기 픽셀 전극(700)이 이격된 사이 사이마다 형성되어, 픽셀 전극(700)과 함께 IPS 모드의 전계를 형성한다.The common electrode 910 is formed between the pixel electrode 700 and the pixel electrode 700 to form an electric field of the IPS mode together with the pixel electrode 700.

공통 전극 콘택홀(950)은 공통 라인(900)에 대응하는 게이트 절연막(300) 및 패시베이션층(400)을 패터닝하여 형성한다. 상기 공통 전극 콘택홀(950)을 통하여 공통 라인(900)과 공통 전극(910)이 연결된다.
The common electrode contact hole 950 is formed by patterning the gate insulating layer 300 and the passivation layer 400 corresponding to the common line 900. The common line 900 and the common electrode 910 are connected through the common electrode contact hole 950.

<박막 트랜지스터 제조방법><Thin Film Transistor Manufacturing Method>

도 8a 내지 도 8h는 도 6의 일 실시예에 따른 박막 트랜지스터의 제조공정을 도시한 단면도이다.8A to 8H are cross-sectional views illustrating a manufacturing process of a thin film transistor according to an embodiment of FIG.

우선, 도 8a에서 알 수 있듯이, 기판(100) 상에 게이트 전극층(200a)을 형성한다. First, as can be seen from FIG. 8A, a gate electrode layer 200a is formed on the substrate 100.

게이트 전극층(200a)은 스퍼터링(sputtering) 방식 등으로 형성되며, 상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다. The gate electrode layer 200a is formed by a sputtering method or the like and the gate electrode 200 is formed of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) Ni), neodymium (Nd), copper (Cu), or alloys thereof, and may be a single layer of the metal or alloy or multiple layers of two or more layers.

다음, 도 8b에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 형성한다. 게이트 전극(200)은 상기 게이트 전극층(200a) 상에 포토 레지스트(PR)를 도포하고 노광, 현상 및 식각하는 소위 포토리소그라피(Phothlithography) 공정을 통해 형성될 수 있다.Next, as shown in FIG. 8B, a gate electrode 200 is formed on the substrate 100. The gate electrode 200 may be formed through a so-called photolithography process in which a photoresist PR is applied on the gate electrode layer 200a and exposed, developed, and etched.

다음, 도 8c에서 알 수 있듯이, 기판(100) 및 게이트 전극(200) 상에 게이트 절연막(300)을 형성한다.Next, as shown in FIG. 8C, a gate insulating film 300 is formed on the substrate 100 and the gate electrode 200.

게이트 절연막(300)은 플라즈마 가속 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition : PECVD) 방법 등을 사용하여 형성할 수 있으며, 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)로 이루어질 수 있다.The gate insulating layer 300 may be formed using a plasma enhanced chemical vapor deposition (PECVD) method or the like and may be formed of silicon nitride (SiNx) or silicon oxide (SiOx).

다음, 도 8d에서 알 수 있듯이, 게이트 절연막(300) 상에 데이터 단자(350)를 형성한다. 데이터 단자(350)는 도전성물질을 스퍼터링(sputtering) 방식 등으로 형성되며, 포토리소그라피 공정을 통해 패터닝될 수 있다.8D, a data terminal 350 is formed on the gate insulating layer 300. The data terminal 350 is formed on the gate insulating layer 300 as shown in FIG. The data terminal 350 is formed of a conductive material by a sputtering method or the like, and can be patterned through a photolithography process.

다음, 도 8e에서 알 수 있듯이, 게이트 절연막(300) 상에 패시베이션층(400)을 형성한다. 패시베이션층(400)은 플라즈마 가속 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition : PECVD) 방법 등을 사용하여 형성할 수 있으며, 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)로 이루어질 수 있다. Next, as shown in FIG. 8E, a passivation layer 400 is formed on the gate insulating layer 300. The passivation layer 400 may be formed using a Plasma Enhanced Chemical Vapor Deposition (PECVD) method or the like and may be formed of silicon nitride (SiNx) or silicon oxide (SiOx).

이때, 데이터 단자(350) 상에 형성된 패시베이션층(400)을 패터닝하여 데이터 콘택홀(450)을 형성할 수 있다.At this time, the data contact hole 450 can be formed by patterning the passivation layer 400 formed on the data terminal 350.

다음, 도 8f에서 알 수 있듯이, 패시베이션층(400) 상에 액티브층(520)을 형성한다. 액티브층(520)은 폴리 실리콘(poly Si) 또는 산화물(Oxide)로 구성될 수 있고, 산화물의 경우 스퍼터링(sputtering) 및 증발법(evaporation)을 포함하는 물리 기상 증착(Physical Vapor Deposition : PVD) 등으로 형성될 수 있다.Next, as can be seen in FIG. 8F, an active layer 520 is formed on the passivation layer 400. The active layer 520 may be formed of polysilicon or oxide and may be formed using physical vapor deposition (PVD) or the like including sputtering and evaporation in the case of oxide As shown in FIG.

또한, 액티브층(520) 상에 실리콘 질화물(SiNx) 등으로 구성된 박막을 형성하고 이를 패터닝하여 에치 스토퍼(600)를 형성한다.A thin film made of silicon nitride (SiNx) or the like is formed on the active layer 520 and patterned to form an etch stopper 600.

에치 스토퍼(600)는 식각 공정에 있어 액티브층(520)을 보호하는 역할을 수행하므로 액티브층(520)의 두께를 에치 벡(E/B) 구조에 비하여 얇게 형성할 수 있다.Since the etch stopper 600 protects the active layer 520 in the etching process, the thickness of the active layer 520 can be made thinner than that of the etch-back (E / B) structure.

한편, 액티브층(520)이 산화물(Oxide)로 구성된 경우 액티브층(520)의 보호를 위해 일반적으로 에치 스토퍼 구조를 채택하지만, 본 발명이 반드시 에치 스토퍼(600) 구조로 형성되어야만 하는 것은 아니며 액티브층(520)의 특성에 따라 에치 벡 구조에서도 적용가능하다. Meanwhile, when the active layer 520 is made of oxide, it generally adopts an etch stopper structure in order to protect the active layer 520. However, the present invention is not limited to the structure of the etch stopper 600, But may also be applied to the etch-back structure depending on the characteristics of the layer 520.

다음, 도 8g에서 알 수 있듯이, 액티브층(520) 및 에치 스토퍼(600) 상에 오믹콘택층(540) 형성을 위한 박막을 형성하고, 이를 액티브층(520)과 함께 패터닝하여 오믹콘택층(540)을 형성한다. 오믹콘택층(540)은 에치 스토퍼(600)를 사이에 두고 이격된다. 8G, a thin film for forming the ohmic contact layer 540 is formed on the active layer 520 and the etch stopper 600 and is patterned together with the active layer 520 to form an ohmic contact layer 540). The ohmic contact layer 540 is spaced apart with the etch stopper 600 interposed therebetween.

오믹콘택층(540)은 소스 전극(800a) 및 드레인 전극(800b)과 액티브층(520) 사이의 전기접촉저항을 감소시켜 캐리어 주입이 원활하게 될 수 있도록 하며 홀(hole)이 액티브층(520) 외부로 빠져나가는 것을 방지한다. 액티브층(520)이 산화물인 경우 오믹콘택층(540)은 산소 함량이 적은 전도성 산화물일 수 있다.The ohmic contact layer 540 reduces the electrical contact resistance between the source electrode 800a and the drain electrode 800b and the active layer 520 so that carrier injection can be smooth and a hole is formed in the active layer 520 ) To prevent escape to the outside. If the active layer 520 is an oxide, the ohmic contact layer 540 may be a conductive oxide with a low oxygen content.

다음, 도 8h에서 알 수 있듯이, 패시베이션층(400), 반도체층(500), 에치 스토퍼(600) 상에서 에치 스토퍼(600)를 사이에 두고 이격되는 소스 전극(800a) 및 드레인 전극(800b)을 형성한다. 소스 전극(800a) 및 드레인 전극(800b)은 스퍼터링 방법 등으로 적층할 수 있으며 포토리소그라피 방식으로 형성할 수 있다.8H, a source electrode 800a and a drain electrode 800b are formed on the passivation layer 400, the semiconductor layer 500, and the etch stopper 600 with the etch stopper 600 interposed therebetween. . The source electrode 800a and the drain electrode 800b may be formed by a sputtering method or the like and may be formed by a photolithography method.

상기 드레인 전극(800b)은 픽셀 전극(700)과 연결되는데, 이때, 드레인 전극(800b)을 형성함과 동시에 픽셀 전극(700)도 동일한 재료에 의해 같은 레이어 상에서 일체로 형성될 수 있다. 이에 따라 드레인 전극(800b)과 픽셀 전극(700)을 따로 형성하지 않아도 되므로 공정이 단순화될 수 있다.The drain electrode 800b is connected to the pixel electrode 700. At this time, the drain electrode 800b and the pixel electrode 700 may be integrally formed on the same layer by the same material. Accordingly, the drain electrode 800b and the pixel electrode 700 need not be separately formed, so that the process can be simplified.

또한 소스 전극(800a)도 드레인 전극(800b) 및 픽셀 전극(700)의 형성과 동시에 일체로 형성될 수 있다. 즉, 필요에 따라 소스 전극(800a), 드레인 전극(800b), 픽셀 전극(700)을 모두 동시에 형성할 수 있다.In addition, the source electrode 800a may be formed integrally with the drain electrode 800b and the pixel electrode 700 simultaneously. That is, the source electrode 800a, the drain electrode 800b, and the pixel electrode 700 can all be formed at the same time, if necessary.

또한 상기 소스 전극(800a) 및 드레인 전극(800b)은 픽셀 전극(700)이 사용하는 재료인 투명도전체로 형성될 수 있으며, 상기 투명도전체는 ITO를 사용할 수 있다.The source electrode 800a and the drain electrode 800b may be formed of a transparent material, which is a material used by the pixel electrode 700, and the transparent material may be ITO.

100 - 기판 200 - 게이트 전극
300 - 게이트 절연막 350 - 데이터 단자
400 - 패시베이션층 450 - 데이터 콘택홀
500 - 반도체층 520 - 액티브층
540 - 오믹콘택층 600 - 에치 스토퍼
700 - 픽셀 전극
800a - 소스 전극 800b - 드레인 전극
900 - 공통 라인 910 - 공통 전극
950 - 공통 전극 콘택홀100 - substrate 200 - gate electrode
300 - gate insulating film 350 - data terminal
400 - Passivation layer 450 - Data contact hole
500 - semiconductor layer 520 - active layer
540 - Ohmic contact layer 600 - Etch stopper
700-pixel electrode
800a - source electrode 800b - drain electrode
900 - Common line 910 - Common electrode
950 - Common electrode contact hole

Claims (14)

기판 상에 형성된 게이트 전극;
상기 기판 상에 형성된 게이트 라인;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 패시베이션층;
상기 패시베이션층 상에서 상기 게이트 전극과 중첩하도록 형성된 액티브층;
상기 액티브층의 상부 표면에 형성된 오믹 콘택층;
상기 패시베이션층, 상기 액티브층 및 상기 오믹 콘택층 상에 형성된 소스 전극 및 드레인 전극;
상기 드레인 전극과 연결된 픽셀 전극;
상기 게이트 라인과 동일한 레이어에 형성된 공통 라인; 및
상기 공통 라인과 연결된 공통 전극을 포함하며,
상기 소스 전극 및 상기 드레인 전극은, 상기 오믹 콘택층 상부 표면과 상기 액티브층의 식각된 측면과 접촉하며,
상기 드레인 전극과 상기 소스 전극은 상기 픽셀 전극 및 상기 공통 전극과 동일한 재료에 의해 일체로 형성되고,
상기 공통 전극은 공통 전극 콘택홀을 통해서 상기 공통 라인과 연결되고,
상기 픽셀 전극과 상기 공통 전극은 동일한 레이어에 교대로 형성된 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치. A gate electrode formed on the substrate;
A gate line formed on the substrate;
A gate insulating film formed on the gate electrode;
A passivation layer formed on the gate insulating film;
An active layer formed to overlap the gate electrode on the passivation layer;
An ohmic contact layer formed on an upper surface of the active layer;
A source electrode and a drain electrode formed on the passivation layer, the active layer, and the ohmic contact layer;
A pixel electrode connected to the drain electrode;
A common line formed on the same layer as the gate line; And
And a common electrode connected to the common line,
Wherein the source electrode and the drain electrode contact an upper surface of the ohmic contact layer and an etched side surface of the active layer,
The drain electrode and the source electrode are integrally formed by the same material as the pixel electrode and the common electrode,
The common electrode is connected to the common line through the common electrode contact hole,
Wherein the pixel electrode and the common electrode are alternately formed in the same layer. 삭제delete 삭제delete 제 1항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 투명도전체로 형성되는 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치.The method according to claim 1,
Wherein the source electrode and the drain electrode are formed as a whole of transparency. 제 1항에 있어서,
상기 액티브층 상에 에치 스토퍼(Etch Stopper)가 형성된 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치.The method according to claim 1,
And an etch stopper is formed on the active layer. 삭제delete 제 1항에 있어서,
상기 액티브층은 폴리실리콘(poly Si) 또는 산화물(Oxide)로 형성된 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치.The method according to claim 1,
Wherein the active layer is formed of polysilicon or oxide. &Lt; RTI ID = 0.0 &gt; 11. &lt; / RTI &gt; 제 1항에 있어서,
상기 게이트 절연막 상에 형성된 데이터 단자를 포함하여 이루어지고,
상기 데이터 단자는 상기 데이터 단자 상에 형성된 데이터 콘택홀을 통해 상기 소스 전극과 연결되는 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치.The method according to claim 1,
And a data terminal formed on the gate insulating film,
And the data terminal is connected to the source electrode through a data contact hole formed on the data terminal. 기판 상에 형성된 게이트 전극을 형성하는 단계;
상기 기판 상에 게이트 라인을 형성하고, 상기 게이트 라인과 동일한 레이어에 공통 라인을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 패시베이션층을 형성하는 단계;
상기 패시베이션층 상에 액티브층을 형성하는 단계;
상기 액티브층 상에 오믹 콘택층을 형성하는 단계;
상기 패시베이션층, 상기 액티브층 및 상기 오믹 콘택층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 드레인 전극과 연결된 픽셀 전극을 형성하고, 상기 공통 라인과 연결된 공통 전극을 형성하는 단계를 포함하고,
상기 공통 전극은 공통 전극 콘택홀을 통해서 상기 공통 라인과 연결되고,
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는, 상기 픽셀 전극과 상기 공통 전극을 형성하는 단계와 동시에 진행되어, 상기 소스 전극, 상기 드레인 전극, 상기 픽셀 전극 및 상기 공통 전극을 동일한 재료에 의해 일체로 형성하고,
상기 소스 전극 및 상기 드레인 전극은 상기 오믹 콘택층 상부 표면과 상기 액티브층의 식각된 측면과 접촉하며,
상기 픽셀 전극과 상기 공통 전극은 동일한 레이어에 교대로 형성된 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치의 제조방법. Forming a gate electrode formed on the substrate;
Forming a gate line on the substrate and forming a common line in the same layer as the gate line;
Forming a gate insulating film on the gate electrode;
Forming a passivation layer on the gate insulating layer;
Forming an active layer on the passivation layer;
Forming an ohmic contact layer on the active layer;
Forming a source electrode and a drain electrode on the passivation layer, the active layer, and the ohmic contact layer; And
Forming a pixel electrode connected to the drain electrode, and forming a common electrode connected to the common line,
The common electrode is connected to the common line through the common electrode contact hole,
Wherein the step of forming the source electrode and the drain electrode proceeds simultaneously with the step of forming the pixel electrode and the common electrode so that the source electrode, the drain electrode, the pixel electrode, and the common electrode are integrally formed Respectively,
Wherein the source electrode and the drain electrode contact the upper surface of the ohmic contact layer and the etched side of the active layer,
Wherein the pixel electrode and the common electrode are alternately formed on the same layer. 삭제delete 삭제delete 제 9항에 있어서,
상기 액티브층을 형성하는 단계와 상기 오믹 콘택층을 형성하는 단계 사이에,
상기 액티브층 상에 에치 스토퍼(Etch Stopper)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치의 제조방법.10. The method of claim 9,
Between the step of forming the active layer and the step of forming the ohmic contact layer,
And forming an etch stopper on the active layer. The method of claim 1, wherein the etch stopper is formed on the active layer. 삭제delete 제 9항에 있어서,
상기 패시베이션층을 형성하는 단계는,
상기 게이트 절연막 상에 데이터 단자를 형성하는 단계;
상기 게이트 절연막 및 상기 데이터 단자 상에 상기 패시베이션층을 형성하는 단계; 및
상기 패시베이션층에 데이터 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터를 포함하는 액정표시장치의 제조방법.10. The method of claim 9,
The forming of the passivation layer may include:
Forming a data terminal on the gate insulating film;
Forming the passivation layer on the gate insulating layer and the data terminal; And
And forming a data contact hole in the passivation layer. &Lt; Desc / Clms Page number 20 &gt;
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