KR101923304B1 - 기판 구조체, 반도체 부품 및 방법 - Google Patents

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Abstract

실시예에서, 기판 구조체는 지지 기판, 지지 기판 상에 배치되고, 의도적으로 도핑된 초격자 라미네이트를 포함하는 버퍼 구조체, 버퍼 구조체 상에 배치된 비의도적으로 도핑된 제1 III족 질화물층, 제1 III족 질화물층 상에 배치되고 제1 III족 질화물층과의 사이에 헤테로 접합을 형성하는 제2 III족 질화물층, 및 헤테로 접합과 버퍼 구조체 사이에 배치된 차단층을 포함한다. 차단층은 전하가 버퍼 구조체로 들어가는 것을 차단하도록 구성된다.

Description

기판 구조체, 반도체 부품 및 방법{SUBSTRATE STRUCTURE, SEMICONDUCTOR COMPONENT AND METHOD}
현재까지, 전력 전자 기기에 사용되는 트랜지스터는 통상적으로 실리콘(Si) 반도체 재료로 제조되어 왔다. 전력 기기를 위한 통상적인 트랜지스터 디바이스는 Si CoolMOS®, Si 전력 MOSFET 및 Si 절연 게이트 바이폴라 트랜지스터(IGBT)를 포함한다. 보다 최근에는, 실리콘 카바이드(SiC) 전력 디바이스가 고려되었다. 갈륨 질화물(GaN) 디바이스와 같은 Ⅲ족 N 반도체 디바이스는 현재 큰 전류를 전달하고 고 전압을 지원하며 매우 낮은 온 저항 및 빠른 스위칭 시간을 제공하는 매력적인 후보로 떠오르고 있다.
실시예에서, 기판 구조체는 지지 기판, 지지 기판 상에 배치되고 의도적으로 도핑된 초격자 라미네이트를 포함하는 버퍼 구조체, 버퍼 구조체 상에 배치된 비의도적으로(unintentionally) 도핑된 제1 Ⅲ족 질화물층, 제1 Ⅲ족 질화물층 상에 배치되고 제1 Ⅲ족 질화물층과의 사이에 헤테로 접합을 형성하는 제2 Ⅲ족 질화물층, 및 헤테로 접합과 버퍼 구조체 사이에 배치된 차단층을 포함한다. 차단층은 전하가 버퍼 구조체로 들어가는 것을 차단하도록 구성된다.
실시예에서, 반도체 부품은 지지 기판, 지지 기판 상에 배치되고 의도적으로 도핑된 초격자 라미네이트를 포함하는 버퍼 구조체, 버퍼 구조체 상에 배치된 비의도적으로 도핑된 제1 Ⅲ족 질화물층, 제1 Ⅲ족 질화물층 상에 배치되고 제1 Ⅲ족 질화물층과의 사이에 헤테로 접합을 형성하는 제2 Ⅲ족 질화물층, 제2 Ⅲ족 질화물층 상에 배치된 소스, 드레인 및 게이트, 및 헤테로 접합과 버퍼 구조체 사이에 배치된 차단층을 포함한다. 차단층은 전하가 버퍼 구조체로 들어가는 것을 차단하도록 구성된다.
실시예에서, 기판 구조체는 지지 기판, 지지 기판 상에 배치되고 적어도 1018/cm3의 도펀트 농도를 갖는 초격자 라미네이트, 초격자 라미네이팅 상에 배치된 제1 Ⅲ족 질화물층 및 제1 Ⅲ족 질화물층 상에 배치되고 제1 Ⅲ족 질화물층과의 사이에 헤테로 접합을 형성하는 제2 Ⅲ족 질화물층을 포함한다. 제1 Ⅲ족 질화물층 및 제2 Ⅲ족 질화물층은 1018/cm3 미만의 도펀트 농도를 갖는다.
실시예에서, 방법은 지지 기판 상에 의도적으로 도핑된 초격자 라미네이트를 형성하는 단계, 초격자 라미네이트층 상에 헤테로 접합을 포함하는 Ⅲ족 질화물계 디바이스를 형성하는 단계, 및 헤테로 접합과 초격자 라미네이트 사이에 전하 차단층을 삽입하는 단계를 포함한다.
당업자는 후술하는 상세한 설명을 읽고 그리고 첨부 도면을 볼 때 추가적인 특징 및 장점을 인지할 것이다.
도면의 구성 요소는 반드시 서로에 대해 실제 크기에 비례하여 도시되어 있지 않다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다. 각종 도시된 실시예의 특징은 서로 배제되지 않는 한 결합될 수 있다. 예시적인 실시예가 도면에 도시되어 있으며, 이하의 설명에서 상세하게 설명된다.
도 1은 제1 실시예에 따른 기판 구조체를 도시한다.
도 2는 제2 실시예에 따른 기판 구조체를 도시한다.
도 3은 제3 실시예에 따른 기판 구조체를 도시한다.
도 4는 제4 실시예에 따른 기판 구조체를 도시한다.
도 5는 제5 실시예에 따른 기판 구조체를 도시한다.
도 6은 제6 실시예에 따른 기판 구조체를 도시한다.
도 7은 제7 실시예에 따른 기판 구조체를 도시한다.
도 8은 제8 실시예에 따른 기판 구조체를 도시한다.
도 9는 기판 구조체를 포함하는 트랜지스터 디바이스를 도시한다.
도 10은 기판 구조체를 포함하는 트랜지스터 디바이스를 도시한다.
후술하는 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시로 하여 도시한 첨부 도면을 참조한다. 이와 관련하여, "상부", "하부", "전방", "후방", "선행", "후행" 등과 같은 방향성 용어는 기술되는 참조부호(들)의 배향을 참조하여 사용된다. 실시예의 구성요소는 다수의 상이한 배향으로 위치할 수 있기 때문에, 방향성 용어는 설명의 목적으로 사용되며 결코 제한하는 것이 아니다. 본 발명의 범위를 벗어나지 않고 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 다음의 상세한 설명은 제한적인 의미로 받아들여서는 안 되며, 본 발명의 범위는 첨부된 특허청구범위에 의해 정의된다.
이하 다수의 예시적인 실시예가 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 부호에 의해 식별된다. 본 명세서의 문맥에서, "측방으로" 또는 "측방향"은 반도체 재료 또는 반도체 캐리어의 측면 범위에 일반적으로 평행하게 진행하는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 측방향은 이들 표면 또는 측면에 일반적으로 평행하게 연장된다. 이와는 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 이들 표면 또는 측면에 일반적으로 수직으로 진행하고 이에 따라 측방향에 수직인 방향인 것을 의미하는 것으로 이해되어야 한다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 진행한다.
본 명세서에서 사용되는 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위"에 있거나 또는 "위"로 연장되어 있는 것으로 지칭될 때, 이것은 다른 요소 바로 위에 있거나 또는 바로 위로 연장될 수 있거나, 혹은 매개 요소가 또한 존재할 수 있다. 이와 달리, 요소가 다른 요소에 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 지칭될 때, 매개 요소는 존재하지 않는다.
본 명세서에서 사용되는 바와 같이, 요소가 다른 요소에 "접속"되거나 "결합"된 것으로 지칭되는 경우, 그 요소는 다른 요소에 직접 접속되거나 연결될 수 있거나, 또는 매개 요소가 존재할 수 있다. 이와 달리, 요소가 다른 요소에 "직접 접속" 또는 "직접 연결"되는 것으로 지칭되는 경우, 매개 요소가 존재하지 않는다.
고 전압 공핍 모드(depletion-mode) 트랜지스터와 같은 공핍 모드 디바이스는 음의 임계 전압을 가지며 이는 0 게이트 전압에서 전류를 도통할 수 있다는 것을 의미한다. 이러한 디바이스는 통상적으로 온이다. 저 전압 증강 모드(enhancement-mode) 트랜지스터와 같은 증강 모드 디바이스는 양의 임계 전압을 가지며 이는 제로 게이트 전압에서 전류를 도통할 수 없으며 통상적으로 오프라는 것을 의미한다. 증강 모드 디바이스는 저 전압에 국한되지 않고 또한 고 전압 디바이스일 수 있다.
본 명세서에서 사용되는 바와 같이, 고 전압 공핍 모드 트랜지스터와 같은 "고 전압 디바이스"는 고 전압 스위칭 기기에 최적화된 전자 디바이스이다. 즉, 트랜지스터가 오프일 때 약 300V 이상, 약 600V 이상, 또는 약 1200V 이상과 같은 고 전압을 차단할 수 있고, 트랜지스터가 온일 때 사용되는 기기를 위해 충분히 낮은 온 저항(RON)을 갖는데, 즉, 실질적인 전류가 디바이스를 통과할 때 충분히 낮은 도전 손실을 경험한다. 고 전압 디바이스는 사용되는 회로 내의 고 전압 공급원 또는 최대 전압과 동일한 전압을 적어도 차단할 수 있다. 고 전압 디바이스는 300V, 600V, 1200V, 또는 기기에 의해 요구되는 다른 적절한 차단 전압을 차단할 수 있다.
본 명세서에서 사용되는 바와 같이, 저 전압 증강 모드 트랜지스터와 같은 "저 전압 디바이스"는 0V와 Vlow 사이와 같은 저 전압을 차단할 수 있지만, Vlow보다 높은 전압을 차단하는 것이 불가능한 전자 디바이스이다. Vlow는 약 10V, 약 20V, 약 30V, 약 40V이거나, 또는 약 10V 내지 30V와 같은, 약 5V와 50V 사이의 값일 수 있다.
본 명세서에서 사용되는 바와 같이, "Ⅲ족 질화물"이라는 문구는 질소(N), 및 알루미늄(Al), 갈륨(Ga), 인듐(In), 붕소(B)를 포함하는 적어도 하나의 Ⅲ족 원소를 포함하고, 예를 들어, 알루미늄 갈륨 질화물(AlxGa(1-x)N), 인듐 갈륨 질화물(InyGa(1-y)N), 알루미늄 인듐 갈륨 질화물(AlxInyGa(1-x-y)N), 갈륨 비소 인화물 질화물(GaAsaPbN(1-a-b)), 및 알루미늄 인듐 갈륨 비소 인화물 질화물(AlxInyGa(1-x-y)AsaPbN(1-a-b))과 같은 그 합금 중 임의의 합금을 포함하되, 이들로만 제한되지 않는 화합물 반도체를 지칭한다. 알루미늄 갈륨 질화물 및 AlGaN는 화학식 AlxGa(1-x)N(여기서 0 < x < 1)에 의해 기술된 합금을 지칭한다.
도 1은 제1 실시예에 따른 기판 구조체(20)를 도시한다. 기판 구조체(20)는 지지 기판(21), 지지 기판(21) 상에 배치된 버퍼 구조체(22), 버퍼 구조체(22) 상에 배치된 제1 Ⅲ족 질화물층(23), 제1 Ⅲ족 질화물층(23) 상에 배치된 제2 Ⅲ족 질화물층(24)을 포함하고 제1 Ⅲ족 질화물층(23)과 제2 Ⅲ족 질화물층(24) 사이에 헤테로 접합(25)을 형성한다. 기판 구조체(20)는 헤테로 접합(25)과 버퍼 구조체(22) 사이에 배치되는 차단층(26)을 또한 포함한다. 차단층(26)은 전하가 버퍼 구조체(22)로 들어가는 것을 차단하도록 구성된다.
버퍼 구조체(22)는 의도적으로 도핑되고, 의도적으로 도핑된 초격자 라미네이트를 포함할 수 있다. "의도적으로 도핑된"이란 용어는 본 명세서에서 적어도 1018/cm3의 도펀트 농도를 설명하기 위해 사용된다. 몇몇 실시예에서, 도펀트 농도는 1018/cm3 내지 1020/cm3의 범위에 있다. 실시예에서, 버퍼 구조체(22), 특히 초격자 라미네이트는 탄소 도핑된다. 그러나, 다른 실시예에서, 도펀트는 철이다.
제1 Ⅲ족 질화물층(23) 및 제2 Ⅲ족 질화물층(24)은 비의도적으로 도핑된다. 본 명세서에서 사용되는 바와 같이, "비의도적으로 도핑된"이란 용어는 도펀트가 의도적으로 첨가되지 않고 1018/cm3 미만의 도펀트 또는 결함 농도를 갖는 층을 지칭한다.
헤테로 접합(25)이 제1 Ⅲ족 질화물층(23)과 제2 Ⅲ족 질화물층(24) 사이에 형성되므로, 제1 Ⅲ족 질화물층(23) 및 제2 Ⅲ족 질화물층(24)은 상이한 밴드갭을 갖는 재료를 포함한다. 실시예에서, 제1 Ⅲ족 질화물층(23)은 갈륨 질화물(GaN)을 포함하고, 제2 Ⅲ족 질화물층(24)은 알루미늄 갈륨 질화물(AlxGa(1-x)N)을 포함하며, 여기서 0 < x <1이다.
제1 Ⅲ족 질화물층(23)과 제2 Ⅲ족 질화물층(24) 사이에 형성된 헤테로 접합(25)은 전하를 포함하는 도전층을 지지하기 위해 트랜지스터 디바이스와 같은 디바이스 구조체에서 사용될 수 있다. 디바이스 구조체가 고 전자 이동도 트랜지스터(HEMT)인 몇몇 실시예에서, 도전층을 제공하는 헤테로 접합(25)에서 압전 및 자발 분극에 의해 2차원 전자 가스(2DEG)가 형성된다.
도 1에 도시된 실시예에서, 차단층(26)은 비의도적으로 도핑되고 제1 Ⅲ족 질화물층(23)과 버퍼 구조체(22) 사이에 배치되고 이들과 직접 접촉한다.
차단층(26)은 제1 Ⅲ족 질화물층(23)과 제2 Ⅲ족 질화물층(24) 사이에 형성된 헤테로 접합(25)에서 형성된 전하와 같은 전하가 특히, 디바이스 작동 중에, 버퍼 구조체(22)로 들어가는 것을 차단 또는 방지하도록 구성될 수 있다.
차단층(26)은 원자가 대역 구조체 또는 전도대 구조체에서 불연속부를 제공하기 위해 제1 Ⅲ족 질화물층(23)의 밴드갭과 상이한 밴드갭을 가질 수 있다. 예를 들어, 제1 Ⅲ족 질화물층(23)이 갈륨 질화물을 포함하는 경우, 차단층(26)은 알루미늄 갈륨 질화물을 포함할 수 있다.
지지 기판(21)은 Ⅲ족 질화물의 에피택셜 성장을 지지할 수 있는 표면(27)을 포함한다. 지지 기판(21)은 실리콘, 실리콘 카바이드 또는 사파이어와 같은 단결정 웨이퍼를 포함할 수 있다. 지지 기판(21)은 <111> 배향을 갖는 실리콘 웨이퍼와 같은 실리콘 웨이퍼에 의해 제공될 수 있다. 버퍼 구조체(22)는 지지 기판(21) 상에 에피택셜 성장되는 하나 이상의 Ⅲ족 질화물층을 포함한다. 제1 Ⅲ족 질화물층(23) 및 제2 Ⅲ족 질화물층(24)은 지지 기판(21) 상에 또한 에피택셜 성장되고, 반도체 디바이스에서 사용되는 기판 구조체(20)의 활성 부분을 제공할 수 있다.
버퍼 구조체(22)는 지지 기판(21)의 표면의 결정 구조체와 제1 Ⅲ족 질화물층(23)의 결정 구조체 사이의 격자 부정합을 감소시키기 위해 지지 기판(21)과 제1 Ⅲ족 질화물층(23) 사이에 배치된다. 버퍼 구조체(22)는 상이한 열팽창 계수에 대한 보상을 또한 제공할 수 있다.
고 전자 이동도 트랜지스터(HEMT)와 같은 트랜지스터 디바이스의 경우, 제1 Ⅲ족 질화물층(23) 내의 결함은 수직 및 측방향 누설 전류를 초래할 수 있다. 이러한 누설 전류는, 예를 들어, 버퍼 구조체(22)에 탄소를 의도적으로 도핑함으로써 감소될 수 있다. 그러나, 탄소 도핑은 동적 RDSON 효과, 전류 붕괴 및 임계 전압 시프트를 담당할 수 있는 트랩 센터를 도입하는 것으로 생각된다. 도핑된 버퍼 구조체(22) 및 헤테로 접합(25)과 버퍼 구조체(22) 사이의 차단층(26)의 삽입의 조합이 기판 구조체(20)를 생성하는데 이용될 수 있으며 이 기판 구조체(20)는 트랜지스터 디바이스에서 사용될 때 합리적인 차단 조건 및 증대된 동적 RDSON 억제가 발생된다.
전하가 전자인 경우, 차단층(26)은 전도대에서 불연속부를 생성하도록 구성될 수 있다. 전하가 정공인 경우, 차단층(26)은 원자가 대역에서 불연속부를 생성하도록 구성될 수 있다. 두 경우 모두, 불연속부는 제1 Ⅲ족 질화물층(23)에 비해 더 큰 밴드갭을 초래해야 한다.
몇몇 실시예에서, 버퍼 구조체(22)는 의도적으로 도핑되는 초격자 라미네이트를 포함한다. 초격자 라미네이트는 주기적으로 변화하는 밴드갭을 제공하기 위해 상이한 조성의 서브층을 포함할 수 있다. 몇몇 실시예에서, 초격자 라미네이트는 교번적인 제1 층 및 제2 층을 포함하며, 여기서 제1 층은 Ba1Alb1Gac1Ind1N 재료를 포함하며, 여기서 0 ≤ a1 ≤ 1, 0 ≤ b1 ≤ 1, 0 ≤ c1 ≤ 1, 0 ≤ d1 ≤ 1 및 (a1 + b1 + c1 + d2) = 1이고, 제2 층은 Ba2Alb2Gac2Ind2N 재료를 포함하고, 여기서 0 ≤ a2 ≤ 1, 0 ≤ b2 ≤ 1, 0 ≤ c2 ≤ 1, 0 ≤ d2 ≤ 1 및 (a2 + b2 + c2 + d2) = 1이고, 제2 층 재료의 밴드갭은 제1 층 재료의 밴드갭과 상이하다.
몇몇 실시예에서, 초격자 라미네이트의 제1 층 및 제2 층은 Alb1Gac1N 및 Alb2Gc2N을 포함하며, 여기서 b1 > b2 및 c1 < c2 및 (b1 + c1) = 1 및 (b2 + c2) = 1이다. 초격자 라미네이트의 제1 층은 AlN으로 이루어지고, 제2 층은 Alb2Gac2N으로 이루어지며, 여기서 a2=0, d2=0, 0 < b2 < 1, 0 < c2 < 1, 및 (b2 + c2) = 1이다. 초격자 라미네이트는 총 50 내지 100개의 층을 포함할 수 있다. 제1 층은 각각 1nm 내지 15nm의 두께를 가질 수 있고, 제2 층은 각각 5nm 내지 30nm의 두께를 가질 수 있다.
버퍼 구조체(22)는 초격자 라미네이트와 지지 기판(21) 사이에 하나 이상의 추가 층, 예를 들어, 알루미늄 질화물층을 포함할 수 있으며, 초격자 라미네이트의 대향 측면 상에 배치된 하나 이상의 추가 층을 포함할 수 있다. 이들 추가 층, 특히 지지 기판(21)에 대한 초격자 라미네이트의 대향 측면 상에 배치된 추가 층도 또한 의도적으로 도핑될 수 있다. 도핑 농도는 초격자 라미네이트와 동일하거나 혹은 상이할 수 있다.
기판 구조체는 발광 다이오드(LED) 및 트랜지스터 디바이스를 포함하는 각종 디바이스의 일부로서 사용될 수 있다. 특정의 일 실시예에서, 기판 구조체는 고 전자 이동도 트랜지스터(HEMT)의 일부로서 사용된다.
차단층(26)은 버퍼 구조체(22)와 헤테로 접합(25) 사이의 스택 내의 상이한 위치에 배치될 수 있다. 도 1에 도시된 실시예에서, 차단층(26)은 버퍼 구조체(22)와 제1 Ⅲ족 질화물층(23)에 직접 접촉한다. 제1 Ⅲ족 질화물층(23)의 대향하는 계면은 제2 Ⅲ족 질화물층(24)과 헤테로 접합(25)을 형성한다. 따라서, 헤테로 접합(25)과 차단층(26) 사이에 제1 Ⅲ족 질화물층(23)의 전체 두께가 배치된다. 차단층(26)은 후방 배리어(back barrier)라 불리울 수 있다.
도 2는 제2 실시예에 따른 기판 구조체(30)의 개략적인 단면도를 도시한다. 기판 구조체(30)는 <111> 배향을 갖는 상부 표면을 갖는 단결정 실리콘 웨이퍼 형태의 지지 기판(31), 지지 기판(31) 상에 배치된 버퍼 구조체(32), 버퍼 구조체(32) 상에 배치된 차단층(33), 차단층(33) 상에 배치된 제1 비의도적으로 도핑된 Ⅲ족 질화물층(34) 및 제1 비의도적으로 도핑된 Ⅲ족 질화물층(34) 상에 배치된 제2 비의도적으로 도핑된 Ⅲ족 질화물층(35)을 포함하고 제2 비의도적으로 도핑된 Ⅲ족 질화물층(35)과 제1 비의도적으로 도핑된 Ⅲ족 질화물층(34) 사이에 헤테로 접합(36)을 형성한다. 제1 비의도적으로 도핑된 Ⅲ족 질화물층(34)은 갈륨 질화물을 포함할 수 있고 제2 의도적으로 도핑된 Ⅲ족 질화물층(35)은 알루미늄 갈륨 질화물을 포함할 수 있다.
버퍼 구조체(32) 및 차단층(33)은 제1 Ⅲ족 질화물층(34) 및 제2 Ⅲ족 질화물층(35)과 함께 지지 구조체(31) 상에 성장되는 Ⅲ족 질화물을 포함하여 각각의 층이 지지 기판(31) 및 적층 구조체의 다른 층과 에피택셜 관계를 가질 수 있다.
이 실시예에서, 버퍼 구조체(32)는 초기에 성장된 Ⅲ족 질화물층(37) 및 의도적으로 도핑되는 초격자 라미네이트(38)를 포함한다. 초기 성장 층(37)은 의도적으로 또는 비의도적으로 도핑될 수 있다. 초기 성장 층(37)은 2개 이상의 서브층을 또한 포함할 수 있고 실질적으로 일정하거나 변화하는 조성을 가질 수 있다. 초기 성장 층(37)은 알루미늄 질화물을 포함할 수 있고, 초격자 라미네이트(38)와 지지 기판(31) 사이에 배치될 수 있다. 차단층(33)은 초격자 라미네이트(38)와 제1 비의도적으로 도핑된 Ⅲ족 질화물층(34) 사이에 배치되고, 이들에 직접 접촉한다.
초격자 라미네이트(38)는 Ⅲ족 질화물 재료의 교번 서브층(39, 40)을 포함하며, 이에 의해 라미네이트의 인접한 층은 상이한 밴드갭을 갖는다. 제1 서브층(39) 및 제2 서브층(40)은 도핑 농도가 적어도 1018cm3이 되도록 탄소 또는 철로 의도적으로 도핑된다. 차단층(33)은 비의도적으로 도핑된다.
몇몇 실시예에서, 초격자 라미네이트의 제1 서브층(39)은 Alb1Gac1N을 포함하고 제2 서브층(40)은 Alb2Gc2N을 포함하며, 여기서 b1 > b2및 c1 < c2 및 (b1 + c1) = 1 및 (b2 + c2) = 1이다. 일 실시예에서, 초격자 라미네이트(38)의 제1 서브층(39)은 AlN을 포함하고 제2 서브층(40)은 Alb2Gac2N을 포함하며, 여기서 0 < b2 < 1, 0 < c2 < 1 및 (b2 + c2) = 1이다. 초격자 라미네이트(38)는 총 50 내지 100개의 층을 포함할 수 있다. 제1 서브층(39)은 각각 1 nm 내지 15 nm의 두께를 가질 수 있고 제2 서브층(40)은 5 nm 내지 30 nm의 두께를 가질 수 있다.
차단층(33)은 제1 Ⅲ족 질화물층(34)의 밴드갭보다 큰 밴드갭을 갖는 재료를 포함하며, 예를 들어 알루미늄 갈륨 질화물을 포함할 수 있다. 차단층(33)은 후방 배리어로서 간주될 수 있고 0.03 ≤ x ≤ 0.1의 AlxGa(1-x)N의 조성물을 가질 수 있고 200 nm ≤ t ≤ 400 nm의 두께를 가질 수 있다.
기판 구조체(30)는 트랜지스터 디바이스의 일부로서 사용될 수 있다. 버퍼 구조체(32)의 의도적으로 도핑된 초격자 라미네이트(38)는 누설 전류를 감소시키는데 사용될 수 있다. 그러나, 도펀트는 트랜지스터의 도전층을 제공하는 전하가 트랩될 수 있는 트랩 센터(trap centres)를 초래할 수 있으며, 이에 따라 동적 RDSON 효과를 증대시킬 수 있다. 헤테로 접합(36)과 초격자 라미네이트(38) 사이에 차단층(33)을 삽입함으로써, 초격자 구조체(38) 내의 트랩 센터에 전하가 포획되는 것이 방지되고 동적 RDSON 효과가 억제된다.
추가적으로, <111> 실리콘 웨이퍼(31)와 버퍼 구조체(32)를 형성하는 Ⅲ족 질화물층 사이의 격자 부정합으로 인해, 초격자 라미네이트(38)와 제1 비의도적으로 도핑된 Ⅲ족 질화물층(34) 사이의 계면에 변위가 형성될 수 있고, 이는 전하를 또한 트랩하고 측방향 전류 누설 경로를 형성할 수 있다. 차단층(30)의 사용은 이러한 측방향 전류 누설을 감소시키는데 또한 사용될 수 있다.
상술한 바와 같이, 차단층은 헤테로 접합과 버퍼 구조체 사이의 Ⅲ족 질화물층의 스택 내의 각종 위치에 배치될 수 있다.
도 3은 제3 실시예에 따른 버퍼 구조체(50)를 도시한다. 버퍼 구조체(50)는 제2 실시예에서와 같이 지지 기판(31), 초기 성장 층(37) 및 초격자 라미네이트(38)를 포함하는 버퍼 구조체(32), 헤테로 접합(36)을 형성하는 제1 Ⅲ족 질화물층(34)과 제2 Ⅲ족 질화물층(35)을 포함한다. 버퍼 구조체(50)는 차단층(33)을 또한 포함한다. 그러나, 제3 실시예에서, 차단층(33)은 비의도적으로 도핑된 제1 Ⅲ족 질화물층(34) 내 비의도적으로 도핑된 제1 Ⅲ족 질화물층(34)의 2개의 서브층(51, 52) 사이에 위치한다.
이 실시예에서, 제1 서브층(51)은 갈륨 질화물을 포함하고, 초격자 라미네이트(38)와 비의도적으로 도핑된 알루미늄 갈륨 질화물 차단층(33) 사이에 배치된다. 제2 서브층(52)은 갈륨 질화물을 포함하고, 알루미늄 갈륨 질화물 차단층(33)과 제2 Ⅲ족 질화물층(35) 사이에 배치되고 제2 Ⅲ족 질화물층(35)은 알루미늄 갈륨 질화물을 또한 포함한다. 헤테로 접합(36)은 제1 Ⅲ족 질화물층의 제2 서브층(52)과 제2 Ⅲ족 질화물층(35) 사이의 계면에 형성된다. 차단층(33)은 델타 후방 배리어로 간주될 수 있고 0.03 ≤ x ≤ 1의 AlxGa(1-x)N의 조성물을 가질 수 있고 제1 Ⅲ족 질화물층(34) 내에 위치할 때 1 nm ≤ t ≤ 30 nm의 두께를 가질 수 있다.
차단층(33)은 단일 층으로 제한되지 않으며 제1 Ⅲ족 질화물층(34)의 추가 서브층과 교번하는 2개 이상의 서브층을 포함할 수 있다. 제1 Ⅲ족 질화물층(34)의 최상위 서브층은 제2 Ⅲ 질화물층(35)과 계면 및 헤테로 접합(36)을 형성한다.
도 4는 제4 실시예에 따른 기판 구조체(60)의 개략적인 단면도를 도시한다. 기판 구조체(60)는 지지 기판(61), 지지 기판(61) 상에 배치된 버퍼 구조체(62), 버퍼 구조체(62) 상에 배치된 차단층(63), 차단층(63) 상에 배치된 제1 비의도적으로 도핑된 Ⅲ족 질화물층(64), 및 제1 의도적으로 도핑된 Ⅲ족 질화물층(64) 상에 배치되고 제1 의도적으로 도핑된 Ⅲ족 질화물층과의 사이에 헤테로 접합(66)을 형성하는 제2 비의도적으로 도핑된 Ⅲ족 질화물층(65)을 포함한다.
제4 실시예에서, 버퍼 구조체(62)는 지지 기판(61) 상에 배치된 초기 성장 AlN 층(67), 초기 성장 층(67) 상에 배치된 의도적으로 도핑된 초격자 라미네이트(68) 및 의도적으로 도핑된 초격자 라미네이트(68) 상에 배치된 의도적으로 도핑된 Ⅲ족 질화물층(69)을 포함할 수 있다. 의도적으로 도핑된 Ⅲ족 질화물층(69)은 알루미늄 갈륨 질화물을 포함할 수 있고 초격자 라미네이트(68)는 다른 알루미늄 함량의 알루미늄 갈륨 질화물, 예를 들면, AlN 및 Al1 -b2 Gac2N(여기서 c2 > 0임)과 같이, Alb1Gac1N 및 Alb2Gc2N(여기서 b1 > b2 및 c1 < c2 및 (b1 + c1) = 1 및 (b2 + c2) = 1임)의 교번적인 서브층(71, 72)을 포함할 수 있다.
초격자 라미네이트(68) 및 의도적으로 도핑된 Ⅲ족 질화물층(69)은 적어도 1018 cm3의 도핑 농도를 가지며 탄소 또는 철로 도핑될 수 있다. 버퍼 구조체(62)의 의도적으로 도핑된 Ⅲ족 질화물층(69)과 의도적으로 도핑된 초격자 라미네이트(68)의 결합은 기판 구조체가 고 전자 이동도 트랜지스터에 사용되는 경우 수직 및 측방향 누설 전류를 감소시키는데 사용될 수 있다.
차단층(63)은 비의도적으로 도핑된 제1 Ⅲ족 질화물층(64)과 버퍼 구조체(62) 사이의 계면(70)에, 구체적으로는 의도적으로 도핑된 Ⅲ족 질화물층(69) 바로 위에 배치된다. 차단층(63)은 비의도적으로 도핑되고 비의도적으로 도핑된 제1 Ⅲ족 질화물층(64)의 밴드갭보다 큰 밴드갭을 갖는다. 몇몇 실시예에서, 차단층(63)은 알루미늄 갈륨 질화물, 예를 들어 0.03 ≤x ≤0.5의 AlxGa(1-x)N을 포함하고 200 nm ≤ t ≤ 400 nm의 두께를 갖고, 비의도적으로 도핑된 제1 Ⅲ족 질화물층(64)은 갈륨 질화물을 포함하고, 비의도적으로 도핑된 제2 Ⅲ족 질화물층(65)은 알루미늄 갈륨 질화물을 포함한다. 의도적으로 도핑된 Ⅲ족 질화물(69)은 차단층(63)과 초격자 라미네이트(68) 사이에 위치하는 실시예에서 갈륨 질화물 또는 알루미늄 갈륨 질화물을 포함할 수 있다.
Ⅲ족 질화물층의 스택은 지지 기판(61) 상에 에피택셜 성장됨에 따라, 이 실시예에서 지지 기판의 표면의 배향인 <111> Si과, 초기 성장 층(67), 초격자 라미네이트(68), 의도적으로 도핑된 층(69), 차단층(63), 제1 Ⅲ족 질화물층(64) 및 제2 Ⅲ족 질화물층(65)을 형성하는 Ⅲ족 질화물층의 부르자이트(wurzite) 결정 구조체 사이에 에피택셜 관계가 존재한다.
도 5는 제5 실시예에 따른 기판 구조체(80)를 도시한다. 기판 구조체(80)는 지지 기판(61), 의도적으로 도핑된 초격자 구조체(68) 및 의도적으로 도핑된 층(69)을 포함하는 버퍼 구조체(62), 차단층(63), 제4 실시예의 비의도적으로 도핑된 제1 Ⅲ족 질화물층(64) 및 비의도적으로 도핑된 제2 Ⅲ족 질화물층(65)을 포함한다.
제5 실시예에 따른 기판 구조체(80)에서, 차단층(63)은 비의도적으로 도핑된 제1 Ⅲ족 질화물층(64)의 제1 서브층(81)과 제2 서브층(82) 사이에 배치된다. 차단층(63)은 비의도적으로 도핑되고, 비의도적으로 도핑된 제1 Ⅲ족 질화물층(64)의 제1 및 제2 서브층(81, 82)의 갈륨 질화물의 밴드갭보다 큰 밴드갭을 갖도록 알루미늄 갈륨 질화물을 포함할 수 있다. 차단층(63)은 기판 구조체(80) 내의 그 상이한 위치로 인해 제4 실시예와 상이한 조성물 및 두께를 가질 수 있다. 제5 실시예에서, 차단층(63)은 더 많은 알루미늄 함량 및 더 작은 두께를 포함할 수 있고, 예를 들어, 0.03 ≤ x ≤ 1인 AlxGa(1-x)N을 포함할 수 있고, 두께는 1 nm ≤ t ≤ 30 nm이다.
버퍼 구조체(62)는 제4 실시예에서와 같이 의도적으로 도핑된 Ⅲ족 질화물층(69) 및 의도적으로 도핑된 초격자 구조체(68)를 포함한다. 제1 Ⅲ족 질화물층(64)의 제1 서브층(81)은 의도적으로 도핑된 Ⅲ족 질화물층(69)과 직접 접촉하여 배치된다.
차단층(63)은 단일 층으로 제한되지 않고 제1 Ⅲ족 질화물층(64)의 추가 서브층과 교번적인 2개 이상의 서브층을 포함할 수 있다. 제1 Ⅲ족 질화물층(64)의 최상위 서브층은 제2 Ⅲ족 질화물층(65)과 계면 및 헤테로 접합(66)을 형성한다.
도 6은 제6 실시예에 따른 기판 구조체(90)를 도시한다. 기판 구조체(90)는 지지 기판(91), 지지 기판(91) 상에 배치된 버퍼 구조체(92), 버퍼 구조체(92) 상에 배치된 차단층(93), 차단층(93) 상에 배치된 의도적으로 도핑된 층(94), 의도적으로 도핑된 층(94) 상에 배치된 제1 비의도적으로 도핑된 Ⅲ족 질화물층(95), 제1 비의도적으로 도핑된 Ⅲ족 질화물층(95) 상에 배치된 제2 비의도적으로 도핑된 Ⅲ족 질화물층(96)을 포함하고 제1 및 제2 비의도적으로 도핑된 Ⅲ족 질화물층(95, 96) 사이의 계면에서 헤테로 접합(97)을 형성한다. 제1 비의도적으로 도핑된 Ⅲ족 질화물층(95) 및 제2 비의도적으로 도핑된 Ⅲ족 질화물층(96)은 기판 구조체(90)의 활성 부분을 형성한다. 헤테로 접합(97)은 기판 구조체(90)의 활성 부분이 HEMT를 제공하는 실시예에서 2차원 전자 가스(2DEG) 또는 2차원 정공 가스(2DHG)를 지원할 수 있다.
지지 기판(91)은 상부의 Ⅲ족 질화물층의 에피택셜 성장을 지지할 수 있는 단결정 웨이퍼를 포함한다. 도 6에 도시된 실시예에서, 지지 기판(91)은 <111> 배향을 갖는 단일 실리콘 웨이퍼를 포함한다. 버퍼 구조체(92)는 지지 기판(91) 상에 에피택셜 성장되는 초기 성장 층(98) 및 초기 성장 층(98) 상에 에피택셜 성장되는 초격자 라미네이트(99)를 포함한다. 이 실시예에서, 초기 성장 층(98)은 알루미늄 질화물을 포함하고 초격자 라미네이트(99)는 AlN 및 AlGaN의 교번 층(101, 102)을 포함한다. 초기 성장 층(98)은 의도적으로 도핑되거나 비의도적으로 도핑될 수 있으며 상이한 조성의 2개 이상의 서브층을 포함할 수 있다. 초격자 라미네이트(99)는 의도적으로 도핑되고 탄소 또는 철로 도핑될 수 있다. 특정의 일 실시예에서, 초격자 라미네이트(99)는 탄소 도핑되고 적어도 1018/cm3의 탄소 농도를 포함한다.
차단층(93)은 제6 실시예에서, 의도적으로 도핑되고 탄소 또는 철로 도핑될 수 있다. 특정의 일 실시예에서, 의도적으로 도핑된 차단층(93)은 적어도 1018/cm3의 탄소 농도를 포함한다. 의도적으로 도핑된 층(94)은 Ⅲ족 질화물을 포함하고 탄소 또는 철로 도핑될 수 있다. 일 실시예에서, 의도적으로 도핑된 층(94)은 탄소 도핑되고 적어도 1018/cm3의 탄소 농도를 갖는다. 차단층(93)은 의도적으로 도핑된 층(94)과 초격자 라미네이트(99) 사이에 배치된다. 차단층(93)은 헤테로 접합(97)과 버퍼 구조체(92) 사이에, 구체적으로는 헤테로 접합(97)과 초격자 라미네이트(99) 사이에서 스택 내에 배치된다.
의도적으로 도핑된 차단층(93)은 의도적으로 도핑된 층(94)보다 큰 밴드갭을 갖는다. 일 실시예에서, 의도적으로 도핑된 차단층(93)은 알루미늄 갈륨 질화물을 포함하고, 의도적으로 도핑된 층(94)은 더 작은 밴드갭을 갖는 Ⅲ족 질화물 재료를 포함하고 갈륨 질화물을 포함할 수 있다. 의도적으로 도핑된 차단층(93)은 0.03 ≤ x ≤ 0.5의 AlxGa(1-x)N의 조성물을 가질 수 있고, 200 nm ≤ t ≤ 400 nm의 두께를 가질 수 있다. 의도적으로 도핑된 차단층(93)은 후방 배리어층으로 또한 간주될 수 있다.
도 7은 제7 실시예에 따른 기판 구조체(110)를 도시한다. 기판 구조체(110)는 기판(91), 초기 성장 층(98)을 포함하는 버퍼 구조체(92), AlN 및 AlGaN의 교번 층(100, 101)을 포함하는 의도적으로 도핑된 초격자 구조체(99) 및 초격자 구조체(99) 상에 배치된 의도적으로 도핑된 층(94)을 또한 포함한다. 기판 구조체(110)는 제6 실시예에서와 같이 제1 비의도적으로 도핑된 Ⅲ족 질화물층(95) 및 제2 비의도적으로 도핑된 Ⅲ족 질화물층(96)을 또한 포함하고 이들 사이에서 헤테로 접합(97)을 형성한다.
초격자 구조체(99)는 AlN 및 AlGaN의 교번 층(100, 101)을 포함하는 것에 한정되지 않고, 초격자 구조체(99) 내에서 수직 방향으로 주기적으로 변화하는 밴드갭을 제공하기 위해 가변하는 알루미늄 함량 x의 AlxGa1 - xN과 같이, 조성이 상이한 3개 이상의 층의 서브그룹을 포함할 수 있다.
기판 구조체(110)는 의도적으로 도핑되는 차단층(93)을 또한 포함한다. 제7 실시예에서, 의도적으로 도핑된 차단층(93)은 스택 내의 다른 위치에 배치되고 의도적으로 도핑된 층(94)의 제1 서브층(111)과 제2 서브층(112) 사이에서 의도적으로 도핑된 층(94) 내에 배치된다.
의도적으로 도핑된 층(94)의 제1 및 제2 서브층(111, 112)은 Ⅲ족 질화물을 포함하고 갈륨 질화물을 포함할 수 있다. 차단층(93)은 의도적으로 도핑된 층(94)의 제1 서브층(111) 및 제2 서브층(112)의 밴드갭보다 큰 밴드갭을 포함한다. 제1 서브층(111) 및 제2 서브층(112)이 갈륨 질화물을 포함하는 경우, 차단층(93)은, 예를 들어, 0.03 ≤ x ≤ 1인 AlxGa(1-x)N을 포함할 수 있고, 1 nm ≤ t ≤ 30nm의 두께를 포함한다. 차단층(93) 및 의도적으로 도핑된 층(94)의 제1 서브층 및 제2 서브층(111, 112)은 탄소 또는 철로 의도적으로 도핑될 수 있으며, 일 실시예에서는, 적어도 1018/cm3의 탄소 농도를 갖는다.
도 8은 제8 실시예에 따른 기판 구조체(120)를 도시한다.
기판 구조체(120)는 지지 기판(121), 지지 기판(121) 상에 배치된 버퍼 구조체(122), 버퍼 구조체(122) 상에 배치된 제1 Ⅲ 질화물층(123) 및 제1 Ⅲ 질화물층(123) 상에 배치된 제2 Ⅲ족 질화물층(124)을 포함한다. 헤테로 접합(125)은 제1 Ⅲ족 질화물층(123)과 제2 Ⅲ족 질화물층(124) 사이에서 이들 층의 상이한 조성 및 상이한 밴드갭으로 인해 형성된다. 제1 Ⅲ족 질화물층(123)은 갈륨 질화물을 포함할 수 있고, 제2 Ⅲ족 질화물층(124)은 알루미늄 갈륨 질화물을 포함할 수 있다.
지지 기판(121)은 Ⅲ족 질화물층의 에피택셜 성장을 지지할 수 있는 단결정 기판을 포함할 수 있다. 일 실시예에서, 지지 기판(121)은 <111> 배향을 갖는 단결정 실리콘 웨이퍼를 포함한다. 버퍼 구조체(122)는 지지 기판(121)의 제1 표면(127) 상에 에피택셜 증착된 초기 성장 층(126)을 포함할 수 있다. 버퍼 구조체(122)는 초기 성장 층(126) 상에 에피택셜 형성되는 초격자 라미네이트(128)를 더 포함한다. 초격자 라미네이트(128)는 Alb1Gac1N 및 Alb2Gc2N의 교번 층(129, 130)을 포함하고, b1 > b2 및 c1 < c2 및 (b1 + c1) = 1 및 (b2 + c2) = 1이다. 예를 들어, 층(129)은 Alb2Gac2N을 포함할 수 있고, 여기서 0 < b2 < 1, 0 < c2 < 1 및 (b2 + c2) = 1이고, 5 nm 내지 30 nm의 두께를 가지며 층(130)은 AlN을 포함할 수 있고 1 nm 내지 15 nm의 두께를 가질 수 있다.
초격자 라미네이트(128)는 탄소 또는 철로 의도적으로 도핑된다. 특정의 일 실시예에서, 초격자 라미네이트(128)는 탄소 도핑되고 적어도 1018/cm3의 탄소 농도를 갖는다. 이와 달리, 초격자층(128) 상에 에피택셜 성장되는 제1 Ⅲ족 질화물층(123), 및 제1 Ⅲ족 질화물층(123) 상에 에피택셜 성장되는 제2 Ⅲ족 질화물층(124)은 의도적으로 도핑되지 않으므로, 1018/cm3 미만의 도펀트 농도를 포함한다.
제8 실시예에 따른 기판 구조체에서, 초격자 라미네이트(128)로부터 떨어진 Ⅲ족 질화물층 모두는 비의도적으로 도핑되고 1018/cm3 미만이거나 또는 1016/cm3 미만의 도펀트 농도를 갖는다. 몇몇 실시예에서, 초기 성장 층(126)은 도핑되고 초격자 라미네이트(128)로부터 떨어진 Ⅲ족 질화물층의 나머지는 비의도적으로 도핑되고 1018/cm3 미만이거나 또는 1016/cm3 미만의 도펀트 농도를 갖는다.
본 명세서에서 기술된 임의의 실시예에 따른 기판 구조체는 각종 반도체 디바이스를 형성하는데 사용될 수 있다. 일 실시예에서, 본 명세서에서 기술된 실시예 중 하나에 따른 기판 구조체는 트랜지스터 디바이스의 일부로서, 그리고 특정의 일 실시예에서, 고 전자 이동도 트랜지스터(HEMT) 디바이스의 일부로서 사용될 수 있다.
도 9는 도 4의 기판 구조체(60)를 포함하는 고 전자 이동도 트랜지스터 디바이스(140)의 예를 도시한다.
고 전자 이동도 트랜지스터 디바이스(140)는 제2 Ⅲ 질화물층(65) 상에 배치된 소스(141), 드레인(142) 및 게이트(143)를 포함한다. 게이트(143)는 소스(141)와 드레인(142) 사이에 측방향으로 배치된다. 2차원 전자 가스(2DEG)는 제1 Ⅲ족 질화물층(64)과 제2 Ⅲ족 질화물층(65) 사이의 계면(66)에 형성되고 도 9에 점선(144)으로 개략적으로 도시되어 있다. 제1 Ⅲ족 질화물층(64)은 비의도적으로 도핑되고 갈륨 질화물을 포함한다. 제1 Ⅲ족 질화물층(64)은 고 전자 이동도 트랜지스터 디바이스(140)의 채널층을 제공한다. 제2 Ⅲ족 질화물층(65)은 비의도적으로 도핑되고 알루미늄 갈륨 질화물을 포함할 수 있다. 제2 Ⅲ족 질화물층(65)은 고 전자 이동도 트랜지스터 디바이스(140)의 배리어층을 제공한다.
고 전자 이동도 트랜지스터 디바이스(140)는 제2 Ⅲ족 질화물층(65) 상에 증착된 추가 층을 포함할 수 있다. 예를 들어, 고 전자 이동도 트랜지스터 디바이스(140)는 갈륨 질화물 캡층(145), 하나 이상의 패시베이션층, 예를 들어, SiNx, 및/또는 하나 이상의 유전체 분리층(146), 예를 들어, SiOx을 포함할 수 있다.
몇몇 실시예에서, 고 전자 이동도 트랜지스터 디바이스(140)는 게이트(143)와 제2 Ⅲ 질화물층(65) 사이에 배치된 게이트 절연층을 또한 포함할 수 있다. 고 전자 이동도 트랜지스터 디바이스(140)는 게이트(143)와 제2 Ⅲ족 질화물층(65) 사이에 배치된 p 도핑된 갈륨 질화물층 및/또는 리세스 게이트 구조체를 또한 포함할 수 있다. 고 전자 이동도 트랜지스터 디바이스(140)는 캡층(145) 및/또는 게이트 절연층 및/또는 p 도핑된 갈륨 질화물층 및/또는 리세스 게이트 구조체를 포함할 수 있다.
고 전자 이동도 트랜지스터 디바이스(140)는 공핍 모드 디바이스 또는 증강 모드 디바이스일 수 있다. 고 전자 이동도 트랜지스터 디바이스(140)는 적어도 300V 또는 적어도 600V의 차단 전압 능력을 갖는 고 전압 디바이스일 수 있다.
버퍼 구조체(62)는 의도적으로 도핑된 초격자 라미네이트(68) 및 추가의 의도적으로 도핑된 층(69)을 포함한다. 차단층(63)은 고 전자 이동도 트랜지스터 디바이스(140)의 활성 부분 내에서 버퍼 구조체(62)의 의도적으로 도핑된 층(68, 69)과 2차원 전자 가스(2DEG)를 지원하는 헤테로 접합(66) 사이에 배치된다. 이 특정 실시예에서, 차단층(63)은 의도적으로 도핑된 층(69) 바로 위에 배치된다.
도 10은 도 9의 기판 구조체(90)를 포함하는 고 전자 이동도 트랜지스터 디바이스(150)의 예를 도시한다.
고 전자 이동도 트랜지스터 디바이스(150)는 제2 Ⅲ 질화물층(96) 상에 배치된 소스(151), 드레인(152) 및 게이트(153)를 포함한다. 게이트(153)는 소스(151)와 드레인(152) 사이에 측방향으로 배치된다. 2차원 전자 가스(2DEG)는 제1 Ⅲ족 질화물층(95)과 제2 Ⅲ족 질화물층(96) 사이의 계면(97)에 형성되고 도 10에 점선(154)으로 개략적으로 도시된다. 제1 Ⅲ족 질화물층(95) 및 제2 Ⅲ족 질화물층(96)은 고 전자 이동도 트랜지스터 디바이스(150)의 활성 부분을 형성한다.
제1 Ⅲ족 질화물층(95)은 비의도적으로 도핑되고 갈륨 질화물을 포함한다. 제1 Ⅲ족 질화물층(95)은 고 전자 이동도 트랜지스터 디바이스(150)의 채널층을 제공한다. 제2 Ⅲ족 질화물층(96)은 비의도적으로 도핑되고 알루미늄 갈륨 질화물을 포함한다. 제2 Ⅲ족 질화물층(96)은 고 전자 이동도 트랜지스터 디바이스(150)의 배리어층을 제공한다.
고 전자 이동도 트랜지스터 디바이스(150)는 제2 Ⅲ족 질화물층(96) 상에 증착된 추가 층을 포함할 수 있다. 예를 들어, 고 전자 이동도 트랜지스터 디바이스(150)는 갈륨 질화물 캡층, 하나 이상의 패시베이션층, 예를 들어, SiNx 및/또는 하나 이상의 유전체 분리층(155), 예를 들어, SiOx를 포함할 수 있다.
고 전자 이동도 트랜지스터 디바이스(150)는 공핍 모드 디바이스 또는 증강 모드 디바이스일 수 있다. 고 전자 이동도 트랜지스터 디바이스(150)는 적어도 300V 또는 적어도 600V의 차단 전압 성능을 갖는 고 전압 디바이스일 수 있다.
고 전자 이동도 트랜지스터 디바이스(150)는 증강 모드 디바이스를 제공하기 위해 게이트(153)와 제2 Ⅲ 질화물층(96) 사이에 배치된 p 도핑된 갈륨 질화물층(156) 및/또는 리세스 게이트 구조체를 포함할 수 있다. 몇몇 실시예에서, 고 전자 이동도 트랜지스터 디바이스(150)는 게이트(153)와 제2 Ⅲ족 질화물층(96) 사이에 배치된 게이트 절연층을 포함할 수 있다.
기판 구조체(90)의 버퍼 구조체(92)는 지지 기판(91) 상의 초기 성장 층(98) 및 의도적으로 도핑된 초격자 라미네이트(99)를 포함한다. 차단층(93)은 의도적으로 도핑되고 초격자 라미네이트(99) 바로 위에 배치된다. 의도적으로 도핑된 Ⅲ족 질화물층(94)은 차단층(93)과 제1 비의도적으로 도핑된 Ⅲ족 질화물층(95) 사이에 배치된다. 차단층(93)은 헤테로 접합(97)과 버퍼 구조체(92) 사이, 구체적으로는 헤테로 접합(97)과 초격자 라미네이트(99) 사이의 스택 내에 배치된다.
의도적으로 도핑된 차단층(93) 및 의도적으로 도핑된 층(94)은 적어도 1018/cm3의 탄소 농도를 포함할 수 있다. 의도적으로 도핑된 차단층(93)은 의도적으로 도핑된 층(94)보다 큰 밴드갭을 갖는다. 의도적으로 도핑된 층(94)은 갈륨 질화물을 포함할 수 있고 의도적으로 도핑된 차단층(93)은 알루미늄 갈륨 질화물을 포함할 수 있다. 의도적으로 도핑된 차단층(93)은 후방 배리어층으로 간주될 수 있다.
HEMT와 같은 GaN계 반도체 디바이스는 재료 특성으로 인해 고유한 장점의 성능 지수를 제공한다. 현재 고가가 아닌 Si 기판 웨이퍼의 사용은 디바이스의 비용을 줄이고 우수한 성능을 제공하는데 사용될 수 있다. 디바이스의 Si 기판과 Ⅲ족 질화물 반도체층 사이의 격자 및 온도 계수 부정합으로 인해, Si 기판 상에서 고 품질의 에피택셜 GaN 반도체를 가능하게 하도록 GaN 증착 이전에 버퍼층이 도입된다.
그러나, GaN/AlGaN 증착은 결함이 없거나 또는 격자 불완전성으로 인해 항상 약하게 도핑된다. 이러한 낮은 도핑 레벨은 HEMT 디바이스에서 수직 방향 뿐만 아니라 측면 방향으로 누설 전류가 형성될 수 있다. 이러한 누설 전류를 보상하기 위해, 버퍼 구조체(62)의 층(69) 및 초격자(68)와 같은 Ⅲ족 질화물의 C- 도핑이 사용될 수 있다. C- 도핑에 의해, 의도하지 않은 결함이 보상될 수 있고 누설 전류가 감소될 수 있다.
그러나, C- 도핑은 소위 동적 RDSON 효과, 전류 붕괴 및 임계 전압 시프트를 담당하는 트랩 센터를 또한 도입할 수 있다. 차단층 또는 후방 배리어는 전자에 대한 액세스를 제한하여 버퍼 구조체의 C- 도핑된 부분, 예를 들어, 도 1 내지 도 5에 도시된 실시예에서 초격자 라미네이트로 들어가도록 스택 내에 도입된다. 차단층은 전자가 C- 도핑 영역에 들어가지 못하게 하므로 C- 도핑 유도 동적 RDSON 효과를 억제한다.
초격자 라미네이트와 HEMT의 GaN 채널층의 계면에서는 측방향 또는 대각방향으로 소위 변위 굴곡(dislocation bending)이 생길 수 있다. 이 변위 굴곡은 측방향 누설 경로를 초래할 수 있다. 변위가 버퍼 구조체의 적어도 일부의 C- 도핑에 의해 부분적으로 보상될 수 있는 경우에도, 디바이스 동작 중에 이러한 결함/트랩이 활성화되어 동적 RDSON 동작에 영향을 미칠 수 있는 위험이 여전히 존재한다. 도 6 및 도 7에 도시된 실시예에서와 같이, 변위가 도입된 결함 또는 트랩을 자유 전자가 활성화/비활성화시키지 못하게 하도록 차단층이 C- 도핑된 영역 내에 또한 통합될 수 있다. 이 접근법에 의해 초격자와 차단층 사이의 계면 영역에서 적어도 변위가 도입된 트랩이 차폐되고 C- 도핑의 트랩 레벨만이 굴곡 변위의 기여 없이 동적인 RDSON 효과를 담당한다.
요약하면, 의도적으로 도핑된 초격자 및 비의도적으로 도핑된 Ⅲ족 질화물계 활성층을 포함하는 HEMT와 같은 트랜지스터 디바이스의 기판 구조체 내에 차단층 및 도핑 개념의 사용을 도입하여, C- 도핑된 버퍼 구조체에 의해 개시되는 동적 RDSON응답을 감소시킨다. 초격자 위의 C- 도핑된 버퍼 영역을 차폐하도록 차단층이 삽입될 수 있거나 혹은 도핑된 버퍼가 생략되고 차단층이 변위로의 액세스를 금지한다. 심지어 C- 도핑된 버퍼 구조체로도, 차단층은 손상된 결정 영역 내로의 캐리어의 침투를 방지함으로써 변위 굴곡에 의해 도입된 트랩/결함을 차폐시킬 수 있다.
"아래", "밑에", "하부", "위로", "상부" 등과 같은 공간적으로 상대적인 용어는 하나의 요소의 추가의 요소에 대한 위치 설정을 설명하기 위한 설명을 용이하게하도록 사용된다. 이들 용어는 도면에 도시된 것 이외에 디바이스의 상이한 배향을 포함하도록 의도된다. 또한, "제1", "제2" 등과 같은 용어는 각종 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 또한 제한하려는 것은 아니다. 동일한 용어는 설명 전반에 걸쳐 동일한 요소를 지칭한다.
본 명세서에서 사용되는 바와 같이, "갖는", "함유하는", "구비하는", "포함하는" 등의 용어는 명시된 요소 또는 특징의 존재를 나타내지만, 추가의 요소 또는 특징을 배제하지 않는 개방된 용어이다. 관사("a", "an" 및 "the")는 문맥상 다르게 지시하지 않는 한, 단수형 뿐만 아니라 복수형을 포함하고자 한다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 기술된 각종 실시예의 특징은 서로 결합될 수 있음을 이해해야 한다.
특정 실시예가 본 명세서에 도시되고 설명되었지만, 다양한 대체에 및/또는 등가의 구현예가 본 발명의 범위로부터 벗어나지 않고 도시되고 설명된 특정 실시예를 대체할 수 있음을 당업자는 인식할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 적응예 또는 변형예를 포괄하고자 한다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (25)

  1. 지지 기판과,
    상기 지지 기판 상에 배치되고, 의도적으로 도핑된 초격자 라미네이트(superlattice laminate)를 포함하는 버퍼 구조체와,
    상기 버퍼 구조체 상에 배치된 비의도적으로(unintentionally) 도핑된 제1 Ⅲ족 질화물층과,
    상기 제1 Ⅲ족 질화물층 상에 배치되고 상기 제1 Ⅲ족 질화물층과의 사이에 헤테로 접합을 형성하는 제2 Ⅲ족 질화물층과,
    상기 헤테로 접합과 상기 버퍼 구조체 사이에 배치되고, 전하가 상기 버퍼 구조체로 들어가는 것을 차단하도록 구성된 차단층을 포함하는
    기판 구조체.
  2. 제1항에 있어서,
    상기 차단층은 상기 제1 Ⅲ족 질화물층의 밴드갭과 상이한 밴드갭을 갖는
    기판 구조체.
  3. 제1항에 있어서,
    상기 초격자 라미네이트는 교번적인(alternate) 제1 층 및 제2 층을 포함하되,
    상기 제1 층은 Ba1Alb1Gac1Ind1N 재료를 포함하되, 0 ≤ a1 ≤ 1, 0 ≤ b1 ≤ 1, 0 ≤ c1 ≤ 1, 0 ≤ d1 ≤ 1이고, (a1 + b1 + c1 + d2) = 1이며, 상기 제2 층은 Ba2Alb2Gac2Ind2N 재료를 포함하되, 0 ≤ a2 ≤ 1, 0 ≤ b2 ≤ 1, 0 ≤ c2 ≤ 1, 0 ≤ d2 ≤ 1이고, (a2 + b2 + c2 + d2) = 1이며, 상기 제2 층 재료의 밴드갭은 상기 제1 층 재료의 밴드갭과 상이하고, 상기 초격자 라미네이트는 탄소로 도핑되며 적어도 1018/cm3의 탄소 농도를 포함하는
    기판 구조체.
  4. 제1항에 있어서,
    상기 차단층은 비의도적으로 도핑된 AlxGa(1-x)N을 포함하며, 상기 알루미늄 함량 x는 상기 제1 Ⅲ족 질화물층의 알루미늄 함량보다 큰
    기판 구조체.
  5. 제4항에 있어서,
    상기 차단층은 상기 초격자 라미네이트와 상기 제1 Ⅲ족 질화물층 사이에 배치되는
    기판 구조체.
  6. 제4항에 있어서,
    상기 차단층은 상기 제1 Ⅲ족 질화물층의 제1 서브층과 상기 제1 Ⅲ족 질화물층의 제2 서브층 사이에 배치되며, 상기 제1 서브층은 상기 초격자 라미네이트 상에 배치되는
    기판 구조체.
  7. 제1항에 있어서,
    상기 버퍼 구조체는 상기 초격자 라미네이트 상에 배치된 의도적으로 도핑된 Ⅲ족 질화물층을 더 포함하고, 상기 차단층은 비의도적으로 도핑되는
    기판 구조체.
  8. 제7항에 있어서,
    상기 의도적으로 도핑된 Ⅲ족 질화물층은 탄소로 도핑되고 적어도 1018/cm3의 탄소 농도를 포함하는
    기판 구조체.
  9. 제8항에 있어서,
    상기 차단층은 비의도적으로 도핑된 AlxGa(1-x)N을 포함하고, 상기 알루미늄 함량 x는 상기 제1 Ⅲ족 질화물층의 알루미늄 함량보다 큰
    기판 구조체.
  10. 제9항에 있어서,
    상기 차단층은 상기 제1 Ⅲ족 질화물층과 상기 의도적으로 도핑된 Ⅲ족 질화물층 사이에 배치되는
    기판 구조체.
  11. 제10항에 있어서,
    0.03 ≤ x ≤ 0.5이고, 상기 차단층은 두께 t를 가지되, 200 nm ≤ t ≤ 400 nm인
    기판 구조체.
  12. 제9항에 있어서,
    상기 차단층은 상기 탄소 도핑된 Ⅲ족 질화물층 상에 배치된 상기 제1 Ⅲ족 질화물층의 제1 서브층과 상기 제1 Ⅲ족 질화물층의 제2 서브층 사이에 배치되는
    기판 구조체.
  13. 제12항에 있어서,
    0.03 ≤ x ≤ 1이고, 상기 차단층은 두께 t를 가지되, 1 nm ≤ t ≤ 30 nm인
    기판 구조체.
  14. 제9항에 있어서,
    상기 차단층은 상기 제1 Ⅲ족 질화물층의 서브층과 교대로 배치된 2개 이상의 서브층을 포함하고, 상기 차단층의 각 서브층은 AlxGa(1-x)N을 포함하며, 여기서 0.03 ≤ x ≤ 1이고, 두께 t는 1 nm ≤ t ≤ 30 nm인
    기판 구조체.
  15. 제1항에 있어서,
    상기 버퍼 구조체는 상기 초격자 라미네이트와 상기 제1 Ⅲ족 질화물층 사이에 배치된 의도적으로 도핑된 Ⅲ족 질화물층을 더 포함하고, 상기 차단층은 상기 의도적으로 도핑된 Ⅲ족 질화물층의 밴드갭보다 큰 밴드갭을 갖는 의도적으로 도핑된 Ⅲ족 질화물 차단층을 포함하는
    기판 구조체.
  16. 제15항에 있어서,
    상기 의도적으로 도핑된 Ⅲ족 질화물층 및 상기 의도적으로 도핑된 Ⅲ족 질화물 차단층은 탄소로 도핑되고 적어도 1018/cm3의 탄소 농도를 포함하는
    기판 구조체.
  17. 제15항에 있어서,
    상기 차단층은 상기 초격자 라미네이트와 상기 의도적으로 도핑된 Ⅲ족 질화물층 사이에 배치되고 AlxGa(1-x)N을 포함하며, 0.03 ≤ x ≤ 0.5이고, 두께 t를 가지되, 200 nm ≤ t ≤ 400 nm인
    기판 구조체.
  18. 제16항에 있어서,
    상기 차단층은 상기 탄소 도핑된 Ⅲ족 질화물층의 제1 서브층과 상기 탄소 도핑된 Ⅲ족 질화물층의 제2 서브층 사이에 배치되고, 상기 탄소 도핑된 Ⅲ족 질화물층의 제1 서브층은 상기 초격자 라미네이트 상에 배치되고, 상기 차단층은 AlxGa(1-x)N을 포함하고, 0.03 ≤ x ≤ 1이고, 두께 t를 가지되, 1nm ≤ t ≤ 30nm인
    기판 구조체.
  19. 트랜지스터 디바이스를 포함하는 반도체 부품으로서,
    상기 트랜지스터 디바이스는,
    지지 기판과,
    상기 지지 기판 상에 배치되고, 의도적으로 도핑된 초격자 라미네이트를 포함하는 버퍼 구조체와,
    상기 버퍼 구조체 상에 배치된 비의도적으로 도핑된 제1 Ⅲ족 질화물층과,
    상기 제1 Ⅲ족 질화물층 상에 배치되고 상기 제1 Ⅲ족 질화물층과의 사이에 헤테로 접합을 형성하는 제2 Ⅲ족 질화물층과,
    상기 제2 Ⅲ족 질화물층 상에 배치된 소스, 드레인 및 게이트와,
    상기 헤테로 접합과 상기 버퍼 구조체 사이에 배치되고, 전하가 상기 버퍼 구조체로 들어가는 것을 차단하도록 구성된 차단층을 포함하는
    반도체 부품.
  20. 제19항에 있어서,
    상기 버퍼 구조체는 상기 초격자 라미네이트 상에 배치된 의도적으로 도핑된 Ⅲ족 질화물층을 더 포함하고, 상기 의도적으로 도핑된 Ⅲ족 질화물층 및 상기 초격자 라미네이트는 탄소로 도핑되고 적어도 1018/cm3의 탄소 농도를 포함하고, 상기 차단층은 비의도적으로 도핑된 AlxGa(1-x)N을 포함하며, 상기 알루미늄 함량 x는 상기 제1 Ⅲ족 질화물층의 알루미늄 함량보다 크고, 상기 차단층은 상기 제1 Ⅲ족 질화물층과 상기 의도적으로 도핑된 Ⅲ족 질화물층 사이에 배치되는
    반도체 부품.
  21. 제19항에 있어서,
    상기 버퍼 구조체는 상기 초격자 라미네이트와 상기 제1 Ⅲ족 질화물층 사이에 배치된 의도적으로 도핑된 Ⅲ족 질화물층을 더 포함하고, 상기 차단층은 상기 초격자 라미네이트와 상기 의도적으로 도핑된 Ⅲ족 질화물층 사이에 배치되고 상기 의도적으로 도핑된 Ⅲ족 질화물층의 밴드갭보다 큰 밴드갭을 갖는 의도적으로 도핑된 Ⅲ족 질화물을 포함하며, 상기 의도적으로 도핑된 Ⅲ족 질화물층, 상기 의도적으로 도핑된 Ⅲ족 질화물 차단층 및 상기 초격자 라미네이트는 탄소 도펀트 및 적어도 1018/cm3의 탄소 농도를 포함하는
    반도체 부품.
  22. 지지 기판 상에 의도적으로 도핑된 초격자 라미네이트를 형성하는 단계와,
    상기 초격자 라미네이트층 상에 헤테로 접합을 포함하는 Ⅲ족 질화물계 디바이스를 형성하는 단계와,
    상기 헤테로 접합과 상기 초격자 라미네이트 사이에 전하 차단층을 삽입하는 단계를 포함하는
    방법.
  23. 제22항에 있어서,
    상기 초격자 라미네이트층 상에 의도적으로 도핑된 누설 전류 감소층을 형성하는 단계 - 상기 의도적으로 도핑된 누설 전류 감소층은 누설 전류 보상 도펀트 및 전하 트랩 센터(charge trap centres)를 포함함 - 와,
    상기 헤테로 접합과 상기 의도적으로 도핑된 누설 전류 감소층 사이에 상기 전하 차단층을 삽입하는 단계를 더 포함하는
    방법.
  24. 지지 기판과,
    상기 지지 기판 상에 배치되고, 적어도 1018/cm3의 도펀트 농도를 포함하는 초격자 라미네이트와,
    상기 초격자 라미네이트 상에 배치된 제1 Ⅲ족 질화물층과,
    상기 제1 Ⅲ족 질화물층 상에 배치되고 상기 제1 Ⅲ족 질화물층과의 사이에 헤테로 접합을 형성하는 제2 Ⅲ족 질화물층을 포함하되,
    상기 제1 Ⅲ족 질화물층 및 상기 제2 Ⅲ족 질화물층은 1018/cm3 미만의 도펀트 농도를 포함하는
    기판 구조체.
  25. 제24항에 있어서,
    상기 도펀트는 탄소이고, 상기 초격자 라미네이트는 적어도 1018/cm3의 탄소 농도를 포함하고, 상기 기판 구조체의 나머지는 1018/cm3 미만의 탄소 농도를 포함하는
    기판 구조체.
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