KR101923039B1 - Package structure and method for manufacturing package structure - Google Patents

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Abstract

본 발명은 패키지 구조물의 제조 방법에 관한 것으로, 본 발명의 실시예에 따른 패키지 구조물의 제조 방법은 일면에 금속 필라(metal pillar)가 형성된 다이(die)를 준비하는 단계, 금속판 상에 금속 필라가 외부를 향하도록 다이를 접합하는 단계, 금속판과 다이를 덮는 절연막을 형성하는 단계, 금속 필라가 노출되도록 절연막을 버핑(buffing)하는 단계, 그리고 절연막 상에 금속 필라와 전기 접속되는 회로 구조물을 형성하여 제1 패키지 구조물을 제조하는 단계를 포함한다.A method of manufacturing a package structure according to an embodiment of the present invention includes the steps of preparing a die having a metal pillar on one surface thereof, forming a metal pillar on the metal plate, Forming an insulating film covering the metal plate and the die; buffing the insulating film so that the metal pillar is exposed; and forming a circuit structure electrically connected to the metal pillar on the insulating film, And manufacturing a first package structure.

Description

패키지 구조물 및 그 제조 방법{PACKAGE STRUCTURE AND METHOD FOR MANUFACTURING PACKAGE STRUCTURE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a package structure,

본 발명은 패키지 구조물 및 그 제조 방법에 관한 것으로, 보다 상세하게는 제조 공정 효율을 향상시킨 패키지 구조물 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a package structure and a manufacturing method thereof, and more particularly, to a package structure and a manufacturing method thereof that improve manufacturing process efficiency.

반도체 패키지의 고밀도화 및 고성능화가 진행됨에 따라 다양한 패키지 기술이 개발되고 있다. 이러한 반도체 패키지 기술들 중 비도전성 페이스트(Non-conductive Paste:NCP)를 이용하여 다이(die)와 회로 기판을 접합하는 패키지 기술이 있다. 보다 구체적으로, 일면에 구리 필라(Cu pillar)가 형성된 다이 및 일면에 금속 범프(metal bump)가형성된 회로 기판을 준비하고, 다이와 회로 기판 사이에 비도전성 페이스를 개재한 후, 구리 필라와 금속 범프가 서로 정렬하여 접속되도록 하면서, 다이와 회로 기판을 접합시켜 반도체 패키지를 제조한다.2. Description of the Related Art Various package technologies have been developed as the density and performance of semiconductor packages are increasing. Among these semiconductor package technologies, there is a package technique of bonding a die and a circuit board using a non-conductive paste (NCP). More specifically, a circuit board having a copper pillar on one side and a metal bump on one side is prepared, a non-conductive face is interposed between the die and the circuit board, and a copper pillar and a metal The semiconductor package is manufactured by bonding the die and the circuit board while allowing the bumps to be aligned and connected to each other.

그러나, 비도전성 페이스트를 사용하는 패키지 기술의 경우, 패키징시 회로 기판과 범프 사이에 비도전성 페이스트가 완전히 채워지지 않는 현상이 발생된다. 이 경우, 비도전성 페이스트 내에 보이드(void)가 발생되며, 이런 보이드는 반도체 패키지의 회로 패턴들 간에 쇼트(short) 발생의 원인이 된다. 또한, 다이의 금속 필라들의 피치(pitch)가 미세한 경우, 금속 필라들과 금속 범프들 간에 정합을 맞추기 어려워, 패키징 불량이 발생된다.However, in the case of a package technique using a non-conductive paste, a phenomenon occurs in which the non-conductive paste is not completely filled between the circuit board and the bump at the time of packaging. In this case, a void is generated in the nonconductive paste, which causes a short between the circuit patterns of the semiconductor package. In addition, when the pitch of the metal pillar of the die is minute, it is difficult to match the metal pillar with the metal bumps, resulting in poor packaging.

한국공개특허번호 10-2011-0070924Korean Published Patent No. 10-2011-0070924

본 발명이 해결하고자 하는 과제는 제조 공정 효율을 향상시킨 패키지 구조물 및 그 제조 방법을 제공하는 것에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a package structure having improved manufacturing process efficiency and a manufacturing method thereof.

본 발명이 해결하고자 하는 과제는 비도전성 페이스트(Non-conductive Paste)의 사용시 발생되는 문제점을 해결하는 패키지 구조물 및 그 제조 방법을 제공하는 것에 있다.SUMMARY OF THE INVENTION The present invention provides a package structure for solving the problems caused by the use of a non-conductive paste, and a method of manufacturing the package structure.

본 발명에 따른 패키지 구조물은 금속판, 금속 필라가 외부를 향하도록 상기 금속판에 접합된 다이(die), 상기 금속 필라가 노출되도록 상기 금속판 및 상기 다이를 덮는 절연막, 그리고 상기 절연막 상에서 상기 금속 필라에 전기 접속되는 금속 패턴을 갖는 회로 구조물을 포함한다.A package structure according to the present invention includes a metal plate, a die bonded to the metal plate such that the metal pillar faces outward, an insulating film covering the metal plate and the die to expose the metal pillar, And a circuit structure having a metal pattern to be connected.

본 발명의 실시예에 따르면, 상기 회로 구조물은 상기 절연막에 대해 도금 공정을 수행하여 형성된 것일 수 있다.According to an embodiment of the present invention, the circuit structure may be formed by performing a plating process on the insulating film.

본 발명의 실시예에 따르면, 상기 절연막은 상기 금속판 및 상기 다이에 직접 상기 절연막을 라미네이션(lamination)하여 형성된 것일 수 있다.According to an embodiment of the present invention, the insulating film may be formed by laminating the insulating film directly on the metal plate and the die.

본 발명에 따른 패키지 구조물의 제조 방법은 일면에 금속 필라(metal pillar)가 형성된 다이(die)를 준비하는 단계, 금속판 상에 상기 금속 필라가 외부를 향하도록 상기 다이를 접합하는 단계, 상기 금속판 및 상기 다이를 덮는 절연막을 형성하는 단계, 상기 금속 필라가 노출되도록, 상기 절연막을 버핑(buffing)하는 단계, 그리고 상기 절연막 상에 상기 금속 필라와 전기 접속되는 회로 구조물을 형성하여, 제1 패키지 구조물을 제조하는 단계를 포함한다.A method of manufacturing a package structure according to the present invention includes the steps of preparing a die having a metal pillar on one surface thereof, bonding the die with the metal pillar facing outward on the metal plate, Forming an insulating film covering the die, buffing the insulating film so that the metal pillar is exposed, and forming a circuit structure electrically connected to the metal pillar on the insulating film, .

본 발명의 실시예에 따르면, 상기 제1 패키지 구조물을 제조하는 단계는 상기 절연막을 덮는 금속 시드층을 형성하는 단계, 상기 금속 시드층 상에 도금 방지 패턴을 형성하는 단계, 상기 도금 방지 패턴을 도금 방지막으로 하여 상기 금속 시드층 상에 도금막을 형성하는 단계, 그리고 상기 도금 방지 패턴을 제거하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the step of fabricating the first package structure includes the steps of forming a metal seed layer covering the insulating film, forming a plating prevention pattern on the metal seed layer, Forming a plating film on the metal seed layer using an anti-blocking film, and removing the anti-plating pattern.

본 발명의 실시예에 따르면, 상기 다이가 노출되도록 상기 금속판의 일부를 제거하여 금속 패턴을 형성하는 단계, 외부 접속 단자가 형성된 제2 패키지 구조물을 준비하는 단계, 그리고 상기 외부 접속 단자를 상기 금속 패턴에 접합시키면서, 상기 제1 패키지 구조물 상에 상기 제2 패키지 구조물을 적층시키는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a metal pattern is formed by removing a portion of the metal plate to expose the die, preparing a second package structure having an external connection terminal, And stacking the second package structure on the first package structure while bonding the second package structure to the second package structure.

본 발명의 실시예에 따르면, 상기 다이를 준비하는 단계는 이너 비아를 갖는 반도체 집적회로 칩을 준비하는 단계를 포함하고, 상기 패키지 구조물의 제조 방법은 상기 다이가 노출되도록 상기 금속판을 제거하는 단계 및 상기 노출된 다이에 추가 다이를 적층시키는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, preparing the die includes preparing a semiconductor integrated circuit chip having inner vias, the method of fabricating the package structure comprising removing the metal plate to expose the die, The method may further include depositing an additional die on the exposed die.

본 발명의 실시예에 따르면, 상기 절연막을 형성하는 단계는 상기 금속판 및 상기 다이에 직접 상기 절연막을 라미네이션(lamination)하는 단계를 포함할 수 있다.According to an embodiment of the present invention, the step of forming the insulating film may include a step of laminating the insulating film directly to the metal plate and the die.

본 발명에 따른 패키지 구조물 및 그 제조 방법은 비도전성 페이스트의 사용 없이, 금속 필라를 갖는 다이를 금속판 상에 접합시켜 패키지화함으로써, 비도전성 페이스트의 이용시 발생되는 절연막 내 보이드 발생을 방지하고, 다이의 방열 효과를 향상시킬 수 있다.The package structure and the method of manufacturing the same according to the present invention can prevent the occurrence of voids in the insulating film that occurs when the non-conductive paste is used by bonding the die having the metal pillar to the metal plate and using the package without using the nonconductive paste, The effect can be improved.

본 발명에 따른 패키지 구조물 및 그 제조 방법은 비도전성 페이스트의 사용 없이, 금속 필라를 갖는 다이에 직접 절연막을 라미네이션한 후 상기 금속 필라에 전기적으로 접속되는 회로 구조물을 형성함으로써, 금속 필라와 회로 구조물에 대한 정합도를 향상시킬 수 있다.The package structure and the method of manufacturing the same according to the present invention can form a circuit structure that is electrically connected to the metal pillar after lamination of the insulating film directly to the die having the metal pillar without using the nonconductive paste, It is possible to improve the matching degree.

본 발명에 따른 패키지 구조물 및 그 제조 방법은 에폭시 몰딩 컴파운드와 같은 별도의 보호막으로 다이를 덮지 않으면서, 패키지 온 패키지(POP) 형태의 패키지 구조물을 제조할 수 있어, 보호막을 사용하는 경우에 비해 패키지 구조물의 전체 두께를 감소시킴과 더불어 다이의 방열 효율을 향상시킬 수 있다. 또한, 본 발명의 실시예에 따른 패키기 구조물의 제조 방법은 다이의 금속 필라를 부분적으로 식각함으로써, 보다 얇은 두께의 패키지 온 패키지의 구현이 가능할 수도 있다.The package structure according to the present invention and the method of manufacturing the same can manufacture a package structure in the form of a package-on-package (POP) without covering the die with a separate protective film such as an epoxy molding compound, It is possible to reduce the total thickness of the structure and improve the heat dissipation efficiency of the die. In addition, in the method of manufacturing a package structure according to an embodiment of the present invention, a metal pillar of a die may be partially etched to realize a package-on-package having a thinner thickness.

또한, 본 발명에 따른 패키지 구조물 및 그 제조 방법은 비도전성 페이스트의 사용 없이, 쓰루 실리콘 비아(Through Silocon Via:TSV) 구조의 다이를 이용한 반도체 패키지의 구현이 가능할 수 있어, 쓰루 실리콘 비아 패키지의 단점인 양품 판정 다이(Known Good Die:KGD) 문제를 해결하여 수율을 높이고 제조 단가를 절감할 수 있다.In addition, the package structure and the manufacturing method thereof according to the present invention can realize a semiconductor package using a die having a through silicon via (TSV) structure without using a nonconductive paste, Known Good Die (KGD) problem, thereby increasing the yield and reducing the manufacturing cost.

도 1은 본 발명의 실시예에 따른 패키지 구조물의 제조 방법을 보여주는 순서도이다.
도 2 내지 도 5는 본 발명의 실시예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.
도 6은 본 발명의 변형예에 따른 패키지 구조물을 보여주는 순서도이다.
도 7 및 도 8은 본 발명의 변형예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.1 is a flowchart illustrating a method of manufacturing a package structure according to an embodiment of the present invention.
2 to 5 are views for explaining a manufacturing process of a package structure according to an embodiment of the present invention.
6 is a flowchart showing a package structure according to a modification of the present invention.
FIGS. 7 and 8 are views for explaining a manufacturing process of a package structure according to a modification of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. The present embodiments are provided so that the disclosure of the present invention is complete and that those skilled in the art will fully understand the scope of the present invention. Like reference numerals designate like elements throughout the specification.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terms used herein are intended to illustrate the embodiments and are not intended to limit the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is to be understood that the terms 'comprise', and / or 'comprising' as used herein may be used to refer to the presence or absence of one or more other components, steps, operations, and / Or additions.

또한, 본 명세서에서 기술하는 실시예는 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예는 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다.In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. The shape of the illustration may be modified by following and / or by tolerance or the like. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the forms that are produced according to the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 패키지 구조물 및 그 제조 방법에 대해 상세히 설명한다.Hereinafter, a package structure according to an embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 패키지 구조물의 제조 방법을 보여주는 순서도이고, 도 2 내지 도 5는 본 발명의 실시예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.FIG. 1 is a flow chart showing a method of manufacturing a package structure according to an embodiment of the present invention, and FIGS. 2 to 5 are views for explaining a manufacturing process of a package structure according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 다이(110)를 금속판(120) 상에 접합시킬 수 있다(S110). 보다 구체적으로, 다이(110)를 준비할 수 있다. 상기 다이(110)를 준비하는 단계는 금속 필라(metal pillar:114)가 형성된 일면(112a) 및 상기 일면의 반대면인 타면(112b)을 갖는 반도체 집적회로 칩(112)을 준비할 수 있다. 상기 금속 필라(114)는 구리 재질로 이루어질 수 있다. 한편, 상기 금속판(120)을 준비할 수 있다. 상기 금속판(120)으로는 상대적으로 열전도도가 높은 구리 재질의 박판이 사용될 수 있다. 그리고, 상기 금속 필라(114)가 외부를 향하도록 상기 다이(110)의 타면(112b)을 상기 금속판(120)에 접합시킬 수 있다.1 and 2, the die 110 may be bonded onto the metal plate 120 (S110). More specifically, the die 110 can be prepared. The step of preparing the die 110 may include preparing a semiconductor integrated circuit chip 112 having a metal pillar 114 formed on one surface 112a and a surface 112b opposite to the metal pillar 114 on the other surface. The metal pillar 114 may be made of a copper material. Meanwhile, the metal plate 120 may be prepared. As the metal plate 120, a thin plate made of a copper material having a relatively high thermal conductivity may be used. The other surface 112b of the die 110 may be bonded to the metal plate 120 such that the metal pillar 114 faces outward.

상기 다이(110)와 상기 금속판(120)을 덮는 절연막(130)을 형성시킬 수 있다(S120). 상기 절연막(130)을 형성시키는 단계는 상기 금속 필라(114)와 함께 상기 다이(110) 및 상기 금속판(120)을 덮는 절연막을 라미네이션(lamination)하는 단계, 그리고 상기 금속 필라(114) 및 상기 금속판(120)의 일부가 노출되도록 상기 절연막(130)을 연마 또는 버핑(buffing)하는 단계를 포함할 수 있다. 여기서, 상기 절연막(130)을 직접 라미네이션하는 단계는 비도전성 페이스트(Non-Conductive Paste:NCP)과 같은 중간재의 사용 없이, 상기 다이(110) 및 상기 금속판(120)에 대해 직접 상기 절연막(130)을 커버링(covering)시키는 것으로 정의될 수 있다. 이에 따라, 상기 금속판(120) 상에는 상기 다이(110) 및 금속판(120)을 덮되, 상기 금속 필라(114)를 노출시키면서 상기 금속판(120)의 일부를 노출시킨 비아홀(132)을 갖는 절연막(130)이 형성될 수 있다.An insulating film 130 covering the die 110 and the metal plate 120 may be formed (S120). The step of forming the insulating layer 130 may include the steps of: laminating an insulating layer covering the die 110 and the metal plate 120 together with the metal pillar 114; And polishing or buffing the insulating layer 130 such that a part of the insulating layer 120 is exposed. The step of directly laminating the insulating layer 130 may be performed by directly depositing the insulating layer 130 on the die 110 and the metal plate 120 without using an intermediate material such as non-conductive paste (NCP) As shown in FIG. An insulating layer 130 having a via hole 132 covering the die 110 and the metal plate 120 and exposing a part of the metal plate 120 while exposing the metal pillar 114, May be formed.

도 1 및 도 3을 참조하면, 상기 절연막(130)에 회로 구조물(140)을 형성할 수 있다(S130). 상기 회로 구조물(140)을 형성하는 단계는 상기 절연막(130)에 대해 금속 시드층(미도시됨)을 형성하는 단계, 상기 금속 시드층 상에 도금 방지 패턴(미도시됨)을 형성하는 단계, 상기 도금 방지 패턴을 도금 방지막으로 하는 도금 공정을 수행하여 도금막을 형성하는 단계, 그리고 상기 도금 방지 패턴을 제거하는 단계를 포함할 수 있다. 이에 따라, 상기 절연막(130) 상에는 상기 절연막(130)의 비아홀(132)에 형성된 금속 비아(metal via:142) 및 상기 절연막(130) 상에서 상기 금속 필라(114)에 전기적으로 접속된 회로 패턴(144)이 형성될 수 있다.Referring to FIGS. 1 and 3, a circuit structure 140 may be formed on the insulating layer 130 (S130). The step of forming the circuit structure 140 may include forming a metal seed layer (not shown) on the insulating layer 130, forming an anti-plating pattern (not shown) on the metal seed layer, Forming a plating film by performing a plating process using the plating prevention pattern as a plating prevention film, and removing the plating prevention pattern. A metal via 142 formed in the via hole 132 of the insulating layer 130 and a circuit pattern electrically connected to the metal pillar 114 on the insulating layer 130 are formed on the insulating layer 130 144 may be formed.

도 1 및 도 4를 참조하면, 제1 패키지 구조물(101)을 제조할 수 있다(S140). 상기 제1 패키지 구조물(101)을 제조하는 단계는 앞서 도 3에 도시된 결과물에 회로 기판층(150)을 더 형성함으로써 이루어질 수 있다. 상기 회로 기판층(150)을 형성하는 단계는 앞서 도 3을 참조하여 설명한 결과물에 절연 재질의 외곽층(152)을 형성하는 단계, 상기 외곽층(152)에 도전성 비아 및 회로 패턴 등으로 구성된 배선 구조물(154)을 형성하는 단계, 상기 외곽층(152) 상에 상기 배선 구조물(154)을 노출시키는 솔더 레지스트 패턴(156)을 형성하는 단계, 그리고 상기 솔더 레지스트 패턴(156)에 의해 노출된 상기 배선 구조물(154)에 외부 접속 단자(158)를 접합시키는 단계를 포함할 수 있다. 상기 외부 접속 단자(158)로는 솔더볼(solder ball)이 사용될 수 있다. 상기와 같은 공정을 통해, 비도전성 페이스트(Non-conductive Paste:NCP)를 사용하지 않으면서, 금속 필라(114)를 갖는 다이(110)이 패키징(packging)된 제1 패키지 구조물(101)이 제조될 수 있다.Referring to FIGS. 1 and 4, a first package structure 101 may be fabricated (S140). The step of fabricating the first package structure 101 may be performed by further forming a circuit board layer 150 on the result shown in FIG. The step of forming the circuit board layer 150 may include forming an outer layer 152 of an insulating material on the result described above with reference to FIG. 3, forming the outer layer 152 with wiring Forming a solder resist pattern (156) exposing the wiring structure (154) on the outer layer (152), forming a solder resist pattern (156) exposing the solder resist pattern (156) And joining the external connection terminal 158 to the wiring structure 154. As the external connection terminal 158, a solder ball may be used. Through the above process, the first package structure 101, in which the die 110 having the metal pillar 114 is packaged, without using the non-conductive paste (NCP) .

도 1 및 도 5를 참조하면, 제1 패키지 구조물(101)에 제2 패키지 구조물(102)을 적층시킬 수 있다(S150). 예컨대, 제2 패키지 구조물(102)을 준비할 수 있다. 상기 제2 패키지 구조물(102)은 접속 단자(102a)가 형성된 회로 기판을 포함할 수 있다. 상기 제1 패키지 구조물(101)의 다이(110)의 타면(112b)이 노출되도록 금속판(도4의 120)의 일부를 제거하여 상기 제2 패키지 구조물(102)의 전기적 접속을 위한 금속 패턴(121)을 형성할 수 있다. 그리고, 상기 제2 패키지 구조물(102)의 접속 단자(102a)를 상기 제1 패키지 구조물(101)의 금속 패턴(121)에 접합시킬 수 있다. 이에 따라, 패키지 온 패키지(Package on Package:POP) 형태의 패키지 구조물(100)이 제조될 수 있다.1 and 5, the second package structure 102 may be stacked on the first package structure 101 (S150). For example, the second package structure 102 may be prepared. The second package structure 102 may include a circuit board on which the connection terminal 102a is formed. A portion of the metal plate 120 of FIG. 4 is removed to expose the other surface 112b of the die 110 of the first package structure 101 to form a metal pattern 121 for electrical connection of the second package structure 102 ) Can be formed. The connection terminal 102a of the second package structure 102 may be connected to the metal pattern 121 of the first package structure 101. [ Accordingly, a package structure 100 in the form of a package on package (POP) can be manufactured.

상술한 바와 같이, 본 발명의 실시예에 따른 패키지 구조물의 제조 방법은 금속 필라(114)를 갖는 다이(110)를 금속판(120) 상에 위치시켜 패키지 기판을 제조할 수 있다. 이 경우, 비도전성 페이스트를 이용하여 금속 필라를 갖는 다이를 패키징하는 기술에 비해, 비도전성 페이스트의 이용시 발생되는 보이드(void) 발생 문제를 해결함과 더불어, 다이(110)의 방열 효과를 향상시킬 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물 및 그 제조 방법은 비도전성 페이스트의 사용 없이, 금속 필라를 갖는 다이를 금속판 상에 접합시켜 패키지화함으로써, 비도전성 페이스트의 이용시 발생되는 절연막 내 보이드 발생을 방지하고, 다이의 방열 효과를 향상시킬 수 있다.As described above, in the method of manufacturing the package structure according to the embodiment of the present invention, a package substrate can be manufactured by placing the die 110 having the metal pillar 114 on the metal plate 120. In this case, as compared with the technique of packaging a die having a metal pillar by using a non-conductive paste, the problem of void generation that occurs when the non-conductive paste is used is solved, and the heat dissipation effect of the die 110 is improved . Accordingly, the package structure and the method of manufacturing the same according to the present invention can prevent the occurrence of voids in the insulating film generated when the non-conductive paste is used, by bonding the die having the metal pillar to the metal plate and packaging them, The heat radiation effect of the die can be improved.

본 발명의 실시예에 따른 패키지 구조물의 제조 방법은 금속 필라(114)를 갖는 다이(110)를 금속판(120) 상에 위치시키고, 상기 금속 필라(114) 및 다이(110)를 덮는 절연막(130)을 직접 라미네이션(lamination)한 후, 절연막(130)에 회로 구조물(140)을 형성할 수 있다. 이 경우, 비도전성 페이스트를 개재하여 다이와 기판을 접합시키는 경우에 비해, 다이(110)와 회로 구조물(140)의 정합도를 높일 수 있으며, 이는 파인 피치(pine pitch)의 금속 필라를 갖는 다이의 패키징에 매우 유리할 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물 및 그 제조 방법은 비도전성 페이스트의 사용 없이, 금속 필라를 갖는 다이에 직접 절연막을 라미네이션한 후 상기 금속 필라에 전기적으로 접속되는 회로 구조물을 형성함으로써, 금속 필라와 회로 구조물에 대한 정합도를 향상시킬 수 있다.A method of fabricating a package structure according to an embodiment of the present invention includes placing a die 110 having a metal pillar 114 on a metal plate 120 and inserting the metal pillar 114 and the insulating film 130 The circuit structure 140 may be formed on the insulating film 130. The circuit structure 140 may be formed by a known method. In this case, the degree of matching between the die 110 and the circuit structure 140 can be increased as compared with the case where the die and the substrate are bonded to each other through the non-conductive paste. This is because the die having the metal pillar with a pine pitch It can be very advantageous for packaging. Accordingly, the package structure and the manufacturing method thereof according to the present invention can form a circuit structure that is directly connected to the metal pillar after lamination of the insulating film directly to the die having the metal pillar without using the nonconductive paste, The degree of matching with respect to the circuit structure can be improved.

본 발명의 실시예에 따른 패키지 구조물의 제조 방법은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)와 같은 별도의 보호막을 사용하지 않고, 다이(110)의 타면(112b)을 외부에 노출시킨 상태로 제1 패키지 구조물(101)에 제2 패키지 구조물(102)을 적층시킬 수 있다. 이 경우, 제1 패키지 구조물(101)에 구비된 다이(110)가 외부에 노출된 상태로 별도의 보호막 없이 패키지 구조물(100)을 제조할 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물의 제조 방법은 에폭시 몰딩 컴파운드와 같은 별도의 보호막으로 다이를 덮지 않으면서, 패키지 온 패키지(POP) 형태의 패키지 구조물을 제조할 수 있어, 보호막을 사용하는 경우에 비해, 패키지 구조물의 전체 두께를 감소시킴과 더불어, 다이의 방열 효율을 향상시킬 수 있다. 여기서, 본 발명의 실시예에 따른 패키기 구조물 및 그 제조 방법은 다이의 금속 필라를 부분적으로 식각함으로써, 보다 얇은 두께의 패키지 온 패키지의 구현이 가능할 수도 있다.A method of manufacturing a package structure according to an embodiment of the present invention may be performed by using a separate protective film such as an epoxy molding compound (EMC) The second package structure 102 may be stacked on the first package structure 101. [ In this case, the package structure 100 can be manufactured without a separate protective film in a state where the die 110 provided in the first package structure 101 is exposed to the outside. Accordingly, the method of manufacturing a package structure according to the present invention can manufacture a package structure in the form of a package-on-package (POP) without covering the die with a separate protective film such as an epoxy molding compound. The total thickness of the package structure can be reduced, and the heat dissipation efficiency of the die can be improved. Here, the package structure according to the embodiment of the present invention and the method of fabricating the same may partially realize a package-on-package with a thinner thickness by partially etching the metal pillar of the die.

이하, 본 발명의 변형예에 따른 패키지 구조물의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 살펴본 본 발명의 실시예에 따른 패키지 구조물의 제조 방법에 대해 중복되는 내용은 생략하거나 간소화할 수 있다.Hereinafter, a method of manufacturing a package structure according to a modification of the present invention will be described in detail. Here, the redundant description of the method of manufacturing the package structure according to the embodiment of the present invention can be omitted or simplified.

도 6은 본 발명의 변형예에 따른 패키지 구조물을 보여주는 순서도이고, 도 7 및 도 8은 본 발명의 변형예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.FIG. 6 is a flow chart showing a package structure according to a modification of the present invention, and FIGS. 7 and 8 are views for explaining a manufacturing process of a package structure according to a modification of the present invention.

도 6 및 도 7을 참조하면, 도 3에 도시된 예비 패키지 구조물을 준비할 수 있다(S210). 상기 예비 패키지 구조물을 준비하는 단계는 앞서 도 2 및 도 3을 참조하여 설명한 바와 유사할 수 있다. 다만, 패키징하고자 하는 다이(110a)는 내부에서 다이(110a)의 일면(112a)과 타면(112b)을 관통하면서, 상기 일면(112a)에서 상기 금속 필라(114)와 전기적으로 연결된 내부 비아(116)를 가질 수 있다. 상기와 같은 구조의 다이(110a)는 쓰루 실리콘 비아(TSA) 형태의 반도체 집적회로 칩일 수 있다. 상기 내부 비아(116)는 상기 다이(110a)의 제조 과정에서 제조될 수 있다. 다른 예로서, 상기 내부 비아(116)은 상기와 같이 상기 금속판(120)을 제거한 이후에, 상기 다이(110a)에 직접 상기 내부 비아(116)를 제조할 수도 있다.Referring to FIGS. 6 and 7, the preliminary package structure shown in FIG. 3 may be prepared (S210). The preparation of the preliminary package structure may be similar to that described above with reference to FIGS. However, the die 110a to be packaged may include internal vias 116 electrically connected to the metal pillar 114 on one side 112a of the die 110a through one side 112a and the other side 112b of the die 110a, ). The die 110a having such a structure may be a semiconductor integrated circuit chip in the form of a through silicon via (TSA). The inner vias 116 may be fabricated during the fabrication of the die 110a. As another example, the inner vias 116 may be fabricated directly on the die 110a after removing the metal plate 120 as described above.

그리고, 예비 패키지 구조물의 금속판을 제거하여 패키지 구조물(101a)을 제조할 수 있다(S220). 상기 금속판을 제거하는 단계는 상기 다이(110a)의 타면(112b) 및 회로 구조물(140)의 금속 비아(144)가 노출되도록, 상기 금속판(120)에 대해 소정의 식각 공정을 수행하여 이루어질 수 있다. 이에 따라, 상기 다이(110a)의 내부 비아(116)가 외부에 노출된 패키지 구조물(101a)이 제조될 수 있다.Then, the package structure 101a can be manufactured by removing the metal plate of the preliminary package structure (S220). The step of removing the metal plate may be performed by performing a predetermined etching process on the metal plate 120 such that the other surface 112b of the die 110a and the metal via 144 of the circuit structure 140 are exposed . Accordingly, the package structure 101a in which the inner vias 116 of the die 110a are exposed to the outside can be manufactured.

도 6 및 도 8을 참조하면, 패키지 구조물(101a)에 추가 다이(110b)를 접합시킬 수 있다(S230). 상기 추가 다이(110b)를 접합시키는 단계는 다이(110a)에 대한 전기 검사를 진행하는 단계, 일면에 접속 단자(110b')가 구비된 반도체 집적회로 칩을 준비하는 단계, 그리고 상기 접속 단자(110b')가 상기 다이(110a)의 내부 비아(116)에 전기적으로 접속되도록 상기 추가 다이(110b)를 상기 다이(110a)에 접합시키는 단계를 포함할 수 있다. 만약, 상기 다이(110a)에 대한 전기 검사를 진행하는 단계에서 상기 다이(110a)의 불량이 발생되면, 새로운 다이로 교체하거나, 후속 공정 진행을 보류할 수 있다. 이에 따라, 두 개의 다이들(110a, 110b)이 적층된 구조를 갖는 패키지 구조물(101a)이 제조될 수 있다.Referring to FIGS. 6 and 8, an additional die 110b may be bonded to the package structure 101a (S230). The step of bonding the additional die 110b includes the steps of conducting electrical inspection of the die 110a, preparing a semiconductor integrated circuit chip having a connection terminal 110b 'on one surface thereof, ') To the die 110a so that the additional die 110b is electrically connected to the inner vias 116 of the die 110a. If a failure of the die 110a occurs at the step of conducting the electrical inspection of the die 110a, the die 110a may be replaced with a new die or the process of the subsequent process may be suspended. Thus, a package structure 101a having a structure in which two dies 110a and 110b are stacked can be manufactured.

상기와 같은 공정을 통해, 복수의 다이들(110a, 110b)이 적층된 구조를 갖는 패키지 구조물(100a)이 제조될 수 있다. 상기 패키지 구조물(100a)은 쓰루 실리콘 비아(TSA) 다이를 사용하여 패키지를 제조하여 전기 검사를 완료한 후, 추가적인 다이를 실장함으로써, 쓰루 실리콘 비아의 단점인 양품 판정 다이(KGD) 문제를 일부 해결할 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물의 제조 방법은 비도전성 페이스트의 사용 없이, 쓰루 실리콘 비아(Through Silocon Via:TSV) 구조의 다이를 이용한 반도체 패키지의 구현이 가능할 수 있어, 쓰루 실리콘 비아 패키지의 단점인 양품 판정 다이(Known Good Die:KGD) 문제를 해결하여 수율을 높이고 제조 단가를 절감할 수 있다.Through the above process, a package structure 100a having a structure in which a plurality of dies 110a and 110b are stacked can be manufactured. The package structure 100a partially solves the problem of Good Product Determination Die (KGD), which is a disadvantage of through silicon vias, by fabricating a package using a through silicon via (TSA) die and completing the electrical inspection and then mounting additional die . Accordingly, the method of manufacturing a package structure according to the present invention can realize a semiconductor package using a die with a through silicon vias (TSV) structure without using a nonconductive paste, Known Good Die (KGD) problem, thereby increasing the yield and reducing the manufacturing cost.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The foregoing detailed description is illustrative of the present invention. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation only as the same may be varied in scope or effect. Changes or modifications are possible within the scope. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the invention to those skilled in the art that are intended to encompass other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the foregoing description of the invention is not intended to limit the invention to the precise embodiments disclosed. It is also to be understood that the appended claims are intended to cover such other embodiments.

100 : 패키지 구조물
110 : 다이
112 : 칩
114 : 금속 필라
120 : 금속판
130 : 절연막
140 : 회로 구조물
142 : 금속 패턴
144 : 금속 비아
150 : 회로 기판층
152 : 외곽층
154 : 배선 구조물
156 : 솔더 레지스트 패턴
158 : 접속 단자100: package structure
110: die
112: chip
114: metal pillar
120: metal plate
130: Insulating film
140: Circuit structure
142: metal pattern
144: metal vias
150: circuit substrate layer
152: outer layer
154: wiring structure
156: solder resist pattern
158: Connection terminal

Claims (22)

서로 대향하는 일면과 타면을 구비한 절연막;
일면이 상기 절연막의 일면과 이격되게 대향하도록 상기 절연막 내에 매립된 다이(die);
상기 다이의 일면에 형성되고 상기 절연막의 일면으로 연장된 금속 필라(pillar);
상기 절연막의 일면에 적층되는 절연재질의 층; 및
상기 금속 필라와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로와 비아를 구비하는 배선 구조물을 포함하는 패키지 구조물.
An insulating film having one surface and another surface facing each other;
A die embedded in the insulating film so that one surface thereof faces away from one surface of the insulating film;
A metal pillar formed on one side of the die and extending on one side of the insulating film;
An insulating layer stacked on one surface of the insulating layer; And
And a wiring structure electrically connected to the metal pillar and including a circuit and a via formed in the insulating material layer.
제1항에 있어서,
상기 절연막의 일면에 형성되고, 상기 금속 필라와 전기적으로 연결되는 금속 패턴을 더 포함하는 패키지 구조물.
The method according to claim 1,
And a metal pattern formed on one side of the insulating film and electrically connected to the metal pillar.
제1항에 있어서,
상기 절연막의 타면에서 상기 절연막의 일면으로 연장된 금속 비아를 더 포함하는 패키지 구조물.
The method according to claim 1,
And a metal via extending from the other surface of the insulating film to one side of the insulating film.
제1항에 있어서,
상기 금속 필라는 상기 절연막의 일면에서 노출되는 패키지 구조물.
The method according to claim 1,
Wherein the metal pillar is exposed on one side of the insulating film.
제4항에 있어서,
상기 금속 필라의 상기 절연막 일면에서 노출된 면은 상기 절연막의 일면과 동일 평면 상에 위치하는 패키지 구조물.
5. The method of claim 4,
Wherein a surface exposed at one surface of the insulating film of the metal pillar is located on the same plane as one surface of the insulating film.
제4항 또는 제5항에 있어서,
상기 절연막의 일면은 연마된 면을 포함하는 패키지 구조물.
The method according to claim 4 or 5,
Wherein one surface of the insulating film comprises a polished surface.
제1항에 있어서,
상기 절연막은 상기 다이의 타면 상에는 형성되지 않고,
상기 다이의 타면은 상기 다이의 일면과 나란한 반대측에 위치하는 패키지 구조물.
The method according to claim 1,
The insulating film is not formed on the other surface of the die,
Wherein the other side of the die is located on the side opposite the side of the die.
제1항에 있어서,
상기 절연재질의 층 상에 형성되어 상기 배선 구조물을 부분적으로 노출시키는 솔더 레지스트 패턴; 및
상기 배선 구조물의 노출된 부분에 접합되는 외부 접속 단자를 더 포함하는 패키지 구조물.
The method according to claim 1,
A solder resist pattern formed on the insulating material layer to partially expose the wiring structure; And
And an external connection terminal joined to an exposed portion of the wiring structure.
제3항에 있어서,
상기 금속 비아와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로 구조물과 비아 구조물을 더 포함하는 패키지 구조물.
The method of claim 3,
And a via structure electrically connected to the metal via, wherein the circuit structure and the via structure are formed on the insulating material layer.
제9항에 있어서,
상기 회로 구조물에 접합되는 외부 접속 단자를 더 포함하는 패키지 구조물.
10. The method of claim 9,
And an external connection terminal bonded to the circuit structure.
제1 패키지 구조물;
상기 제1 패키지 구조물 상에 적층되는 제2 패키지 구조물을 포함하고,
상기 제1 패키지 구조물은,
서로 대향하는 일면과 타면을 구비한 절연막;
일면이 상기 절연막의 일면과 이격되게 대향하도록 상기 절연막 내에 매립된 다이(die);
상기 다이의 일면에 형성되고 상기 절연막의 일면으로 연장된 금속 필라(pillar);
상기 절연막의 타면에서 상기 절연막의 일면으로 연장된 금속 비아;
상기 절연막의 일면에 적층되는 절연재질의 층; 및
상기 금속 필라와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로와 비아를 구비하는 배선 구조물을 포함하고,
상기 제2 패키지 구조물은 상기 절연막의 타면 측에 적층되는 패키지 구조물.
A first package structure;
And a second package structure stacked on the first package structure,
The first package structure includes:
An insulating film having one surface and another surface facing each other;
A die embedded in the insulating film so that one surface thereof faces away from one surface of the insulating film;
A metal pillar formed on one side of the die and extending on one side of the insulating film;
A metal via extending from the other surface of the insulating film to one surface of the insulating film;
An insulating layer stacked on one surface of the insulating layer; And
And a wiring structure electrically connected to the metal pillar and including a circuit and a via formed in the insulating material layer,
And the second package structure is laminated on the other side of the insulating film.
제11항에 있어서,
상기 제1 패키지 구조물과 상기 제2 패키지 구조물 사이에, 상기 제1 패키지 구조물과 상기 제2 패키지 구조물을 전기적으로 연결시키기 위한 접속 단자가 개재되는 패키지 구조물.
12. The method of claim 11,
And a connection terminal for electrically connecting the first package structure and the second package structure is interposed between the first package structure and the second package structure.
제11항에 있어서,
상기 절연막의 일면에 형성되고, 상기 금속 필라와 전기적으로 연결되는 금속 패턴을 더 포함하는 패키지 구조물.
12. The method of claim 11,
And a metal pattern formed on one side of the insulating film and electrically connected to the metal pillar.
제11항에 있어서,
상기 금속 필라는 상기 절연막의 일면에서 노출되는 패키지 구조물.
12. The method of claim 11,
Wherein the metal pillar is exposed on one side of the insulating film.
제14항에 있어서,
상기 금속 필라의 상기 절연막 일면에서 노출된 면은 상기 절연막의 일면과 동일 평면 상에 위치하는 패키지 구조물.
15. The method of claim 14,
Wherein a surface exposed at one surface of the insulating film of the metal pillar is located on the same plane as one surface of the insulating film.
제14항 또는 제15항에 있어서,
상기 절연막의 일면은 연마된 면을 포함하는 패키지 구조물.
16. The method according to claim 14 or 15,
Wherein one surface of the insulating film comprises a polished surface.
제11항에 있어서,
상기 절연막은 상기 다이의 타면 상에는 형성되지 않고,
상기 다이의 타면은 상기 다이의 일면과 나란한 반대측에 위치하는 패키지 구조물.
12. The method of claim 11,
The insulating film is not formed on the other surface of the die,
Wherein the other side of the die is located on the side opposite the side of the die.
제11항에 있어서,
상기 절연재질의 층 상에 형성되어 상기 배선 구조물을 부분적으로 노출시키는 솔더 레지스트 패턴; 및
상기 배선 구조물의 노출된 부분에 접합되는 외부 접속 단자를 더 포함하는 패키지 구조물.
12. The method of claim 11,
A solder resist pattern formed on the insulating material layer to partially expose the wiring structure; And
And an external connection terminal joined to an exposed portion of the wiring structure.
제11항에 있어서,
상기 금속 비아와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로 구조물과 비아 구조물을 더 포함하는 패키지 구조물.
12. The method of claim 11,
And a via structure electrically connected to the metal via, wherein the circuit structure and the via structure are formed on the insulating material layer.
제19항에 있어서,
상기 회로 구조물에 접합되는 외부 접속 단자를 더 포함하는 패키지 구조물.
20. The method of claim 19,
And an external connection terminal bonded to the circuit structure.
제11항에 있어서,
상기 제2 패키지 구조물은 회로 기판을 포함하는 패키지 구조물.
12. The method of claim 11,
Wherein the second package structure comprises a circuit board.
제21항에 있어서,
상기 회로 기판에는 상기 제1 패키지 구조물과 상기 제2 패키지 구조물의 전기적 연결을 위한 접속 단자가 결합되는 패키지 구조물.22. The method of claim 21,
And a connection terminal for electrical connection between the first package structure and the second package structure is coupled to the circuit board.
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* Cited by examiner, † Cited by third party
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