KR101922303B1 - 일렉트로마이그레이션 사인 오프 방법 - Google Patents

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Abstract

본 발명개시는 개별적인 온도들을 이용하여 집적 칩 설계의 상이한 전기적 네트워크들 상의 컴포넌트들의 일렉트로마이그레이션(EM) 위반들을 결정하는 EM 사인 오프 방법에 관한 것이다. 일부 실시예에 있어서, 본 방법은 집적 칩 설계 내의 복수의 전기적 네트워크들 중 하나의 전기적 네트워크 내에서의 하나 이상의 컴포넌트들에 각각 대응하는 복수의 실제 온도들을 결정한다. 일렉트로마이그레이션 마진이 복수의 전기적 네트워크들 중 선택된 전기적 네트워크 내에서의 컴포넌트에 대해 결정된다. 일렉트로마이그레이션 마진은, 복수의 실제 온도 중, 선택된 전기적 네트워크 내에서의 컴포넌트에 대응하는 하나의 실제 온도에서 결정된다. 일렉트로마이그레이션 마진은, 선택된 전기적 네트워크 내에서의 컴포넌트의 일렉트로마이그레이션 위반이 존재하는지를 결정하기 위해, 일렉트로마이그레이션 메트릭과 비교된다. 상이한 전기적 네트워크들 상의 컴포넌트들에 대한 개별적인 실제 온도들을 사용하는 것은 거짓 EM 위반을 경감시키고, 그에 따라 설계 오버헤드의 손실을 감소시킨다.

Description

일렉트로마이그레이션 사인 오프 방법{ELECTRMIGRATION SIGN-OFF METHODOLOGY}
본 출원은 2015년 11월 16일에 출원된 미국 가출원 제62/255,747호에 대해 우선권을 주장하며, 그 내용은 그 전체가 참조로서 여기에 통합된다.
본 발명은 일렉트로마이그레이션 사인 오프 방법에 관한 것이다.
일렉트로마이그레이션(electromigration)은 도전성 재료의 도전 전자들과 원자들 사이에 운동량을 전달하는 충돌들에 의해 야기되는, 도전성 재료 내에서의 원자들의 수송이다. 현재의 집적 칩은 금속 상호접속층 내에서 일렉트로마이그레이션을 종종 경험한다. 예를 들어, 전자가 반도체 디바이스에 전류를 반송할 때, 전자는 금속 상호접속층 내에서 금속 원자와 충돌한다. 충돌은 금속 상호접속층 내에서 금속 원자들을 이동시키고(즉, 일렉트로마이그레이션됨), 그 결과, 금속 상호접속층 내에 보이드(void)를 초래시키는데, 이것은 집적회로 칩 고장으로 이어질 수 있다.
스케일링으로 인해 금속 상호접속층의 사이즈가 감소함에 따라, 일렉트로마이그레이션은 집적 칩에 대한 증가하는 신뢰도 문제거리가 되어 왔다. 이는 금속 상호접속층의 사이즈가 작아지면서 금속 상호접속층에 의해 반송되는 신호의 전류 밀도가 증가하기 때문이다. 일렉트로마이그레이션은 전류 밀도에 비례하기 때문에, 증가 된 전류 밀도는 일렉트로마이그레이션을 또한 증가시킨다.
집적 칩이 최소 신뢰도 표준을 만족시키도록 하기 위해, 집적 칩은 일렉트로마이그레이션(electromigration; EM) 사인 오프를 겪는다. 전형적으로, EM 사인 오프는 2개의 스테이지에서 수행된다. EM 사인 오프의 제 1 스테이지는 (집적 칩의 다중 전기적 네트워크들의 RMS 전류로부터 결정된) 글로벌 RMS 온도 변화를 (RMS 전류로부터 발생된 온도가 선택된 양 미만이도록 하기 위해) EM 위반(violation)을 식별하기 위해 미리결정된 온도 제한치(limit)에 비교한다. 미리결정된 온도 제한치의 위반은 EM 위반이 존재함을 나타내는데, 더 높은 온도는 금속 상호접속층 내에서의 전자와 금속 원자 사이의 충돌 빈도를 증가시키는 열 에너지를 제공함으로써 일렉트로마이그레이션을 증가시키기 때문이다. (EM은 전류 밀도에 비례하기 때문에) EM 사인 오프의 제 2 스테이지는, 전류 밀도로 인한 EM 위반을 식별하기 위해, 평균 전류를 미리결정된 평균 전류 제한치에 비교한다.
EM 사인 오프의 두 스테이지는 집적 칩의 복수의 전기적 네트워크 상에 수행되고 글로벌 RMS 온도 변화에 의존한다. 예를 들어, 환경 온도(environmental temperature)가 110℃이고, 글로벌 RMS 온도 변화가 10℃이면, 복수의 전기적 네트워크에 대한 평균 전류 제한치는 120℃의 승온된 온도에서 계산될 수 있다. 그러나, 복수의 전기적 네트워크에 대해 동일한 승온 온도를 이용하는 것은 특정한 전기적 네트워크에 대해 너무 비관적일 수 있고, 그에 따라 거짓 EM 위반을 식별함으로써 추가적인 설계 면적 오버헤드를 유도시킬 수 있다는 것이 인지되고 있다. 게다가, EM 사인 오프의 개별적인 스테이지들은 추가적인 오버헤드를 이끌어 내는 상이한 결과들을 산출할 수 있기 때문에 이러한 개별적인 스테이지들은 면적 최적화를 어렵게 한다. 또한, 두 스테이지는 트렌지스터 디바이스로부터의 자체 발열에 대처하는데 실패한다.
일부 실시예에 있어서, 본 발명개시는 일렉트로마이그레이션 사인 오프(electromigration sign-off)를 수행하는 방법에 관한 것이다. 본 방법은 집적 칩 설계 내의 복수의 전기적 네트워크들 중의 하나의 전기적 네트워크 내의 하나 이상의 컴포넌트들에 각각 대응하는 복수의 실제 온도(actual temperature)들을 결정하는 단계를 포함한다. 본 방법은 복수의 전기적 네트워크들 중 선택된 전기적 네트워크 내의 컴포넌트에 대한 일렉트로마이그레이션 마진(margin)을 결정하는 단계를 더 포함하고, 일렉트로마이그레이션 마진은 선택된 전기적 네트워크 내의 컴포넌트에 대응하는 복수의 실제 온도들 중의 하나의 실제 온도에서 결정된다. 본 방법은 선택된 전기적 네트워크 내의 컴포넌트의 일렉트로마이그레이션 위반(electromigration violation)이 존재하는지를 결정하기 위해 일렉트로마이그레이션 마진과 일렉트로마이그레이션 메트릭(metric)을 비교하는 단계를 더 포함한다.
다른 실시예에 있어서, 본 발명개시는 일렉트로마이그레이션 사인 오프를 수행하는 방법에 관한 것이다. 본 방법은 집적 칩 설계의 제 1 전기적 네트워크 내의 제 1 금속 상호접속 배선에 대응하는 제 1 실제 온도를 결정하는 단계, 및 집적 칩 설계의 제 2 전기적 네트워크 내의 제 2 금속 상호접속 배선에 대응하는 제 2 실제 온도를 결정하는 단계를 포함한다. 본 방법은 제 1 실제 온도를 이용하여 제 1 금속 상호접속 배선에 대한 제 1 평균 전류 제한치를 결정하는 단계, 및 제 2 실제 온도를 이용하여 제 2 금속 상호접속 배선에 대한 제 2 평균 전류 제한치를 결정하는 단계를 더 포함한다. 본 방법은 제 1 금속 상호접속 배선 내의 일렉트로마이그레이션 위반을 결정하기 위해 제 1 금속 상호접속 배선 상의 제 1 평균 전류와 제 1 평균 전류 제한치를 비교하는 단계, 및 제 2 금속 상호접속 배선 내의 일렉트로마이그레이션 위반을 결정하기 위해 제 2 금속 상호접속 배선 상의 제 2 평균 전류와 제 2 평균 전류 제한치를 비교하는 단계를 더 포함한다.
또 다른 실시예에 있어서, 본 발명개시는 일렉트로마이그레이션 사인 오프를 수행하는 시스템에 관한 것이다. 본 시스템은 복수의 전기적 네트워크들을 포함하는 집적 칩 설계를 저장하도록 구성된 메모리 엘리먼트를 포함한다. 본 시스템은 집적 칩 설계 내의 복수의 전기적 네트워크들 중 하나의 전기적 네트워크 내의 하나 이상의 컴포넌트들에 각각 대응하는 복수의 실제 온도들을 결정하고, 복수의 전기적 네트워크들 중 선택된 전기적 네트워크 내의 컴포넌트에 대한 일렉트로마이그레이션 마진을 결정하도록 구성된 일렉트로마이그레이션 마진 결정 엘리먼트를 더 포함하며, 일렉트로마이그레이션 마진은 선택된 전기적 네트워크 내의 컴포넌트에 대응하는 복수의 실제 온도들 중 하나의 실제 온도에서 결정된다. 본 시스템은 선택된 전기적 네트워크 내의 컴포넌트의 일렉트로마이그레이션 위반이 존재하는지를 결정하기 위해 일렉트로마이그레이션 마진과 일렉트로마이그레이션 메트릭을 비교하도록 구성된 비교 엘리먼트를 더 포함한다.
상이한 전기적 네트워크들 상의 컴포넌트들에 대한 개별적인 실제 온도들을 사용하는 것은 거짓 EM 위반을 경감시키고, 그에 따라 설계 오버헤드의 손실을 감소시킨다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 유념해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 상이한 전기적 네트워크들 내의 컴포넌트의 일렉트로마이그레이션(EM) 위반을 결정하기 위해 개별적인 온도를 사용하는 일렉트로마이그레이션(EM) 사인 오프를 수행하는 방법의 일부 실시예의 흐름도를 예시한다.
도 2a 및 도 2b는 복수의 상이한 전기적 네트워크들을 구비한 집적 칩의 일부 실시예를 예시한다.
도 3a 내지 도 3c는 도 2a 및 도 2b의 상이한 전기적 네트워크들 내의 컴포넌트들에 대해 상이한 실제 온도들을 사용한 평균 EM 전류를 통해 EM 위반을 결정하는 예를 나타내는 도해의 일부 실시예를 예시한다.
도 4는 도 3a 내지 도 3c에서 식별된 EM 위반에 기초하여 전기적 네트워크들의 설계층의 조정을 나타내는 일부 실시예의 평면도를 예시한다.
도 5는 디바이스 자체 발열 및 저항성 발열에 대처하는 EM 사인 오프를 수행하는 방법의 일부 추가적인 실시예의 흐름도를 예시한다.
도 6a 및 도 6b는 디바이스 자체 발열 및 저항성 발열을 겪는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 7은 일렉트로마이그레이션(EM) 사인 오프를 수행하는 시스템의 일부 실시예의 블록도를 예시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 피처들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 그 위의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 게다가, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 예시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 예시된 배향에 더하여 이용 또는 동작에 있어서 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 마찬가지로 해석될 수 있다.
본 발명개시는 개별적인 온도들을 이용하여 개별적인 컴포넌트들에 대해 단일 EM 검사를 수행함으로써 집적 칩 설계의 상이한 전기적 네트워크 상의 컴포넌트(예를 들어, 금속 상호접속 배선)의 EM 위반을 결정하는 일렉트로마이그레이션(EM) 사인 오프 방법에 관한 것이다. 일부 실시예에 있어서, 본 방법은 집적 칩 설계 내의 복수의 전기적 네트워크 중 하나의 전기적 네트워트 내의 하나 이상의 컴포넌트에 각각 대응하는 복수의 실제 온도(actual temperature)를 결정한다. 일렉트로마이그레이션 마진(margin)이 복수의 전기적 네트워크 중 선택된 전기적 네트워크 내의 컴포넌트에 대해 결정된다. 일렉트로마이그레이션 마진은 선택된 전기적 네트워크 내의 컴포넌트에 대응하는 복수의 실제 온도 중 하나의 실제 온도에서 결정된다. 선택된 전기적 네트워크 내의 컴포넌트의 일렉트로마이그레이션 위반이 존재하는지를 결정하기 위해 일렉트로마이그레이션 마진과 일렉트로마이그레이션 메트릭(metric)을 비교한다. 상이한 전기적 네트워크 상의 컴포넌트에 대한 개별적인 실제 온도의 사용은 거짓 EM 위반을 경감시키고, 그에 따라 설계 오버헤드의 손실이 감소한다. 또한, 컴포넌트에 대한 단일 EM 검사의 이용은 개별적인 EM 사인 오프 방법들 간의 편차를 제거한다.
도 1은 상이한 온도를 이용하여 상이한 전기적 네트워크 내의 일렉트로마이그레이션(EM) 위반을 결정하는 EM 사인 오프를 수행하는 방법(100)의 일부 실시예의 흐름도를 예시한다.
동작 102에서, 복수의 전기적 네트워크(즉, "네트")를 가진 집적 칩 설계(즉, 레이아웃)가 수신된다. 복수의 전기적 네트워크는 함께 전기적으로 접속되거나 커플링된 집적 칩 설계 내의 하나 이상의 컴포넌트를 각각 포함한다. 에를 들어, 복수의 전기적 네트워크는, 회로 엘리먼트에 전력을 공급하도록 구성된 개별적인 전력 버스 배선(예를 들어, VSS 또는 VDD로 유지된 배선)에 전기적으로 접속되거나 커플링된, 금속 상호접속층(예를 들어, 금속 상호접속 배선 및 금속 비아)의 개별적인 그룹들을 각각 포함할 수 있다. 일부 실시예에 있어서, 개별적인 전기적 네트워크 상의 컴포넌트는 서로 전기적으로 절연될 수 있다.
동작 104에서, 복수의 전기적 네트워크 중 선택된 하나의 전기적 네트워크 내의 하나 이상의 컴포넌트(예를 들어, 금속 상호접속 배선)에 대한 실물 온도(real temperature)의 변화(ΔT real)가 결정된다. 실물 온도 변화(ΔT real)는 선택된 전기적 네트워크 내에서 발생된 열로 인한 선택된 전기적 네트워크 내의 하나 이상의 컴포넌트의 온도 변화를 포함한다. 예를 들어, 다양한 실시예에 있어서, 실물 온도 변화(ΔT real)는 선택된 전기적 네트워크 내의 금속 상호접속 배선의 줄 열(joule heating) 및/또는 선택된 전기적 네트워크 내의 하나 이상의 트랜지스터 디바이스로부터 발생된 열(즉, 자체 발열)(즉, 트랜지스터 디바이스의 채널 영역 내의 반도체 분자와 전하 캐리어의 충돌로 인한 열) 때문일 수 있다. 일부 실시예에서, 실물 온도 변화(ΔT real)는 복수의 전기적 네트워크 중 상이한 전기적 네트워크 및/또는 동일한 전기적 네트워크 내의 상이한 컴포넌트에 대해 상이할 수 있다.
동작 106에서, 선택된 전기적 네트워크 내의 하나 이상의 컴포넌트에 대한 실제 온도(T ACT )를 얻기 위해 실물 온도 변화(ΔT real)가 환경 온도(T E )에 가산된다. 환경 온도(T E )는 집적 칩 설계의 상이한 전기적 네트워크에 대해 동일한 값을 갖도록 설정될 수 있다. 일부 실시예에 있어서, 환경 온도(T E )는, EM 테스트를 가속화하고 각각의 짧은 시구간에 걸친(필드에서 집적 칩의 실제 수명은 EM 사인 오프에 배당된 시간보다 크므로) EM 고장을 초래하기 위해 기판 또는 금속 상호접속 배선의 값보다 크도록 선택된 값을 가질 수 있다. 예를 들어, 환경 온도는 미리결정된 시구간에 걸친 집적 칩 고장을 초래하기 위해 선택된 값을 가질 수 있다. 일부 실시예에 있어서, 환경 온도(T E )는 프로세스 엔지니어에 의해 설정된(예를 들어 온-칩 데이터에 기초한) 변수일 수 있다.
동작 108에서, 실제 온도(T ACT )에서의, 선택된 전기적 네트워크 내의 하나 이상의 컴포넌트에 대한 일렉트로마이그레이션(EM) 마진/제한치가 결정된다. 일렉트로마이그레이션 마진/제한치는 전기적 네트워크 내의 하나 이상의 컴포넌트에 대한 일렉트로마이그레이션 메트릭의 값의 허용가능한 상한치이다. 일렉트로마이그레이션 메트릭의 값이 일렉트로마이그레이션 마진/제한치를 초과하면, 전기적 네트워크 내의 하나 이상의 컴포넌트에서 일렉트로마이그레이션 우려가 있고, EM 위반이 식별된다. 일부 실시예에 있어서, EM 마진/제한치는 실제 온도에서 결정된 평균 전류 제한치를 포함할 수 있다. 다른 실시예에 있어서, EM 마진/제한치는 실제 온도에서 결정된 고장간 평균 시간(mean-time to failure; MTTF) 제한치를 포함할 수 있다.
동작 110에서, 일렉트로마이그레이션 메트릭이 선택된 전기적 네트워크 내의 하나 이상의 컴포넌트에 대해 결정된다. 일부 실시예에 있어서, 일렉트로마이그레이션 메트릭은 선택된 전기적 네트워크 내의 하나 이상의 컴포넌트들에 대한 평균 전류일 수 있다. 다른 실시예에 있어서, 일렉트로마이그레이션 메트릭은 MTTF일 수 있다. 일렉트로마이그레이션 메트릭은 집적 칩 설계의 시뮬레이션으로부터 결정될 수 있다.
동작 112에서, 하나 이상의 컴포넌트에서 EM 위반이 존재하는지를 결정하기 위해 EM 메트릭은 EM 마진/제한치에 비교된다.
동작 114에서, EM 위반이 식별되면, 선택된 전기적 네트워크 내의 하나 이상의 컴포넌트에 대응하는 하나 이상의 설계층이 조정된다. 예를 들어, 일렉트로마이그레이션 평균 전류가 전류 마진/제한치를 위반하면, 집적 칩 설계의 선택된 전기적 네트워크 내의 하나 이상의 컴포넌트에 대응하는 하나 이상의 설계층은 선택된 전기적 네트워크 상에서의 EM 위반을 경감시키기 위해 조정된다.
동작들(102~114)은 전기적 네트워크 상의 상이한 컴포넌트 및/또는 복수의 전기적 네트워크의 상이한 전기적 네트워크 내의 컴포넌트의 EM 위반을 결정하고 제거하기 위해 되풀이하여 반복될 수 있다. 예를 들어, 동작들(102~114)은 첫번째에서 제 1 전기적 네트워크 내의 하나 이상의 컴포넌트 상에서의 EM 위반을 결정하고, 두번째에서는 제 2 전기적 네트워크 내의 하나 이상의 컴포넌트 상에서의 EM 위반을 결정하는 것 등을 수행할 수 있다. 각 전기적 네트워크 상의 컴포넌트는 상이한 온도를 가질 수 있고, 각 전기적 네트워트 상의 컴포넌트의 EM 마진/제한치는 상이할 수 있다. 그러므로, EM 위반은 네트 단위로(net-by-net basis) 결정될 수 있어서, EM 위반을 갖지 않은 전기적 네트워크의 불필요한 재설계를 감소시킨다.
복수의 전기적 네트워크 내에서 EM 위반이 결정되고 EM 사인 오프가 완료되면, 동작 116에서 조정된 집적 칩 설계로부터 집적 칩 설계가 반도체 기판 상에 제조될 수 있다.
도 2a 및 도 2b는 복수의 전기적 네트워크를 가진 집적 회로의 일부 실시예를 예시한다.
도 2a는 복수의 전기적 네트워크(201a~201c)를 가진 집적 칩(200)의 일부 실시예의 단면도를 예시한다. 집적 칩(200)은 기판(202) 내에 배열된 복수의 트랜지스터 디바이스(204)를 포함한다. 다양한 실시예에 있어서, 기판(202)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI 등)를 포함할 수 있다.
복수의 트랜지스터 디바이스(204)는 채널 영역(206)에 의해 분리된 소스 영역(203a) 및 드레인 영역(203b)을 각각 포함한다. 소스 영역(203a) 및 드레인 영역(203b)은 고도핑된 영역[예를 들어, 주위에 있는 기판(202)보다 큰 도핑 농도를 가짐]을 포함한다. 일부 실시예에 있어서, 소스 영역(203a) 및 드레인 영역(203b)은 기판(202)과는 상이한 도핑 유형을 가진 웰 영역(208) 내에 배열될 수 있다(예를 들어, n형 웰 영역이 p형 기판 내에 배열될 수 있다). 게이트 구조물이 채널 영역(206) 위에 배열된다. 게이트 구조물은 트랜지스터 디바이스(204)의 동작 중에 채널 영역(206) 내의 전하 캐리어(예를 들어, 정공 또는 전자)의 흐름을 제어하도록 구성된다. 게이트 구조물은 게이트 유전체(205)에 의해 채널 영역(206)으로부터 분리된 게이트 전극(207)을 포함한다. 일부 실시예에 있어서, 게이트 구조물은 유전체층(210)(예를 들어, 인 실리케이트 글라스)에 의해 둘러싸인다.
BEOL(back-end-of-the-line) 금속화 스택(212)이 기판(202) 위에 배열된다. BEOL 금속화 스택(212)은 하나 이상의 유전체층(214a~214e)을 가진 유전체 구조물 내에 배열된 복수의 금속 상호접속층을 포함한다. 다양한 실시예에 있어서, 하나 이상의 유전체층(214a~214e)은 산화물, 극저 k 유전체 재료, 및/또는 저 k 유전체 재료(예를 들어, SiCO)를 포함할 수 있다. 일부 실시예에 있어서, 복수의 금속 상호접속층은 도전성 콘택(216), 금속 상호접속 배선(218a~218c), 및/또는 금속 비아(220)를 포함할 수 있다. 도전성 콘택(216)은 금속 비아(220)에 의해 분리된, 금속 상호접속 배선(218a~218c)에 트랜지스터 디바이스(204)를 전기적으로 커플링한다.
복수의 전기적 네트워크(201a~201c)는 함께 전기적으로 커플링된 복수의 금속 상호접속층을 각각 포함한다. 예를 들어, 일부 실시예에 있어서, 제 1 전기적 네트워크(201a)는 제 1 전기적 네트워크(201a) 내의 트랜지스터 디바이스에 전력(예를 들어, VSS로 유지됨)을 공급하도록 구성된 제 1 전력 버스 배선(222a)에 커플링된 복수의 금속 상호접속층을 포함할 수 있는 한편, 제 2 전기적 네트워크(201b)는 제 2 전기적 네트워크(201b) 내의 트랜지스터 디바이스에 전력(예를 들어, VSS로 유지됨)을 공급하도록 구성된 제 2 전력 버스 배선(222b)에 커플링된 복수의 금속 상호접속층을 포함할 수 있다. 일부 실시예에 있어서, 상이한 전기적 네트워크 내의 금속 상호접속층은 서로 전기적으로 절연된다.
상이한 전기적 네트워크(201a~201c) 내의 금속 상호접속 배선은 저항성 발열 및/또는 디바이스 자체 발열로 인한 상이한 실물 온도 변화(ΔT real ) 때문에 상이한 실제 온도를 갖는다. 예를 들어, 일부 실시예에 있어서, 선택된 전기적 네트워크에서의 금속 상호접속 배선들에 대한 실물 온도 변화(ΔT real )는 선택된 전기적 네트워크에서의 금속 상호접속 배선들 상의 RMS 전류에 의존할 수 있다. 상이한 전기적 네트워크(201a~201c) 내의 금속 상호접속 배선은 상이한 RMS 전류를 갖기 때문에, 상이한 전기적 네트워크(201a~201c) 내의 금속 상호접속 배선은 상이한 실물 온도 변화를 가진다. 일부 실시예에 있어서, 동일한 전기적 네트워크(201a~201c)는 전기적 네트워크의 상이한 세그먼트 사이에서 상이한 실물 온도 변화(ΔT real )를 가질 수 있는데, 이것은 전기적 네트워크가 상이한 RMS 전류를 반송하는 금속 상호접속 배선들의 여러 가지(branch)들을 가질 수 있기 때문이다.
일부 실시예에 있어서, 제 1 전기적 네트워크(201a)는 제 1 실물 온도 변화(ΔT real_1 )에 대응하는 제 1 RMS 전류를 반송하는 제 1 금속 상호접속 배선을 가질 수 있고, 제 2 전기적 네트워크(201b)는 제 2 실물 온도 변화(ΔT real _ 2 )에 대응하는 제 2 RMS 전류를 반송하는 제 2 금속 상호접속 배선을 가질 수 있고, 제 3 전기적 네트워크(201c)는 제 3 실물 온도 변화(ΔT real _ 3 )에 대응하는 제 3 RMS 전류를 반송하는 제 3 금속 상호접속 배선을 가질 수 있다. 다양한 실시예에 있어서, 제 1 실물 온도 변화(ΔT real_1 ), 제 2 실물 온도 변화(ΔT real_2 ) 및 제 3 실물 온도 변화(ΔT real_3 ) 중 둘 이상은 상이할 수 있다.
도 2b는 집적 칩(200)과 연관된 집적 칩 설계(226)의 평면도(224)를 예시한다. 평면도(224)에 나타낸 바와 같이, 제 1 전기적 네트워크(201a)는 제 1 폭(w 1 )을 가진 제 1 금속 배선(218a)을 포함하고, 제 2 전기적 네트워크(201b)는 제 2 폭(w 2 )을 가진 제 2 금속 배선(218b)을 포함하고, 제 3 전기적 네트워크(201c)는 제 3 폭(w 3 )을 가진 제 3 금속 배선(218c)을 포함한다. 일부 실시예에 있어서, 제 1 폭(w 1 )은 제 2 폭(w 2 ) 및 제 3 폭(w 3 )과 동일할 수 있다. 다른 실시예에 있어서, 제 1 폭(w 1 ), 제 2 폭(w 2 ) 및/또는 제 3 폭(w 3 )은 상이할 수 있다.
도 3a 내지 도 3c는 도 2a 및 도 2b의 상이한 전기적 네트워크(예를 들어, 참조번호 201a~201c) 상의 금속 상호접속 배선에 대해 개별적인 실물 온도 변화(ΔT real _x )를 이용하여 EM 위반을 결정하는 개시된 EM 사인 오프 프로세스의 예들을 나타내는 도해(300~304)의 일부 실시예를 예시한다. EM 사인 오프 프로세스는 개별적인 실제 온도(T ACT_x )에서 각각의 전기적 네트워크 상의 금속 상호접속 배선의 평균 EM 전류(I AVG _x )를 결정하도록 구성된다. 더 높은 온도는 일렉트로마이그레이션을 증가시키므로, 실제 온도(T ACT_x )가 증가할수록, 대응하는 EM 전류 제한치(I EM _ LIMx )는 감소한다. 그러므로, 상이한 전기적 네트워크 상의 금속 상호접속 배선들에 대해 개별적인 실제 온도를 이용하는 것은 상이한 전기적 네트워크 상의 금속 상호접속 배선들이 상이하게 다뤄지도록 하고, 그에 따라 집적 칩 설계의 전기적 네트워크 상의, EM 문제를 일으킬 가능성이 낮은 금속 상호접속 배선들을 조정할 필요를 방지한다.
도 3a의 도해(300)에 나타낸 바와 같이, 제 1 전기적 네트워크(예를 들어, 도 2a에서의 참조번호 201a) 상의 제 1 금속 상호접속 배선은 환경 온도(T E )와 제 1 전기적 네트워크 상의 제 1 금속 상호접속 배선의 실물 온도 변화(ΔT real _ 1 )의 합과 동등한 제 1 실제 온도(T ACT_1 )를 갖는다(즉, T ACT_1 = T E + ΔT real _1 ). 예를 들어, 환경 온도(T E )는 110℃와 동등하고 제 1 네트워크의 실물 온도 변화(ΔT real_1 )는 10℃와 동등하면, 제 1 실제 온도(T ACT_1 )는 120℃와 동등하다. 제 1 전기적 네트워크 상의 제 1 금속 상호접속 배선의 평균 EM 전류 제한치(I EM _ LIM1 )가 제 1 실제 온도(T ACT_1 )에서 계산되고, 제 1 전기적 네트워크 상의 제 1 금속 상호접속 배선의 평균 전류(I AVG _ 1 )에 비교된다. 제 1 네트워크 상의 제 1 금속 상호접속 배선의 평균 전류(I AVG_1 )는 제 1 전기적 네트워크 상의 제 1 금속 상호접속 배선의 평균 EM 전류 제한치(I EM_LIM1 )보다 크기 때문에, 제 1 전기적 네트워크 상의 제 1 금속 상호접속 배선은 일렉트로마이그레이션을 감소시키기 위해 재설계된다(예를 들어, 전류 밀도를 감소시키기 위해 제 1 전기적 네트워크 상의 제 1 금속 상호접속 배선의 폭이 증가된다).
도 3b의 도해(302)에 나타낸 바와 같이, 제 2 전기적 네트워크(예를 들어, 도 2a에서 참조번호 201b) 상의 제 2 금속 상호접속 배선은 환경 온도(T E )와 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 실물 온도 변화(ΔT real _ 2 )의 합과 동등한 제 2 실제 온도(T ACT_2 )를 갖는다(즉, T ACT_2 = T E + ΔT real _2 ). 예를 들어, 환경 온도(T E )는 110℃와 동등하고 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 실물 온도 변화(ΔT real_2 )는 3℃와 동등하면, 제 2 실제 온도(T ACT_2 )는 113℃와 동등하다. 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 평균 EM 전류 제한치(I EM_LIM2 )가 제 2 실제 온도(T ACT_2 )에서 계산되고, 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 평균 전류(I AVG _ 2 )에 비교된다. 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 평균 전류(I AVG_2 )는 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 평균 EM 전류 제한치(I EM _ LIM2 )보다 작기 때문에, 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선은 일렉트로마이그레이션을 감소시키기 위해 재설계되지 않는다(예를 들어, 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 폭은 증가되지 않는다). 그보다, 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선은 손대지 않고 그대로 남겨지거나 집적 회로 설계를 더 컴팩트하게 하도록 재설계될 수 있다.
도 3c의 도해(304)에 나타낸 바와 같이, 제 3 전기적 네트워크(예를 들어, 도 2a에서 참조번호 201c) 상의 제 3 금속 상호접속 배선은 환경 온도(T E )와 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 실물 온도 변화(ΔT real _ 3 )의 합과 동등한 제 3 실제 온도(T ACT_3 )를 갖는다(즉, T ACT_3 = T E + ΔT real _3 ). 예를 들어, 환경 온도(T E )는 110℃와 동등하고 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 실물 온도 변화(ΔT real _ 3 )는 5℃와 동등하면, 제 3 실제 온도(T ACT_3 )는 115℃와 동등하다. 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 평균 EM 전류 제한치(I EM_LIM3 )가 제 3 실제 온도(T ACT_3 )에서 계산되고, 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 평균 전류(I AVG _ 3 )에 비교된다. 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 평균 전류(I AVG_3 )는 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 평균 EM 전류 제한치(I EM _ LIM3 )보다 작기 때문에, 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선은 일렉트로마이그레이션을 감소시키기 위해 재설계되지 않는다. 그보다, 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선은 손대지 않고 그대로 남겨지거나 집적 회로 설계를 더 컴팩트하게 하도록 폭이 재설계될 수 있다.
도 4는 도 3a 내지 도 3c의 EM 마진의 위반에 대처하기 위한 네트 단위의 집적 칩 설계의 조정을 나타내는 일부 실시예의 평면도(400)를 예시한다. 집적 칩 설계가 네트 단위로 조정되기 때문에, 설계 오버헤드에서의 불필요한 증가가 경감될 수 있다.
평면도(400)는 조정된 집적 칩 설계(226')를 예시한다. 조정된 집적 칩 설계(226')에서, 제 1 전기적 네트워크(201a)와 연관된 제 1 금속 상호접속 배선(216a')은 제 1 금속 상호접속 배선(216a')의 폭을 제 1 폭(w 1 )으로부터, 제 1 폭(w 1 )보다 큰, 조정된 제 1 폭(w 1 ')까지 증가시킴으로써 EM 위반에 대처하도록 조정되어왔다. 제 1 네트워크 상의 제 1 금속 상호접속 배선의 평균 전류(I AVG _ 1 )가 제 1 전기적 네트워크 상의 제 1 금속 상호접속 배선의 평균 EM 전류 제한치(I EM _ LIM1 )보다 크기 때문에 제 1 전기적 네트워크(201a)와 연관된 제 1 금속 상호접속 배선(216a')의 폭은 증가된다. 제 1 금속 상호접속 배선(216a')의 폭을 증가시키는 것은, 제 1 전기적 네트워크(201a) 상의 제 1 금속 상호접속 배선의 평균 EM 전류 제한치를 증가시키기 때문에, 제 1 전기적 네트워크(201a) 상의 EM 위반을 감소시킨다.
조정된 집적 칩 설계(226')에서, 제 2 전기적 네트워크(201b)와 연관된 제 2 금속 상호접속 배선(216b')은 제 2 금속 상호접속 배선(216b')의 폭을 제 2 폭(w 2 )으로부터, 제 2 폭(w 2 )보다 작은, 조정된 제 2 폭(w 2 ')까지 감소시킴으로써 조정되어왔다. 제 2 전기적 네트워크 상의 제 2 금속 상호접속 배선의 평균 전류(I AVG_2 )는 제 2 전기적 네트워크 상의 금속 상호접속 배선 상의 제 2 금속 상호접속 배선의 평균 EM 전류 제한치(I EM _ LIM2 )보다 작기 때문에, 제 2 전기적 네트워크(201b)와 연관된 제 2 금속 상호접속 배선(216b')의 폭은 EM 위반을 일으키는 일없이 조정된 제 2 폭(w 2 ')까지 감소될 수 있다. 일부 대안의 실시예에서, 제 2 금속 상호접속 배선(216b')의 제 2 폭(w 2 )은 조정되지 않을 수 있다.
조정된 집적 칩 설계(226')에서, 제 3 전기적 네트워크(201c)와 연관된 제 3 금속 상호접속 배선(216c')은 제 3 금속 상호접속 배선(216c')의 폭을 제 3 폭(w 3 )으로부터, 제 3 폭(w 3 )보다 작은, 조정된 제 3 폭(w 3 ')까지 감소시킴으로써 조정되어왔다. 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 평균 전류(I AVG_3 )는 제 3 전기적 네트워크 상의 제 3 금속 상호접속 배선의 평균 EM 전류 제한치(I EM_LIM3 )보다 작기 때문에, 제 3 전기적 네트워크(201c)와 연관된 제 3 금속 상호접속 배선(216c')의 폭은 EM 위반을 일으키는 일없이 조정된 제 3 폭(w 3 ')까지 감소될 수 있다. 일부 대안의 실시예에서, 제 3 금속 상호접속 배선(216c')의 제 3 폭(w 3 )은 조정되지 않을 수 있다.
도 5는 디바이스 자체 발열 및 저항성 발열에 대처하는 일렉트로마이그레이션(EM) 사인 오프를 수행하는 방법(500)의 보다 상세한 실시예의 흐름도를 예시한다.
개시된 방법(예를 들어, 방법 100 및 방법 500)은 일련의 행위 또는 이벤트로서 여기에 예시되고 설명되는 한편, 그러한 행위 또는 이벤트의 예시된 순서가 제한적인 의미로 해석되지 않는다는 것이 인지될 것이다. 예를 들어, 일부 행위는 여기서 예시하고/예시하거나 설명된 것들을 제외하고 상이한 순서로 발생하고/발생하거나 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 추가적으로, 여기에 본 명세서의 하나 이상의 양상 또는 실시예를 모두 구현할 필요는 없을 수 있다. 또한, 여기에 예시된 행위 중 하나 이상은 하나 이상의 개별적인 행위 및/또는 단계에서 수행될 수 있다.
동작 502에서, 복수의 전기적 네트워크를 가진 집적 칩 설계(즉, 레이아웃)가 수신된다.
동작 504에서, 실물 온도 변화(ΔT real )가 선택된 전기적 네트워크 상의 금속 상호접속 배선에 대해 결정된다. 일부 실시예에 있어서, 실물 온도 변화는 동작들(506~510)에 의해 결정된 바와 같이, 디바이스 자체 발열(self-heating) 및 줄 열(joule heating)로 인한 실물 온도 변화를 포함할 수 있다.
동작 506에서, 줄 열로 인한 온도 변화(ΔT joule )가 선택된 전기적 네트워크 상의 금속 상호접속 배선에 대해 결정된다. 줄 열(즉, 저항성 발열)로 인한 온도 변화(ΔT joule )는 선택된 전기적 네트워크 상의 금속 상호접속 배선의 RMS 전류(I RMS )에 비례한다. 예를 들어, 5mA의 RMS 전류는 5℃의 줄 열로 인한 온도 변화를 초래할 수 있다. 일부 실시예에 있어서, 줄 열로 인한 온도 변화(ΔT joule )는 기술 노드 내의 피처의 사이즈 및/또는 프로세스에 의존될 수 있다. 그러한 실시예에 있어서, 줄 열로 인한 온도 변화(ΔT joule )는 설계 룰 메뉴얼에 명시된 식으로부터 결정될 수 있다. 다른 실시예에 있어서, 줄 열로 인한 온도 변화(ΔT joule )는 집적 칩 설계 상의 시뮬레이션 실행에 기초하여 결정될 수 있다.
동작 508에서, 디바이스 자체 발열로 인한 온도 변화(ΔT channel )가 선택된 전기적 네트워크의 금속 상호접속 배선에 대해 결정된다. 일부 실시예에 있어서, 디바이스 자체 발열로 인한 온도 변화(ΔT channel )는 개별적인 시뮬레이션(예를 들어, SPICE 시뮬레이션)으로부터 디바이스의 자체 발열 온도를 결정하고, 이어서 금속 상호접속 배선에 대한 디바이스 자체 발열의 영향을 결정함으로써 계산될 수 있다.
동작 510에서, 실물 온도 변화(ΔT real )가 줄 열로 인한 온도 변화(ΔT joule ) 및 디바이스 자체 발열로 인한 온도 변화(ΔT channel )에 기초하여 금속 상호접속 배선에 대해 결정된다. 일부 실시예에 있어서, 실물 온도 변화(ΔT real )는 줄 열로 인한 온도 변화(ΔT joule )를 디바이스 자체 발열로 인한 온도 변화(ΔT channel )에 가산함으로써 결정될 수 있다(즉, ΔT real = ΔT joule + 계수 * ΔT channel ). 일부 실시예에 있어서, 제 1 전기적 네트워크의 디바이스 자체 발열 온도 변화(ΔT channel )는 이웃하는 전기적 네트워크 내의 하나 이상의 금속 상호접속 배선의 실제 온도에 영향을 미칠 수 있고, 따라서 실물 온도 변화(ΔT real )는 줄 열로 인한 온도 변화(ΔT joule )를 다중 채널의 디바이스 발열로 인한 온도 변화에 가산함으로써 결정될 수 있다(즉, ΔT real = ΔT joule _1 + 계수_1 * ΔT channel + 계수_2 * ΔT channel _2 ).
동작 512에서, 평균 전류 마진/제한치(I AVG _ LIM )는 환경 온도(T E )와 실물 온도 변화(ΔT real )의 합과 동등한 실제 온도(T ACT )에서 선택된 전기적 네트워크의 금속 상호접속 배선에 대해 계산된다. 일부 실시예에 있어서, 금속 상호접속 배선의 평균 전류 마진/제한치(I AVG_LIM )는 전기적 네트워크의 실제 온도(T ACT )와 금속 상호접속 배선의 폭의 함수일 수 있다[즉, I AVG_LIM = f(ΔT ACT , 폭)].
동작 514에서 금속 상호접속 배선 상의 평균 전류(I AVG )가 금속 상호접속 배선의 평균 전류 마진/제한치(I AVG _ LIM )에 비교된다. 평균 전류(I AVG )가 평균 전류 마진/제한치보다 크면, EM 위반이 금속 상호접속 배선 상에 존재하고(동작 516), 방법은 집적 칩 설계(예를 들어, 금속 상호접속 배선의 폭)를 조정하여 선택된 전기적 네트워크의 평균 전류를 감소시키도록 진행한다(동작 518).
방법(500)의 동작들(512~518)은 전기적 네트워크 내의 복수의 금속 상호접속 배선에 대해서 되풀이하여 수행될 수 있다. 예를 들어, 동작들(512~518)은 첫번째로 제 1 전기적 네트워크 내의 제 1 금속 상호접속 배선에 대해서 수행되고, 두번째로 제 1 전기적 네트워크 내의 제 2 금속 상호접속 배선에 대해서 수행되는 식으로 진행될 수 있다. 게다가, 동작들(502~518)은 개별적인 전기적 네트워크 상의 EM 위반을 개별적으로 결정하기 위해 집적 칩 설계 상의 복수의 전기적 네트워크에 대해서 되풀이하여 수행될 수 있다.
도 6a 및 도 6b는 복수의 전기적 네트워크에 대한 자체 발열 및 저항성 발열로 인한 실물 온도 변화(ΔT real )를 결정하는 일부 실시예를 예시한다.
도 6a는 제 1 전기적 네트워크(602a) 및 제 2 전기적 네트워크(602b)를 가진 집적 칩의 단면도(600)를 예시한다. 제 1 전기적 네트워크(602a)는 제 1 트랜지스터 디바이스(204a) 위에 배열된 제 1 복수의 금속 상호접속 배선(604a 및 606a)을 포함한다. 제 1 전류(I net1 )는 제 1 전기적 네트워크(602a)에서 제 1 복수의 금속 상호접속 배선(604a 및 606a)을 통해 제공된다. 제 2 전기적 네트워크(602b)는 제 2 트랜지스터 디바이스(204b) 위에 배열된 제 2 복수의 금속 상호접속 배선(604b 및 606b)을 포함한다. 제 2 전류(I net2 )는 제 2 전기적 네트워크(602b)에서 제 2 복수의 금속 상호접속 배선(604b 및 606b)을 통해 제공된다.
도 6b는 제 1 전기적 네트워크(602a)에 대한 시간(y축)의 함수로서 전류(x축)를 나타내는 제 1 그래프(608) 및 제 2 전기적 네트워크(602b)에 대한 시간(y축)의 함수로서 전류(x축)를 나타내는 제 2 그래프(614)의 일부 예시적인 실시예를 예시한다.
제 1 전기적 네트워크(602a) 내에서, 자체 발열로 인한 금속 상호접속 배선(604a 및 606a)의 실물 온도 변화는 아래놓인 제 1 트랜지스터 디바이스(204a)로부터 금속 상호접속 배선 상에 유도된[예를 들어, 제 1 트랜지스터 디바이스(204a)의 채널 내의 반도체 분자 내의 전하 캐리어의 충돌로 인함] 디바이스 발열로 인한 제 1 온도 변화(ΔT channel1 ) 및/또는 금속 상호접속 배선의 줄 열로 인한 제 1 온도 변화(ΔT joule1 )에 의존한다. 일부 실시예에 있어서, 줄 열로 인한 제 1 온도 변화(ΔT joule1 )는 제 1 전기적 네트워크(602a)의 RMS 전류로부터 계산될 수 있고, 그것은 줄 열로 인한 제 1 온도 변화(ΔT joule1 )가, 도체를 통한 전기 전류의 통과가 열을 발산하는 프로세스이기 때문이다. 제 1 그래프(608)에서 나타낸 바와 같이, 제 1 전기적 네트워크(602a) 상의 전류(610)는 피크값 I p 와 최소값 I m 사이에서 변하는 교류(alternating current)를 가지고, 그 결과 제 1 값(예를 들어, 대략 I p /√2와 동등함)을 가진 RMS 전류(612)를 초래한다.
제 1 평균 EM 전류 제한치(I AVG _ LIM1 )는 금속 상호접속 배선(604a)의 제 1 폭(w 1 ) 및 자체 발열로 인한 제 1 실물 온도 변화(ΔT real _ 1 )에 기초하여 금속 상호접속 배선(604a)에 대해 결정될 수 있다[즉, I AVG _ LIM1 = f(T E + ΔT real _1 , w 1 )]. 그 다음에, 금속 상호접속 배선(604a)에서의 평균 전류가 결정되고, 금속 상호접속 배선(604a)의 EM 위반을 결정하기 위해 제 1 평균 EM 전류 제한치(I AVG _ LIM1 )에 비교된다. EM 위반이 존재하면, 금속 상호접속 배선(604a)의 폭은 w 1 으로부터 더 큰 폭으로 증가된다. 금속 상호접속 배선(604a)의 폭의 증가는 폭의 함수인 제 1 전류 마진/제한치(I AVG_LIM1 )를 증가시킬 수 있고, 그에 따라 EM 위반을 제거한다. 제 2 평균 EM 전류 제한치(I AVG _ LIM2 )는 금속 상호접속 배선(606a)의 제 2 폭(w 2 ) 및 자체 발열로 인한 제 1 실물 온도 변화(ΔT real _ 1 )에 기초하여 금속 상호접속 배선(606a)에 대해 결정될 수 있다[즉, I AVG _ LIM2 = f(T E + ΔT real _1 , w 2 )]. 그 다음에, 금속 상호접속 배선(606a)에서의 평균 전류가 결정되고, 금속 상호접속 배선(606a)의 EM 위반을 결정하기 위해 제 2 평균 EM 전류 제한치(I AVG_LIM2 )에 비교된다. EM 위반이 존재하면, 금속 상호접속 배선(606a)의 폭은 w 2 로부터 더 큰 폭으로 증가된다.
일부 실시예에 있어서, 제 2 전기적 네트워크(예를 들어, 참조번호 602b)의 자체 발열로 인한 온도 변화(ΔT channel )는 제 1 전기적 네트워크(예를 들어, 참조번호 602a) 내의 하나 이상의 금속 상호접속 배선의 실제 온도에 영향을 미칠 수 있다. 예를 들어, 도 6a에서 금속 상호접속 배선(604a)이 제 2 트랜지스터 디바이스(204b) 위로 확장되었다면[그러나, 제 2 전기적 네트워크(602b)로 접속되지 않음], 금속 상호접속 배선(604a)은 제 1 트랜지스터 디바이스(204a)의 자체 발열에 의해, 또한 제 2 트랜지스터 디바이스(204b)로부터의 자체 발열에 의해 영향을 받았을 것이다.
제 1 전기적 네트워크(602a) 내의 금속 상호접속 배선(604a 및 606a)에 대한 EM 검사가 완료되었다면, 제 2 전기적 네트워크(602b) 내의 금속 상호접속 배선(604b 및 606b)에 대한 EM 검사가 수행될 수 있다. 제 2 전기적 네트워크(602b) 내에서, 자체 발열로 인한 금속 상호접속 배선(604b 또는 606b)의 제 2 실물 온도 변화(ΔT real_2 )는 아래놓인 제 2 트랜지스터 디바이스(204b)로부터 금속 상호접속 배선 상에 유도된 디바이스 발열로 인한 온도 변화(ΔT channel2 ) 및/또는 금속 상호접속 배선의 줄 열로 인한 제 2 온도 변화(ΔT joule2 ) 때문이다. 일부 실시예에 있어서, 줄 열로 인한 제 2 온도 변화(ΔT joule2 )는 제 2 전기적 네트워크(602b)의 RMS 전류로부터 계산될 수 있다. 제 2 그래프(614)에서 나타낸 바와 같이, 제 2 전기적 네트워크(602b) 상의 전류(616)는 직류이고, 그 결과 RMS 전류(612)의 제 1 값보다 작으며, 직류값과 동등한 제 2 값을 가진 RMS 전류를 초래한다. 이 제 2 값은 제 2 전기적 네트워크(602b) 상의 금속 상호접속 배선(604b 및 606b)이 제 1 전기적 네트워크(602a)에서 금속 상호접속 배선(604b 및 606b)보다 작은 자체 발열을 겪게 하고, 그 결과 더 높은 EM 마진/제한치를 초래한다.
제 3 평균 EM 전류 제한치(I AVG _ LIM3 )가 제 3 금속 상호접속 배선(604b)의 제 3 폭(w 3 ) 및 자체 발열로 인한 제 2 실물 온도 변화(ΔT real _ 2 )에 기초하여 제 3 금속 상호접속 배선(604b)에 대해 결정될 수 있다[즉, I AVG _ LIM3 = f(T E + ΔT real _2 , w 3 )]. 그 다음에, 제 3 금속 상호접속 배선(604b)에서의 평균 전류가 결정되고, 제 3 금속 상호접속 배선(604b)의 EM 위반을 결정하기 위해 제 3 평균 EM 전류 제한치(I AVG_LIM3 )에 비교된다. EM 위반이 존재하면, 제 3 금속 상호접속 배선(604b)의 폭은 w 3 로부터 더 큰 폭으로 증가된다. 제 4 평균 EM 전류 제한치(I AVG _ LIM4 )가 제 4 금속 상호접속 배선(606b)의 제 4 폭(w 4 ) 및 자체 발열로 인한 제 2 실물 온도 변화(ΔT real _ 2 )에 기초하여 제 4 금속 상호접속 배선(606b)에 대해 결정될 수 있다[즉, I AVG _ LIM4 = f(T E + ΔT real_2 , w 4 )]. 그 다음에, 제 4 금속 상호접속 배선(606b)에서의 평균 전류가 결정되고, 제 4 금속 상호접속 배선(606b)의 EM 위반을 결정하기 위해 제 4 평균 EM 전류 제한치(I AVG _ LIM4 )에 비교된다. EM 위반이 존재하면, 제 4 금속 상호 접속 배선(606b)의 폭은 w 4 로부터 더 큰 폭으로 증가된다.
일부 실시예에 있어서, 제 1 전기적 네트워크(예를 들어, 참조번호 602a)의 자체 발열로 인한 온도 변화(ΔT channel )는 제 2 전기적 네트워크(예를 들어, 참조번호 602b) 내의 하나 이상의 금속 상호접속 배선의 실제 온도에 영향을 미칠 수 있다. 예를 들어, 도 6a에서 금속 상호접속 배선(604b)이 제 1 트랜지스터 디바이스(204a) 위로 확장되었다면[그러나, 제 1 트랜지스터 디바이스(602a)로 접속되지 않음], 금속 상호접속 배선(604b)은 제 2 트랜지스터 디바이스(204b)의 자체 발열에 의해, 또한 제 1 트랜지스터 디바이스(204a)로부터의 자체 발열에 의해 영향을 받았을 것이다.
도 7은 일렉트로마이그레이션 사인 오프를 수행하기 위한 시스템(700)의 일부 실시예의 블록도를 나타내는 일부 실시예를 예시한다. 일부 실시예에 있어서, 시스템(700)의 하나 이상의 컴포넌트는 EDA(electronic design automation; 전자 설계 자동화) 툴 내에 포함될 수 있다.
시스템(700)은 집적 칩 설계(704)(즉, 레이아웃)을 저장하도록 구성된 제 1 메모리 엘리먼트(702)를 포함한다. 제 1 메모리 엘리먼트(702)는 디지털 데이터를 저장하도록 구성된 전자 메모리(예를 들어, RAM, 솔리드 스테이트 메모리 등)를 포함한다. 집적 칩 설계(704)는 복수의 전기적 네트워크(704a~704n) 내에 배열된 복수의 상이한 설계층(예를 들어, 금속 상호접속 배선층, 금속 비아층 등)을 포함한다.
평균 전류 마진/제한치 결정 엘리먼트(705)는 복수의 전기적 네트워크(704a~704n) 내의 하나 이상의 컴포넌트에 대한 일렉트로마이그레이션 마진/제한치를 결정하도록 구성된다. 일부 실시예에 있어서, 일렉트로마이그레이션 마진/제한치 결정 엘리먼트(705)는 복수의 전기적 네트워크(704a~704n)의 각각의 전기적 네트워크 내의 하나 이상의 컴포넌트 상의 전류(I n )를 측정하고 집적 칩 설계(704)에서 복수의 전기적 네트워크(704a~704n) 내의 하나 이상의 컴포넌트에 대한 복수의 RMS 전류(I RMS _x , 여기서 x = 1에서 n까지)를 결정하도록 구성된 전류 측정 엘리먼트(706)를 포함한다. 복수의 RMS 전류(I RMS_x ) 각각은 집적 칩 설계(702)에서 복수의 전기적 네트워크(704a~704n) 중 하나의 전기적 네트워크 내의 하나 이상의 컴포넌트에 대응한다. 예를 들어, 제 1 RMS 전류(I RMS _ 1 )는 제 1 전기적 네트워크(704a) 내의 하나 이상의 컴포넌트에 대응하고, 제 2 RMS 전류(I RMS_2 )는 제 2 전기적 네트워크(704b) 내의 하나 이상의 컴포넌트에 대응하는 식이다. 일부 실시예에 있어서, 전류 측정 엘리먼트(706)는 복수의 RMS 전류(I RMS _x )를 계산하기 위해 사용되는, 설계 룰 데이터베이스(716)로부터 제 1 식(f 1 )을 수신하도록 구성될 수 있다. 일부 실시예에 있어서, 제 1 식(f 1 )은 집적 칩 설계(704)의 제조 프로세스 및/또는 기술 노드에 의존된다.
실물 온도 변화 계산 엘리먼트(708)는 복수의 RMS 전류(I RMS_x )에 기초하여 복수의 전기적 네트워크(704a~704n) 내의 하나 이상의 컴포넌트에 대한 실물 온도 변화(ΔT real_x )를 결정하도록 구성된다. 실물 온도 변화(ΔT real _x )는 복수의 전기적 네트워크(704a~704n)의 각각의 전기적 네트워크 내의 하나 이상의 컴포넌트에 대한 실제 온도(T ACT_x )를 결정하기 위해 합산(summation) 엘리먼트(710)에 의해 환경 온도(T E )에 가산된다. 일부 실시예에 있어서, 환경 온도(T E )는 제 2 메모리 엘리먼트(712)에서 저장될 수 있다. 다양한 실시예에 있어서, 제 2 메모리 엘리먼트(712)는 제 1 메모리 엘리먼트(702)와 동일한 물리적 메모리 또는 제 1 메모리 엘리먼트(702)와 상이한 물리적 메모리일 수 있다.
복수의 전기적 네트워크(704a~704n) 내의 하나 이상의 컴포넌트에 대한 실제 온도(T ACT_x )는, 선택된 전기적 네트워크(704a~704n)의 하나 이상의 컴포넌트에 대응하는 실제 온도(T ACT_x )에서 복수의 전기적 네트워크(704a~704n) 내의 하나 이상의 컴포넌트에 대한 평균 전류 마진/제한치(I AVG _ LIMx )를 계산하도록 구성된 평균 전류 마진/제한치 계산 엘리먼트(714)에 제공된다. 예를 들어, 평균 전류 마진/제한치 계산 엘리먼트(714)는 제 1 실제 온도(T ACT_1 )에서 제 1 전기적 네트워크(704a) 내의 제 1 금속 상호접속 배선에 대한 제 1 평균 전류 마진/제한치(I AVG _ LIM1 )를 계산하고, 제 2 실제 온도(T ACT_2 )에서 제 2 전기적 네트워크(704b) 내의 제 2 금속 상호접속 배선에 대한 제 2 평균 전류 마진/제한치(I AVG _ LIM2 )를 계산하는 식으로 진행할 수 있다. 일부 실시예에 있어서, 평균 전류 마진/제한치 계산 엘리먼트(714)는 설계 룰 데이터베이스(716)로부터 평균 전류 마진/제한치(I AVG_LIMx )를 계산하기 위해 제 2 식(f 2 )을 수신하도록 구성될 수 있다. 제 2 식(f 2 )은 집적 칩 설계(704)의 제조 프로세스 및/또는 기술 노드에 의존될 수 있다.
시뮬레이션 툴(718)은 집적 칩 설계(704)로부터 복수의 전기적 네트워크(704a~704n) 내의 하나 이상의 컴포넌트에 대한 평균 전류(I AVGx )를 결정하도록 구성된다. 평균 전류(I AVGx ) 및 평균 전류 마진/제한치(I AVG _ LIMx )는, 평균 전류(I AVGx )를 평균 전류 마진/제한치(I AVG_LIMx )에 비교함으로써 일렉트로마이그레이션 위반을 식별하도록 구성된 비교 엘리먼트(720)에 제공된다. 예를 들어, 전기적 네트워크 내의 금속 상호접속 배선의 평균 전류(I AVGx )가 상기 전기적 네트워크의 평균 전류 마진/제한치(I AVG_LIMx )를 위반하면, 일렉트로마이그레이션 위반이 식별된다. 일부 실시예에 있어서, 시뮬레이션 툴은 SPICE(Simulation Program with Integrated Circuit Emphasis) 시뮬레이터를 포함할 수 있다.
설계 레이아웃 툴(722)은 비교 엘리먼트(720)의 출력에 기초하여 복수의 전기적 네트워크(704a~704n) 중 하나의 전기적 네트워크 내의 하나 이상의 컴포넌트에 대응하는 하나 이상의 설계층을 조정하도록 구성된다. 일렉트로마이그레이션 위반이 전기적 네트워크 내에 존재하는 것으로 결정되면 하나 이상의 설계층은 금속 상호접속 배선의 폭을 증가시키도록 조정될 수 있다. 대안적으로, 평균 전류가 평균 전류 마진/제한치 미만인 것으로 결정되면 하나 이상의 설계층은 금속 상호접속 배선의 폭을 감소시키도록 조정될 수 있다.
그러므로, 본 발명개시는 각각의 네트워크에 대해 단일 EM 검사를 수행함으로써 상이한 전기적 네트워크 상의 EM 위반을 결정하는 일렉트로마이그레이션(EM) 사인 오프 방법에 관한 것이다. 단일 EM 검사는 개별적인 온도들을 이용하여 결정된 상이한 전기적 네트워크들의 일렉트로마이그레이션 마진/제한치와 일렉트로마이그레이션 메트릭(예를 들어, 평균 전류)를 비교함으로써 수행된다.
당업자들이 본 발명개시의 양상들을 보다 잘 이해할 수 있도록 상기 여러 실시예들의 피처들을 약술하였다. 당업자는 여기에 도입된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 발명개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 발명개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 일렉트로마이그레이션 사인 오프(electromigration sign-off)를 수행하는 방법에 있어서,
    제1 전기적 네트워크 내의 제1 금속 상호접속 배선 상의 RMS(root mean square) 전류로부터의 줄 열(joule heating)로 인한 온도 변화를 결정하는 단계;
    실물 온도(real temperature) 변화를 결정하기 위해, 디바이스 자체 발열로 인한 온도 변화에 상기 줄 열로 인한 온도 변화를 가산하는 단계로서, 상기 실물 온도 변화는, 상기 제1 금속 상호접속 배선에 대한 상기 줄 열 및 상기 디바이스 자체 발열의 영향을 나타내는 것인, 상기 줄 열로 인한 온도 변화 가산 단계;
    실제 온도(actual temperature)를 결정하기 위해, 환경 온도에 상기 실물 온도 변화를 가산하는 단계로서, 상기 환경 온도는, 상기 제1 전기적 네트워크 내 그리고 제2 전기적 네트워크 내의 금속 상호접속 배선에 대해 동일한 값을 가지며, 상기 실제 온도는, 상기 제1 금속 상호접속 배선을 둘러싸는 상기 환경 온도에 상기 줄 열 및 상기 디바이스 자체 발열의 상기 영향을 적용함으로써 얻어지는 온도인 것인, 상기 실물 온도 변화 가산 단계;
    상기 실제 온도를 이용하여 상기 제1 금속 상호접속 배선에 대한 평균 전류 제한치를 결정하는 단계로서, 상기 평균 전류 제한치는, 일렉트로마이그레이션 위반이 존재하는 상기 제1 금속 상호접속 배선 내의 전류의 수치 평균에 대한 경계인 것인, 상기 평균 전류 제한치 결정 단계;
    상기 제1 금속 상호접속 배선 내의 일렉트로마이그레이션 위반을 결정하기 위해, 상기 제1 금속 상호접속 배선 상의 평균 전류를 상기 평균 전류 제한치와 비교하는 단계;
    상기 실제 온도와 상이한 제2 실제 온도에서 상기 제1 전기적 네트워크 내의 제2 금속 상호접속 배선에 대한 제2 평균 전류를 결정하는 단계; 및
    상기 제2 금속 상호접속 배선 내의 제2 일렉트로마이그레이션 위반을 결정하기 위해 상기 제2 평균 전류를 제2 평균 전류 제한치와 비교하는 단계
    를 포함하는, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  2. 제1항에 있어서, 상기 디바이스 자체 발열로 인한 온도 변화는, 상기 제1 전기적 네트워크 내의 트랜지스터 디바이스의 채널 영역 내의 전하 캐리어에 의해 발생되는 것인, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  3. 제1항에 있어서,
    상기 일렉트로마이그레이션 위반이 존재한다고 결정되는 경우, 조정된 집적 칩 설계를 형성하기 위해 상기 제1 금속 상호접속 배선의 폭을 조정하는 단계; 및
    상기 조정된 집적 칩 설계로부터 상기 집적 칩을 제조하는 단계
    를 더 포함하는, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  4. 제3항에 있어서, 상기 제1 금속 상호접속 배선의 폭을 조정하는 단계는, 상기 제1 금속 상호접속 배선의 폭을 증가시킴으로써 수행되는 것인, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  5. 제1항에 있어서, 상기 디바이스 자체 발열로 인한 온도 변화는, 상기 제1 전기적 네트워크 내의 제1 트랜지스터 디바이스의 제1 채널 영역 내의 전하 캐리어에 의해, 그리고 상기 제1 전기적 네트워크에 인접한 상기 제2 전기적 네트워크 내의 제2 트랜지스터 디바이스의 제2 채널 영역 내의 전하 캐리어에 의해 발생되는 것인, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  6. 제1항에 있어서,
    상기 실제 온도 및 상기 제1 금속 상호접속 배선의 폭에 기초하여 상기 평균 전류 제한치를 계산하는 단계
    를 더 포함하는, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  7. 제1항에 있어서,
    상기 일렉트로마이그레이션 위반을 결정한 후에, 상기 제1 전기적 네트워크를 포함하는 집적 칩 설계에 기초하여 반도체 기판 내에 집적 칩을 형성하는 단계
    를 더 포함하는, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  8. 제1항에 있어서,
    상기 실제 온도와 상이한 제3 실제 온도에서 상기 제2 전기적 네트워크 - 상기 제2 전기적 네트워크는 상기 제1 전기적 네트워크와 상이함 - 내의 제3 금속 상호접속 배선에 대한 제3 평균 전류를 결정하는 단계; 및
    상기 제3 금속 상호접속 배선 내의 제3 일렉트로마이그레이션 위반을 결정하기 위해 상기 제3 평균 전류를 제3 평균 전류 제한치와 비교하는 단계
    를 더 포함하는, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  9. 일렉트로마이그레이션 사인 오프를 수행하는 방법에 있어서,
    제1 전기적 네트워크 내의 제1 컴포넌트 상의 전류로부터의 줄 열로 인한 온도 변화를 결정하는 단계;
    상기 줄 열로 인한 온도 변화 및 디바이스 자체 발열로 인한 온도 변화로부터 실물 온도 변화를 결정하는 단계로서, 상기 실물 온도 변화는, 상기 제1 컴포넌트에 대한 상기 줄 열 및 상기 디바이스 자체 발열의 영향을 나타내는 것인, 상기 실물 온도 변화 결정 단계;
    상기 실물 온도 변화 및 환경 온도로부터 실제 온도를 결정하는 단계로서, 상기 환경 온도는, 상기 제1 전기적 네트워크 내 그리고 제2 전기적 네트워크 내의 컴포넌트에 대해 동일한 값을 가지며, 상기 실제 온도는, 상기 제1 컴포넌트를 둘러싸는 상기 환경 온도에 상기 줄 열 및 상기 디바이스 자체 발열의 상기 영향을 적용함으로써 얻어지는 온도인 것인, 상기 실제 온도 결정 단계;
    상기 실제 온도를 이용하여 상기 컴포넌트에 대한 평균 전류 제한치를 결정하는 단계로서, 상기 평균 전류 제한치는, 일렉트로마이그레이션 위반이 존재하는 상기 제1 컴포넌트 내의 전류의 수치 평균에 대한 경계인 것인, 상기 평균 전류 제한치 결정 단계;
    상기 제1 컴포넌트 상의 평균 전류 및 상기 평균 전류 제한치에 기초하여 상기 제1 컴포넌트 내의 일렉트로마이그레이션 위반을 결정하는 단계;
    상기 실제 온도와 상이한 제2 실제 온도에서 상기 제1 전기적 네트워크 내의 제2 컴포넌트에 대한 제2 평균 전류를 결정하는 단계; 및
    상기 제2 컴포넌트 내의 제2 일렉트로마이그레이션 위반을 결정하기 위해 상기 제2 평균 전류를 제2 평균 전류 제한치와 비교하는 단계
    를 포함하는, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
  10. 일렉트로마이그레이션 사인 오프를 수행하는 방법에 있어서,
    제1 전기적 네트워크 내의 제1 금속 상호접속 배선 상의 RMS(root mean square) 전류로부터의 줄 열로 인한 온도 변화를 결정하는 단계;
    실물 온도 변화를 결정하기 위해, 디바이스 자체 발열로 인한 온도 변화에 상기 줄 열로 인한 온도 변화를 가산하는 단계로서, 상기 디바이스 자체 발열로 인한 온도 변화는, 상기 제1 전기적 네트워크 내의 트랜지스터 디바이스의 채널 영역 내의 전하 캐리어에 의해 발생되고, 상기 실물 온도 변화는, 상기 제1 금속 상호접속 배선에 대한 상기 줄 열 및 상기 디바이스 자체 발열의 영향을 나타내는 것인, 상기 줄 열로 인한 온도 변화 가산 단계;
    실제 온도를 결정하기 위해, 환경 온도에 상기 실물 온도 변화를 가산하는 단계로서, 상기 환경 온도는, 상기 제1 전기적 네트워크 내 그리고 제2 전기적 네트워크 내의 금속 상호접속 배선에 대해 동일한 값을 가지며, 상기 실제 온도는, 상기 제1 금속 상호접속 배선을 둘러싸는 상기 환경 온도에 상기 줄 열 및 상기 디바이스 자체 발열의 상기 영향을 적용함으로써 얻어지는 온도인 것인, 상기 실물 온도 변화 가산 단계;
    상기 실제 온도 및 상기 제1 금속 상호접속 배선의 폭을 이용하여 상기 제1 금속 상호접속 배선에 대한 평균 전류 제한치를 결정하는 단계로서, 상기 평균 전류 제한치는, 일렉트로마이그레이션 위반이 존재하는 상기 제1 금속 상호접속 배선 내의 전류의 수치 평균에 대한 경계인 것인, 상기 평균 전류 제한치 결정 단계;
    상기 제1 금속 상호접속 배선 내의 일렉트로마이그레이션 위반을 결정하기 위해, 상기 제1 금속 상호접속 배선 상의 평균 전류를 상기 평균 전류 제한치와 비교하는 단계;
    상기 일렉트로마이그레이션 위반이 존재한다고 결정되는 경우, 조정된 집적 칩 설계를 형성하기 위해 상기 제1 금속 상호접속 배선의 폭을 증가시키는 단계;
    상기 실제 온도와 상이한 제2 실제 온도에서 상기 제1 전기적 네트워크 내의 제2 금속 상호접속 배선에 대한 제2 평균 전류를 결정하는 단계; 및
    상기 제2 금속 상호접속 배선 내의 제2 일렉트로마이그레이션 위반을 결정하기 위해 상기 제2 평균 전류를 제2 평균 전류 제한치와 비교하는 단계
    를 포함하는, 일렉트로마이그레이션 사인 오프를 수행하는 방법.
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