KR101921979B1 - Method and apparatus for manufacturing epitaxial wafer - Google Patents

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Abstract

실시 예에 의하면, 멀티 런 방식으로 챔버 내에서 서셉터에 안착된 복수의 웨이퍼 각각에 에피텍셜층을 형성하는 에피텍셜 웨이퍼 제조 방법은, 클린 레시피에 의거하여 챔버를 클리닝하는 단계 및 클리닝된 챔버 내에서, 런 레시피에 의거하여 복수의 웨이퍼에 에피텍셜층을 순차적으로 형성하는 단계를 포함하고, 챔버를 클리닝하는 단계 및 웨이퍼에 에피텍셜층을 형성하는 단계는 소정 횟수만큼 반복적으로 수행되고, 클린 레시피는 복수의 웨이퍼 중에서 첫 번째로 에피텍셜층이 형성될 제1 웨이퍼의 에지 부분의 온도가 330℃ 내지 380℃의 범위에 속하도록 조정된 값을 갖는다.According to an embodiment, an epitaxial wafer fabrication method for forming an epitaxial layer on each of a plurality of wafers seated on a susceptor in a multi-run manner includes the steps of cleaning the chamber based on the clean recipe, Comprising sequentially forming an epitaxial layer on a plurality of wafers based on a run recipe, the step of cleaning the chamber and the step of forming an epitaxial layer on the wafer are repeatedly performed a predetermined number of times, and the clean recipe Has a value adjusted such that the temperature of the edge portion of the first wafer on which the first epitaxial layer is to be formed among the plurality of wafers falls within the range of 330 占 폚 to 380 占 폚.

Description

에피텍셜 웨이퍼 제조 방법 및 장치{Method and apparatus for manufacturing epitaxial wafer}TECHNICAL FIELD The present invention relates to a method and apparatus for manufacturing an epitaxial wafer,

실시 예는 에피텍셜 웨이퍼 제조 방법 및 장치에 관한 것이다.Embodiments relate to methods and apparatus for manufacturing epitaxial wafers.

반도체 소자 제조의 원료로 사용되는 실리콘 웨이퍼는 일반적으로, 단결정 실리콘 잉곳(ingot)을 웨이퍼 형태로 얇게 절단하는 슬라이싱(slicing), 원하는 웨이퍼의 두께로 연마하면서 평탄도를 개선하는 래핑(lapping), 웨이퍼 내부의 손상(damage)층 제거를 위한 식각(etching), 표면 경면화 및 평탄도를 향상시키기 위한 폴리싱(polishing) 등의 여러 공정 단계를 거쳐 폴리시드 웨이퍼(polished wafer) 형태로 제조된다. 그리고, 결함 밀도 조정을 위해 열처리를 더 실시하여 어닐드 웨이퍼(annealed wafer) 형태로 제조되거나 반도체 소자 형성에 보다 적합하도록 에피텍셜 웨이퍼 형태로 제조되기도 한다.Silicon wafers used as a raw material for semiconductor device fabrication generally include slicing to thinly cut a single crystal silicon ingot into wafers, lapping to improve the flatness while polishing to a desired wafer thickness, And is polished in the form of a polished wafer through various processing steps such as etching for removing the damage layer inside, surface polishing for improving surface smoothness and flatness. Further, heat treatment may be further performed to adjust the defect density, so that it is manufactured in the form of an annealed wafer or in the form of an epitaxial wafer so as to be more suitable for semiconductor device formation.

일반적인 에피텍셜 웨이퍼 제조 방법에 의하면, 서셉터(미도시) 상에 기판인 실리콘 폴리시드 웨이퍼(미도시)를 로딩한 후, 소스 가스 및 도펀트 가스 등의 가스를 폴리시드 웨이퍼에 공급한다. 에피텍셜 웨이퍼 제조 장치의 히터(미도시)에 의해 전술한 가스가 분해되고 반응하여 폴리시드 웨이퍼에 실리콘 에피텍셜층(미도시)이 증착됨으로써 실리콘 에피텍셜 웨이퍼가 제조될 수 있다.According to a general epitaxial wafer manufacturing method, after a silicon polycide wafer (not shown) as a substrate is loaded on a susceptor (not shown), a gas such as a source gas and a dopant gas is supplied to the polycide wafer. The above-described gas is decomposed and reacted by a heater (not shown) of the epitaxial wafer manufacturing apparatus to deposit a silicon epitaxial layer (not shown) on the polycide wafer, thereby a silicon epitaxial wafer can be manufactured.

이러한 제조 방법에 의해 실리콘 폴리시드 웨이퍼에 임의의 막 두께나 저항률을 가지는 실리콘 에피텍셜층을 형성할 수 있으므로, 실리콘 에피텍셜 웨이퍼는 고성능 반도체 소자 제조에 사용되고 있다. 보통 이러한 실리콘 에피텍셜 웨이퍼는 대략 ㎛에서 수십 ㎛ 정도 두께의 실리콘 에피텍셜층을 갖는다.According to this manufacturing method, a silicon epitaxial layer having a desired film thickness or resistivity can be formed on a silicon polycide wafer, and thus a silicon epitaxial wafer is used for manufacturing a high-performance semiconductor device. Usually, such a silicon epitaxial wafer has a silicon epitaxial layer having a thickness of about 탆 to several tens of 탆.

한편, 멀티 런 방식으로 복수의 웨이퍼에 에피텍셜층을 형성할 때, 서섭테에 최초로 안착되어 에피층이 형성된 웨이퍼는 슬립(slip) 또는 컬링 디펙트(curling defec)를 가지므로, 이에 대한 해결책이 강구되고 있다.On the other hand, when an epitaxial layer is formed on a plurality of wafers in a multi-run system, a wafer having the epitaxial layer formed on its surface for the first time has a slip or curling defec, Has been taken.

실시 예는 결함을 갖지 않는 에피텍셜 웨이퍼 제조 방법 및 장치를 제공한다.Embodiments provide methods and apparatus for manufacturing epitaxial wafers without defects.

일 실시 예에 의하면, 멀티 런 방식으로 챔버 내에서 서셉터에 안착된 복수의 웨이퍼 각각에 에피텍셜층을 형성하는 에피텍셜 웨이퍼 제조 방법은, 클린 레시피에 의거하여 상기 챔버를 클리닝하는 단계; 및 상기 클리닝된 챔버 내에서, 런 레시피에 의거하여 상기 복수의 웨이퍼에 에피텍셜층을 순차적으로 형성하는 단계를 포함하고, 상기 챔버를 클리닝하는 단계 및 상기 웨이퍼에 상기 에피텍셜층을 형성하는 단계는 소정 횟수만큼 반복적으로 수행되고, 상기 클린 레시피는 상기 복수의 웨이퍼 중에서 첫 번째로 상기 에피텍셜층이 형성될 제1 웨이퍼의 에지 부분의 온도가 330℃ 내지 380℃의 범위에 속하도록 조정된 값을 가질 수 있다.According to one embodiment, an epitaxial wafer fabrication method for forming an epitaxial layer on each of a plurality of wafers seated in a susceptor in a multi-run manner, comprises the steps of: cleaning the chamber based on a clean recipe; And sequentially forming, in the cleaned chamber, an epitaxial layer on the plurality of wafers based on a run recipe, wherein cleaning the chamber and forming the epitaxial layer on the wafer Wherein the clean recipe is a value obtained by adjusting a value adjusted such that the temperature of the edge portion of the first wafer on which the epitaxial layer is to be formed is first in the range of 330 ° C to 380 ° C Lt; / RTI >

예를 들어, 상기 클린 레시피는 상기 챔버를 퍼지시키는 제1 퍼지 단계; 상기 챔버를 승온시키는 램프 업 단계; 상기 챔버가 에칭 온도일 때, 상기 챔버를 1차 클리닝하는 베이크 단계; 상기 챔버가 에칭 온도일 때, 상기 챔버를 에칭하여 2차 클리닝하는 에칭 단계; 상기 챔버의 온도를 낮추는 램프 다운 단계; 상기 서셉터의 표면을 코팅하는 코트 단계: 상기 챔버를 퍼지시키는 제2 퍼지 단계; 및 상기 챔버를 냉각시키는 쿨 단계를 포함하고, 상기 클린 레시피의 조정된 값은 상기 에칭 단계의 제1 수행 시간, 상기 코트 단계의 제2 수행 시간 또는 상기 쿨 단계의 제3 수행 시간 중 적어도 하나를 포함할 수 있다.For example, the clean recipe may include a first purge step to purge the chamber; A ramp-up step of raising the temperature of the chamber; A baking step of first cleaning the chamber when the chamber is at an etching temperature; Etching the chamber to perform secondary cleaning when the chamber is at an etching temperature; A ramp down step of lowering the temperature of the chamber; A step of coating a surface of the susceptor; a second purge step of purifying the chamber; And a cool step of cooling the chamber, wherein the adjusted value of the clean recipe is at least one of a first execution time of the etching step, a second execution time of the coat step, or a third execution time of the cool step .

예를 들어, 상기 제1 수행 시간은 160초 내지 190초일 수 있다.For example, the first execution time may be between 160 seconds and 190 seconds.

예를 들어, 상기 제2 수행 시간은 50초 내지 70초일 수 있다.For example, the second execution time may be 50 seconds to 70 seconds.

예를 들어, 상기 제3 수행 시간은 40초 내지 70초일 수 있다.For example, the third execution time may be 40 seconds to 70 seconds.

예를 들어, 상기 에지 부분은 상기 제1 웨이퍼의 가장 자리로부터 중심쪽으로 10 ㎜ 지점까지일 수 있다.For example, the edge portion may be up to 10 mm from the edge of the first wafer toward the center.

다른 실시 예에 의하면, 챔버 내에서 멀티 런 방식으로 복수의 웨이퍼에 에피텍셜층을 순차적으로 형성한 후 상기 챔버를 클리닝하는 에피텍셜 웨이퍼 제조 장치는, 상기 복수의 웨이퍼가 각각 안착되는 공간을 제공하는 서셉터; 상기 복수의 웨이퍼 중에서 상기 서셉터에 첫 번째로 안착되어 상기 에피텍셜층이 형성될 제1 웨이퍼의 에지 부분의 온도가 330℃ 내지 380℃의 범위에 속하도록 조정된 값을 갖는 클린 레시피를 저장하고, 런 레시피를 저장하는 저장부; 상기 챔버의 주위에 배치되며, 제1 제어 신호에 응답하여 제1 소정 시간 동안 상기 챔버를 가열하는 적어도 하나의 히터; 제2 제어 신호에 응답하여, 상기 에피텍셜층을 형성하기 위해 필요한 제1 가스 또는 상기 챔버를 클리닝하기 위해 필요한 제2 가스 중 적어도 하나를 제2 소정 시간 동안 상기 챔버의 내부로 공급하는 가스 공급부; 및 상기 저장부로부터 독출한 상기 클린 레시피 및 상기 런 레시피에 따라 상기 제1 및 제2 제어 신호를 발생하는 제어부를 포함할 수 있다.According to another embodiment, an epitaxial wafer manufacturing apparatus that sequentially forms an epitaxial layer on a plurality of wafers in a multi-run manner in a chamber and then cleans the chamber is provided with a space in which each of the plurality of wafers is seated A susceptor; A clean recipe having a value adjusted such that the temperature of the edge portion of the first wafer, which is first mounted on the susceptor and on which the epitaxial layer is to be formed, is within a range of 330 ° C to 380 ° C A storage unit for storing a run recipe; At least one heater disposed around the chamber for heating the chamber for a first predetermined time in response to a first control signal; A gas supply unit for supplying at least one of a first gas necessary for forming the epitaxial layer or a second gas necessary for cleaning the chamber to the interior of the chamber for a second predetermined time in response to a second control signal; And a controller for generating the first and second control signals according to the clean recipe and the run recipe read from the storage unit.

예를 들어, 에피텍셜 웨이퍼 제조 장치는 상기 챔버의 상부 가장 자리의 온도를 상기 에지 부분의 온도로서 측정하는 고온계를 더 포함할 수 있다.For example, the epitaxial wafer manufacturing apparatus may further include a pyrometer that measures the temperature of the upper edge of the chamber as the temperature of the edge portion.

실시 예에 따른 에피텍셜 웨이퍼 제조 방법 및 장치는 슬립이나 컬링 디펙트 같은 결함을 갖지 않은 에피텍셜 웨이퍼를 제조할 수 있다.An epitaxial wafer fabrication method and apparatus according to embodiments can produce epitaxial wafers without defects such as slip or curling defects.

도 1은 실시 예에 의한 에피텍셜 웨이퍼 제조 방법을 설명하기 위한 플로우차트이다.
도 2는 실시 예에 의한 에피텍셜 웨이퍼 제조 장치의 블럭도이다.
도 3a는 노말 방식을 설명하기 위한 그래프이고, 도 3b는 멀티 런 방식을 설명하 위한 그래프이다.
도 4는 제1 웨이퍼의 평면도를 나타낸다.
도 5는 실시 예에 의한 에피텍셜 웨이퍼 제조 방법에서 이용하는 조정된 값을 갖는 클린 레시피 및 런 레시피를 설명하기 위한 그래프이다.
도 6은 비교 례에 의한 에피텍셜 웨이퍼 제조 방법 및 장치를 설명하기 위한 그래프이다.
도 7a 및 도 7b는 비교 례 및 실시 예에 의한 에피텍셜 웨이퍼 제조 방법 및 장치에 의해 제조된 제1 및 제2 에피 웨이퍼 각각의 평면도를 나타낸다.1 is a flowchart for explaining an epitaxial wafer manufacturing method according to an embodiment.
2 is a block diagram of an apparatus for manufacturing an epitaxial wafer according to an embodiment.
FIG. 3A is a graph for explaining the normal method, and FIG. 3B is a graph for explaining the multi-run method.
4 shows a plan view of the first wafer.
5 is a graph for explaining a clean recipe and a run recipe having adjusted values used in the epitaxial wafer manufacturing method according to the embodiment.
6 is a graph for explaining a method and an apparatus for manufacturing an epitaxial wafer according to a comparative example.
7A and 7B show plan views of respective first and second epitaxial wafers manufactured by the method and apparatus for manufacturing epitaxial wafers according to Comparative Examples and Examples.

이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention. However, the embodiments according to the present invention can be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art.

이하, 실시 예에 의한 에피텍셜 웨이퍼 제조 방법 및 장치를 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, an epitaxial wafer manufacturing method and apparatus according to embodiments will be described with reference to the accompanying drawings.

도 1은 실시 예에 의한 에피텍셜 웨이퍼 제조 방법(100)을 설명하기 위한 플로우차트이다.1 is a flowchart for explaining an epitaxial wafer manufacturing method 100 according to an embodiment.

도 2는 실시 예에 의한 에피텍셜 웨이퍼 제조 장치(200)의 블럭도이다.2 is a block diagram of an apparatus 200 for manufacturing an epitaxial wafer according to an embodiment.

이하, 편의상 도 1에 도시된 방법(100)은 도 2에 도시된 장치(200)에서 수행되고, 도 2에 도시된 장치(200)는 도 1에 도시된 방법(100)을 수행하는 것으로 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1에 도시된 방법(100)은 도 2에 도시된 장치(200)와 다른 구성을 갖는 장치에서도 수행될 수 있고, 도 2에 도시된 장치(200)는 도 1에 도시된 방법(100)과 다른 방법을 수행할 수도 있다.Hereinafter, for convenience, the method 100 shown in FIG. 1 is performed in the apparatus 200 shown in FIG. 2, and the apparatus 200 shown in FIG. 2 is described as performing the method 100 shown in FIG. However, the embodiment is not limited to this. That is, the method 100 shown in FIG. 1 may be performed in an apparatus having a different configuration than the apparatus 200 shown in FIG. 2, and the apparatus 200 shown in FIG. 2 may be implemented by the method 100). ≪ / RTI >

도 1에 도시된 에피텍셜 웨이퍼 제조 방법(100)을 설명하기에 앞서, 도 2에 도시된 에피텍셜 웨이퍼 제조 장치(200)에 대해 개략적으로 살펴보면 다음과 같다.Prior to describing the epitaxial wafer manufacturing method 100 shown in FIG. 1, the epitaxial wafer manufacturing apparatus 200 shown in FIG. 2 will be schematically described as follows.

도 2에 도시된 에피텍셜 웨이퍼 제조 장치(200)는 챔버(chamber)(210), 고온계(pyrometer)(220), 가스 공급 밸브(Accuset)(또는, AMV:Automated Metering Valve)(미도시)를 포함하는 가스 공급부(240), 히터(252, 254, 256, 258), 구동부(260), 저장부(270) 및 제어부(280)를 포함할 수 있다.The epitaxial wafer manufacturing apparatus 200 shown in FIG. 2 includes a chamber 210, a pyrometer 220, a gas supply valve (Accuset) (or an AMV: Automated Metering Valve And may include a gas supply unit 240, heaters 252, 254, 256 and 258, a driving unit 260, a storage unit 270 and a control unit 280.

챔버(210)는 웨이퍼(W)의 표면에 에피텍셜(epitaxial)층(이하, '에피층')(E)과 같은 막을 형성하기 위해 열처리가 수행되는 장소로서 석영 유리로 구현될 수 있다. 예를 들어, 웨이퍼(W)는 폴리시드(polished) 웨이퍼일 수 있으나, 실시 예는 이에 국한되지 않는다.The chamber 210 may be implemented with quartz glass as a place where a heat treatment is performed to form a film such as an epitaxial layer (hereinafter referred to as an 'epilayer') E on the surface of the wafer W. For example, the wafer W may be a polished wafer, but embodiments are not limited thereto.

챔버(210)는 챔버 상부 프레임(212), 지지핀(213), 챔버 하부 프레임(214), 리프트 아암(lift arm)(215), 서셉터(susceptor)(216), 구동축(또는, 지지축)(217) 및 지지부 받침부(218)를 포함할 수 있다.The chamber 210 includes a chamber upper frame 212, support pins 213, a chamber lower frame 214, a lift arm 215, a susceptor 216, a drive shaft ) 217 and a supporting portion receiving portion 218.

챔버 상부 프레임(212)과 챔버 하부 프레임(214) 사이에 챔버(210)의 가스 유입구(IN) 및 가스 배출구(OUT)가 배치될 수 있다. 챔버(210) 내부에서 웨이퍼(W)에 에피층(E)을 성장시키기 위해 필요한 캐리어(carrier) 가스, 소스(source) 가스(또는, 원료 가스 또는 반응 가스)가 가스 유입구(IN)를 통해 챔버(210)의 내부로 도입되어 웨이퍼(W)에 에피층(E)이 형성될 수 있고, 에피층(E)을 형성한 이후에 반응에 기여한 가스는 가스 배출구(OUT)를 통해 배출될 수 있다. 이를 위해, 가스 유입구(IN)와 가스 배출구(OUT)는 서로 대향하여 형성되며, 가스 유입구(IN)를 통해 유입된 소스 가스가 웨이퍼(W)의 표면을 따라 화살표 방향(310)으로 층류 상태로 흐를 수 있다.The gas inlet IN and the gas outlet OUT of the chamber 210 may be disposed between the chamber upper frame 212 and the chamber lower frame 214. [ A carrier gas and a source gas (or a source gas or a reaction gas) necessary for growing the epitaxial layer E on the wafer W in the chamber 210 are introduced into the chamber 210 through the gas inlet IN, The epitaxial layer E may be formed on the wafer W by introducing the gas into the chamber 210 and the gas contributing to the reaction after forming the epitaxial layer E may be discharged through the gas outlet OUT . The gas inlet IN and the gas outlet OUT are formed opposite to each other so that the source gas introduced through the gas inlet IN laminates in the direction of the arrow 310 along the surface of the wafer W Can flow.

반송부(미도시)에 의해 웨이퍼(W)가 한 장씩 챔버(210)의 내부로 또는 챔버(210) 외부로 매엽식으로 반입되거나 반출될 수 있으며, 실시 예는 이러한 웨이퍼(W)가 운반되는 장 수 등에 의해 국한되지 않는다.The wafer W may be carried in or out of the chamber 210 by a transfer unit (not shown) one by one from the chamber 210 to the outside of the chamber 210. In an embodiment, And the like.

서셉터(216)는 웨이퍼(또는, 기판)(W)에 에피층(E)을 형성하는 동안, 웨이퍼(W)가 안착(loading)될 공간을 제공하며, 웨이퍼(W)를 지지하는 역할을 한다. 서셉터(216)는 탄화 실리콘으로 커버되는 그래파이트(graphite) 재료로 이루어질 수 있으며, 원반 평면 형상을 가질 수 있다. 또한, 서셉터(216)는 다양한 단면 형상을 가질 수 있다. 서셉터(216)에 안착된 후, 웨이퍼(W)는 급속 열처리될 수도 있고 에피층(E)이 웨이퍼(W)의 주면 위에 성장될 수도 있다.The susceptor 216 provides a space in which the wafer W is to be loaded while the epi layer E is formed on the wafer W do. The susceptor 216 may be made of a graphite material covered with silicon carbide and may have a disk-like shape. In addition, the susceptor 216 may have various cross-sectional shapes. After the wafer W is placed on the susceptor 216, the wafer W may be subjected to rapid thermal processing and an epilayer E may be grown on the main surface of the wafer W. [

지지부 받침부(218)는 서셉터(216)를 받치는 역할을 하는 부분으로서, 재질은 석영, 실리콘, 또는 탄화 규소일 수 있으며, 석영에 실리콘이나 탄화 규소의 피막을 입혀 구현될 수 있다.The support portion receiving portion 218 serves to support the susceptor 216. The supporting portion receiving portion 218 may be made of quartz, silicon, or silicon carbide, and may be formed by coating silicon or silicon carbide with quartz.

리프트 아암(215)은 구동축(217)과 지지핀(213) 사이에 배치되며, 방사선 모양으로 구동축(217)으로부터 연장되어 지지핀(213)과 연결될 수 있다. 리프트 아암(215)은 구동축(217)이 승강 운동을 할 때, 지지핀(213)을 승강시키는 역할을 한다.The lift arm 215 is disposed between the drive shaft 217 and the support pin 213 and extends radially from the drive shaft 217 to be connected to the support pin 213. The lift arm 215 serves to raise and lower the support pin 213 when the drive shaft 217 moves up and down.

지지핀(213)은 리프트 아암(215)의 선단으로부터 수직 방향으로 연장되고 서셉터(216)를 관통하여 배치되며, 리프트 아암(215)이 승강운동을 할 때 함께 승강되도록 리프트 아암(215)과 연결된다. 이를 위해, 서셉터(216)는 지지핀(213)이 삽입되는 관통공(미도시)을 가질 수 있다.The support pins 213 extend vertically from the front ends of the lift arms 215 and are disposed to penetrate the susceptors 216. The lift arms 215 are disposed so as to be lifted and lowered together when the lift arms 215 are lifted and lowered . To this end, the susceptor 216 may have a through hole (not shown) into which the support pin 213 is inserted.

구동축(217)은 지지부 받침부(218)와 연결되어 서셉터(216)를 지지하는 역할을 하고, 리프트 아암(215)과 연결되어 지지핀(213)을 지지하는 역할을 한다. 구동부(260)에 의해 구동축(217)은 회전 운동을 하거나 승강 운동을 할 수 있다. 즉, 구동축(217)은 구동부(260)에 의해 그의 승강 및 회전 속도가 결정될 수 있다. 구동부(260)에 의해 구동축(217)이 회전할 때, 지지부 받침부(218)와 함께 서셉터(216)가 회전함으로써 웨이퍼(W)가 회전할 수 있다. 예를 들어, 웨이퍼(W) 위에 에피층(E)을 형성할 때 에피층(E)의 두께가 균일하게 형성되도록 하기 위해, 웨이퍼(W)는 고속으로 회전될 수 있다.The drive shaft 217 is connected to the support portion receiving portion 218 to support the susceptor 216 and is connected to the lift arm 215 to support the support pin 213. The drive shaft (217) can rotate or move up and down by the drive unit (260). That is, the lifting and rotating speed of the driving shaft 217 can be determined by the driving unit 260. When the driving shaft 217 rotates by the driving unit 260, the susceptor 216 rotates together with the supporter receiving unit 218 so that the wafer W can be rotated. For example, in order to uniformly form the thickness of the epilayer E when the epilayer E is formed on the wafer W, the wafer W can be rotated at a high speed.

또한, 구동부(260)는 리프트 아암(215)을 통해 지지핀(213)을 승강시키는 역할을 수행하고, 지지부 받침부(218)를 통해 서셉터(216)를 승강시키는 역할을 한다. 제어부(280)로부터 발생된 제3 제어 신호(C3)에 응답하여 구동부(260)는 구동축(217)의 승강 또는 회전 속도 중 적어도 하나를 조절할 수 있다. 예를 들어, 구동부(260)에 의해 구동축(217)이 승강할 때, 서셉터(216)의 높이가 올라가거나 내려갈 수 있다.The driving unit 260 moves the support pin 213 up and down through the lift arm 215 and lifts the susceptor 216 through the support support unit 218. In response to the third control signal C3 generated from the control unit 280, the driving unit 260 may adjust at least one of the elevation or rotation speed of the driving shaft 217. [ For example, when the driving shaft 217 is lifted and lowered by the driving unit 260, the height of the susceptor 216 can be raised or lowered.

제어부(280)로부터 출력되는 제2 제어 신호(C2)에 응답하여, 가스 공급부(240)는 에피텍셜층을 형성하기 위한 제1 가스 또는 챔버(210)를 클리닝하기 위한 제2 가스 중 적어도 하나를 가스 공급 밸브(미도시)를 통해 제2 소정 시간 동안 챔버(210)로 공급하는 역할을 한다. 예를 들어, 제1 가스는 퍼지 가스, 캐리어 가스, 소스 가스 또는 도펀트 가스 중 적어도 하나를 포함하고 제2 가스는 퍼지 가스, 에칭 가스 또는 코트(coat) 가스 중 적어도 하나를 포함할 수 있다. 여기서, 코트 가스란, 후술되는 코트 단계를 수행하기 위한 가스일 수 있다.In response to the second control signal C2 output from the control unit 280, the gas supply unit 240 supplies at least one of a first gas for forming the epitaxial layer or a second gas for cleaning the chamber 210 And supplies the gas to the chamber 210 for a second predetermined time through a gas supply valve (not shown). For example, the first gas may include at least one of a purge gas, a carrier gas, a source gas, or a dopant gas, and the second gas may include at least one of a purge gas, an etching gas, or a coat gas. Here, the coat gas may be a gas for performing the coat step described later.

가스 공급 밸브는 가스 공급부(240)로부터 공급되는 제1 가스 또는 제2 가스 중 적어도 하나를 가스 유입구(IN)를 통해 챔버(210)의 내부로 주입하여 웨이퍼(W)로 공급하는 역할을 한다. 이때, 제어부(280)로부터 발생된 제2 제어 신호(C2)에 응답하여, 가스 공급 밸브의 개/폐 정도가 조정될 수 있다.The gas supply valve injects at least one of the first gas or the second gas supplied from the gas supply unit 240 into the chamber 210 through the gas inlet IN and supplies the injected gas to the wafer W. [ At this time, the open / close degree of the gas supply valve can be adjusted in response to the second control signal C2 generated from the control unit 280. [

히터(252, 254, 256, 258)는 챔버(210)의 주위에 배치되며, 제어부(280)로부터 출력되는 제1 제어 신호(C11, C12, C13, C14)에 응답하여 제1 소정 시간 동안 챔버(210)를 가열한다. 즉, 히터(252)는 제11 제어 신호(C11)에 응답하여 챔버(210)를 가열하고, 히터(254)는 제12 제어 신호(C12)에 응답하여 챔버(210)를 가열하고, 히터(256)는 제13 제어 신호(C13)에 응답하여 챔버(210)를 가열하고, 히터(258)는 제14 제어 신호(C14)에 응답하여 챔버(210)를 가열할 수 있다. 도 2의 경우 4개의 히터(252 내지 258)가 개시되어 있지만, 실시 예는 히터의 개수에 국한되지 않는다.The heaters 252, 254, 256 and 258 are disposed around the chamber 210. The heaters 252, 254, 256 and 258 are disposed in the chamber 210 for a first predetermined time in response to the first control signals C11, C12, C13 and C14 outputted from the control unit 280, (210). That is, the heater 252 heats the chamber 210 in response to the eleventh control signal C11, the heater 254 heats the chamber 210 in response to the twelfth control signal C12, 256 may heat the chamber 210 in response to the thirteenth control signal C13 and the heater 258 may heat the chamber 210 in response to the fourteenth control signal C14. In the case of Fig. 2, four heaters 252 to 258 are disclosed, but the embodiment is not limited to the number of heaters.

전술한 구성을 갖는 에피텍셜 웨이퍼 제조 장치(200)에 의해 에피텍셜 웨이퍼를 제조하는 방법(100)에 대해 다음과 같이 설명한다.A method 100 for manufacturing an epitaxial wafer by the epitaxial wafer production apparatus 200 having the above-described configuration will be described as follows.

실시 예에 의한 에피텍셜 웨이퍼 제조 방법(100)은 멀티 런(multi Run) 방식으로 복수의 웨이퍼 각각에 에피층을 형성한다.The epitaxial wafer manufacturing method 100 according to the embodiment forms an epitaxial layer on each of a plurality of wafers by a multi-run method.

이하, 도 3a 및 도 3b를 참조하여 일반적인 노말(normal) 방식과 멀티 런 방식에 대해 다음과 같이 간략히 살펴본다.Hereinafter, with reference to FIG. 3A and FIG. 3B, a general normal method and a multi-run method will be briefly described as follows.

도 3a는 노말 방식을 설명하기 위한 그래프이고, 도 3b는 멀티 런 방식을 설명하 위한 그래프로서, 횡축은 시간을 나타내고 종축은 온도를 나타낸다. 각 그래프에서, 'susceptor E & C'는 챔버(210) 내부에 웨이퍼(W)가 존재하지 않은 클리닝 단계를 나타내고, 'EPI Depo'는 챔버(210) 내부에 웨이퍼(W)가 존재하는 런 단계를 나타낸다. 또한, 각 그래프에서, ▲는 서셉터(216)에 웨이퍼(W)가 로딩(loading)되는 시점을 나타내고, ▼는 서셉터(216)로부터 웨이퍼(W)가 언로딩(unloading)되는 시점을 나타낸다.FIG. 3A is a graph for explaining the normal system, FIG. 3B is a graph for explaining the multi-run system, wherein the horizontal axis represents time and the vertical axis represents temperature. In each graph, 'susceptor E & C' represents a cleaning step in which the wafer W is not present in the chamber 210, 'EPI Depo' represents a cleaning step in which the wafer W is present in the chamber 210, . In each graph,? Represents a time point at which the wafer W is loaded on the susceptor 216 and? Represents a time point at which the wafer W is unloaded from the susceptor 216 .

도 3a를 참조하면, 노말 방식에 의하면, 런 단계에서 서셉터(216)에 한 장의 웨이퍼(이하, '제1 웨이퍼'라 한다)를 로딩(▲)한 후 에피층(E)을 형성한 후 서셉터(216)로부터 에피층(E)이 형성된 제1 웨이퍼(이하, '제1 에피 웨이퍼'라 한다)를 언로딩(▲)한다. 이후, 클리닝 단계에서 챔버를 클리닝한 후, 런 단계에서 서셉터(216)에 다른 한 장의 웨이퍼(이하, '제2 웨이퍼'라 한다)를 로딩(▲)한 후 에피층을 형성한 후 서셉터(216)로부터 에피층(E)이 형성된 제2 웨이퍼(이하, '제2 에피 웨이퍼'라 한다)를 언로딩(▲)한다. 이후, 클리닝 단계에서 챔버를 클리닝한다. 이와 같이, 노말 방식에 의하면, 복수의 웨이퍼 각각에 에피층을 형성하는 런 단계와 챔버(210)를 클리닝하는 클리닝 단계가 교대로 반복된다.Referring to FIG. 3A, according to the normal method, after one wafer (hereinafter referred to as a 'first wafer') is loaded on the susceptor 216 in the run step and an epilayer E is formed A first wafer (hereinafter referred to as a "first epitaxial wafer") on which an epilayer E is formed is unloaded (▲) from the susceptor 216. After the chamber is cleaned in the cleaning step, another wafer (hereinafter, referred to as a 'second wafer') is loaded on the susceptor 216 in the run stage, an epi layer is formed, (A second epitaxial wafer) (hereinafter referred to as " second epitaxial wafer ") on which an epilayer E is formed. Then, the chamber is cleaned in the cleaning step. As described above, according to the normal method, a run step of forming an epi layer on each of a plurality of wafers and a cleaning step of cleaning the chamber 210 are alternately repeated.

도 3b를 참조하면, 멀티런 방식에 의하면, 런 단계에서 서셉터(216)에 한 장의 제1 웨이퍼를 로딩(▲)한 후 에피층을 형성한 후 서셉터(216)로부터 에피층이 형성된 제1 에피 웨이퍼를 언로딩(▲)한다. 이후, 계속하여 런 단계에서 서셉터(216)에 다른 한 장의 제2 웨이퍼를 로딩(▲)한 후 에피층을 형성한 후 서셉터(216)로부터 에피층이 형성된 제2 에피 웨이퍼를 언로딩(▲)한다. 이와 같이 복수의 웨이퍼를 한 장씩 서셉터(216)에 로딩하고 로딩된 웨이퍼에 에피층을 형성하는 런 단계를 복수 횟수만큼 수행한다. 이후, 복수의 웨이퍼에 에피칭을 형성한 이후, 클리닝 단계에서 챔버(210)를 클리닝한다. 예를 들어, 도 3b은, 5장의 웨이퍼에 에피층을 형성한 후 클리닝 단계를 수행하는 과정을 보여준다.Referring to FIG. 3B, in the multi-run method, a single first wafer is loaded on the susceptor 216 in a run step, and then an epi layer is formed. Then, the susceptor 216 is formed with an epi layer 1 Unload (▲) the epi wafer. Thereafter, another layer of the second wafer is loaded on the susceptor 216 in the run stage, and then an epi layer is formed. Then, the second epi wafer having the epi layer formed thereon is unloaded from the susceptor 216 ▲). The plurality of wafers are loaded into the susceptor 216 one sheet at a time, and the step of forming the epi layer on the loaded wafer is performed a plurality of times. Thereafter, after the epitaxial is formed on the plurality of wafers, the chamber 210 is cleaned in the cleaning step. For example, FIG. 3B shows a process of performing a cleaning step after forming an epilayer on five wafers.

웨이퍼(W)에 에피층(E)을 형성하는 런 단계는 런 레시피(run recipe)에 의거하여 수행되고, 챔버(210)를 클리닝하는 클리닝 단계는 클린 레시피(clean recipe)에 의거하여 수행될 수 있다.The run step of forming the epitaxial layer E on the wafer W is performed based on a run recipe and the cleaning step of cleaning the chamber 210 can be performed based on a clean recipe have.

예를 들어, 런 레시피는 다음 표 1과 같을 수 있다.For example, the run recipe may be as shown in Table 1 below.

STEP #STEP # STEP NAMESTEP NAME STEP 설명STEP Description LoadingLoading 클린 상태를 수행한 후, 서셉터(216)에 웨이퍼를 로딩함After performing the clean state, the wafer is loaded on the susceptor 216 S1S1 제1 PurgeFirst Purge 웨이퍼를 로딩한 후 수소(H2)로 챔버(210)를 퍼지함After the wafer is loaded, the chamber 210 is purged with hydrogen (H 2 ) S2S2 Heat up
(또는 ramp up)Heat up
(Or ramp up) "Bake" 온도(예를들어, 1150 ℃)까지 챔버(210)와 웨이퍼를 가열함To heat the chamber 210 and the wafer to a "Bake" temperature (eg, 1150 ° C.) S3S3 BakeBake 웨이퍼 표면의 자연 산화막을 제거하고 불순물을 제거하기 위해 수소(H2)로 Bake 실시함Bake with hydrogen (H 2 ) to remove natural oxide film on wafer surface and remove impurities S4S4 제2 PurgeThe second Purge 에피층을 증착시키기에 적합한 온도(예를 들어, 1130℃)로 온도 하강The temperature is lowered to a temperature suitable for depositing the epi layer (for example, 1130 DEG C) S5S5 DepositDeposit 웨이퍼에 목표 두께(예를 들어, 3.5㎛)만큼 가스(TCS, H2, B2H6)를 이용하여 에피층을 성장시킴The epitaxial layer is grown on the wafer using a gas (TCS, H 2 , B 2 H 6 ) for a target thickness (for example, 3.5 μm) S6S6 제3 PurgeThird Purge 증착후 수소(H2)로 퍼지함After deposition, it is purged with hydrogen (H 2 ). S7S7 CoolCool 웨이퍼 언로딩 온도(700 ℃)로 온도를 낮춤Lower temperature by wafer unloading temperature (700 ° C) UnloadingUnloading 언로딩 온도에 도달한 후 웨이퍼를 언로딩함Unloading wafer after reaching unloading temperature

또한, 예를 들어, 클린 레시피는 다음 표 2와 같을 수 있다.Further, for example, the clean recipe may be as shown in Table 2 below.

STEP #STEP # STEP NAMESTEP NAME STEP 설명STEP Description S1S1 제1 PurgeFirst Purge 웨이퍼 언로딩후 클리닝 단계 시작전 수소(H2)로 챔버(210)를 퍼지함After unloading the wafer cleaning step before starting the hydrogen (H 2) to also purge the chamber 210 S2S2 Heat up
(또는 ramp up)Heat up
(Or ramp up) "Etch" 온도(예를 들어, 1190 ℃)까지 챔버(210)를 가열함The chamber 210 is heated to an " Etch " temperature (for example, 1190 DEG C) S3S3 BakeBake "Etch" 온도(예를 들어, 1190 ℃)에서 수소(H2)를 이용하여 챔버(210)를 클리닝함The chamber 210 is cleaned using hydrogen (H 2 ) at "Etch" temperature (eg, 1190 ° C.) S4S4 EtchEtch "Etch" 온도(예를 들어, 1175 ℃ 내지 1190 ℃)에서 HCl을 이용하여 챔버(210)를 클리닝함
(서셉터로부터 퇴적물을 제거함)The chamber 210 is cleaned using HCl at " Etch " temperature (e.g., 1175 ° C to 1190 ° C)
(The sediment is removed from the susceptor) S5S5 제2 PurgeThe second Purge Etch 후 Cl-의 제거를 위해 수소(H2)로 퍼지함After Etch, it is purged with hydrogen (H 2 ) to remove Cl- S6S6 Stabilize
(또는 ramp down)Stabilize
(Or ramp down) 챔버(210) 안정화를 위해, "Coat" step 온도(예를들어, 1150 ℃)로 챔버(210)의 온도를 하강시킴To stabilize the chamber 210, the temperature of the chamber 210 is lowered by a " Coat " step temperature (for example, 1150 DEG C) S7S7 CoatCoat 챔버(210) 안정화를 위해 TCS를 이용하여 대략 1㎛의 두께로 서셉터(216)에 대해 증착 공정을 실시함A deposition process is performed on the susceptor 216 to a thickness of approximately 1 mu m using TCS to stabilize the chamber 210 S8S8 제3 PurgeThird Purge Cl- 제거를 위해 수소(H2)로 챔버(210)를 퍼지함Purge the chamber 210 with hydrogen (H 2 ) for Cl-removal S9S9 CoolCool 웨이퍼 로딩 온도(예를 들어, 700 ℃)로 챔버(210)의 온도를 낮춤The temperature of the chamber 210 is lowered by the wafer loading temperature (for example, 700 DEG C)

표 1의 런 레시피와 표 2의 클린 레시피는 이해를 돕기 위한 예시에 불과하며, 본 실시 예는 표 2에 예시된 클린 레시피에 속하는 스텝(step)의 종류 및 내용에 국한되지 않는다.The run recipe of Table 1 and the clean recipe of Table 2 are only examples for the sake of understanding, and the present embodiment is not limited to the kind and contents of the steps belonging to the clean recipe illustrated in Table 2. [

실시 예에 의한 에피텍셜 웨이퍼 제조 방법(100)은 전술한 멀티 런 방식으로 웨이퍼(W)에 에피층(E)을 형성한다(제110 내지 제160 단계). 예를 들어, 적어도 2장의 웨이퍼에 에피층을 형성하는 에피텍셜 웨이퍼 제조 방법(100)을 도 1을 참조하여 살펴보면 다음과 같다.The epitaxial wafer manufacturing method 100 according to the embodiment forms the epitaxial layer E on the wafer W by the multi-run method (steps 110 to 160). For example, an epitaxial wafer manufacturing method 100 for forming an epitaxial layer on at least two wafers will be described with reference to FIG.

먼저, 클린 레시피에 입각하여 챔버(210)를 클리닝한다(제110 단계).First, the chamber 210 is cleaned based on the clean recipe (operation 110).

제110 단계 이후, 런 레시피에 입각하여 복수의 웨이퍼 각각에 에피층을 형성한다(제120 단계 내지 제150 단계). 이에 대해 구체적으로 살펴보면, 제110 단계 이후, 서셉터(216)에 첫 번째로 안착되어 에피텍셜층이 형성될 제1 웨이퍼에 에피층(E)을 형성한다(제120 단계). 제120 단계 후에, 제1 웨이퍼를 서셉터(216)로부터 언로딩한 이후 제2 웨이퍼를 서셉터(216)에 안착시켜 에피층을 제2 웨이퍼에형성한 다(제130 단계). 제130 단계 후 모든 웨이퍼에 에피층이 형성되었는가를 검사한다(제140 단계). 만일, 모든 웨이퍼에 에피층이 형성되지 않았을 경우 후속하여 잔류하는 웨이퍼 상에 에피층을 형성한다(제150 단계). 그러나, 모든 웨이퍼에 에피층이 형성되었을 경우, 챔버(210)를 클리닝한다(제160 단계).After step 110, an epilayer is formed on each of the plurality of wafers based on the run recipe (steps 120 to 150). Specifically, in operation 120, an epitaxial layer E is formed on the first wafer on which the epitaxial layer is to be formed, after the operation 110 is first performed on the susceptor 216. After step 120, the first wafer is unloaded from the susceptor 216, and then the second wafer is placed on the susceptor 216 to form an epi layer on the second wafer (step 130). After operation 130, it is inspected whether an epilayer is formed on all the wafers (operation 140). If no epitaxial layer is formed on all the wafers, an epitaxial layer is formed on the remaining wafers (step 150). However, if an epilayer is formed on all of the wafers, the chamber 210 is cleaned (operation 160).

도 1에 도시된 바와 같이, 실시 예에 의한 에피텍셜 웨이퍼 제조 방법(100)에 의하면, 복수의 웨이퍼에 에피텍셜층을 형성하는 단계(제120 내지 제150 단계)를 수행하기 이전 및 복수의 웨이퍼에 에피텍층을 모두 형성한 이후에 클리닝 단계(제110 단계)가 수행됨을 알 수 있다. 이와 같이, 챔버(210)를 클리닝하는 단계(제110 단계)와 웨이퍼에 에피텍셜층을 형성하는 단계가 소정 횟수만큼 반복적으로 수행될 수 있다.As shown in FIG. 1, according to the epitaxial wafer manufacturing method 100 according to the embodiment, before the epitaxial layer is formed on the plurality of wafers (steps 120 to 150) The cleaning step (operation 110) is performed after all of the epitaxial layers are formed on the substrate. As described above, the step of cleaning the chamber 210 (Step 110) and the step of forming the epitaxial layer on the wafer may be repeatedly performed a predetermined number of times.

실시 예에 의한 멀티 런 방식에서, 런 레시피에 의거하여 웨이퍼에 에피텍셜층을 형성하기 이전에 수행되는 챔버(210)를 클리닝하는 공정에서 사용되는 클리닝 레시피는 조정된 값을 갖는다. 이와 같이, 조정된 값을 갖는 클리닝 레시피에 의거하여 챔버(210)를 클리닝할 경우 런 단계에서 최초로 에피층이 형성될 제1 웨이퍼의 에지 부분의 온도는 330℃ 내지 380℃의 범위에 속할 수 있다.In the multi-run system according to the embodiment, the cleaning recipe used in the process of cleaning the chamber 210 performed before forming the epitaxial layer on the wafer based on the run recipe has an adjusted value. Thus, when the chamber 210 is cleaned based on the cleaning recipe having the adjusted value, the temperature of the edge portion of the first wafer on which the first epitaxial layer is to be formed in the run step may range from 330 ° C to 380 ° C .

도 4는 제1 웨이퍼의 평면도를 나타낸다.4 shows a plan view of the first wafer.

도 4를 참조하면, 빗금친 에지 부분(EP)은 제1 웨이퍼의 가장 자리(E)로부터 중심(C) 쪽으로 10 ㎜ 지점까지일 수 있으나, 실시 예는 이에 국한되지 않는다.Referring to FIG. 4, the shaded edge portion EP may extend from the edge E of the first wafer toward the center C toward 10 mm, but the embodiment is not limited thereto.

도 5는 실시 예에 의한 에피텍셜 웨이퍼 제조 방법(100)에서 이용하는 조정된 값을 갖는 클린 레시피 및 런 레시피를 설명하기 위한 그래프로서, 횡축은 시간을 나타내고 종축은 온도를 나타낸다. 그래프에서, 표 1 및 표 2에 표기된 각 step(S1 내지 S9)과 도 5를 참조하면, 챔버(210)를 클리닝 하는 단계(CS)의 경우, 제1 퍼지(제1 purge) 단계(S1)를 수행한 후, 램프 업(ramp up) 단계(S2)를 수행한 후, 베이크(Bake) 단계(S3)를 수행한 후 에칭(Etch) 단계(S4)를 수행한 후 램프 다운(ramp down) 단계(S6)를 수행한 후, 코트(coat) 단계(S7)를 수행한 후, 제3 퍼지(제3 purge) 단계(S8)를 수행한 후, 쿨(cool) 단계(S9)를 수행할 수 있다.5 is a graph for explaining a clean recipe and a run recipe having adjusted values used in the epitaxial wafer manufacturing method 100 according to the embodiment, wherein the abscissa axis represents time and the ordinate axis represents temperature. In the graph, referring to each step (S1 to S9) shown in Tables 1 and 2 and FIG. 5, in the step CS of cleaning the chamber 210, a first purge step S1, A ramp-up step S2 is performed, a bake step S3 is performed, an etching step S4 is performed, and a ramp-down is performed. After the step S6 is performed, a coat step S7 is performed, a third purge step S8 is performed, and a cool step S9 is performed .

클린 단계(CS)의 에칭 단계(S4)는 에칭을 준비하는 프리 에칭(pre-Etching) 단계와 에칭을 수행하는 실 에칭(real-etching) 단계를 포함할 수 있다.The etching step S4 of the clean step CS may include a pre-etching step of preparing the etching and a real-etching step of performing etching.

또한, 클린 단계(CS)의 코트 단계(S7)는 서셉터(216)의 표면을 보호하기 위해 예를 들어 실리콘으로 서셉터(216)를 코팅할 수 있다.In addition, the coat step S7 of the clean step CS may coat the susceptor 216 with, for example, silicon to protect the surface of the susceptor 216. [

표 1 및 도 5를 참조하면, 클리닝 단계(CS)를 수행한 후, 런 단계(RS)에서, 제1 퍼지(제1 purge) 단계(S1)를 수행한 후, 램프 업(ramp up) 단계(S2)를 수행한 후, 베이크(Bake) 단계(S3)를 수행한 후, 제2 퍼지 단계(S4)를 수행한 후, 증착 단계(S5)를 수행한 후, 제3 퍼지 단계(S6)를 수행한 후, 쿨(cool) 단계(S7)를 수행할 수 있다.Referring to Table 1 and FIG. 5, after performing the cleaning step (CS), after performing the first purge step (S1) in the run step (RS), the ramp- A third purging step S6 is performed after the deposition step S5 is performed after performing the second purge step S4 after performing the baking step S2, performing the bake step S3, And then perform a cool step S7.

제1 웨이퍼의 에지 부분(EP)의 온도가 330℃ 내지 380℃의 범위에 속하도록 하기 위해, 클리닝 단계에서 이용되는 클린 레시피의 조정된 값은 에칭 단계가 수행되는 제1 수행 시간, 코트 단계가 수행되는 제2 수행 시간 또는 쿨 단계가 수행되는 제3 수행 시간 중 적어도 하나를 포함할 수 있다.To make the temperature of the edge portion EP of the first wafer fall within the range of 330 캜 to 380 캜, the adjusted value of the clean recipe used in the cleaning step is the first execution time at which the etching step is performed, A second execution time to be performed, or a third execution time when the cooling step is performed.

예를 들어, 제1 수행 시간은 160초 내지 190초 바람직하게는 180초이고, 제2 수행 시간은 50초 내지 70초 바람직하게는 60초이고, 제3 수행 시간은 40초 내지 70초 바람직하게는 60초일 수 있다.For example, the first execution time is from 160 seconds to 190 seconds, preferably 180 seconds, the second execution time is from 50 seconds to 70 seconds, preferably 60 seconds, the third execution time is from 40 seconds to 70 seconds, Can be 60 seconds.

전술한 클리닝 단계 및 런 단계를 수행하기 위한 도 2에 도시된 장치(200)의 동작을 살펴보면 다음과 같다.The operation of the apparatus 200 shown in FIG. 2 for carrying out the cleaning and run steps described above is as follows.

먼저, 저장부(270)는 전술한 조정된 값을 갖는 클린 레시피를 저장할 뿐만 아니라 런 레시피도 저장할 수 있다.First, the storage unit 270 not only stores the clean recipe having the adjusted value described above, but also can store the run recipe.

제어부(280)는 클리닝 단계CS)에서 클린 레시피를 저장부(270)로부터 독출하고, 독출된 결과에 따라, 제1 내지 제3 제어 신호(C11 ~ C14, C2, C3)를 발생할 수 있다. 제어부(280)는 제1 제어 신호(C11 내지 C14)를 통해 복수의 히터(252, 254, 256, 258) 각각의 가열 온도 및 가열 시간을 조정할 수 있다.The control unit 280 reads the clean recipe from the storage unit 270 in the cleaning step CS and can generate the first to third control signals C11 to C14, C2 and C3 according to the read out result. The control unit 280 can adjust the heating temperature and the heating time of each of the plurality of heaters 252, 254, 256, and 258 through the first control signals C11 to C14.

또한 제어부(280)는 제2 제어 신호(C2)를 통해 가스 공급부(240)를 제어함으로써 가스 공급 밸브를 통해 챔버(210)로 공급될 가스의 종류, 가스의 유량, 또는 가스의 공급 시간 중 적어도 하나를 제어할 수 있다.The control unit 280 controls the gas supply unit 240 through the second control signal C2 so that at least one of the kind of gas to be supplied to the chamber 210 through the gas supply valve, the flow rate of the gas, You can control one.

또한, 고온계(220)는 챔버(210)의 상부 가장 자리의 온도를 웨이퍼의 에지 부분(EP)의 온도로서 측정하고, 측정된 결과(TM)를 제어부(270)로 출력할 수 있다. 제어부(280)는 측정된 결과를 이용하여 제1 내지 제3 제어 신호(C1 내지 C3)를 발생할 수 있다.The pyrometer 220 may also measure the temperature of the upper edge of the chamber 210 as the temperature of the edge portion EP of the wafer and output the measured result TM to the controller 270. The control unit 280 may generate the first to third control signals C1 to C3 using the measured result.

이하, 실시 예와 비교 례의 에피텍셜 웨이퍼 제조 방법 및 장치를 첨부된 도면을 참조하여 다음과 같이 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments and comparative examples of an epitaxial wafer manufacturing method and apparatus will be described with reference to the accompanying drawings.

도 6은 비교 례에 의한 에피텍셜 웨이퍼 제조 방법 및 장치를 설명하기 위한 그래프로서, 횡축은 웨이퍼의 반경 방향으로의 위치를 나타내고, 종축은 챔버의 상부의 온도를 나타낸다. 횡축에서 '0'은 웨이퍼의 가장 자리에 해당한다.FIG. 6 is a graph for explaining a method and apparatus for manufacturing an epitaxial wafer according to a comparative example, in which the horizontal axis represents the position in the radial direction of the wafer and the vertical axis represents the temperature at the top of the chamber. In the horizontal axis, '0' corresponds to the edge of the wafer.

비교 례에 의한 에피텍셜 웨이퍼 제조 방법 및 장치의 경우, 클린 단계에서 사용되는 클린 레시피에서, 에칭 단계가 수행되는 제1 수행 시간은 실시 예에서의 160초 내지 190초보다 많은 210초이고, 코트 단계가 수행되는 제2 수행 시간은 실시 예에서의 50초 내지 70초보다 적은 40초이고, 쿨 단계가 수행되는 제3 수행 시간은 실시 예에서의 40 초 내지 70초보다 적은 30초이다. 이 경우, 멀티 런 방식에 의해 제1 웨이퍼 상에 에피층(E)을 형성할 때, 최초에 런 단계(Ist run) 동안 서셉터(126)에 안착되어 에피층이 형성되는 제1 에피 웨이퍼의 가장 자리의 온도는 두 번째 런 단계(2nd run) 동안 서셉터(126)에 안착되어 에피층이 형성되는 제2 에피 웨이퍼의 가장 자리의 온도보다 대략 80℃ 정도 더 크다.In the case of the epitaxial wafer fabrication method and apparatus according to the comparative example, in the clean recipe used in the clean step, the first execution time in which the etching step is performed is 210 seconds, which is more than 160 seconds to 190 seconds in the embodiment, Is 40 seconds, which is less than 50 seconds to 70 seconds in the embodiment, and the third execution time in which the cool step is performed is 30 seconds, which is less than 40 seconds to 70 seconds in the embodiment. In this case, when the epitaxial layer E is formed on the first wafer by the multi-run method, the first epitaxial wafer W having the epitaxial layer formed on the susceptor 126 during the run step (Ist run) The temperature of the edge is greater than the temperature of the edge of the second epitaxial wafer on which the epitaxial layer is formed by about 80 캜 when it is seated on the susceptor 126 during the second run.

도 7a 및 도 7b는 비교 례 및 실시 예에 의한 에피텍셜 웨이퍼 제조 방법 및 장치에 의해 제조된 제1 및 제2 에피 웨이퍼 각각의 평면도를 나타낸다.7A and 7B show plan views of respective first and second epitaxial wafers manufactured by the method and apparatus for manufacturing epitaxial wafers according to Comparative Examples and Examples.

전술한 바와 같이, 가장 자리의 온도 차로 인한 열적 스트레스(thermal stress)로 인해 도 7a에 도시된 바와 같이 제1 에피 웨이퍼의 경우 가장 자리에 슬립(slip)이 존재한다. 반면에, 도 7b에 도시된 바와 같이 제2 에피 웨이퍼의 경우 가장 자리에 슬립이 존재하지 않는다. 여기서, 슬립이란, 소성 변형의 공정으로 결정의 한 부분이 다른 부분과 관련되어 발생된 전단(즉, 옆 방향) 변형을 의미할 수 있다.As described above, there is a slip at the edge in the case of the first epitaxial wafer as shown in FIG. 7A due to the thermal stress due to the edge temperature difference. On the other hand, as shown in FIG. 7B, there is no slip at the edge in the case of the second epitaxial wafer. Here, slip can mean a shear (i.e., sideways) deformation that occurs in a process of plastic deformation in which one part of the crystal is associated with another part.

결국, 웨이퍼의 슬립이나 컬링 디펙트(curling defect) 같은 결함은 웨이퍼의 에지 부분의 온도와 밀접한 관련이 있다. 다음 표 3은 웨이퍼의 에지 부분의 온도별 결함 여부를 예시적으로 보여준다. 여기서, 컬링 디펙트란, 웨이퍼의 안착시 온도의 영향으로 제1 웨이퍼에 휨(warpage)이 발생하고 이로 인해 제1 웨이퍼의 에지 부분에 첨가된 particle을 의미할 수 있다.As a result, defects such as wafer slip and curling defects are closely related to the temperature of the edge portion of the wafer. Table 3 below shows an example of whether the edge portion of the wafer is defective by temperature. Here, the curling defects may mean particles added to the edge portion of the first wafer due to the warpage of the first wafer due to the influence of the temperature upon seating of the wafer.

에지 부분의 온도(℃)Temperature of edge part (℃) slipslip front particlefront particle 비 고Remarks 450450 강River 없음none 400400 약about 380380 없음none 최적 온도 구간Optimum temperature interval 350350 330330 300300 curling defectcurling defect 280280

표 3을 참조하면, 런 단계에서 제1 웨이퍼의 에지 부분의 온도가 400℃ 및 450℃일 때, 제1 웨이퍼에 curling defect는 없는 반면 슬립은 존재함을 알 수 있다. 또한, 런 단계에서 제1 웨이퍼의 에지 부분의 온도가 280℃ 및 300℃일 때, 제1 웨이퍼에 slip은 없는 반면, curling defect는 존재함을 알 수 있다.Referring to Table 3, it can be seen that when the temperature of the edge portion of the first wafer is 400 캜 and 450 캜 at the run stage, there is no curling defect in the first wafer, but a slip exists. In addition, when the temperature of the edge portion of the first wafer is 280 캜 and 300 캜 in the run stage, there is no slip on the first wafer, but a curling defect exists.

따라서, 실시 예에 의한 에피텍셜 웨이퍼 제조 방법 및 장치는 클린 단계에서 클린 레시피를 변화시켜, 런 단계에서 제1 웨이퍼의 에지 부분의 온도가 330℃ 내지 380℃가 되도록 함으로써, slip이나 curling defect를 갖지 않은 제1 웨이퍼를 제조할 수 있다.Therefore, the epitaxial wafer manufacturing method and apparatus according to the embodiment can change the clean recipe in the clean step and make the temperature of the edge portion of the first wafer at 330 占 폚 to 380 占 폚 during the run step, The first wafer can be manufactured.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

100: 에피텍셜 웨이퍼 제조 방법 200: 에피텍셜 웨이퍼 제조 장치
210: 챔버 212: 챔버 상부 프레임
213: 지지핀 214: 챔버 하부 프레임
215: 리프트 아암 216: 서셉터
217: 구동축(또는, 지지축) 218: 지지부 받침부
220: 고온계 240: 가스 공급부
252, 254, 256, 258: 히터 260: 구동부
270: 저장부 280: 제어부100: epitaxial wafer manufacturing method 200: epitaxial wafer manufacturing apparatus
210: chamber 212: chamber upper frame
213: support pin 214: chamber lower frame
215: lift arm 216: susceptor
217: driving shaft (or supporting shaft) 218: supporting part receiving part
220: pyrometer 240: gas supply part
252, 254, 256, 258: heater 260:
270: storage unit 280: control unit

Claims (8)

멀티 런 방식으로 챔버 내에서 서셉터에 안착된 복수의 웨이퍼 각각에 에피텍셜층을 형성하는 에피텍셜 웨이퍼 제조 방법에 있어서,
클린 레시피에 의거하여 상기 챔버를 클리닝하는 단계; 및
상기 클리닝된 챔버 내에서, 런 레시피에 의거하여 상기 복수의 웨이퍼에 에피텍셜층을 순차적으로 형성하는 단계를 포함하고,
상기 챔버를 클리닝하는 단계 및 상기 웨이퍼에 상기 에피텍셜층을 형성하는 단계는 소정 횟수만큼 반복적으로 수행되고,
상기 클린 레시피는 상기 복수의 웨이퍼 중에서 첫 번째로 상기 에피텍셜층이 형성될 제1 웨이퍼의 에지 부분의 온도가 330℃ 내지 380℃의 범위에 속하도록 조정된 값을 갖는 에피텍셜 웨이퍼 제조 방법.An epitaxial wafer manufacturing method for forming an epitaxial layer on each of a plurality of wafers seated on a susceptor in a chamber in a multi-run manner,
Cleaning the chamber based on a clean recipe; And
Sequentially forming an epitaxial layer on the plurality of wafers based on a run recipe in the cleaned chamber,
The step of cleaning the chamber and the step of forming the epitaxial layer on the wafer are repeatedly performed a predetermined number of times,
Wherein the clean recipe has a value adjusted so that the temperature of the edge portion of the first wafer on which the epitaxial layer is to be formed first among the plurality of wafers falls within the range of 330 占 폚 to 380 占 폚. 제1 항에 있어서, 상기 클린 레시피는
상기 챔버를 퍼지시키는 제1 퍼지 단계;
상기 챔버를 승온시키는 램프 업 단계;
상기 챔버가 에칭 온도일 때, 상기 챔버를 1차 클리닝하는 베이크 단계;
상기 챔버가 에칭 온도일 때, 상기 챔버를 에칭하여 2차 클리닝하는 에칭 단계;
상기 챔버의 온도를 낮추는 램프 다운 단계;
상기 서셉터의 표면을 코팅하는 코트 단계:
상기 챔버를 퍼지시키는 제2 퍼지 단계; 및
상기 챔버를 냉각시키는 쿨 단계를 포함하고,
상기 클린 레시피의 조정된 값은
상기 에칭 단계의 제1 수행 시간, 상기 코트 단계의 제2 수행 시간 또는 상기 쿨 단계의 제3 수행 시간 중 적어도 하나를 포함하는 에피텍셜 웨이퍼 제조 방법.The method of claim 1, wherein the clean recipe
A first purge step of purging the chamber;
A ramp-up step of raising the temperature of the chamber;
A baking step of first cleaning the chamber when the chamber is at an etching temperature;
Etching the chamber to perform secondary cleaning when the chamber is at an etching temperature;
A ramp down step of lowering the temperature of the chamber;
A coating step of coating the surface of the susceptor;
A second purging step of purging the chamber; And
And a cooling step of cooling the chamber,
The adjusted value of the clean recipe
Wherein the at least one of the first performing time of the etching step, the second performing time of the coat step, or the third performing time of the cool step is included. 제2 항에 있어서, 상기 제1 수행 시간은 160초 내지 190초인 에피텍셜 웨이퍼 제조 방법.3. The method of claim 2, wherein the first execution time is between 160 seconds and 190 seconds. 제2 항에 있어서, 상기 제2 수행 시간은 50초 내지 70초인 에피텍셜 웨이퍼 제조 방법.3. The method of claim 2, wherein the second performance time is between 50 seconds and 70 seconds. 제2 항에 있어서, 상기 제3 수행 시간은 40초 내지 70초인 에피텍셜 웨이퍼 제조 방법.3. The method of claim 2, wherein the third performing time is 40 seconds to 70 seconds. 제1 항에 있어서, 상기 에지 부분은 상기 제1 웨이퍼의 가장 자리로부터 중심쪽으로 10 ㎜ 지점까지인 에피텍셜 웨이퍼 제조 방법.2. The method of claim 1, wherein the edge portion is up to 10 mm from the edge of the first wafer toward the center. 챔버 내에서 멀티 런 방식으로 복수의 웨이퍼에 에피텍셜층을 순차적으로 형성한 후 상기 챔버를 클리닝하는 에피텍셜 웨이퍼 제조 장치에 있어서,
상기 복수의 웨이퍼가 각각 안착되는 공간을 제공하는 서셉터;
상기 복수의 웨이퍼 중에서 상기 서셉터에 첫 번째로 안착되어 상기 에피텍셜층이 형성될 제1 웨이퍼의 에지 부분의 온도가 330℃ 내지 380℃의 범위에 속하도록 조정된 값을 갖는 클린 레시피를 저장하고, 런 레시피를 저장하는 저장부;
상기 챔버의 주위에 배치되며, 제1 제어 신호에 응답하여 제1 소정 시간 동안 상기 챔버를 가열하는 적어도 하나의 히터;
제2 제어 신호에 응답하여, 상기 에피텍셜층을 형성하기 위해 필요한 제1 가스 또는 상기 챔버를 클리닝하기 위해 필요한 제2 가스 중 적어도 하나를 제2 소정 시간 동안 상기 챔버의 내부로 공급하는 가스 공급부; 및
상기 저장부로부터 독출한 상기 클린 레시피 및 상기 런 레시피에 따라 상기 제1 및 제2 제어 신호를 발생하는 제어부를 포함하는 에피텍셜 웨이퍼 제조 장치.An epitaxial wafer manufacturing apparatus for sequentially forming an epitaxial layer on a plurality of wafers in a multi-run manner in a chamber and then cleaning the chamber,
A susceptor for providing a space in which the plurality of wafers are seated;
A clean recipe having a value adjusted such that the temperature of the edge portion of the first wafer, which is first mounted on the susceptor and on which the epitaxial layer is to be formed, is within a range of 330 ° C to 380 ° C A storage unit for storing a run recipe;
At least one heater disposed around the chamber for heating the chamber for a first predetermined time in response to a first control signal;
A gas supply unit for supplying at least one of a first gas necessary for forming the epitaxial layer or a second gas necessary for cleaning the chamber to the interior of the chamber for a second predetermined time in response to a second control signal; And
And a control unit for generating the first and second control signals in accordance with the clean recipe and the run recipe read from the storage unit. 제7 항에 있어서, 상기 챔버의 상부 가장 자리의 온도를 상기 에지 부분의 온도로서 측정하는 고온계를 더 포함하는 에피텍셜 웨이퍼 제조 장치.8. The apparatus of claim 7, further comprising a pyrometer measuring the temperature of the upper edge of the chamber as the temperature of the edge portion.
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