KR101921007B1 - 집적 회로 패키지 및 그 형성 방법 - Google Patents

집적 회로 패키지 및 그 형성 방법 Download PDF

Info

Publication number
KR101921007B1
KR101921007B1 KR1020170164273A KR20170164273A KR101921007B1 KR 101921007 B1 KR101921007 B1 KR 101921007B1 KR 1020170164273 A KR1020170164273 A KR 1020170164273A KR 20170164273 A KR20170164273 A KR 20170164273A KR 101921007 B1 KR101921007 B1 KR 101921007B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
encapsulant
polymeric material
annular structure
conductive column
Prior art date
Application number
KR1020170164273A
Other languages
English (en)
Inventor
징-쳉 린
리-후이 쳉
포-하오 차이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/722,655 external-priority patent/US10269587B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Application granted granted Critical
Publication of KR101921007B1 publication Critical patent/KR101921007B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

집적 회로 패키지 및 그 제조 방법이 제공된다. 방법은 캐리어 위에 전도성 칼럼을 형성하는 단계를 포함한다. 캐리어에는 상기 전도성 칼럼에 인접하게 배치되도록 집적 회로 다이가 부착된다. 상기 전도성 칼럼과 상기 집적 회로 다이 주변에 봉지재가 형성된다. 상기 전도성 칼럼의 제1 표면과 상기 봉지재의 제2 표면을 노출시키도록 상기 캐리어가 제거된다. 상기 제1 표면과 상기 제2 표면 위에 중합체 재료가 형성된다. 상기 중합체 재료가 경화되어 환형 구조체가 형성된다. 상기 환형 구조체의 내부 엣지는 평면도 상에서 상기 제1 표면과 중첩된다. 상기 환형 구조체의 외부 엣지는 평면도 상에서 상기 제2 표면과 중첩된다.

Description

집적 회로 패키지 및 그 형성 방법{INTEGRATED CIRCUIT PACKAGES AND METHODS OF FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 여기에 참조로 그 전체가 포함된, 2017년 6월 30일자 출원된 "집적 회로 패키지 및 그 형성 방법"이란 제하의 미국 가특허 출원 제62/527,506호의 이익을 주장한다.
반도체 소자는 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전기 기기와 같은 다양한 전자 응용품에 사용된다. 반도체 소자는 통상적으로 반도체 기판 위에 절연 재료층 또는 유전 재료층, 도전 재료층 및 반도체 재료층을 순차적으로 증착하고 그 다양한 재료층을 리소그래피를 이용하여 패턴화하여 그 위에 회로 성분 및 요소를 형성하는 것을 통해 제조된다. 통상적으로 단일 반도체 웨이퍼 상에 수십 또는 수백 개의 집적 회로가 제조된다. 개별 다이들은 스크라이브 라인을 따라 집적 회로를 절단하는 것에 의해 단편화된다. 개별 다이들은 이후 별도로 다중-칩 모듈 또는 다른 종류의 패키징으로 패키징된다.
반도체 산업은 다양한 전자 성분(예, 트랜지스터, 다이오드, 저항, 캐패시터 등)의 집적 밀도의 계속적인 개량에 따라 급속한 성장을 경험하고 있다. 대부분의 경우, 집적 밀도의 이러한 개선은 주어진 면적 내에 더 많은 성분이 집적되게 하는 최소 선폭 크기(예, 반도체 공정 노드를 20 nm 이하의 노드로 축소)의 반복적인 감소로부터 유래된 것이다. 최근 낮은 전력 소비와 지연 시간(latency)은 물론, 소형화, 고속 및 큰 대역폭에 대한 요구가 커짐에 따라, 반도체 다이에 대해 더 작고 더 창조적인 패키징 기술에 대한 요구도 커지고 있다.
반도체 기술이 더 발전됨에 따라, 반도체 소자의 물리적 크기를 더 줄이기 위한 효과적인 대안으로서 적층형 반도체 소자, 즉 3D 집적 회로(3DIC)가 출현되었다. 적층형 반도체 소자의 경우, 다른 반도체 웨이퍼 상에 로직, 메모리, 프로세서 회로 등의 능동 회로들이 제조된다. 반도체 소자의 폼 팩터(form factor)를 더 감소시키기 위해 2개 이상의 반도체 웨이퍼가 서로 상부에 설치 또는 적층될 수 있다. 패키지-온-패키지(POP) 소자는 다이들이 패키징된 후 다른 패키징 다이 또는 다이들과 함께 패키징되는 3DIC의 한 종류이다. 칩-온-패키지(COP) 소자는 다이들이 패키징된 후 다른 다이 또는 다이들과 함께 패키징되는 3DIC의 다른 한 종류이다.
본 개시 내용의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1~8은 일부 실시예에 따른 집적 회로 다이의 제조 중의 다양한 처리 단계의 단면도이다.
도 9~15, 16a, 16b, 17, 18a, 18b, 19a, 19b, 20a 및 20b는 일부 실시예에 따른 집적 회로 패키지의 제조 중의 다양한 단계의 단면도이다.
도 21~24, 25a, 25b 및 26은 일부 실시예에 따른 집적 회로 패키지의 제조 중의 다양한 단계의 단면도이다.
도 27은 일부 실시예에 따른 집적 회로 패키지 형성 방법을 나타낸 흐름도이다.
도 28은 일부 실시예에 따른 집적 회로 패키지 형성 방법을 나타낸 흐름도이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
실시예들은 특정 문맥, 즉 집적 팬-아웃(InFO) 패키지와 InFO 패키지를 포함하는 PoP 패키지와 같은 집적 회로의 실시예에 대해 설명될 것이다. 그러나, 패키징의 조립시, 기판, 인터포저(interposer) 등의 처리시 또는 입력 성분, 보드, 다이, 또는 다른 성분의 설치시, 또는 임의의 종류의 집적 회로 또는 전기적 성분의 접속 패키징 또는 설치 조합을 위해 한정되는 것은 아니지만 패키지-온-패키지 어셈블리, 다이-투-다이 어셈블리, 웨이퍼-투-웨이퍼 어셈블리, 다이-투-기판 어셈블리를 포함하는 다른 전기 접속 성분에도 다른 실시예들이 적용될 수 있다.
여기 설명되는 다양한 실시예들은 InFO 패키지의 봉지재(예, 성형 컴파운드)를 관통하는 비아 주변에 보호 링의 형성을 허용한다. 일부 실시예에서, 보호 링은 비아에 접속된 커넥터(예, 땜납 범프)의 프로파일을 향상시킬 수 있다. 일부 실시예에서, 보호 링은 추가로 집적 회로 패키지의 신뢰성 시험을 수행하는 동안 및/또는 집적 회로 패키지의 정상 동작 중에 비아로부터 봉지재의 박리, 커넥터로부터 언더필(underfill)의 박리, 봉지재 및/또는 언더필 내에 균열의 형성, 봉지재와 언더필 간의 균열의 전파 및 비아와 대응하는 커넥터에 의해 형성되는 조인트에 균열의 형성을 방지 또는 제거하도록 할 수 있다. 여기 설명되는 다양한 실시예들은 추가로 집적 회로 패키지의 형성을 위한 제조 단계의 수와 제조 비용을 감소시키도록 할 수 있다.
도 1~8은 일부 실시예에 따른 집적 회로 다이의 제조 중의 여러 단계의 단면도이다. 도 1을 참조하면, 스크라이브 라인(103)(다이싱 라인 또는 다이싱 스트리트로도 지칭됨)에 의해 분리된 다이 영역(101)들을 가지는 공정물(100)의 일부가 예시된다. 아래에 더 상세히 설명되는 바와 같이, 공정물(100)은 스크라이브 라인(103)을 따라 다이스 절단되어 개별 집적 회로 다이들(예, 도 1~8에 예시된 집적 회로 다이(801)들)을 형성하게 된다. 일부 실시예에서, 공정물(100)은 기판(105), 기판(105) 상의 하나 이상의 능동 및/또는 수동 소자(107) 및 기판(105) 위의 하나 이상의 배선층(109)을 포함한다.
일부 실시예에서, 기판(105)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소, 및 이들의 조합과 같은 다른 III족, IV족 및/또는 V족 원소로도 형성될 수 있다. 기판(105)은 실리콘-온-절연체(SOI)의 형태로도 존재할 수 있다. SOI 기판은 실리콘 기판 상에 형성된 절연체 층(예, 매입된 산화물 등) 위에 형성된 반도체 재료(예, 실리콘, 게르마늄 및/또는 등등)의 층을 포함할 수 있다. 추가로, 사용될 수 있는 다른 기판은 다층 기판, 구배(gradient) 기판, 하이브리드 배향 기판, 이들의 임의의 조합 및/또는 등등을 포함한다. 일부 실시예에서, 하나 이상의 능동 및/또는 수동 소자(107)는 트랜지스터, 캐패시터, 저항, 다이오드, 광-다이오드, 퓨즈 및/또는 등등의 다양한 n-형 금속 산화물 반도체(NMOS) 및/또는 p-형 금속 산화물 반도체(PMOS) 소자를 포함할 수 있다.
하나 이상의 배선층(109)은 기판(105) 위에 형성된 층간 유전체(ILD)/금속간 유전체 층(IMD)을 포함할 수 있다. ILD/IMD는 스핀-온 코팅 방법, 화학적 기상 증착(CVD), 플라즈마 증강 CVD(PECVD), 이들의 조합 등과 같은 당업계에 공지된 임의의 적절한 방법에 의해 예컨대, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), FSG, SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합재, 이들의 조합 등의 저-K 유전체 재료로 형성될 수 있다. 일부 실시예에서, ILD/IMD에는 예컨대, 다마신 공정, 듀얼 다마신 공정 등을 이용하여 상호 접속 구조체(미도시)가 형성될 수 있다. 일부 실시예에서, 상호 접속 구조체는 구리, 구리 합금, 은, 금, 텅스텐, 탄탈, 알루미늄 등을 포함할 수 있다. 일부 실시예에서, 상호 접속 구조체는 기판(105) 상에 형성된 하나 이상의 능동 및/또는 수동 소자(107) 사이에 전기적 접속을 제공할 수 있다.
일부 실시예에서, 하나 이상의 배선층(109) 위에 접촉 패드(111)가 형성된다. 접촉 패드(111)는 하나 이상의 배선층(109)을 통해 하나 이상의 능동 및/또는 수동 소자(107)에 전기적으로 결합될 수 있다. 일부 실시예에서, 접촉 패드(111)는 알루미늄, 구리, 텅스텐, 은, 금, 이들의 조합 등과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 재료는 예컨대, 물리적 기상 증착(PVD), 원자층 증착(ALD), 전기-화학 도금, 무전해 도금, 이들의 조합 등을 이용하여 하나 이상의 배선층(109) 위에 형성될 수 있다. 후속으로, 전도성 재료는 패턴화되어 접촉 패드(111)를 형성한다. 일부 실시예에서, 전도성 재료는 적절한 포토리소그래피 및 식각 기술을 이용하여 패턴화될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료(미도시)의 증착을 포함하는 데, 포토레지스트 재료는 나중에 조사(노광) 및 현상되어 포토레지스트 재료의 일부가 제거된다. 나머지 포토레지스트 재료는 식각과 같은 후속 처리 단계로부터 접촉 패드(111)의 전도성 재료와 같은 하부의 재료를 보호한다. 전도성 재료의 노출부를 제거하여 접촉 패드(111)를 형성하기 위해 전도성 재료에는 반응성 이온 식각(RIE) 또는 다른 건식 식각, 등방성 또는 이방성 습식 식각, 또는 임의의 다른 적절한 식각 또는 패턴화 공정 등의 적절한 식각 공정이 적용될 수 있다. 후속하여, 포토레지스트 재료는 예컨대, 애싱(ashing) 공정 후 습식 세정 공정을 이용하여 제거될 수 있다.
도 1을 더 참조하면, 기판(105)과 접촉 패드(111) 위에 패시베이션 층(113)이 형성된다. 일부 실시예에서, 패시베이션 층(113)은 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 이들의 조합 또는 등등의 광-패턴화되지 않는 유전체 재료로 된 하나 이상의 층을 포함할 수 있으며, 화학적 기상 증착(CVD), PVD, ALD, 스핀-온 코팅 공정, 이들의 조합 또는 등등을 이용하여 형성될 수 있다. 다른 실시예에서, 패시베이션 층(113)은 폴리벤족사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB) 또는 등등의 광-패턴화 가능한 절연 재료로 된 하나 이상의 층을 포함할 수 있으며, 스핀-온 코팅 공정 등을 이용하여 형성될 수 있다. 이러한 광-패턴화 가능한 유전체 재료는 포토레지스트 재료처럼 유사한 포토리소그래피 방법을 이용하여 패턴화될 수 있다.
일부 실시예에서, 접촉 패드(111)의 일부를 노출시키도록 패시베이션 층(113)에 개구(115)가 형성된다. 패시베이션 층(113)이 광-패턴화되지 않는 유전체 재료를 포함하는 일부 실시예에서, 패시베이션 층(113)은 적절한 포토리소그래피 및 식각 방법을 이용하여 패턴화될 수 있다. 일부 실시예에서, 패시베이션 층(113) 위에 포로레지스트 재료(미도시)가 형성된다. 포토레지스트 재료는 추후 조사(노광) 및 현상되어 포토레지스트 재료의 일부가 제거된다. 후속하여, 패시베이션 층(113)의 노출부는 예컨대, 적절한 식각 공정을 이용하여 제거됨으로서 개구(115)가 형성된다.
도 2를 참조하면, 패시베이션 층(113)과 접촉 패드(111) 위에 버퍼층(201)이 형성된다. 일부 실시예에서, 버퍼층(201)은 폴리벤족사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 또는 등등의 광-패턴화 가능한 절연 재료로 된 하나 이상의 층을 포함할 수 있고, 스핀-온 코팅 공정 등을 이용하여 형성될 수 있다. 일부 실시예에서, 버퍼층(201)은 패턴화되는 것을 통해 개구(203)를 형성하여 접촉 패드111)를 노출시킨다. 일부 실시예에서, 개구(203)는 적절한 포토리소그래피 기술을 이용하여 형성됨으로써 버퍼층(201)을 광에 노출시킬 수 있다. 버퍼층(201)은 노광 후에 현상 및/또는 경화된다.
도 3을 참조하면, 버퍼층(201)과 개구(203) 위에 시드층(301)이 피복 증착된다. 시드층(301)은 구리, 티타늄, 니켈, 금, 망간, 이들의 조합 또는 등등의 하나 이상의 층을 포함할 수 있고, ALD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 일부 실시예에서, 시드층(301)은 티타늄 층 위에 형성된 구리 층을 포함한다.
도 4를 참조하면, 시드층(301) 위에 패턴화된 마스크(401)가 형성된다. 일부 실시예에서, 패턴화된 마스크(401)는 포토레지스트 재료 또는 임의의 광-패턴화 가능한 재료를 포함한다. 일부 실시예에서, 패턴화된 마스크(401)의 재료는 증착, 조사(노광) 및 현상되어 재료의 여러 부분이 제거되어 개구(403)가 형성됨으로써 패턴화된 마스크(401)가 형성된다. 예시된 실시예에서, 개구(403)는 개구(203) 내의 접촉 패드(111) 위에 형성된 시드층(301)의 여러 부분을 노출시킨다. 아래에 더 상세히 논의되는 바와 같이, 개구(403) 내에는 접촉 패드(111)에 대한 전기적 접속을 제공하도록 전도성 필라(pillar)(예, 도 5에 예시된 전도성 필라(501))가 형성될 것이다.
도 5를 참조하면, 전도성 필라(501)는 개구(403)와 개구(203)(도 4 참조)로 형성된 결합된 개구에 형성된다. 일부 실시예에서, 결합된 개구는 전기-화학 도금 공정, 무전해 도금 공정, ALD, PVD, 이들의 조합 등을 이용하여 구리, 텅스텐, dkffnallsba, 은, 금, 이들의 조합 등과 같은 전도성 재료로 충전됨으로써 전도성 필라(501)가 형성된다. 일부 실시예에서, 전도성 필라(501)는 결합된 개구를 부분적으로 충전하며, 결합된 개구의 나머지 부분은 땜납 재료로 충전됨으로써 전도성 필라(501) 위에 땜납층(503)이 형성된다. 일부 실시예에서, 땜납 재료는 PbSn 조성물 등의 납 주성분의 땜납 합금, InSb, 주석, 은 및 구리("SAC") 조성물을 포함하는 무연(lead-free) 땜납 합금, 공통 융점을 가지고 전기적 응용물에 전도성 땜납 접속부를 형성하는 다른 공융(eutectic) 재료일 수 있다. 무연 땜납 합금의 경우, 예를 들면, SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305 및 SAC 405와 같은 변동 조성의 SAC 땜납 합금이 사용될 수 있다. 또한, 무연 땜납 합금은 은(Ag)을 사용하지 않는 SnCu 화합물, 구리(Cu)를 사용하지 않는 SnAg 화합물을 포함한다. 일부 실시예에서, 땜납층(503)은 증발, 전기-화학 도금 공정, 무전해 도금 공정, 인쇄, 땜납 전사, 이들의 조합 등을 이용하여 형성될 수 있다.
도 6을 참조하면, 전도성 필라(501)와 땜납층(503)의 형성 후에, 패턴화된 마스크(401)가 제거된다. 일부 실시예에서, 포토레지스트 재료를 포함하는 패턴화된 마스크(401)는 예컨대, 애싱 공정 후 습식 세정 공정을 이용하여 제거될 수 있다. 후속하여, 시드층(301)의 노출부가 예컨대 적절한 식각 공정을 이용하여 제거된다.
도 7을 참조하면, 전도성 필라(501)와 대응하는 땜납층(503) 위에 이들을 피복하도록 보호층(701)이 형성된다. 일부 실시예에서, 보호층(701)은 폴리벤족사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 또는 등등의 광-패턴화 가능한 절연 재료로 된 하나 이상의 층을 포함할 수 있고, 스핀-온 코팅 공정 등을 이용하여 형성될 수 있다. 일부 실시예에서, 보호층(701)의 형성 이전에, 다이 영역(101) 각각이 추가의 처리를 위해 정상 다이(Known Good Dies: KGD)를 확인하도록 테스트될 수 있다.
도 7을 더 참조하면, 일부 실시예에서, 공정물(100)의 두께와 나중에 형성된 집적 회로 다이의 두께를 감소시키기 위해 예컨대, 기판(105)을 후면 연마하는 것이 바람직하다. 이러한 실시예에서, 박판화 공정이 수행되는 데, 여기서 보호층(701)의 상부면에 후면 연마(BG) 테이프와 같은 테이프(703)가 부착되어 기판(105)의 후면이 연마, 식각, CMP 공정, 이들의 조합 등에 의해 박판화된다. 일부 실시예에서, 테이프(703)는 연마/식각 유체 및/또는 조각으로 야기되는 오염으로부터 공정물(100)을 보호한다.
도 8을 참조하면, 전술한 박판화 공정이 완료된 후, 테이프(703)가 제거되고 공정물(100)이 단편화됨으로써 개별 집적 회로 다이(801)들이 형성된다. 일부 실시예에서, 공정물(100)은 공정물(100)이 추후의 다이싱 절단 공정에 대비하도록 접착제(805)를 사용하여 프레임(803)에 부착될 수 있다. 일부 실시예에서, 프레임(803)은 다이싱 절단 등의 후속 작업을 위한 기계적 지지를 제공하는 필름 프레임 또는 임의의 적절한 캐리어일 수 있다. 접착제(805)는 다이 부착 필름, 다이싱 절단 필름, 또는 임의이 적절한 접착제, 에폭시, 자외선(UV) 접착제(UV 조사에 노출시 그 접착성을 소실함)일 수 있으며, 증착 공정, 스핀 코팅, 인쇄 공정, 적층 공정 등을 이용하여 형성될 수 있다. 일부 실시예에서, 접착제(805)는 다층 구조를 가질 수 있으며, 이형층(미도시)을 포함할 수 있다. 이형층은 디이싱 절단 공정 이후에 프레임(803)으로부터 개별 집적 회로 다이(801)들을 안정하게 분리하는 것을 도울 수 있다. 일부 실시예에서, 이형층은 UV 테이프일 수 있는 데, 여기서 이형층의 접착 강도는 이형층이 UV 조사에 노출된 후 상당히 감소된다. 다른 실시예에서, 이형층은 열 테이프일 수 있는 데, 여기서 이형층의 접착 강도는 이형층이 적절한 열원에 노출된 후 상당히 감소된다. 일부 실시예에서, 공정물(100)은 예컨대, 톱날 절단, 레이저 융삭, 이들의 조합 등에 의해 개별 다이들로 단편화될 수 있다.
도 8에 예시된 바와 같이, 집적 회로 다이(801)는 각각 하나의 패시베이션 층(예, 113), 하나의 버퍼층(예, 201), 2개의 접촉 패드(예, 111), 2개의 전도성 필라(예, 501) 및 하나의 보호층(예, 701)을 포함한다. 당업자는 패시베이션 층, 버퍼층, 접촉 패드, 전도성 필라 및 보호층의 개수가 예시적인 목적으로만 제공된 것이고 본 개시 내용의 범위를 한정하지 않음을 이해할 것이다. 다른 실시예에서, 집적 회로 다이(801) 각각은 집적 회로 다이(801)를 위한 설계 요건에 따라 패시베이션 층, 버퍼층, 접촉 패드, 전도성 필라 및 보호층을 적절한 개수로 포함할 수 있다.
도 9~15, 16a, 16b, 17, 18a, 18b, 19a, 19b, 20a 및 29b는 일부 실시예에 따라 도 1~8에 제조된 집적 회로 다이를 사용한 집적 회로 패키지의 제조 중의 다양한 처리 단계의 단면도이다. 먼저 도 9를 참조하면, 일부 실시예에서, 캐리어(901) 위에 이형층(903)이 형성되며, 이형층(903) 위에 시드층(905)이 형성됨으로써 집적 회로 패키지의 형성이 개시된다. 일부 실시예에서, 캐리어(901)는 석영, 유리 등으로 형성될 수 있으며, 후속하는 동작에 대한 기계적 지지를 제공한다. 일부 실시예에서, 이형층(903)은 광열 변환(LTHC) 재료, UV 접착제, 중합체 층 등을 포함할 수 있으며, 스핀-온 코팅 공정, 인쇄 공정, 적층 공정 등을 이용하여 형성될 수 있다. 이형층(903)이 LTHC 재료로 형성된 일부 실시예에서, 이형층(903)은 광에 노출시 부분적 또는 전체적으로 그 접착 강도가 소실됨으로써 추후 형성된 구조체의 후면으로부터 캐리어(901)가 쉽게 제거될 수 있다. 일부 실시예에서, 시드층(905)은 도 3을 참조로 상술된 시드층(301)과 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 일부 실시예에서, 시드층(905)은 약 0.005 ㎛~약 1 ㎛의 두께를 가질 수 있다.
도 9를 더 참조하면, 시드층(905) 위에 내부에 개구(909)를 가지는 패턴화된 마스크(907)가 형성된다. 일부 실시예에서, 패턴화된 마스크(907)는 도 4를 참조로 상술된 패턴화된 마스크(401)와 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다.
도 10을 참조하면, 개구(909)(도 9 참조) 내에 전도성 필라(1001)가 형성된다. 일부 실시예에서, 전도성 필라(1001)는 도 5를 참조로 상술된 전도성 필라(501)와 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 일부 실시예에서, 전도성 필라(1001)의 형성 후에, 패턴화된 마스크(907)가 제거된다. 일부 실시예에서, 패턴화된 마스크(907)는 도 6을 참조로 상술된 패턴화된 마스크(401)와 유사한 방법을 이용하여 제거될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 후속하여, 시드층(905)의 노출부가 제거된다. 일부 실시예에서, 시드층(905)의 노출부는 도 6을 참조로 상술된 시드층(301)의 노출부와 유사한 방법을 이용하여 제거될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 일부 실시예에서, 대응하는 시드층(905)을 가지는 전도성 필라(1001)는 전도성 비아(1003)로도 지칭될 수 있다.
도 12를 참조하면, 접착층(1201)을 사용하여 이형층(903)에 집적 회로 다이(801)들이 부착된다. 일부 실시예에서, 집적 회로 다이(801)들은 예컨대, 선택-배치 장치(pick-and-place apparatus)를 사용하여 이형층(903) 상에 배치된다. 다른 실시예에서, 집적 회로 다이(801)들은 수동으로 또는 임의의 다른 적절한 방법을 이용하여 이형층(903) 상에 배치될 수 있다. 일부 실시예에서, 접착층(1201)은 LTHC 재료, UV 접착제, 다이 부착 필름 등을 포함할 수 있으며, 스핀-온 코팅 공정, 인쇄 공정, 적층 공정 등을 이용하여 형성될 수 있다.
도 13을 참조하면, 캐리어(901) 위에 그리고 집적 회로 다이(801)들과 전도성 비아(1003) 위로 피복하도록 봉지재(1301)가 형성된다. 일부 실시예에서, 봉지재(1301)는 에폭시, 수지, 성형 가능한 중합체 등과 같은 성형 화합물을 포함할 수 있다. 성형 화합물은 실질적으로 액체 상태에서 도포될 수 있으며, 이후 예컨대, 에폭시 또는 수지 내의 화학 반응을 통해 경화될 수 있다. 다른 실시예에서, 성형 화합물은 집적 회로 다이(801)와 전도성 비아(1003) 주변과 사이에 배치될 수 있는 겔 또는 연성 고체로서 도포되는 자외선(UV) 또는 열 경화성 중합체일 수 있다.
도 14를 더 참조하면, 일부 실시예에서, 봉지재(1301)는 CMP 공정, 연마 공정, 이들의 조합 등을 이용하여 평탄화된다. 일부 실시예에서, 평탄화 공정은 집적 회로 다이(801)의 전도성 필라(501)가 노출될 때까지 수행된다. 일부 실시예에서, 평탄화 공정은 전도성 필라(501) 위의 땜납층(503)(도 8 참조)도 제거할 수 있다. 일부 실시예에서, 전도성 필라(501)의 상부면은 전도성 비아(1003)의 상부면과 봉지재(1301)의 상부면과 실질적으로 동평면이다.
도 15를 참조하면, 집적 회로 다이(801), 전도성 비아(1003) 및 봉지재(1301) 위에 재분배 구조체(1501)가 형성된다. 일부 실시예에서, 재분배 구조체(1501)는 절연층(15031~15033)과 해당 절연층(15031~15033) 내에 배치된 재분배 층(RDL)(15051)(15052)(전도성 라인 및 비아 포함)을 포함할 수 있다. 일부 실시예에서, 절연층(15031~15033)은 도 2를 참조로 상술된 버퍼층(201)과 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 일부 실시예에서, RDL(15051)(15052)은 도 5를 참조로 상술된 전도성 필라(501)와 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다.
도 15를 더 참조하면, 일부 실시예에서, 재분배 구조체(1501)를 형성하기 위한 처리 단계는 도 2를 참조로 상술된 버퍼층(201)과 유사한 방법을 이용하여 내부에 개구를 형성하도록 절연층(15031)을 패턴화하는 단계를 포함할 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 전도성 비아(1003)와 전도성 필라(501)와 접촉되도록 절연층(15031) 위와 절연층(15031) 내의 개구 내에 RDL(15051)이 형성된다. RDL(15051)은 다양한 라인/트레이스(절연층(15031)의 상부면을 "수평으로" 가로질러 연장됨) 및/또는 비아(절연층(15031) 내로 "수직으로" 연장됨)를 포함할 수 있다. 일부 실시예에서, 절연층(15031) 위와 절연층(15031) 내의 내구 내에 시드층(미도시)이 증착된다. 시드층은 도 3을 참조로 상술된 시드층(301)과 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결설을 위해 여기서 반복하지 않는다. 후속하여, RDL(15051)을 위한 소망의 패턴을 형성하도록 스드층 위에 패턴화된 마스크(미도시)가 부착된다. 일부 실시예에서, 내부에 개구를 가지는 패턴화된 마스크는 도 4를 참조로 상술된 패턴화된 마스크(401)와 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 일부 실시예에서, 전기-화학 도금 공정, 무전해 도금 공정, ALD, PVD, 스퍼터링, 이들의 조합 등에 의해 시드층 상에 전도성 재료가 형성된다. 후속하여, 패턴화된 마스크가 제거되고 해당 패턴화된 마스크의 제거 후에 노출되는 시드층의 여러 부분도 제거된다. 일부 실시예에서, 패턴화된 마스크는 도 6을 참조로 상술된 패턴화된 마스크(401)와 유사한 방법을 이용하여 제거될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 일부 실시예에서, 시드층의 노출부는 도 6을 참조로 상술된 시드층(301)의 노출부와 유사한 방법을 이용하여 제거될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다.
도 15를 더 참조하면, 절연층(15031)과 RDL(15051) 위에 절연층(15032), RDL(15052) 및 절연층(15033)이 형성되며, 이로써 재분배 구조체(1501)의 형성을 완료한다. 일부 실시예에서, RDL(15052)은 RDL(15051)과 유사한 방법을 이용?여 절연층(15032) 위에 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 일부 실시예에서, RDL(15052)은 절연층((15032)과 RDL(15051)의 접촉부를 통해 연장된다.
도 15에 예시된 바와 같이, 재분배 층(1501)은 3개의 절연층(예, 15031~15033)과 해당 개별 절연층 사이에 배치된 2개의 RDL(예, (15051, 15052)을 포함한다. 당업자는 절연층의 수와 RDL의 수는 예시적인 목적으로만 제공된 것으로 본 개시 내용의 범위를 한정하지 않음을 인식할 것이다. 다른 실시예에서, 재분배 구조체는 패키지 소자 제품을 위한 설계 요건에 따라 적절한 수의 절연층 및 RDL을 포함할 수 있다.
도 15를 더 참조하면, 재분배 구조체(1501) 위에 재분배 구조체에 전기적으로 결합되게 언더범프 배선(UBM)(1507)이 형성된다. 일부 실시예에서, RDL(15052)의 여러 부분을 노출시키도록 절연층(15033)을 통해 개구들의 세트가 형성될 수 있다. 일부 실시예에서, UBM(1507)은 티타늄 층, 구리층 및 니켈층과 같은 다층의 전도성 재료층을 포함할 수 있다. 그러나, 당업자는 UBM(1507)의 형성에 적절한 크롬/크롬-구리합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성 또는 구리/니켈/금의 구성과 같은 다수의 적절한 재료 구성이 존재함을 인식할 것이다. UBM(1507)에 사용될 수 있는 임의의 적절한 재료 또는 재료의 층은 본 출원의 범위 내에 포함되도록 전적으로 의도된 것이다. 일부 실시예에서,UBM(1507) 위에 UBM에 전기적으로 결합되도록 커넥터(1509)가 형성된다. 일부 실시예에서, 커넥터(1509)는 땜납 볼, C4(controlled collapse chip connection) 범프, 볼 그리드 어레이(BGA) 볼, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG) 형성 범프 등일 수 있다. 커넥터(1509)가 땜납 재료로 형성된 일부 실시예에서, 땜납 재료를 원하는 범프 형상으로 형성하기 위해 리플로(reflow) 공정을 수행할 수 있다. 다른 실시예에서, 커넥터(1509)는 도 5를 참조로 상술된 전도성 필라(501)와 유사한 재료와 방법을 이용하여 형성될 수 있는 전도성 필라일 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 커넥터(1509)가 전도성 필라를 포함하는 일부 실시예에서, 전도성 필라(1509)는 전도성 필라 상에 형성될 수 있는 캡층을 더 포함할 수 있다. 일부 실시예에서, 캡층은 땜납 합금, 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금, 등등, 이들의 조합 등을 포함할 수 있으며, 전기-화학 도금 공정, 무전해 도금 공정, 이들의 조합 등을 이용하여 형성될 수 있다.
도 16a를 참조하면, 커넥터(1509)의 형성 후에, 형성되는 구조체는 커넥터(1509)가 테이프(1609)와 접촉하도록 프레임(1611)에 의해 지지된 테이프(1609)에 부착된다. 일부 실시예에서, 테이프(1609)는 다이 부착 필름, 다이싱 절단 테이프 등을 포함할 수 있다. 후속하여, 형성된 구조체로부터 캐리어(901)(도 15 참조)가 탈착되어 형성된 구조체의 표면(1613)이 노출된다.
도 16a를 더 참조하면, 전도성 비아(1003)의 노출면과 봉지재(1301) 위에 환형 구조체(1607)가 형성된다. 일부 실시예에서, 환형 구조체(1607)는 도 17에 예시된 평면도에서 대응하는 전도성 비아(1003)를 둘러싼다. 일부 실시예에서, 환형 구조체(1607)는 분배 장치(1601)를 사용하여 표면(1613) 상의 원하는 위치 위에 중합체 재료(1603)를 분배하는 것에 의해 형성된다. 일부 실시예에서, 중합체 재료(1603)는 에폭시, 아크릴레이트, 우레탄, 티올, 이들의 조합 등과 같은 UV 경화성 중합체 재료를 포함할 수 있다. 일부 실시예에서, 중합체 재료(1603)는 전도성 비아(1003)와 봉지재(1301) 사이의 계면과 그 근처에 액체 형태로 분배될 수 있다. 일부 실시예에서, 분배 장치(1601)는 화살표(1605)로 지시한 바와 같이 표면(1613)을 스캔한 후 표면(1613) 상의 원하는 위치에 중합체 재료(1603)를 분배할 수 있다. 일부 실시예에서, 분배 장치(1601)는 UV 광원을 포함할 수 있다. 일부 실시예에서, 표면(1613) 상의 원하는 위치에 중합체 재료(1603)를 분배한 후, 분배된 중합체 재료(1603)는 UV 광원에 의해 UV 광에 노출될 수 있다. 일부 실시예에서, UV 광의 파장은 약 250 nm~약 600 nm일 수 있다. 일부 실시예에서, UV 광원은 분배된 중합체 재료(1603)를 약 0.1 ms~약 1 ms의 시간 동안 UV 광에 노출시킬 수 있다. UV 광의 영향 하에서, 분배된 중합체 재료(1603)는 경화되어 중합화(가교 결합)됨으로써 분배된 중합체 재료(1603)가 경화된다. 경화 후에, 분배된 중합체 재료(1603)는 봉지재(1301)와 전도성 비아(1003) 사이의 계면을 가로질러 연장되도록 환형 구조체(1607)를 형성한다.
다른 실시예에서, 중합체 재료(1603)는 에폭시, 폴리이미드, 이들의 조합 등과 같은 열경화성 중합체 재료를 포함할 수 있다. 이러한 실시예에서, 중합체 재료(1603)는 중합체 재료(1603)를 적절한 열 처리를 받도록 하는 것에 의해 경화될 수 있다. 일부 실시예에서, 열 처리는 약 100℃ ~약 400℃의 온도에서 수행될 수 있다. 일부 실시예에서, 열 처리는 약 5분~약 4시간 동안 수행될 수 있다.
일부 실시예에서, 환형 구조체(1607)의 형성 이전에, 도 16b에 예시된 바와 같이 전도성 비아(1003)의 측벽을 노출시키도록 봉지재(1301)의 노출면에 리세스가 형성될 수 있다. 이러한 실시예에서, 환형 구조체(1607)는 전도성 비아(1003)의 노출된 측벽과 접촉된다. 일부 실시예에서, 봉지재(1301)의 노출면은 예컨대, 이방성 건식 식각 공정과 같은 적절한 식각 공정을 이용하여 리세스가 형성될 수 있다. 일부 실시예에서, 적절한 식각 공정은 CF4, O2, N2, 이들의 조합 등을 포함하는 가스 혼합물을 사용하여 수행될 수 있다. 더 상세히 전술된 바와 같이, 환형 구조체(1607)를 형성하기 위해 분배된 중합체 재료(1603)에 대해 어떤 별도의 패턴화 공정도 수행되지 않는다. 따라서, 여기 설명된 다양한 실시예들은 집적 회로 패키지의 형성을 위한 제조 단계의 수 및 제조 비용을 감소시킬 수 있게 한다.
도 17을 참조하면, 전도성 비아(1003)와 대응하는 환형 구조체(1607)의 평면도가 예시된다. 일부 실시예에서, 전도성 비아(1003)는 폭(W1)을 가진다. 일부 실시예에서, 환형 구조체(1607)는 내경(W2)과 외경(W3)을 가지며, W3이 W2보다 크다. 일부 실시예에서, W2는 W1보다 작고 W1은 W3보다 작으며, 환형 구조체(1607)는 전도성 비아(1003)와 봉지재(1301) 사이의 계면과 중첩된다. 일부 실시예에서, W1은 약 20㎛~약 500㎛이다. 일부 실시예에서, 내경(W2)은 약 10㎛~약 450㎛이다. 일부 실시예에서, 외경(W3)은 약 30㎛~약 600㎛이다. 일부 실시예에서, (W1)/(W2) 비율은 약 1.1~약 2.0이다. 일부 실시예에서, (W3)/(W2) 비율은 약 1.2~약 2.5이다. 예시된 실시예에서, 전도성 비아(1003)는 평면도로 원형을 가지며, 환형 구조체(1607)는 평면도로 링 형태를 가진다. 다른 실시예에서, 전도성 비아(1003)는 평면도로 타원형, 정방형, 직사각형, 다각형 등을 가질 수 있고, 환형 구조체(1607)의 내부 및 외부 엣지는 평면도로 타원형, 정방형, 직사각형, 다각형 등을 가질 수 있다. 일부 실시예에서, 전도성 비아(1003)와 환형 구조체(1607)는 평면도로 유사한 형태를 가질 수 있다. 예를 들면, 전도성 비아(1003)가 평면도로 타원형을 가지는 일부 실시예에서, 대응하는 환형 구조체(1607)의 내외 및 외부 엣지도 역시 타원형을 가질 수 있다.
도 18a 및 도 18b를 참조하면, 환형 구조체(1607)의 형성 후에, 형성된 구조체는 다이싱 절단되어 개별 집적 회로 패키지(1801A, 1801B)가 각각 형성된다. 집적 회로 패키지(1801A)는 환형 구조체(1607)의 형성 전에 봉지재(1301)에 리세스가 형성되지 않는 실시예에 대응한다. 집적 회로 패키지(1801B)는 환형 구조체(1607)의 형성 전에 봉지재(1301)에 리세스가 형성된 실시예에 대응한다. 일부 실시예에서, 형성된 구조체는 톱날 절단, 레이저 융삭법, 이들의 조합 등에 의해 다이싱 절단될 수 있다. 후속으로, 추가의 처리를 위해 정상 패키지(KGP)를 확인하도록 집적 회로 패키지(1801A)와 집적 회로 패키지(1801B) 각각을 시험할 수 있다.
도 19a를 참조하면, 일부 실시예에서, 커넥터(1903) 세트가 환형 구조체(1607)의 개구를 관통하도록 집적 회로 패키지(1801A)에 공정물(1901)이 결합됨으로써 적층형 반도체 소자(1900)가 형성된다. 예시된 실시예에서, 공정물(1901)은 패키지이다. 다른 실시예에서, 공정물(1901)은 하나 이상의 다이, 인쇄 회로 기판(PCB), 패키지 기판, 인터포저 등일 수 있다. 공정물(1901)이 패키지인 일부 실시예에서, 적층형 반도체 소자(1900)는 패키지-온 패키지(PoP) 소자이다. 공정물(1901)이 다이인 다른 실시예에서, 적층형 반도체 소자(1900)는 칩-온-패키지(CoP) 소자이다. 일부 실시예에서, 커넥터(1903)는 도 15를 참조로 상술된 커넥터(1509)와 유사한 재료와 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 다른 실시예에서, 공정물(1901)은 도 18a를 참조로 전술한 다이싱 절단 공정 이전에 집적 회로 패키지(1801A)에 접합될 수 있다.
도 19a를 더 참조하면, 공정물(1901)과 집적 회로 패키지(1801A) 사이의 공간에 커넥터(1903)를 둘러싸도록 언더필 재료(1905)가 사출되거나 그렇지 않으면 형성될 수 있다. 언더필 재료(1905)는 구조체 사이에 분배된 후 경화되어 강화되는 예컨대, 액체 에폭시, 변형 가능한 겔, 실리콘 고무 등일 수 있다. 이러한 언더필 재료(1905)는 무엇보다도 커넥터(1903)에 대한 손상을 감소시켜 커넥터를 보호하기 위해 사용될 수 있다.
도 19b는 도 19a의 영역(1907)의 확대 단면도이다. 일부 실시예에서, 봉지재(1301)와 전도성 비아(1003)는 높이(H1)를 가지며, 환형 구조체(1607)의 최상부면은 봉지재(1301)의 바닥면에 대해 높이(H2)를 가진다. 일부 실시예에서, 높이(H2)는 높이(H1)보다 크다. 일부 실시예에서, 높이(H1)는 약 30㎛~약 300㎛이다. 높이(H1)는 약 35㎛~약 350㎛이다. 일부 실시예에서, (H1)/(H2) 비율은 약 0.8~약 0.99이다. 일부 실시예에서, 커넥터(1903)의 측벽은 대응하는 비아(1003)의 상부면과 각도(α1)를 형성한다. 일부 실시예에서, 각도(α1)는 약 70 도 미만, 예컨대, 약 20~50 도이다. 일부 실시예에서, 환형 구조체(1607)는 전도성 비아(1003)와 대응하는 커넥터(1903) 사이의 계면에서 언더필 재료(1905)로부터 봉지재(1301)를 분리시킨다. 일부 실시예에서, 전도성 비아(1003)와 대응하는 커넥터(1903) 사이의 계면에 환형 구조체(1607)를 형성하는 것에 의해, 적층형 반도체 소자(1900)에 대한 신뢰성 시험 중에 및/또는 적층형 반도체 소자(1900)의 정상 동작 중에 전도성 비아(1003)로부터 봉지재(1301)의 박리와 커넥터(1903)로부터 언더필 재료(1905)의 박리가 방지되거나 제거될 수 있다. 일부 실시예에서, 봉지재(1301)와 언더필 재료(1905) 사이에 환형 구조체(1607)를 형성하는 것에 의해, 적층형 반도체 소자(1900)에 대한 신뢰성 시험 중에 및/또는 적층형 반도체 소자(1900)의 정상 동작 중에 봉지재(1301) 및/또는 언더필 재료(1905)에 균열의 생성과 봉지재(1301)와 언더필 재료(1905) 사이에 균열의 전파가 방지되거나 제거될 수 있다.
도 20a를 참조하면, 일부 실시예에서, 커넥터(1903) 세트가 환형 구조체(1607)의 개구를 관통하도록 집적 회로 패키지(1801B)에 공정물(1901)이 결합됨으로써 적층형 반도체 소자(2000)가 형성된다. 예시된 실시예에서, 공정물(1901)은 패키지이다. 다른 실시예에서, 공정물(1901)은 하나 이상의 다이, 인쇄 회로 기판(PCB), 패키지 기판, 인터포저 등일 수 있다. 공정물(1901)이 패키지인 일부 실시예에서, 적층형 반도체 소자(2000)는 패키지-온 패키지(PoP) 소자이다. 공정물(1901)이 다이인 다른 실시예에서, 적층형 반도체 소자(2000)는 칩-온-패키지(CoP) 소자이다. 다른 실시예에서, 공정물(1901)은 도 18b를 참조로 전술한 다이싱 절단 공정 이전에 집적 회로 패키지(1801B)에 접합될 수 있다. 일부 실시예에서, 공정물(1901)과 집적 회로 패키지(1801B) 사이의 공간에 커넥터(1903)를 둘러싸도록 언더필 재료(1905)가 사출되거나 그렇지 않으면 형성될 수 있다.
도 20b는 도 20a의 영역(2001)의 확대 단면도이다. 일부 실시예에서, 봉지재(1301)는 높이(H5)를 가지며, 전도성 비아(1003)는 높이(H3)를 가지며, 환형 구조체(1607)의 최상부면은 봉지재(1301)의 바닥면에 대해 높이(H4)를 가진다. 일부 실시예에서, 높이(H4)는 높이(H3)보다 크고, 높이(H3)는 높이(H5)보다 크다. 일부 실시예에서, 높이(H3)는 약 30㎛~약 300㎛이다. 일부 실시예에서, 높이(H4)는 약 35㎛~약 350㎛이다. 일부 실시예에서, 높이(H5)는 약 20㎛~약 290㎛이다. 일부 실시예에서, (H3)/(H4) 비율은 약 0.8~약 0.99이다. 일부 실시예에서, (H4)/(H5) 비율은 약 1.1~약 1.5이다. 일부 실시예에서, 커넥터(1903)의 측벽은 대응하는 비아(1003)의 상부면과 각도(α2)를 형성한다. 일부 실시예에서, 각도(α2)는 약 70 도 미만, 예컨대, 약 30~50 도이다. 일부 실시예에서, 환형 구조체(1607)는 전도성 비아(1003)와 대응하는 커넥터(1903) 사이의 계면에서 언더필 재료(1905)로부터 봉지재(1301)를 분리시킨다. 일부 실시예에서, 전도성 비아(1003)와 대응하는 커넥터(1903) 사이의 계면에 환형 구조체(1607)를 형성하는 것에 의해, 적층형 반도체 소자(2000)에 대한 신뢰성 시험 중에 및/또는 적층형 반도체 소자(2000)의 정상 동작 중에 전도성 비아(1003)로부터 봉지재(1301)의 박리와 커넥터(1903)로부터 언더필 재료(1905)의 박리가 방지되거나 제거될 수 있다. 일부 실시예에서, 봉지재(1301)와 언더필 재료(1905) 사이에 환형 구조체(1607)를 형성하는 것에 의해, 적층형 반도체 소자(2000)에 대한 신뢰성 시험 중에 및/또는 적층형 반도체 소자(2000)의 정상 동작 중에 봉지재(1301) 및/또는 언더필 재료(1905)에 균열의 생성과 봉지재(1301)와 언더필 재료(1905) 사이에 균열의 전파가 방지되거나 제거될 수 있다.
도 21~24, 25a, 25b 및 26은 일부 실시예에 따라 도 1~8에서 제조된 집적 회로 다이를 사용한 집적 회로 패키지의 제조 중의 다양한 처리 단계의 단면도이다. 도 21~24, 25a, 25b 및 26을 참조로 후술되는 실시예들은 도 9~15, 16a, 16b, 17, 18a, 18b, 19a, 19b, 20a 및 20b를 참조로 전술된 실시예들과 유사하며, 유사 요소들은 유사 참조 번호를 사용하여 병기된다.
도 21을 참조하면, 일부 실시예에서, 캐리어(901) 위에 이형층(903)이 형성되고, 이형층(903) 위에 전도성 비아(1003)가 형성되며, 이형층(903)에 집적 회로 다이(801)가 부착된다. 일부 실시예에서, 전도성 비아(1003)는 시드층(905)과 해당 시드층(905) 위에 전도성 필라(1001)를 포함한다. 일부 실시예에서, 도 21에 예시된 구조체는 도 9~12를 참조로 전술된 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다.
도 21을 더 참조하면, 전도성 비아(1003)를 형성하고 집적 회로 다이(801)를 이형층(903)에 부착한 후, 이형층(903) 위에 전도성 비아(1003)를 둘러싸도록 환형 구조체(2101)가 형성된다. 일부 실시예에서, 환형 구조체(2101)는 분배 장치(1601)를 사용하여 이형층(903) 상의 원하는 위치 위에 중합체 재료(1603)를 분배하는 것에 의해 형성된다. 일부 실시예에서, 분배 장치(1601)는 화살표(1605)로 지시한 바와 같이 이형층(903)을 스캔한 후 이형층(903) 상의 원하는 위치에 액체 형태의 중합체 재료(1603)를 분배할 수 있다. 일부 실시예에서, 중합체 재료(1603)는 에폭시, 아크릴레이트, 우레탄, 티올, 이들의 조합 등과 같은 UV 경화성 중합체 재료를 포함할 수 있다. 일부 실시예에서, 분배 장치(1601)는 UV 광원을 포함할 수 있다. 일부 실시예에서, 이형층(903) 상의 원하는 위치에 중합체 재료(1603)를 분배한 후, 분배된 중합체 재료(1603)는 UV 광원에 의해 UV 광에 노출될 수 있다. 일부 실시예에서, UV 광의 파장은 약 250 nm~약 600 nm일 수 있다. 일부 실시예에서, UV 광원은 분배된 중합체 재료(1603)를 약 0.1 ms~약 1 ms의 시간 동안 UV 광에 노출시킬 수 있다. UV 광의 영향 하에서, 분배된 중합체 재료(1603)는 경화되어 중합화(가교 결합)됨으로써 분배된 중합체 재료(1603)가 경화된다. 경화 후에, 분배된 중합체 재료(1603)는 환형 구조체(2101)를 형성한다. 일부 실시예에서, 환형 구조체(2101)의 노출면은 오목한 표면(도 25b 참조)과 같은 비평탄화된 표면일 수 있다.
다른 실시예에서, 중합체 재료(1603)는 에폭시, 폴리이미드, 이들의 조합 등과 같은 열경화성 중합체 재료를 포함할 수 있다. 이러한 실시예에서, 중합체 재료(1603)는 중합체 재료(1603)를 적절한 열 처리를 받도록 하는 것에 의해 경화될 수 있다. 일부 실시예에서, 열 처리는 약 100℃ ~약 400℃의 온도에서 수행될 수 있다. 일부 실시예에서, 열 처리는 약 5분~약 4시간 동안 수행될 수 있다. 더 상세히 전술된 바와 같이, 환형 구조체(2101)를 형성하기 위해 분배된 중합체 재료(1603)에 대해 어떤 별도의 패턴화 공정도 수행되지 않는다. 따라서, 여기 설명된 다양한 실시예들은 집적 회로 패키지의 형성을 위한 제조 단계의 수 및 제조 비용을 감소시킬 수 있게 한다.
도 22를 참조하면, 전도성 비아(1003)와 대응하는 환형 구조체(2101)의 평면도가 예시된다. 일부 실시예에서, 전도성 비아(1003)는 폭(W4)을 가진다. 일부 실시예에서, 환형 구조체(2101)는 내경(W4)과 외경(W5)을 가지며, W5가 W4보다 크다. 일부 실시예에서, 내경(W4)은 약 10㎛~약 450㎛이다. 일부 실시예에서, 외경(W5)은 약 30㎛~약 600㎛이다. 일부 실시예에서, (W4)/(W5) 비율은 약 0.2~약 0.99이다. 일부 실시예에서, 전도성 비아(1003)는 환형 구조체(2101) 내의 개구 내에 완전히 배치될 수 있다. 예시된 실시예에서, 전도성 비아(1003)는 평면도로 원형을 가지며, 환형 구조체(2101)는 평면도로 링 형태를 가진다. 다른 실시예에서, 전도성 비아(1003)는 평면도로 타원형, 정방형, 직사각형, 다각형 등을 가질 수 있고, 환형 구조체(2101)의 내부 및 외부 엣지는 평면도로 타원형, 정방형, 직사각형, 다각형 등을 가질 수 있다. 일부 실시예에서, 전도성 비아(1003)와 환형 구조체(2101)는 평면도로 유사한 형태를 가질 수 있다. 예를 들면, 전도성 비아(1003)가 평면도로 타원형을 가지는 일부 실시예에서, 대응하는 환형 구조체(2101)의 내외 및 외부 엣지도 역시 타원형을 가질 수 있다.
도 23을 참조하면, 캐리어(901) 위에 집적 회로 다이(801)와 전도성 비아(1003)를 둘러싸도록 봉지재(1301)가 형성된다. 후속하여, 집적 회로 다이(801)의 전도성 필라(501)의 상부면이 전도성 비아(1003)의 상부면 및 봉지재(1301)의 상부면과 실질적으로 동평면이 되도록 봉지재(1301)가 평탄화된다. 일부 실시예에서, 봉지재(1301)는 도 13 및 도 14를 참조로 설명된 방법을 이용하여 형성되고 평탄화될 수 있으며, 그 설명은 간결성을 위해 반복하지 않는다.
도 23을 더 참조하면, 봉지재(1301)의 평탄화 후에, 집적 회로 다이(801), 전도성 비아(1003) 및 봉지재(1301) 위에 재분배 구조체(1501)가 형성된다. 후속하여, 재분배 구조체(1501) 위에 재분배 구조체에 전기적으로 결합되ㅣ게 언더범프 배선(UBM)(1507)가 형성되며, UBM(1507) 위에 전기적으로 결합되게 커넥터(1509)가 형성된다. 일부 실시예에서, 재분배 구조체(1501), UBM(1507) 및 커넥터(1509)는 도 15를 참조로 전술된 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다.
도 24를 참조하면, 일부 실시예에서, 형성되는 구조체는 커넥터(1509)가 테이프(1609)와 접촉하도록 프레임(1611)에 의해 지지된 테이프(1609)에 부착된다. 일부 실시예에서, 테이프(1609)는 다이 부착 필름, 다이싱 절단 테이프 등을 포함할 수 있다. 후속하여, 다이싱 절단된 형성 구조체로부터 캐리어(901)(도 23 참조)가 탈착되어 개별 집적 회로 패키지(2400)가 형성된다. 일부 실시예에서, 형성된 구조체는 톱날 절단, 레이저 융삭법, 이들의 조합 등에 의해 다이싱 절단될 수 있다. 후속으로, 추가의 처리를 위해 정상 패키지(KGP)를 확인하도록 집적 회로 패키지(2400) 각각을 시험할 수 있다.
도 25a를 참조하면, 일부 실시예에서, 커넥터(1903) 세트가 대응하는 전도성 비아(1003)에 결합되도록 집적 회로 패키지(2400)에 공정물(1901)이 결합됨으로써 적층형 반도체 소자(2500)가 형성된다. 예시된 실시예에서, 공정물(1901)은 패키지이다. 다른 실시예에서, 공정물(1901)은 하나 이상의 다이, 인쇄 회로 기판(PCB), 패키지 기판, 인터포저 등일 수 있다. 공정물(1901)이 패키지인 일부 실시예에서, 적층형 반도체 소자(2500)는 패키지-온 패키지(PoP) 소자이다. 공정물(1901)이 다이인 다른 실시예에서, 적층형 반도체 소자(2500)는 칩-온-패키지(CoP) 소자이다. 다른 실시예에서, 공정물(1901)은 도 24를 참조로 전술한 다이싱 절단 공정 이전에 집적 회로 패키지(2400)에 접합될 수 있다.
도 25a를 더 참조하면, 공정물(1901)과 집적 회로 패키지(2400) 사이의 공간에 커넥터(1903)를 둘러싸도록 언더필 재료(1905)가 사출되거나 그렇지 않으면 형성될 수 있다. 일부 실시예에서, 언더필 재료(1905)는 도 18a를 참조로 전술한 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다.
도 25b는 도 25a의 영역(2501)의 확대 단면도이다. 일부 실시예에서, 봉지재(1301)와 접촉된 환형 구조체(2101)의 표면은 오목한 표면과 같은 비평탄 표면일 수 있다. 일부 실시예에서, 환형 구조체(2101)는 전도성 비아(1003)와 대응하는 커넥터(1903) 사이의 계면에서 언더필 재료(1905)로부터 봉지재(1301)를 분리시킨다. 일부 실시예에서, 전도성 비아(1003)와 대응하는 커넥터(1903) 사이의 계면에 환형 구조체(2101)를 형성하는 것에 의해, 적층형 반도체 소자(2500)에 대한 신뢰성 시험 중에 및/또는 적층형 반도체 소자(2500)의 정상 동작 중에 전도성 비아(1003)로부터 봉지재(1301)의 박리와 커넥터(1903)로부터 언더필 재료(1905)의 박리가 방지되거나 제거될 수 있다. 일부 실시예에서, 봉지재(1301)와 언더필 재료(1905) 사이에 환형 구조체(2101)를 형성하는 것에 의해, 적층형 반도체 소자(2500)에 대한 신뢰성 시험 중에 및/또는 적층형 반도체 소자(2500)의 정상 동작 중에 봉지재(1301) 및/또는 언더필 재료(1905)에 균열의 생성과 봉지재(1301)와 언더필 재료(1905) 사이에 균열의 전파가 방지되거나 제거될 수 있다.
도 26은 커넥터(1903)의 세트가 대응하는 전도성 비아(1003)에 결합된 집적 회로 패키지(2601)에 공정물(1901)을 결합하는 것에 의해 형성된 적층형 반도체 소자(2600)를 예시한다. 일부 실시예에서, 집적 회로 패키지(2601)는 유사 요소를 유사 참조 번호로 병기한 도 21~24를 참조로 전술한 집적 회로 패키지(2400)와 유사한 방법을 이용하여 형성될 수 있으며, 그 설명은 간결성을 위해 여기서 반복하지 않는다. 예시된 실시예에서, 인접한 환형 구조체(2101)들은 합쳐져서 병합된 환형 구조체(2101)를 형성한다. 일부 실시예에서, 병합된 환형 구조체(2101)는 인접한 전도성 비아(1003) 사이로 연장됨으로써 언더필 재료(1905)로부터 멀리 떨어져 대향하는 병합된 환형 구조체(2101)의 표면은 오목한 표면을 포함한다. 인접한 전도성 비아(1003) 사이의 거리가 개별 환형 구조체(2101)의 폭의 2배보다 작은 일부 실시예에서(환형 구조체(2101)의 외부 반경과 내부 반경 사이의 차이로서 측정), 인접한 개별 환형 구조체(2101)는 서로 접촉될 수 있으며, 합쳐져서 병합된 환형 구조체(2101)를 형성할 수 있다.
도 27은 일부 실시예에 따른 집적 회로 패키지의 형성 방법(2700)을 나타낸 흐름도이다. 방법(2700)은 도 9~11을 참조로 전술한 바와 같이 캐리어(예, 도 11에 예시된 캐리어(901)) 위에 하나 이상의 전도성 칼럼(예, 도 11에 예시된 전도성 비아(1003))을 형성하는 2701 단계로 시작한다. 2703 단계에서, 도 12를 참조로 전술한 바와 같이 캐리어에 하나 이상의 집적 회로 다이(예, 도 12에 예시된 집적 회로 다이(801))를 부착한다. 2705 단계에서, 도 13 및 도 14를 참조로 전술한 바와 같이 하나 이상의 전도성 칼럼과 하나 이상의 집적 회로 다이 주변에 봉지재(예, 도 14에 예시된 봉지재(1301))를 형성한다. 2707 단계에서, 도 16a 및 도 16b를 참조로 전술한 바와 같이, 캐리어를 제거한다. 2709 단계에서, 도 16a 및 도 16b를 참조로 전술한 바와 같이 하나 이상의 전도성 칼럼과 봉지재 위에 중합체 재료(예, 도 16a 및 도 16b에 예시된 중합체 재료(1603))를 분배한다. 2711 단계에서, 중합체 재료를 경화시켜 도 16a 및 도 16b를 참조로 전술한 바와 같이 대응하는 전도성 칼럼을 둘러싸는 하나 이상의 환형 구조체(예, 도 16a 및 도 16b에 예시된 하나 환형 구조체(1607))를 형성한다.
도 28은 일부 실시예에 따른 집적 회로 패키지 형성 방법(2800)을 나타낸 흐름도이다. 방법(2800)은 도 21을 참조로 전술한 바와 같이 캐리어(예, 도 21에 예시된 캐리어(901)) 위에 하나 이상의 전도성 칼럼(예, 도 21에 예시된 전도성 비아(1003))을 형성하는 2801 단계로 시작한다. 2803 단계에서, 도 21을 참조로 전술한 바와 같이 캐리어에 하나 이상의 집적 회로 다이(예, 도 21에 예시된 집적 회로 다이(801))를 부착한다. 2805 단계에서, 도 21을 참조로 전술한 바와 같이 캐리어 위와 하나 이상의 전도성 칼럼 주변에 중합체 재료(예, 도 21에 예시된 중합체 재료(1603))를 분배한다. 2807 단계에서, 중합체 재료를 경화시켜 도 21을 참조로 전술한 바와 같이 대응하는 전도성 칼럼을 둘러싸는 하나 이상의 환형 구조체(예, 도 21에 예시된 하나 환형 구조체(2101))를 형성한다. 2809 단계에서, 도 23을 참조로 전술한 바와 같이 하나 이상의 환형 구조체 위와 하나 이상의 전도성 칼럼 및 하나 이상의 집적 회로 다이 주변에 봉지재(예, 도 23에 예시된 봉지재(1301))를 형성한다.
일 실시예에 따르면, 방법은 캐리어 위에 전도성 칼럼을 형성하는 단계; 상기 캐리어에 집적 회로 다이 - 상기 집적 회로 다이는 상기 전도성 칼럼에 인접하게 배치됨 - 를 부착하는 단계; 상기 전도성 칼럼과 상기 집적 회로 다이 주변에 봉지재를 형성하는 단계; 상기 전도성 칼럼의 제1 표면과 상기 봉지재의 제2 표면을 노출시키도록 상기 캐리어를 제거하는 단계; 상기 제1 표면과 상기 제2 표면 위에 중합체 재료를 형성하는 단계; 환형 구조체를 형성하도록 상기 중합체 재료를 경화시키는 단계를 포함하고, 상기 환형 구조체의 내부 엣지는 평면도 상에서 상기 제1 표면과 중첩되며, 상기 환형 구조체의 외부 엣지는 평면도 상에서 상기 제2 표면과 중첩된다. 일 실시예에서, 상기 중합체 재료는 UV 경화성 중합체 재료를 포함한다. 일 실시예에서, 상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료를 UV 광에 노출시키는 단계를 포함한다. 일 실시예에서, 상기 중합체 재료는 열 경화성 중합체 재료를 포함한다. 일 실시에에서, 상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료에 대해 열 처리를 수행하는 단계를 포함한다. 일 실시예에서, 방법은, 상기 캐리어를 제거하는 단계 전에, 상기 전도성 칼럼, 상기 집적 회로 다이 및 상기 봉지재 위에, 상기 전도성 칼럼과 상기 집적 회로 다이에 전기적으로 결합된 재분배 구조체를 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은, 상기 중합체 재료를 형성하는 단계 전에, 상기 전도성 칼럼의 측벽을 노출시키도록 상기 봉지재에 리세스를 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 환형 구조체의 적어도 일부는 상기 전도성 칼럼의 상기 측벽을 따라 연장된다. 일 실시예에서, 상기 전도성 칼럼의 적어도 일부는 상기 환형 구조체의 개구를 통해 노출된다.
다른 실시예에 따르면, 방법은 캐리어 위에 전도성 칼럼을 형성하는 단계; 상기 캐리어에 집적 회로 다이 - 상기 집적 회로 다이는 상기 전도성 칼럼에 인접하게 배치됨 - 를 부착하는 단계; 상기 캐리어 위와 상기 전도성 칼럼 주변에 중합체 재료를 형성하는 단계; 환형 구조체를 형성하도록 상기 중합체 재료를 경화시키는 단계; 상기 환형 구조체 위와 상기 전도성 칼럼 및 상기 집적 회로 다이 주변에 봉지재를 형성하는 단계를 포함한다. 일 실시예에서, 상기 중합체 재료는 UV 경화성 중합체 재료를 포함한다. 일 실시예에서, 상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료를 UV 광에 노출시키는 단계를 포함한다. 일 실시예에서, 상기 중합체 재료는 열 경화성 중합체 재료를 포함한다. 일 실시에에서, 상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료에 대해 열 처리를 수행하는 단계를 포함한다. 일 실시예에서, 방법은 상기 전도성 칼럼, 상기 집적 회로 다이 및 상기 봉지재 위에, 상기 전도성 칼럼과 상기 집적 회로 다이에 전기적으로 결합된 재분배 구조체를 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은, 상기 재분배 구조체를 형성하는 단계 후에, 상기 전도성 칼럼의 제1 표면과 상기 환형 구조체의 제2 표면을 노출시키도록 상기 캐리어를 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 제1 표면은 상기 제2 표면과 실질적으로 같은 높이이다. 일 실시예에서, 상기 환형 구조체와 상기 봉지재 사이의 계면은 비-평면(non-planar)이다.
또 다른 실시예에 따르면, 구조체는 집적 회로 다이; 상기 집적 회로 다이의 측벽을 따라 연장되는 봉지재로서, 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 가지는 상기 봉지재; 상기 제1 표면과 상기 제2 표면 사이에서 상기 봉지재를 통해 연장되는 전도성 칼럼; 상기 봉지재의 제1 표면에 배치된 환형 구조체로서, 평면도 상에서 상기 전도성 칼럼을 둘러싸는 환형 구조체를 포함한다. 일 실시예에서, 상기 전도성 칼럼의 제3 표면은 상기 봉지재의 제1 표면과 실질적으로 같은 높이이며, 상기 환형 구조체의 내부 엣지는 평면도 상에서 상기 제3 표면과 중첩되며, 상기 환형 구조체의 외부 엣지는 평면도 상에서 상기 제1 표면과 중첩된다. 일 실시예에서, 상기 구조체는 상기 환형 구조체의 개구 내로 연장되는 땜납 영역으로서, 상기 전도성 칼럼과 전기적으로 결합된 상기 땜납 영역을 더 포함한다. 일 실시예에서, 상기 전도성 칼럼의 적어도 일부는 상기 봉지재의 상기 제1 표면 위로 연장되고, 상기 환형 구조체의 적어도 일부는 상기 전도성 칼럼의 측벽을 따라 연장된다. 일 실시예에서, 상기 전도성 칼럼의 제3 표면은 상기 환형 구조체의 제4 표면과 실질적으로 같은 높이이다. 일 실시예에서, 상기 환형 구조체와 상기 봉지재 사이의 계면은 비-평면이다.
다른 특징 및 처리들이 역시 포함될 수 있다. 에를 들면, 3D 패키징 또는 3DIC 소자의 검증 테스팅을 지원하기 위해 테스팅 구조체가 포함될 수 있다. 테스팅 구조체는 예컨대, 3D 패키징 또는 3DIC의 테스팅, 탐침 및/또는 탐침 카드의 사용 등을 허용하는 테스트 패드를 재분배 구조체 내에 또는 기판 상에 포함할 수 있다. 검증 테스팅은 최종 구조체는 물론 중간 구조체에 대해 수행될 수 있다. 추가로, 여기에 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키도록 정상 다이의 중간 검증을 포함하는 테스팅 방법과 함께 사용될 수 있다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
캐리어 위에 전도성 칼럼을 형성하는 단계;
상기 캐리어에 집적 회로 다이 - 상기 집적 회로 다이는 상기 전도성 칼럼에 인접하게 배치됨 - 를 부착하는 단계;
상기 전도성 칼럼과 상기 집적 회로 다이 주변에 봉지재(encapsulant)를 형성하는 단계;
상기 전도성 칼럼의 제1 표면과 상기 봉지재의 제2 표면을 노출시키도록 상기 캐리어를 제거하는 단계;
상기 제1 표면과 상기 제2 표면 위에 중합체 재료를 형성하는 단계; 및
환형 구조체를 형성하도록 상기 중합체 재료를 경화시키는 단계
를 포함하고,
상기 환형 구조체의 내부 엣지는 평면도 상에서 상기 제1 표면과 중첩되고, 상기 환형 구조체의 외부 엣지는 평면도 상에서 상기 제2 표면과 중첩되는 것인 방법.
실시예 2. 실시예 1에 있어서,
상기 중합체 재료는 UV 경화성 중합체 재료를 포함하는 것인 방법.
실시예 3. 실시예 2에 있어서,
상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료를 UV 광에 노출시키는 단계를 포함하는 것인 방법.
실시예 4. 실시예 1에 있어서,
상기 중합체 재료는 열 경화성 중합체 재료를 포함하는 것인 방법.
실시예 5. 실시예 4에 있어서,
상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료에 대해 열 처리를 수행하는 단계를 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 캐리어를 제거하는 단계 전에, 상기 전도성 칼럼, 상기 집적 회로 다이 및 상기 봉지재 위에, 상기 전도성 칼럼 및 상기 집적 회로 다이에 전기적으로 결합된 재분배 구조체를 형성하는 단계
를 더 포함하는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 중합체 재료를 형성하는 단계 전에, 상기 전도성 칼럼의 측벽을 노출시키도록 상기 봉지재에 리세스를 형성하는 단계
를 더 포함하는 것인 방법.
실시예 8. 방법에 있어서,
캐리어 위에 전도성 칼럼을 형성하는 단계;
상기 캐리어에 집적 회로 다이 - 상기 집적 회로 다이는 상기 전도성 칼럼에 인접하게 배치됨 - 를 부착하는 단계;
상기 캐리어 위와 상기 전도성 칼럼 주변에 중합체 재료를 형성하는 단계;
환형 구조체를 형성하도록 상기 중합체 재료를 경화시키는 단계; 및
상기 환형 구조체 위와 상기 전도성 칼럼 및 상기 집적 회로 다이 주변에 봉지재를 형성하는 단계
를 포함하는 방법.
실시예 9. 실시예 8에 있어서,
상기 중합체 재료는 UV 경화성 중합체 재료를 포함하는 것인 방법.
실시예 10. 실시예 9에 있어서,
상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료를 UV 광에 노출시키는 단계를 포함하는 것인 방법.
실시예 11. 실시예 8에 있어서,
상기 중합체 재료는 열 경화성 중합체 재료를 포함하는 것인 방법.
실시예 12. 실시예 11에 있어서,
상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료에 대해 열 처리를 수행하는 단계를 포함하는 것인 방법.
실시예 13. 실시예 8에 있어서,
상기 전도성 칼럼, 상기 집적 회로 다이 및 상기 봉지재 위에, 상기 전도성 칼럼과 상기 집적 회로 다이에 전기적으로 결합된 재분배 구조체를 형성하는 단계
를 더 포함하는 것인 방법.
실시예 14. 실시예 13에 있어서,
상기 재분배 구조체를 형성하는 단계 후에, 상기 전도성 칼럼의 제1 표면과 상기 환형 구조체의 제2 표면을 노출시키도록 상기 캐리어를 제거하는 단계
를 더 포함하는 것인 방법.
실시예 15. 구조체에 있어서,
집적 회로 다이;
상기 집적 회로 다이의 측벽을 따라 연장되는 봉지재로서, 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 가지는 상기 봉지재;
상기 제1 표면과 상기 제2 표면 사이에서 상기 봉지재를 통해 연장되는 전도성 칼럼; 및
상기 봉지재의 제1 표면에 배치된 환형 구조체로서, 평면도 상에서 상기 전도성 칼럼을 둘러싸는 상기 환형 구조체
를 포함하는 구조체.
실시예 16. 실시예 15에 있어서,
상기 전도성 칼럼의 제3 표면은 상기 봉지재의 제1 표면과 실질적으로 같은 높이이고, 상기 환형 구조체의 내부 엣지는 평면도 상에서 상기 제3 표면과 중첩되고, 상기 환형 구조체의 외부 엣지는 평면도 상에서 상기 제1 표면과 중첩되는 것인 구조체.
실시예 17. 실시예 16에 있어서,
상기 환형 구조체의 개구 내로 연장되는 땜납 영역으로서, 상기 전도성 칼럼과 전기적으로 결합된 상기 땜납 영역
을 더 포함하는 구조체.
실시예 18. 실시예 15에 있어서,
상기 전도성 칼럼의 적어도 일부는 상기 봉지재의 상기 제1 표면 위로 연장되며, 상기 환형 구조체의 적어도 일부는 상기 전도성 칼럼의 측벽을 따라 연장되는 것인 구조체.
실시예 19. 실시예 15에 있어서,
상기 전도성 칼럼의 제3 표면은 상기 환형 구조체의 제4 표면과 실질적으로 같은 높이인 것인 구조체.
실시예 20. 실시예 15에 있어서,
상기 환형 구조체와 상기 봉지재 사이의 계면은 비-평면(non-planar)인 것인 구조체.

Claims (10)

  1. 방법에 있어서,
    캐리어 위에 전도성 칼럼을 형성하는 단계;
    상기 캐리어에 집적 회로 다이 - 상기 집적 회로 다이는 상기 전도성 칼럼에 인접하게 배치됨 - 를 부착하는 단계;
    상기 전도성 칼럼과 상기 집적 회로 다이 주변에 봉지재(encapsulant)를 형성하는 단계;
    상기 전도성 칼럼의 제1 표면과 상기 봉지재의 제2 표면을 노출시키도록 상기 캐리어를 제거하는 단계;
    상기 제1 표면과 상기 제2 표면 위에 중합체 재료를 형성하는 단계; 및
    환형 구조체를 형성하도록 상기 중합체 재료를 경화시키는 단계
    를 포함하고,
    상기 환형 구조체의 내부 엣지는 평면도 상에서 상기 제1 표면과 중첩되고, 상기 환형 구조체의 외부 엣지는 평면도 상에서 상기 제2 표면과 중첩되는 것인 방법.
  2. 제1항에 있어서,
    상기 중합체 재료는 UV 경화성 중합체 재료를 포함하는 것인 방법.
  3. 제2항에 있어서,
    상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료를 UV 광에 노출시키는 단계를 포함하는 것인 방법.
  4. 제1항에 있어서,
    상기 중합체 재료는 열 경화성 중합체 재료를 포함하는 것인 방법.
  5. 제4항에 있어서,
    상기 중합체 재료를 경화시키는 단계는 상기 중합체 재료에 대해 열 처리를 수행하는 단계를 포함하는 것인 방법.
  6. 제1항에 있어서,
    상기 캐리어를 제거하는 단계 전에, 상기 전도성 칼럼, 상기 집적 회로 다이 및 상기 봉지재 위에, 상기 전도성 칼럼 및 상기 집적 회로 다이에 전기적으로 결합된 재분배(redistribution) 구조체를 형성하는 단계
    를 더 포함하는 것인 방법.
  7. 제1항에 있어서,
    상기 중합체 재료를 형성하는 단계 전에, 상기 전도성 칼럼의 측벽을 노출시키도록 상기 봉지재에 리세스를 형성하는 단계
    를 더 포함하는 것인 방법.
  8. 방법에 있어서,
    캐리어 위에 전도성 칼럼을 형성하는 단계;
    상기 캐리어에 집적 회로 다이 - 상기 집적 회로 다이는 상기 전도성 칼럼에 인접하게 배치됨 - 를 부착하는 단계;
    상기 캐리어 위와 상기 전도성 칼럼 주변에 중합체 재료를 형성하는 단계;
    환형 구조체를 형성하도록 상기 중합체 재료를 경화시키는 단계; 및
    상기 환형 구조체 위와 상기 전도성 칼럼 및 상기 집적 회로 다이 주변에 봉지재를 형성하는 단계
    를 포함하는 방법.
  9. 구조체에 있어서,
    집적 회로 다이;
    상기 집적 회로 다이의 측벽을 따라 연장되는 봉지재로서, 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 가지는 상기 봉지재;
    상기 제1 표면과 상기 제2 표면 사이에서 상기 봉지재를 통해 연장되는 전도성 칼럼; 및
    상기 봉지재의 제1 표면에 배치된 환형 구조체로서, 평면도 상에서 상기 전도성 칼럼을 둘러싸는 상기 환형 구조체
    를 포함하는 구조체.
  10. 제9항에 있어서,
    상기 전도성 칼럼의 제3 표면은 상기 봉지재의 제1 표면과 같은 높이이고, 상기 환형 구조체의 내부 엣지는 평면도 상에서 상기 제3 표면과 중첩되고, 상기 환형 구조체의 외부 엣지는 평면도 상에서 상기 제1 표면과 중첩되는 것인 구조체.
KR1020170164273A 2017-06-30 2017-12-01 집적 회로 패키지 및 그 형성 방법 KR101921007B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527506P 2017-06-30 2017-06-30
US62/527,506 2017-06-30
US15/722,655 2017-10-02
US15/722,655 US10269587B2 (en) 2017-06-30 2017-10-02 Integrated circuit packages and methods of forming same

Publications (1)

Publication Number Publication Date
KR101921007B1 true KR101921007B1 (ko) 2018-11-21

Family

ID=64602812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170164273A KR101921007B1 (ko) 2017-06-30 2017-12-01 집적 회로 패키지 및 그 형성 방법

Country Status (2)

Country Link
KR (1) KR101921007B1 (ko)
DE (1) DE102017124076B4 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9793231B2 (en) * 2015-06-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under bump metallurgy (UBM) and methods of forming same
US9570410B1 (en) * 2015-07-31 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming connector pad structures, interconnect structures, and structures thereof
US9786614B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming

Also Published As

Publication number Publication date
DE102017124076B4 (de) 2021-07-15
DE102017124076A1 (de) 2019-01-03

Similar Documents

Publication Publication Date Title
CN110504247B (zh) 集成电路封装件及其形成方法
US10867879B2 (en) Integrated circuit package and method
US11854921B2 (en) Integrated circuit package and method
US9496189B2 (en) Stacked semiconductor devices and methods of forming same
US11139249B2 (en) Semiconductor devices and methods of forming the same
US11527418B2 (en) Integrated circuit packages and methods of forming same
US12015023B2 (en) Integrated circuit package and method of forming same
CN112447646A (zh) 半导体器件、封装件及其形成方法
US11749644B2 (en) Semiconductor device with curved conductive lines and method of forming the same
US10290605B2 (en) Fan-out package structure and method for forming the same
US11410918B2 (en) Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a carrier
US9391028B1 (en) Integrated circuit dies having alignment marks and methods of forming same
US11239233B2 (en) Integrated circuit packages and methods of forming same
KR102135701B1 (ko) 집적 회로 패키지들 및 그 형성 방법들
US11842955B2 (en) Method of making an integrated circuit package including an integrated circuit die soldered to a bond pad of a redistribution structure
KR102450735B1 (ko) 반도체 디바이스 및 제조 방법
KR101921007B1 (ko) 집적 회로 패키지 및 그 형성 방법
CN220873580U (zh) 封装件
US20230230849A1 (en) Laser drilling process for integrated circuit package

Legal Events

Date Code Title Description
GRNT Written decision to grant