KR101920384B1 - 펄스 폭 변조를 갖는 컨버터에서의 상대 효율 측정 - Google Patents

펄스 폭 변조를 갖는 컨버터에서의 상대 효율 측정 Download PDF

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Abstract

펄스 폭 변조(PWM) 파워 변환 시스템은 넓은 동작 입력 전압 및 부하 범위에 걸쳐서 개선된 효율을 갖는다. 아날로그 PWM 시스템의 상대 효율을 측정하게 되면 아날로그 제어의 이점들을 유지하면서 제어를 향상시킬 수 있다. 아날로그 저역 필터가 PWM 펄스열의 평균값을 생성하면, 이 아날로그 평균값은 아날로그-디지털 변환기에 의해 디지털 값으로 변환되어 저장되어 상기 PWM 변환 시스템의 상대 효율들이 여러 조합의 동작 파라미터들을 위해 비교될 수 있다.

Description

펄스 폭 변조를 갖는 컨버터에서의 상대 효율 측정{RELATIVE EFFICIENCY MEASUREMENT IN A CONVERTER WITH PULSE WIDTH MODULATION}
본 출원은 Scott Dearborn, Terry L. Cleveland와 Califford Ellison Ⅲ의 발명의 명칭이 "펄스 폭 변조 시스템에서 상대 효율 측정(Relative Efficiency Measurement in a Pulse Width Modulation System)"인 2010년 12월 29일 출원된 미국 가 출원 번호 61/427,856의 우선권의 이익을 주장하고 그 전체 내용을 여기에서 참조하기로 한다.
본 발명은 펄스 폭 변조(PWM) 시스템에 관한 것으로, 특히 최적 동작 파라미터들, 시스템 건강성 및 PWM 시스템의 잠재적인 고장을 결정하는데 있어서 아날로그 PWM 시스템 상대 효율의 측정 및 측정된 효율을 이용함에 관한 것이다.
파워/에너지 변환 시스템의 효율을 개선하기 위한 방법들이 지속적으로 추구되어 왔다. 스위치 모드 전원 장치(SMPS; switch-mode power supply) 응용이 그 예이다. SMPS 기술은 그 고효율성, 소형 및 경량으로 인해 이득이 넓은 수용성이 있다. 그러나 SMPS의 크기가 저감함에 따라 이 SMPS로부터의 열 소산/제거가 더욱 해결이 어렵게 되고 있다. SMPS의 전형적인 효율이 90% 정도 일지라도, 여전히 SMPS가 사용한 에너지의 10퍼센트가 폐열로 낭비되어지고 있는 실정이다. 또한, 고 효율의 SMPS는 단일 부하 조건에서만 최적을 유지한다. 그러나 실제의 응용에서 전력 이용 부하들은 그 변화의 폭이 넓어서 이들 부하에서 해당 SMPS 효율 또한 그 변화의 폭이 넓다. 따라서 SMPS효율에서 임의의 추가의 개선은 에너지 절감 이외에도 보다 신속하고 더 많은 비용 효율적인 해법을 가져온다. 크기, 중량 및 전력 절감은 중요한 가치이다. 또한, SMPS의 건강성을 결정하고, 최대 효율을 위한 동작 파라미터들을 조정하고, 잠재적인 시스템 고장을 예견할 수 있는 것이 바람직하다.
따라서 소형이고, 간단한 시스템 해법에서 효율을 개선할 수 있는 파워/에너지 변환 스위치 모드 전원 장치(SMPS)가 필요하다. 이는 SMPS의 상대 효율을 결정함에 있어서 평균화된 PWM 제어 신호, 및 전 부하 조건에 걸쳐서 상기 SMPS시스템의 최대 효율을 유지함에 있어서 최적 실시를 위해 PWM 제어신호를 평균화하고, 샘플들을 주기적으로 입수함으로써 달성된다. 또한, PWM 신호의 동작 시 PWM 제어 신호 평균들을 인지함으로써, 기준선이 설정될 수 있어서 건강성 및 잠재적인 시스템 고장들이 결정되고 모니터할 수 있다.
일 실시예에 따르면, 스위치 모드 전원 장치(SMPS; switch-mode power supply)는, 전압원에 결합된 적어도 하나의 파워 스위치; 상기 적어도 하나의 파워 스위치에 결합된 파워 인덕터; SMPS의 조정된 전압 출력을 제공하는 상기 파워 인덕터의 부하측에 결합된 필터 커패시터; 상기 적어도 하나의 파워 스위치에 결합된 적어도 하나의 드라이버; 상기 적어도 하나의 드라이버에 결합된 적어도 하나의 출력을 가지며, 상기 적어도 하나의 드라이버를 제어하는 펄스 폭 변조(PWM) 발생기- 상기 PWM 발생기의 상기 적어도 하나의 출력은 복수의 펄스들을 포함하는 적어도 하나의 PWM 신호를 제공함-; 메모리를 구비하며 상기 PWM 발생기에 결합되고, 동작 시 상기 PWM 발생기에 동작 파라미터들을 제공하는 디지털 프로세서; 조정된 출력 전압과 기준 전압을 비교하는 전압 비교 회로- 상기 전압 비교 회로는 상기 조정된 출력 전압과 기준 전압 사이의 차이를 나타내는 에러 신호 출력을 가짐-; 상기 전압 비교 회로로부터의 에러 신호 출력에 결합된 제1 입력, 램프 신호(ramp signal)에 결합된 제2 입력 및 상기 PWM 발생기의 입력에 결합된 출력을 갖는 비교기; PWM 평균화 필터- 상기 평균화 필터는 상기 PWM 신호를 수신하고, 상기 PWM 신호의 상대 효율을 나타내는 아날로그 신호를 생성함-; 및 상기 PWM 신호의 상대 효율을 나타내는 아날로그 신호에 결합된 아날로그 입력 및 메모리를 구비하는 상기 디지털 프로세서에 결합된 디지털 출력을 갖는 아날로그-디지털 변환기(ADC)를 포함할 수 있으며, 상기 디지털 프로세서는 상기 SMPS의 최고 상대 효율을 생성하는 상기 적어도 하나의 PWM 신호를 제공하기 위해 상기 PWM 발생기의 동작 파라미터를 조정함으로써 상기 SMPS의 동작을 최적화한다.
추가의 실시예에 따르면, 상기 상대 효율을 나타내는 아날로그 신호가 최저값일 때 상기 최고 상대 효율이 있다. 추가의 실시예에 따르면, 상기 램프 신호는 상기 파워 인덕터의 전류 값들을 나타낼 수 있다. 추가의 실시예에 따르면, 상기 램프 신호는 생성된 전압 램프를 나타낼 수 있다. 추가의 실시예에 따르면, 상기 디지털 프로세서는 상기 메모리 내에 상기 ADC의 디지털 출력으로부터의 디지털 효율 값들을 저장할 수 있다. 추가의 실시예에 따르면, 상기 디지털 프로세서는 상기 저장된 디지털 효율 값들을 이용하여 PWM 신호를 제공하기 위해 상기 PWM 발생기의 동작 파라미터들을 조정하여 SMPS의 최적 상대 효율을 얻을 수 있다. 추가의 실시예에 따르면, 상기 PWM 발생기의 동작 파라미터들은 적어도 하나의 파워 스위치의 온 및 오프 퍼센트(on and off percents), 상기 적어도 하나의 드라이버로부터 상기 적어도 하나의 파워 스위치로의 구동 전류 및 초당 PWM 펄스율(주파수)로 구성된 임의의 하나 이상으로부터 선택될 수 있다. 추가의 실시예에 따르면, 상기 적어도 하나의 파워 스위치는 적어도 하나의 파워 트랜지스터일 수 있다. 추가의 실시예에 따르면, 상기 적어도 하나의 파워 트랜지스터는 적어도 하나의 금속 산화 반도체(MOS) 전계 효과 트랜지스터(FET)일 수 있다. 추가의 실시예에 따르면, 상기 PWM 평균화 필터는 상기 PWM 신호를 수신하는 적어도 하나의 드라이버에 결합될 수 있다. 추가의 실시예에 따르면, 상기 아날로그 저역 필터는 저항-커패시터 저역 필터이다. 추가의 실시예에 따르면, 상기 PWM 평균화 필터는 아날로그 저역 필터일 수 있다. 추가의 실시예에 따르면, 상기 SMPS는 상기 디지털 프로세서에 결합된 통신 인터페이스를 더 포함한다. 추가의 실시예에 따르면, 상기 디지털 프로세서 및 메모리는 마이크로컨트롤러일 수 있다.
또 하나의 실시예에 따르면, 스위치 모드 전원 장치(SMPS; switch-mode power supply)는, 전압원에 결합된 제1 파워 스위치; 상기 제1 파워 스위치와 상기 전압 소스 리턴 단자 사이에 결합된 제2 파워 스위치; 상기 제1 및 제2 파워 스위치들 결합된 파워 인덕터; SMPS의 조정된 전압 출력을 제공하는 상기 파워 인덕터의 부하측에 결합된 필터 커패시터; 상기 제1 파워 스위치에 결합된 제1 드라이버; 상기 제2 파워 스위치에 결합된 제2 드라이버; 상기 제1 및 제2 드라이버들에 결합되며 상기 제1 및 제2 드라이버들을 각각 제어하는 펄스 폭 변조(PWM) 발생기- 상기 PWM 발생기의 제1 및 제2 출력들은 각각 복수의 펄스들을 갖는 제1 및 제2 PWM 신호들을 제공함-; 메모리를 구비하며 상기 PWM 발생기에 결합되고, 동작 시 상기 PWM 발생기에 동작 파라미터들을 제공하는 디지털 프로세서; 조정된 출력 전압과 기준 전압을 비교하는 전압 비교 회로- 상기 전압 비교 회로는 상기 조정된 출력 전압과 기준 전압 사이의 차이를 나타내는 에러 신호 출력을 가짐-; 상기 전압 비교 회로로부터의 에러 신호 출력에 결합된 제1 입력, 램프 신호(ramp signal)에 결합된 제2 입력 및 상기 PWM 발생기의 입력에 결합된 출력을 갖는 비교기; 제1 PWM 평균화 필터- 상기 제1 평균화 필터는 상기 제1 PWM 신호를 수신하고, 상기 제1 PWM 신호의 상대 효율을 나타내는 제1 아날로그 신호를 생성함-; 및 상기 제1 PWM 신호의 상대 효율을 나타내는 제1 아날로그 신호에 결합된 아날로그 입력 및 메모리를 구비하는 상기 디지털 프로세서에 결합된 디지털 출력을 갖는 아날로그-디지털 변환기(ADC)를 포함할 수 있으며, 상기 디지털 프로세서는 상기 SMPS의 최고 상대 효율을 생성하는 상기 제1 및 제2 PWM 신호들을 제공하기 위해 상기 PWM 발생기의 동작 파라미터를 조정함으로써 상기 SMPS의 동작을 최적화한다.
추가의 실시예에 따르면, 상기 상대 효율을 나타내는 아날로그 신호가 최저값일 때 상기 최고 상대 효율이 있을 수 있다. 추가의 실시예에 따르면, 상기 램프 신호는 상기 파워 인덕터의 전류 값들을 나타낼 수 있다. 추가의 실시예에 따르면, 상기 램프 신호는 생성된 전압 램프를 나타낼 수 있다. 추가의 실시예에 따르면, 상기 디지털 프로세서는 상기 메모리 내에 상기 ADC의 디지털 출력으로부터의 디지털 효율 값들을 저장할 수 있다. 추가의 실시예에 따르면, 상기 디지털 프로세서는 상기 저장된 디지털 효율 값들을 이용하여 PWM 신호를 제공하기 위해 상기 PWM 발생기의 동작 파라미터들을 조정하여 SMPS의 최적 상대 효율을 얻을 수 있다. 추가의 실시예에 따르면, 상기 PWM 발생기들의 동작 파라미터들은 상기 제1 파워 스위치의 온 및 오프 퍼센트(on and pff percents), 상기 제2 파워 스위치의 온 및 오프 퍼센트, 상기 제1 드라이버로부터 상기 제1 파워 스위치로의 구동 전류, 상기 제1 및 제2 PWM 신호들의 온 시간들 사이의 오프 시간들 및 초당 PWM 펄스 율(주파수)로 구성된 임의의 하나 이상의 그룹으로부터 선택될 수 있다. 추가의 실시예에 따르면, 제2 PWM 평균화 필터를 더 포함하고, 상기 제2 PWM 평균화 필터는 제2 PWM 신호를 수신하고, 제2 아날로그 신호의 상대 효율을 나타내는 제2 아날로그 신호를 생성하고, 상기 제2 아날로그 신호는 ADC의 다른 아날로그 입력에 결합될 수 있다. 추가의 실시예에 따르면, 상기 제1 및 제2 파워 스위치들은 파워 트랜지스터들일 수 있다. 추가의 실시예에 따르면, 상기 파워 트랜지스터들은 금속 산화 반도체(MOS) 전계 효과 트랜지스터(FET)일 수 있다. 추가의 실시예에 따르면, 상기 제2 PWM 평균화 필터는 상기 제2 PWM 신호를 수신하는 상기 제2 드라이버에 결합될 수 있다. 추가의 실시예에 따르면, 상기 제1 PWM 평균화 필터는 상기 1 PWM 신호를 수신하는 상기 제1 드라이버에 결합될 수 있다. 추가의 실시예에 따르면, 상기 제1 PWM 평균화 필터는 아날로그 저역 필터일 수 있다. 추가의 실시예에 따르면, 상기 아날로그 저역 필터는 저항-커패시터 저역 필터일 수 있다. 추가의 실시예에 따르면, 상기 SMPS는 상기 디지털 프로세서에 결합된 통신 인터페이스를 더 포함할 수 있다. 추가의 실시예에 따르면, 상기 디지털 프로세서 및 메모리는 마이크로컨트롤러일 수 있다.
또 하나의 실시예에 따르면, 스위치 모드 전원 장치(SMPS)의 효율을 최적화하는 방법은, PWM 평균화 필터에 의해 PWM 발생기로부터의 PWM 신호의 온 펄스들에 대한 평균을 결정하는 단계; 상기 PWM 신호에 의해 SMPS의 파워 스위치를 구동하는 단계; 및 상기 PWM 신호의 온 펄스들에 대한 평균을 최소화하도록 상기 PWM 발생기의 동작 파라미터들을 조정함으로써 상기 SMPS의 효율을 증가시키는 단계를 포함할 수 있다.
추가의 실시예에 따르면, 상기 PWM 발생기의 동작 파라미터들은 상기 PWM 신호의 펄스들에 대한 온 퍼센트, 파워 스위치로의 구동 전류 및 초당 PWM 펄스 율(주파수)로 구성된 그룹의 임의의 하나 이상으로부터 선택될 수 있다.
또 하나의 실시예에 따르면, 스위치 모드 전원 장치(SMPS)의 효율을 최적화하는 방법은, 제1 PWM 평균화 필터에 의해 PWM 발생기로부터의 제1 PWM 신호의 온 펄스들에 대한 평균을 결정하는 단계; 상기 제1 PWM 신호에 의해 SMPS의 제1 파워 스위치를 구동하는 단계; 제2 PWM 신호에 의해 SMPS의 제2 파워 스위치를 구동하는 단계; 및 상기 제1 PWM 신호의 온 펄스들에 대한 평균을 최소화하도록 상기 PWM 발생기의 동작 파라미터들을 조정함으로써 상기 SMPS의 효율을 증가시키는 단계를 포함할 수 있다.
추가의 실시예에 따르면, 상기 PWM 발생기의 동작 파라미터들은 상기 PWM 신호의 펄스들에 대한 온 퍼센트, 상기 제1 파워 스위치로의 구동 전류, 상기 제2 파워 스위치로의 구동 전류, 상기 제1 및 제2 파워 스위치들에 대한 온 시간들 사이의 오프 시간들 및 초당 PWM 펄스 율(주파수)로 구성된 그룹의 임의의 하나 이상으로부터 선택될 수 있다.
추가의 실시예에 따르면, 제2 PWM 평균화 필터에 의해 상기 PWM 발생기로부터의 제2 PWM 신호의 온 펄스들에 대한 평균을 결정하는 단계; 상기 제2 PWM 신호의 온 펄스들에 대한 평균을 최소화하도록 상기 PWM 발생기의 동작 파라미터들을 조정함킴으로써 상기 SMPS의 효율을 증가시키는 단계를 포함할 수 있다.
또 하나의 실시예에 따르면, 스위치 모드 전원 장치(SMPS)의 효율을 최적화하는 방법은, 전압원에 결합된 적어도 하나의 파워 스위치를 제공하는 단계; 상기 적어도 하나의 파워 스위치에 결합된 파워 인덕터를 제공하는 단계; 상기 SMPS로부터의 조정된 전압을 제공하는 파워 인덕터의 부하측에 결합된 필터 커패시터를 제공하는 단계; 및 SMPS 제어기를 제공하는 단계- 상기 SMPS 제어기의 동작은, 연관된 적어도 하나의 드라이버에 의해 상기 적어도 하나의 파워 스위치를 구동하는 단계; PWM 발생기로부터의 펄스 폭 변조(PWM) 신호에 의해 상기 적어도 하나의 드라이버를 제어하는 단계; 전압 비교 회로에 의해 상기 SMPS로부터의 조정 전압을 기준 전압과 비교하는 단계; 상기 전압 비교 회로에 의해 상기 조정된 전압과 기준 전압 사이의 차이를 나타내는 전압 에러 신호를 생성하는 단계; 상기 전압 에러 신호를 상기 PWM 발생기에 결합하는 단계; PWM 평균화 신호에 의해 상기 PWM 신호의 온 펄스들에 대한 평균을 결정하는 단계; 상기 PWM 발생기의 온 펄스들에 대한 평균을 최소화하도록 상기 PWM 발생기의 동작 파라미터들을 조정함으로써 상기 SMPS의 효율을 증가시키는 단계를 포함할 수 있다.
추가의 실시예에 따르면, 상기 PWM 발생기의 동작 파라미터들은 상기 PWM 신호의 펄스들에 대한 온 퍼센트, 상기 적어도 하나의 파워 스위치로의 구동 전류 및 초당 PWM 펄스 율로 구성된 그룹의 임의의 하나 이상에서 선택될 수 있다.
또 하나의 실시예에 따르면, 스위치 모드 전원 장치(SMPS)의 효율을 최적화하는 방법은, 전압원에 결합된 제1 파워 스위치를 제공하는 단계; 상기 제1 파워 스위치와 기준 전압 리턴 단자 사이에 결합된 제2 파워 스위치를 제공하는 단계; 상기 제1 및 제2 파워 스위치들에 결합된 파워 인덕터를 제공하는 단계; 및 상기 SMPS로부터의 조정된 전압을 제공하는 파워 인덕터의 부하측에 결합된 필터 커패시터를 제공하는 단계; 및 SMPS 제어기를 제공하는 단계- 상기 SMPS 제어기의 동작은, 제1 드라이버에 의해 상기 제1 파워 스위치를 구동하는 단계; 제2 드라이버에 의해 제2 파워 스위치를 구동하는 단계; PWM 발생기로부터의 제1 및 제2 펄스 폭 변조(PWM) 신호들 각각에 의해 상기 제1 및 제2 드라이버들을 제어하는 단계; 전압 비교 회로에 의해 상기 SMPS로부터의 조정 전압을 기준 전압과 비교하는 단계; 상기 전압 비교 회로에 의해 상기 조정된 전압과 기준 전압 사이의 차이를 나타내는 전압 에러 신호를 생성하는 단계; 상기 전압 에러 신호를 상기 PWM 발생기에 결합하는 단계; 제1 PWM 평균화 신호에 의해 상기 제1 PWM 신호의 온 펄스들에 대한 평균을 결정하는 단계; 상기 제1 신호의 온 펄스들에 대한 평균을 최소화하도록 상기 PWM 발생기의 동작 파라미터들을 조정함으로써 상기 SMPS의 효율을 증가시키는 단계를 포함할 수 있다.
추가의 실시예에 따르면, 상기 PWM 발생기의 동작 파라미터들은 상기 제1 및 제2 PWM 신호들의 펄스들에 대한 온 시간 퍼센트, 상기 제1 및 제2 파워 스위치들로의 구동 전류, 상기 제1 및 제2 파워 스위치들에 대한 시간들 사이의 오프 시간들 및 초당 PWM 펄스 율(주파수)로 구성된 그룹의 임의의 하나 이상으로부터 선택일 수 있다.
추가의 실시예에 따르면, 제2 PWM 평균화 필터에 의해 상기 PWM 발생기로부터의 제2 PWM 신호의 온 펄스들에 대한 평균을 결정하는 단계; 및 상기 제2 PWM 신호의 온 펄스들에 대한 평균을 최소화하도록 상기 PWM 발생기의 동작 파라미터들을 조정함으로써 상기 SMPS의 효율을 증가시키는 단계를 포함할 수 있다.
본 발명에 의하면, 소형이고, 간단한 시스템 해법에서 효율을 개선할 수 있는 파워/에너지 변환 스위치 모드 전원 장치(SMPS)가 제공된다.
도 1은 기본 전압 조정 시스템의 개략 블록도이다.
도 2는 도 1에 도시한 전압 조정 시스템의 보다 상세한 개략 블록도이다.
도 3은 본 개시의 특정 예시의 실시예에 따라 스위치 모드 전원 장치(SMPS)로서 구현된 도 2에 도시한 회로들의 개략도이다.
도 4는 본 개시의 특정 예시의 실시예에 따라 도 2에 도시된 제어 회로의 보다 상세한 개략 블록도이다.
첨부한 도면과 관련된 다음의 설명을 참조하면 본 발명을 보다 완전히 이해할 수 있을 것이다. 본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 특정 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 특정 실시예들의 설명은 본 발명을 여기에 개시된 특정 형태로 한정하려는 것이 아니고, 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
펄스 폭 변조(PWM) 파워 변환 시스템은 넓은 동작 입력 전압 및 부하 범위에 걸쳐서 개선된 효율을 갖는다. 아날로그 PWM 시스템의 상대 효율을 측정하게 되면 아날로그 제어의 이점들을 유지하면서 제어를 향상시킬 수 있다. 아날로그 저역 필터가 PWM 펄스열의 평균값을 생성하면, 이 아날로그 평균값은 아날로그-디지털 변환기에 의해 디지털 값으로 변환되고 저장되어 상기 PWM 변환 시스템의 상대 효율들이 여러 조합의 동작 파라미터들을 위해 비교될 수 있다.
본 개시의 교시에 따르면, 저역(low pass) 예를 들어 저항-커패시터(RC) 필터는 SMPS의 시스템에 사용된 PWM 제어 신호를 평균화하는데 사용될 수 있다. 아날로그-디지털 변환기(ADC)는 상기 저역 필터의 아날로그 출력을 디지털 포맷으로 저장될 수 있는 디지털 값들로 변환할 수 있다. PWM 시스템 파라미터들은 조정(예를 들어, 동조)될 수 있는 한편, 상기 디지털적으로 저장된 상대 효율 값들이 각 파라미터 변화, 및/또는 이들의 조합을 위해 검사된다. 효율 기준 점들은 SMPS 시스템 부품의 잠재적인 오기능 및 신뢰성 문제들을 식별할 수 있도록 설정될 수 있다. 본 발명의 영역 내에서 PWM 제어를 이용하는 임의의 파워/에너지 변환 시스템들이 PWM 제어 신호의 동작 동안 및 이 PWM 제어 신호에 대한 동작 파라미터들의 임의의 변화 시 시스템 효율들을 결정하기 위해 상기 PWM 제어 신호를 평균화함으로부터 이점을 갖게 된다고 생각된다.
본 개시의 특정 예시의 실시예에 따르면, 스위치 모드 전원 장치(SMPS; switch-mode power supply)는, 전압원에 결합된 적어도 하나의 파워 스위치; 상기 적어도 하나의 파워 스위치에 결합된 파워 인덕터; SMPS의 조정된 전압 출력을 제공하는 상기 파워 인덕터의 부하측에 결합된 필터 커패시터; 상기 적어도 하나의 파워 스위치에 결합된 적어도 하나의 드라이버; 상기 적어도 하나의 드라이버에 결합된 적어도 하나의 출력을 가지며, 상기 적어도 하나의 드라이버를 제어하는 펄스 폭 변조(PWM) 발생기- 상기 PWM 발생기의 상기 적어도 하나의 출력은 복수의 펄스들을 포함하는 적어도 하나의 PWM 신호를 제공함-; 메모리를 구비하며 상기 PWM 발생기에 결합되고, 동작시 상기 PWM 발생기에 동작 파라미터들을 제공하는 디지털 프로세서; 조정된 출력 전압과 기준 전압을 비교하는 전압 비교 회로- 상기 전압 비교 회로는 상기 조정된 출력 전압과 기준 전압 사이의 차이를 나타내는 에러 신호 출력을 가짐-; 상기 전압 비교 회로로부터의 에러 신호 출력에 결합된 제1 입력, 램프 신호(ramp signal)에 결합된 제2 입력 및 상기 PWM 발생기의 입력에 결합된 출력을 갖는 비교기; PWM 평균화 필터- 상기 평균화 필터는 상기 PWM 신호를 수신하고, 상기 PWM 신호의 상대 효율을 나타내는 아날로그 신호를 생성함-; 및 상기 PWM 신호의 상대 효율을 나타내는 아날로그 신호에 결합된 아날로그 입력 및 메모리를 구비하는 상기 디지털 프로세서에 결합된 디지털 출력을 갖는 아날로그-디지털 변환기(ADC)를 포함하며, 상기 디지털 프로세서는 상기 SMPS의 최고 상대 효율을 생성하는 상기 적어도 하나의 PWM 신호를 제공하기 위해 상기 PWM 발생기의 동작 파라미터를 조정함으로써 상기 SMPS의 동작을 최적화한다.
본 개시의 또 하나의 특정 예시의 실시예에 따르면, 스위치 모드 전원 장치(SMPS; switch-mode power supply)는, 전압원에 결합된 적어도 제1 파워 스위치; 상기 제1 파워 스위치와 상기 전압 소스 리턴 단자 사이에 결합된 제2 파워 스위치; 상기 제1 및 제2 파워 스위치들 결합된 파워 인덕터; SMPS의 조정된 전압 출력을 제공하는 상기 파워 인덕터의 부하측에 결합된 필터 커패시터; 상기 제1 파워 스위치에 결합된 제1 드라이버; 상기 제2 파워 스위치에 결합된 제2 드라이버; 상기 제1 및 제2 드라이버들에 결합되며 상기 제1 및 제2 드라이버들을 각각 제어하는 펄스 폭 변조(PWM) 발생기- 상기 PWM 발생기의 제1 및 제2 출력들은 각각 복수의 펄스들을 갖는 제1 및 제2 PWM 신호들을 제공함-; 메모리를 구비하며 상기 PWM 발생기에 결합되고, 동작 시 상기 PWM 발생기에 동작 파라미터들을 제공하는 디지털 프로세서; 조정된 출력 전압과 기준 전압을 비교하는 전압 비교 회로- 상기 전압 비교 회로는 상기 조정된 출력 전압과 기준 전압 사이의 차이를 나타내는 에러 신호 출력을 가짐-; 상기 전압 비교 회로로부터의 에러 신호 출력에 결합된 제1 입력, 램프 신호(ramp signal)에 결합된 제2 입력 및 상기 PWM 발생기의 입력에 결합된 출력을 갖는 비교기; 제1 PWM 평균화 필터- 상기 제1 평균화 필터는 상기 제1 PWM 신호를 수신하고, 상기 제1 PWM 신호의 상대 효율을 나타내는 제1 아날로그 신호를 생성함-; 및 상기 제1 PWM 신호의 상대 효율을 나타내는 제1 아날로그 신호에 결합된 아날로그 입력 및 메모리를 구비하는 상기 디지털 프로세서에 결합된 디지털 출력을 갖는 아날로그-디지털 변환기(ADC)를 포함하며, 상기 디지털 프로세서는 상기 SMPS의 최고 상대 효율을 생성하는 상기 제1 및 제2 PWM 신호들을 제공하기 위해 상기 PWM 발생기의 동작 파라미터를 조정함으로써 상기 SMPS의 동작을 최적화한다.
본 개시의 또 하나의 특정 예시의 실시예에 따르면, 스위치 모드 전원 장치(SMPS)의 효율을 최적화하는 방법은 PWM 평균화 필터에 의해 PWM 신호의 온 펄스들에 대한 평균을 결정하는 단계; 및 상기 PWM 신호의 온 펄스들에 대한 평균을 최소화하기 위해 PWM 발생기의 동작 파라미터들을 조정하여 SMPS의 효율을 증가시키는 단계를 포함한다. 상기 PWM 발생기의 동작 파라미터들은 상기 PWM 신호의 펄스들에 대한 온 퍼센트, 파워 스위치로의 구동 전류 및 초당 PWM 펄스율(주파수)로 구성된 그룹의 임의의 적어도 하나로부터 선택된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 참조부호로 나타내고, 유사한 구성요소는 아래첨자를 달리하여 동일한 부호로 나타낸다.
일반적인 의미로, 파워 변환 시스템에서 파워 컨버터는 하나의 에너지 형태를 다른 에너지 형태로 연속적으로 변환하는 장치로서 정의될 수 있다. 파워 시스템이 그의 변환 기능을 수행하는 동안 상기와 같은 파워 시스템 내에서의 에너지의 저장 및 손실은 일반적으로 에너지 이동(energy translation)의 과정과 동일하다. 비용, 신뢰성, 복잡성 및 효율과 같은 변화의 정도는 있지만, 이러한 기능을 제공할 수 있는 많은 타입의 장치들이 있다.
파워 변환을 위한 메커니즘은 그 성격에 있어서 기계적인, 전기적인 또는 화학적인 처리의 형태와 같이 많은 기본적인 형태를 가질 수 있다. 여기에서는 인덕터, 커패시터, 트랜스포머, 스위치 및 저항을 포함한 제한된 세트의 부품을 이용하여 전기적으로 그리고 동적인 방식으로 에너지 이동을 수행하는 파워 컨버터에 중점을 둔다. 이들 회로 부품들이 접속되는 방식은 소정의 파워 이동에 의해 결정된다. 저항은 바람직하지 않은 파워 손실을 발생한다. 고 효율은 일반적으로 대부분의 응용에 있어서 최우선의 요구이므로, 저항 회로 요소는 주 파워 제어 경로에서 제거되거나 또는 최소화되어야 한다. 드문 경우이긴 해도 그리고 아주 특수한 이유로 주 파워 제어 경로에 파워(전력) 소모 저항이 도입된다. 시퀀스, 모니터 및 토탈 시스템의 제어 전자 회로와 같은 보조 회로에서, 고저항 값의 저항기들이 흔하게 사용되는데 이는 그 손실 영향이 일반적으로 미미하기 때문이다.
도 1을 참조하면, 기본 전압 조정 시스템의 개략 블록도가 도시된다. 파워 시스템(102)은 예를 들어, 비제어(uncontrolled) 전압(또는 전류, 또는 전력) 원의 입력이 파워 시스템(102)의 입력에 인가되는 기본 스위치 모드 파워 컨버터는 그 출력에서 전압(또는 전류, 또는 전력)이 아주 잘 제어될 것이다. 출력 제어의 기본은 출력을 임의 형태의 기준값과 비교하는 것이며, 상기 출력과 기준 값 사이의 편차는 에러가 된다. 피드백 제어 시스템에서, 부궤환(negative feedback)이 시스템이 필요로 하는 제로에 가까운 수용할만한 값으로 상기 에러 값을 저감하는데 사용된다. 일반적으로는 에러는 신속하게 저감시키는 것이 바람직하지만, 피드백 제어에서는 시스템 응답과 시스템 안정성 사이에 트레이드 오프(trade-ff)가 고유하게 존재한다. 피드백 네트워크가 더 응답적일수록 불안정성의 위험은 더 커진다.
이 시점에서, 다른 제어 방법- 정궤환(feed forward) 제어가 있다는 것을 언급해야 할 것 같다. 정궤환 제어에서는 제어 신호가 입력 변화 또는 섭동(攝動;perturbation)에 응답하여 바로 발생된다. 정궤환은 출력 감지가 관련되지 않기 때문에 피드백 보다 덜 정확하지만, 출력 에러 신호가 출현하는 것을 기다리는 대기 지연(delay)이 없으며, 정궤환 제어는 불안정성을 유발할하지 않는다. 정궤환 제어가 전형적으로 전압 조정기에 대한 유일한 제어 방법으로서 적합하지 않다는 것은 명백하지만, 정궤환 제어는 때로는 동적 입력 변화에 대한 조정기의 응답을 개선하기 위해 부궤환 제어와 함께 사용된다.
도 2를 참조하면, 도 1에 도시한 전압 조정 시스템의 보다 상세한 개략 블록도가 도시된다. 파워 시스템(102)은 두 개의 블록, 즉, 파워 회로(206) 및 제어 회로(208)로 분리된다. 파워 회로(206)는 파워 시스템 부하 전류를 처리하므로, 크고 강인하고(robust), 넓은 온도 변동을 받는다. 파워 회로의 스위칭 기능은 대부분의 안정성 분석에서 듀티 사이클을 갖는 단지 2 상태 스위치로서 정상적으로 시뮬레이트되는 대 신호 현상(large-signal phenomenon)으로 정의된다. 출력 필터(도시 않음) 또한 파워 회로(206)의 일부라고 생각되지만, 선형 블록이라고 생각할 수 있다. 제어 회로(208)는 일반적으로 파워 스위치들의 듀티 사이클을 정의하는데 사용되는 이득 블록, 에러 증폭기 및 펄스 폭 변조기로 구성된다. 본 발명의 개시에 따르면, 제어 회로(208)는 소정의 출력값 VOUT을 유지하면서 파워 시스템(102)에서의 외란(外亂; disturbance)에 응답하도록 최적화된다.
도 3을 참조하면, 본 개시의 특정 예시의 실시예에 따른 스위치 모드 전원 장치(SMPS)로서 구현된 도 2에 도시한 회로들의 개략도가 도시된다. SMPS의 파워 회로(206)는 파워 소스(320) 예를 들어, 배터리로부터 전력을 수신하며, 파워 인덕터, 각각의 고전력 및 저전력 스위치(316 및 318)들, 예를 들어, 전계 효과 트랜지스터들, 및 소정의 직류 (DC) 출력으로부터 교류(AC) 리플을 평활하기 위한 부하 커패시터(310) 및 부트 전압 커패시터(314)를 포함한다. 파워 회로(206)는 도 4에 도시되고 이하에서 보다 상세히 기술하는 바와 같이 제어 회로(208)에 접속되고, 이 제어 회로(208)에 의해 제어된다.
도 3에 도시한 SMPS는 예를 들어 전압 모드 또는 전류 모드 아날로그 펄스 폭 변조(PWM) 전압 변환 시스템으로 될 수 있으나 이에 한정되지는 않는다. 출력 전압 루프는 증폭기(322) 및 비교기(324)를 이용하여 조정된다. 상기 PWM 발생기 및 드라이버(326)들의 출력 D는 선택된 제어 방법에 따라 증폭기(322)의 출력과 인덕터(312) 램프 전류 또는 생성된 램프 전압을 비교함으로써 조정된다. 어느 경우든, PWM 출력 값(D)는 상기 SMPS 시스템 효율의 상대 측정치이다. PWM 출력(D) 평균이 높아지면 효율이 낮아지고(즉, PWM 출력(D)은 온 타임에서 증가하고, 오프 타임에서는 감소한다), PWM 출력(D)이 낮아지면, 효율이 높아진다(즉, 온 타임에서 PWM 출력(D)은 감소하고, 오프 타임에서는 증가한다). 이는 SMPS 컨버터의 스위칭 주파수가 낮아지는 즉, 초당 저 스위칭 천이에 영향을 받고 이 천이에서 장점을 가짐으로써 인덕터(312)는 저 파워 트랜지스터 스위칭 손실에 의해 소정의 전류 전하를 유지한다.
예를 들어, 300kHz의 스위칭 주파수에서 14%인 출력 D와 비교하여 600kHz의 스위칭 주파수에서 출력 D의 값이 15%일 때, SMPS 컨버터가 + 12V 입력을 +1.2 VDC 출력으로 강하한 경우, SMPS의 효율이 개선된다. 상기 PWM 출력 D(HDR)은 아날로그 저역 필터 예를 들어 저항-커패시터 필터를 이용하여 평균화될 수 있으며 이어서, 아날로그 디지털 변환기(ADC)에 의해 측정되고 디지털 메모리에 저장될 수 있다. 다음에 저장된 평균 효율 값들은 동작 파라미터들의 다른 조합을 위해 상대 시스템 효율을 결정할 수 있는 디지털 프로세서, 예를 들어 마이크로컨트롤러에 의해 비교될 수 있다. 예를 들어, 상부 및 하부 스위치(316 및 318)들의 온 타임 사이의 지연 시간, 상기 스위치(316 및 318)들 예를 들어 오프이거나 또는 온으로 포화된 파워 FET를 통과하는 상기 스위치들의 게이트들에 대한 구동 세기(스위치들(316 및 318)을 통하는 전류가 낮을 때만큼의 전류 구동이 필요치는 않음)와 같은 이익이 되거나 장점이 될 수 있는 다른 시스템 레벨 조정이 있을 수 있으나, 이들로 한정되는 것은 아니다. 본 개시의 범위 내에서 PWM 출력/D(LDR)이 아날로그 저역 필터 예를 들어 저항-커패시터 필터를 이용하여 또한 평균화될 수 있으며, 이어서 예를 들어 아날로그-디지털 변환기(ADC)에 의해 측정되고 디지털 메모리를 이용하여 저장될 수 있다. PWM 출력 D(HDR) 및 /D(LDR)의 퍼센트와 같은 온 타임을 가지면 효율, 최적화 "데드타임(dead time) 등을 위한 추가의 동작 프로파일링이 가능해진다. 따라서 아날로그 제어 시스템을 간단하고 비용 효율적인 방식으로 향상시키는데 디지털 기술이 사용될 수 있다. 상대 효율을 결정하기 위한 디지털 완전 루프 제어는 큰 디지털 회로 크기 및 전력 유도, 느린 과도 응답 및 높은 대기전류를 필요로 한다.
도 4를 참조하면, 본 발명의 특정 예시의 실시예에 따른 도 2에 도시한 제어 회로의 보다 상세한 개략 블록도가 도시된다. 제어 회로(208)는 도 3에 도시한 파워 회로(206)에 접속되어 있으며, 메모리를 구비한 디지털 프로세서(462) 예를 들어 마이크로컨트롤러, 기능 블록(464)으로 나타낸 데드밴드 로직(deadband logic)을 구비하는 하이 및 로우 스위치 드라이버들, 바이어스 발생기, 전류 및 전압 기준 회로(466)들, 부족 및 과전압 검출기(456)들, PWM 발생기(458), 과전류 검출기(454), 전압 비교 회로(452), 파워 인덕터 전류 측정 회로(450), PWM 출력 제어 평균화 회로(들)(468), 아날로그-디지털 변환기(ADC)(470) 및 선택적으로는 통신 인터페이스(460)를 포함한다.
기능 블록(464)의 하이 및 로우 스위치 드라이버들은 하이 및 로우 스위치(316 및 318)들에 결합되며, 상기 스위치들이 언제 턴온 및 턴 오프될지를 제어한다. 또한, 상기 기능 블록(464)의 데드밴드 로직은 상기 하이 및 로우 스위치(316 및 318)들이 동시에 온되는 것을 방지하며, 바람직하게 하이 및 로우 스위치(316 및 318) 모두가 오프되는 데드밴드가 있다. PWM 발생기(458)는 언제 그리고 얼마가 길게 파워 인덕터(312)가 전압 원(320)에 결합되고, 상기 전압 원(320)에 의해 충전되는지를 제어한다.
상기 부트 전압 커패시터(314)는 바이어스 발생기와 기준 회로(466)들에 전력을 공급하고, 상기 기준 회로(466)들은 번갈아서 전류 및 전압 회로(452, 454 및 456)들에 의해 사용되는 정밀 전류 및 전압 기준값들을 공급한다. 전압 비교 회로(452)는 출력 전압을 측정해서 그것을 기준 전압 회로(466)로부터의 기준 전압 VREF와 비교한다. 소정의 전압 값과 실제의 출력 전압 값 사이의 차이를 나타내는 전압 비교 회로로부터의 에러 신호는 상기 PWM 발생기(458)의 에러 입력에 인가되며, 상기 PWM 발생기(458)는 그 펄스 파형 출력을 조정하여 그 차이를 최소화한다(폐루프 피드백, 도 1 참조). 상기 과전류 검출기(454)는 상기 파워 인덕터(312)로 흐르는 전류를 모니터하고, 상기 부족 및 과전압 검출기(456)들은 바람직하지 못한 예를 들어, 비정상인 조건들 예를 들어, 인덕터 전류가 허용가능한 설계 한계를 초과하고, 입력 전압이 설계 동작 입력 전압 범위 이상 또는 이하일 경우를 대비하여 SMPS에 걸리는 입력 전압을 모니터한다. 상기 파워 인덕터 전류 측정 회로(450)는 SMPS 파워 인덕터 전류를 측정한다. 상기 파워 인덕터(312)를 통하는 전류를 측정하기 위한 임의의 회로 및 방법 및/또는 회로가 사용될 수 있는 영역내에서 SMPS 시스템 설계 분야에서 통상의 지식을 갖고 본 개시의 이익을 갖는 당업자라면 그러한 측정 회로를 실시할 수 있는 방법을 이해할 수 있을 것으로 생각된다. 여러가지 인덕터 전류 측정 회로가 2010년 12월 3일 출원되고 여기에서 그 전체를 참조로 하는 Scott Dearborn의 공동 소유의 미국 특허 출원 12/959,837에서 상세하게 설명될 것이다.
평균화 필터(들)(468)은 PWM 제어 신호의 평균 값을 ADC(470)의 입력에 공급한다. ADC(470)는 PWM 제어 신호(들)의 평균 값을 상기 디지털 프로세서(462)의 메모리에 의해 주기적으로 샘플링되고, 이 메모리에 저장되는 디지털 값들로 변환한다. 이 저장된 평균 값들로부터 메모리를 구비한 디지털 프로세서(462)에서 구동하는 최적 프로그램에 의해 입력 부하 전압 예를 들어, HDR 및 LDR 제어 신호들 사이의 데드 타임을 포함한 제어 신호들 HDR 및/또는 LDR의 주파수 온 및 오프 타임에서 상기 SMPS 시스템을 구동하기 위해 동작 파라미터들의 최상의 유효 조합(들)에 대한 결정이 수행된다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims (40)

  1. 스위치 모드 전원 장치(SMPS; switch-mode power supply)로서,
    전압원에 결합된 적어도 하나의 파워 스위치;
    상기 적어도 하나의 파워 스위치에 결합된 파워 인덕터;
    상기 SMPS의 조정된 전압 출력을 제공하는, 상기 파워 인덕터의 부하측에 결합된 필터 커패시터;
    상기 적어도 하나의 파워 스위치에 결합된 적어도 하나의 드라이버;
    상기 적어도 하나의 드라이버에 결합된 적어도 하나의 출력을 가지며, 상기 적어도 하나의 드라이버를 제어하는 펄스 폭 변조(PWM) 발생기 - 상기 PWM 발생기의 상기 적어도 하나의 출력은 복수의 펄스들을 포함하는 적어도 하나의 PWM 신호를 제공함 -;
    메모리를 구비하는 디지털 프로세서 - 상기 디지털 프로세서는 상기 PWM 발생기에 결합되고 동작 시 상기 PWM 발생기에 동작 파라미터들을 제공함 -;
    상기 조정된 출력 전압과 기준 전압을 비교하기 위한 전압 비교 회로 - 상기 전압 비교 회로는 상기 조정된 출력 전압과 기준 전압 사이의 차이를 나타내는 에러 신호 출력을 가짐 -;
    상기 전압 비교 회로로부터의 상기 에러 신호 출력에 결합된 제1 입력, 램프 신호(ramp signal)에 결합된 제2 입력 및 상기 PWM 발생기의 입력에 결합된 출력을 갖는 비교기;
    PWM 평균화 필터 - 상기 평균화 필터는 상기 PWM 신호를 수신하고, 상기 PWM 신호의 평균을 나타내는 아날로그 신호를 생성함 -; 및
    상기 PWM 신호의 상기 평균을 나타내는 상기 아날로그 신호에 결합된 아날로그 입력 및 메모리를 구비하는 상기 디지털 프로세서에 결합된 디지털 출력을 갖는 아날로그-디지털 변환기(ADC)를 포함하고,
    상기 디지털 프로세서는 상기 SMPS의 최고 효율을 생성하는 상기 적어도 하나의 PWM 신호를 제공하기 위해 상기 PWM 발생기의 동작 파라미터를 조정함으로써 상기 SMPS의 동작을 최적화하는 스위치 모드 전원 장치.
  2. 제1항에 있어서,
    상기 최고 효율은 상기 평균을 나타내는 아날로그 신호가 최저값일 때 얻어지는 스위치 모드 전원 장치.
  3. 제2항에 있어서,
    상기 램프 신호는 상기 파워 인덕터의 전류 값들을 나타내는 스위치 모드 전원 장치.
  4. 제1항에 있어서,
    상기 램프 신호는 생성된 전압 램프를 나타내는 스위치 모드 전원 장치.
  5. 제1항에 있어서,
    상기 디지털 프로세서는 상기 메모리 내에 상기 ADC의 디지털 출력으로부터의 디지털 평균 값들을 저장하는 스위치 모드 전원 장치.
  6. 제5항에 있어서,
    상기 디지털 프로세서는 상기 PWM 신호를 제공하여 상기 SMPS의 최고 효율을 얻기 위하여 상기 저장된 디지털 평균 값들을 이용하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 스위치 모드 전원 장치.
  7. 제1항에 있어서,
    상기 PWM 발생기의 상기 동작 파라미터들은 상기 적어도 하나의 파워 스위치의 온 및 오프 퍼센트(on and off percents), 상기 적어도 하나의 드라이버로부터 상기 적어도 하나의 파워 스위치로의 구동 전류 및 초당 PWM 펄스율(주파수)로 구성된 그룹의 임의의 하나 이상으로부터 선택되는 스위치 모드 전원 장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 파워 스위치는 적어도 하나의 파워 트랜지스터인 스위치 모드 전원 장치.
  9. 제8항에 있어서,
    상기 적어도 하나의 파워 트랜지스터는 적어도 하나의 금속 산화 반도체(MOS) 전계 효과 트랜지스터(FET)인 스위치 모드 전원 장치.
  10. 제1항에 있어서,
    상기 PWM 평균화 필터는 상기 PWM 신호를 수신하기 위한 적어도 하나의 드라이버에 결합되는 스위치 모드 전원 장치.
  11. 제1항에 있어서,
    상기 PWM 평균화 필터는 아날로그 저역 필터인 스위치 모드 전원 장치.
  12. 제11항에 있어서,
    상기 아날로그 저역 필터는 저항-커패시터 저역 필터인 스위치 모드 전원 장치.
  13. 제1항에 있어서,
    상기 디지털 프로세서에 결합된 통신 인터페이스를 더 포함하는 스위치 모드 전원 장치.
  14. 제1항에 있어서,
    상기 디지털 프로세서 및 메모리는 마이크로컨트롤러인 스위치 모드 전원 장치.
  15. 스위치 모드 전원 장치(SMPS; switch-mode power supply)로서,
    전압원에 결합된 제1 파워 스위치;
    상기 제1 파워 스위치와 상기 전압원의 그라운드 사이에 결합된 제2 파워 스위치;
    상기 제1 및 제2 파워 스위치들에 결합된 파워 인덕터;
    상기 SMPS의 조정된 전압 출력을 제공하는, 상기 파워 인덕터의 부하측에 결합된 필터 커패시터;
    상기 제1 파워 스위치에 결합된 제1 드라이버;
    상기 제2 파워 스위치에 결합된 제2 드라이버;
    상기 제1 및 제2 드라이버들에 각각 결합된 제1 및 제2 출력들을 가지며, 상기 제1 및 제2 드라이버들을 각각 제어하는 펄스 폭 변조(PWM) 발생기 - 상기 PWM 발생기의 상기 제1 및 제2 출력들은 각각 복수의 펄스들을 갖는 제1 및 제2 PWM 신호들을 제공함 -;
    메모리를 구비하는 디지털 프로세서 - 상기 디지털 프로세서는 상기 PWM 발생기에 결합되고 동작 시 상기 PWM 발생기에 동작 파라미터들을 제공함 -;
    상기 조정된 출력 전압과 기준 전압을 비교하기 위한 전압 비교 회로 - 상기 전압 비교 회로는 상기 조정된 출력 전압과 기준 전압 사이의 차이를 나타내는 에러 신호 출력을 가짐 -;
    상기 전압 비교 회로로부터의 상기 에러 신호 출력에 결합된 제1 입력, 램프 신호(ramp signal)에 결합된 제2 입력 및 상기 PWM 발생기의 입력에 결합된 출력을 갖는 비교기;
    제1 PWM 평균화 필터 - 상기 제1 PWM 평균화 필터는 상기 제1 PWM 신호를 수신하고, 상기 제1 PWM 신호의 평균을 나타내는 제1 아날로그 신호를 생성함 -; 및
    상기 제1 PWM 신호의 평균을 나타내는 상기 제1 아날로그 신호에 결합된 아날로그 입력 및 메모리를 구비하는 상기 디지털 프로세서에 결합된 디지털 출력을 갖는 아날로그-디지털 변환기(ADC)를 포함하고,
    상기 디지털 프로세서는 상기 SMPS의 최고 효율을 생성하는 상기 제1 및 제2 PWM 신호들을 제공하기 위해 상기 PWM 발생기의 동작 파라미터를 조정함으로써 상기 SMPS의 동작을 최적화하는 스위치 모드 전원 장치.
  16. 제15항에 있어서,
    상기 최고 효율은 상기 평균을 나타내는 아날로그 신호가 최저값일 때 얻어지는 스위치 모드 전원 장치.
  17. 제15항에 있어서,
    상기 램프 신호는 상기 파워 인덕터의 전류 값들을 나타내는 스위치 모드 전원 장치.
  18. 제15항에 있어서,
    상기 램프 신호는 생성된 전압 램프를 나타내는 스위치 모드 전원 장치.
  19. 제15항에 있어서,
    상기 디지털 프로세서는 상기 메모리 내에 상기 ADC의 디지털 출력으로부터의 디지털 평균 값들을 저장하는 스위치 모드 전원 장치.
  20. 제19항에 있어서,
    상기 디지털 프로세서는 상기 PWM 신호를 제공하여 상기 SMPS의 최고 효율을 얻기 위하여 상기 저장된 디지털 평균 값들을 이용하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 스위치 모드 전원 장치.
  21. 제15항에 있어서,
    상기 PWM 발생기들의 상기 동작 파라미터들은 상기 제1 파워 스위치의 온 및 오프 퍼센트(on and pff percents), 상기 제2 파워 스위치의 온 및 오프 퍼센트, 상기 제1 드라이버로부터 상기 제1 파워 스위치로의 구동 전류, 상기 제2 드라이버로부터 상기 제2 파워 스위치로의 구동 전류, 상기 제1 및 제2 PWM 신호들의 온 시간들 사이의 오프 시간들 및 초당 PWM 펄스율(주파수)로 구성된 그룹의 임의의 하나 이상의 그룹으로부터 선택되는 스위치 모드 전원 장치.
  22. 제15항에 있어서,
    제2 PWM 평균화 필터를 더 포함하고,
    상기 제2 PWM 평균화 필터는 상기 제2 PWM 신호를 수신하고, 상기 제2 PWM 신호의 평균을 나타내는 제2 아날로그 신호를 생성하고, 상기 제2 아날로그 신호는 상기 ADC의 또 하나의 아날로그 입력에 결합되는 스위치 모드 전원 장치.
  23. 제15항에 있어서,
    상기 제1 및 제2 파워 스위치들은 파워 트랜지스터들인 스위치 모드 전원 장치.
  24. 제23항에 있어서,
    상기 파워 트랜지스터들은 금속 산화 반도체(MOS) 전계 효과 트랜지스터(FET)인 스위치 모드 전원 장치.
  25. 제15항에 있어서,
    상기 제2 PWM 평균화 필터는 상기 제2 PWM 신호를 수신하기 위한 상기 제2 드라이버에 결합되는 스위치 모드 전원 장치.
  26. 제22항에 있어서,
    상기 제1 PWM 평균화 필터는 상기 제1 PWM 신호를 수신하기 위한 상기 제1 드라이버에 결합되는 스위치 모드 전원 장치.
  27. 제15항에 있어서,
    상기 제1 PWM 평균화 필터는 아날로그 저역 필터인 스위치 모드 전원 장치.
  28. 제27항에 있어서,
    상기 아날로그 저역 필터는 저항-커패시터 저역 필터인 스위치 모드 전원 장치.
  29. 제15항에 있어서,
    상기 디지털 프로세서에 결합된 통신 인터페이스를 더 포함하는 스위치 모드 전원 장치.
  30. 제15항에 있어서,
    상기 디지털 프로세서 및 메모리는 마이크로컨트롤러인 스위치 모드 전원 장치.
  31. 스위치 모드 전원 장치(SMPS)의 효율을 최적화하기 위한 방법으로서,
    PWM 평균화 필터에 의해 PWM 발생기로부터의 PWM 신호의 온 펄스들의 평균을 결정하는 단계 - 상기 PWM 평균화 필터는 상기 PWM 신호를 저역 필터링함 -;
    상기 PWM 신호에 의해 SMPS의 파워 스위치를 구동하는 단계; 및
    상기 PWM 신호의 상기 온 펄스들의 평균을 최소화하여 상기 SMPS의 효율을 증가시키기 위하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 단계를 포함하는 스위치 모드 전원 장치의 효율 최적화 방법.
  32. 제31항에 있어서,
    상기 PWM 발생기의 상기 동작 파라미터들은 상기 PWM 신호의 펄스들의 온 퍼센트, 파워 스위치로의 구동 전류 및 초당 PWM 펄스율(주파수)로 구성된 그룹의 임의의 하나 이상으로부터 선택되는 스위치 모드 전원 장치의 효율 최적화 방법.
  33. 스위치 모드 전원 장치(SMPS)의 효율을 최적화하기 위한 방법으로서,
    제1 PWM 평균화 필터에 의해 PWM 발생기로부터의 제1 PWM 신호의 온 펄스들의 평균을 결정하는 단계 - 상기 제1 PWM 평균화 필터는 상기 제1 PWM 신호를 저역 필터링함 -;
    상기 제1 PWM 신호에 의해 SMPS의 제1 파워 스위치를 구동하는 단계;
    제2 PWM 신호에 의해 상기 SMPS의 제2 파워 스위치를 구동하는 단계; 및
    상기 제1 PWM 신호의 상기 온 펄스들의 평균을 최소화하여 상기 SMPS의 효율을 증가시키기 위하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 단계를 포함하는 스위치 모드 전원 장치의 효율 최적화 방법.
  34. 제33항에 있어서,
    상기 PWM 발생기의 상기 동작 파라미터들은 상기 PWM 신호의 펄스들의 온 퍼센트, 상기 제1 파워 스위치로의 구동 전류, 상기 제2 파워 스위치로의 구동 전류, 상기 제1 및 제2 파워 스위치들의 온 시간들 사이의 오프 시간들 및 초당 PWM 펄스율(주파수)로 구성된 그룹의 임의의 하나 이상으로부터 선택되는 스위치 모드 전원 장치의 효율 최적화 방법.
  35. 제33항에 있어서,
    제2 PWM 평균화 필터에 의해 상기 PWM 발생기로부터의 상기 제2 PWM 신호의 상기 온 펄스들의 평균을 결정하는 단계 - 상기 제2 PWM 평균화 필터는 상기 제2 PWM 신호를 저역 필터링함 -;
    상기 제2 PWM 신호의 상기 온 펄스들의 평균을 최소화하여 상기 SMPS의 효율을 증가시키기 위하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 단계를 더 포함하는 스위치 모드 전원 장치의 효율 최적화 방법.
  36. 스위치 모드 전원 장치(SMPS)의 효율을 최적화하기 위한 방법으로서,
    전압원에 결합된 적어도 하나의 파워 스위치를 제공하는 단계;
    상기 적어도 하나의 파워 스위치에 결합된 파워 인덕터를 제공하는 단계
    상기 SMPS로부터의 조정된 전압을 제공하는, 상기 파워 인덕터의 부하측에 결합된 필터 커패시터를 제공하는 단계; 및
    SMPS 제어기를 제공하는 단계를 포함하고,
    상기 SMPS 제어기의 동작은,
    연관된 적어도 하나의 드라이버에 의해 상기 적어도 하나의 파워 스위치를 구동하는 단계;
    PWM 발생기로부터의 펄스 폭 변조(PWM) 신호에 의해 상기 적어도 하나의 드라이버를 제어하는 단계;
    전압 비교 회로에 의해 상기 SMPS로부터의 상기 조정된 전압을 기준 전압과 비교하는 단계;
    상기 전압 비교 회로에 의해 상기 조정된 전압과 상기 기준 전압 사이의 차이를 나타내는 전압 에러 신호를 생성하는 단계;
    상기 전압 에러 신호를 상기 PWM 발생기에 결합시키는 단계;
    PWM 평균화 필터에 의해 상기 PWM 신호의 온 펄스들의 평균을 결정하는 단계 - 상기 PWM 평균화 필터는 상기 PWM 신호를 저역 필터링함 -;
    상기 PWM 신호의 상기 온 펄스들의 평균을 최소화하여 상기 SMPS의 효율을 증가시키기 위하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 단계를 포함하는 스위치 모드 전원 장치의 효율 최적화 방법.
  37. 제36항에 있어서,
    상기 PWM 발생기의 상기 동작 파라미터들은 상기 PWM 신호의 펄스들의 온 퍼센트, 상기 적어도 하나의 파워 스위치로의 구동 전류 및 초당 PWM 펄스율로 구성된 그룹의 임의의 하나 이상에서 선택되는 스위치 모드 전원 장치의 효율 최적화 방법.
  38. 스위치 모드 전원 장치(SMPS)의 효율을 최적화하기 위한 방법으로서,
    전압원에 결합된 제1 파워 스위치를 제공하는 단계;
    상기 제1 파워 스위치와 상기 전압원의 그라운드 사이에 결합된 제2 파워 스위치를 제공하는 단계;
    상기 제1 및 제2 파워 스위치들에 결합된 파워 인덕터를 제공하는 단계; 및
    상기 SMPS로부터의 조정된 전압을 제공하는, 파워 인덕터의 부하측에 결합된 필터 커패시터를 제공하는 단계; 및
    SMPS 제어기를 제공하는 단계를 포함하고,
    상기 SMPS 제어기의 동작은,
    제1 드라이버에 의해 상기 제1 파워 스위치를 구동하는 단계;
    제2 드라이버에 의해 제2 파워 스위치를 구동하는 단계;
    PWM 발생기로부터의 제1 및 제2 펄스 폭 변조(PWM) 신호들 각각에 의해 상기 제1 및 제2 드라이버들을 제어하는 단계;
    전압 비교 회로에 의해 상기 SMPS로부터의 상기 조정된 전압을 기준 전압과 비교하는 단계;
    상기 전압 비교 회로에 의해 상기 조정된 전압과 상기 기준 전압 사이의 차이를 나타내는 전압 에러 신호를 생성하는 단계;
    상기 전압 에러 신호를 상기 PWM 발생기에 결합시키는 단계;
    제1 PWM 평균화 필터에 의해 상기 제1 PWM 신호의 온 펄스들의 평균을 결정하는 단계 - 상기 제1 PWM 평균화 필터는 상기 제1 PWM 신호를 저역 필터링함 -;
    상기 제1 PWM 신호의 상기 온 펄스들의 평균을 최소화하여 상기 SMPS의 효율을 증가시키기 위하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 단계를 포함하는 스위치 모드 전원 장치의 효율 최적화 방법.
  39. 제38항에 있어서,
    상기 PWM 발생기의 상기 동작 파라미터들은 상기 제1 및 제2 PWM 신호들의 펄스들의 온 시간 퍼센트, 상기 제1 및 제2 파워 스위치들로의 구동 전류, 상기 제1 및 제2 파워 스위치들의 온 시간들 사이의 오프 시간들 및 초당 PWM 펄스율(주파수)로 구성된 그룹의 임의의 하나 이상으로부터 선택되는 스위치 모드 전원 장치의 효율 최적화 방법.
  40. 제38항에 있어서,
    제2 PWM 평균화 필터에 의해 상기 PWM 발생기로부터의 상기 제2 PWM 신호의 온 펄스들의 평균을 결정하는 단계 - 상기 제2 PWM 평균화 필터는 상기 제2 PWM 신호를 저역 필터링함 -; 및
    상기 제2 PWM 신호의 상기 온 펄스들의 평균을 최소화하여 상기 SMPS의 효율을 증가시키기 위하여 상기 PWM 발생기의 동작 파라미터들을 조정하는 단계를 포함하는 스위치 모드 전원 장치의 효율 최적화 방법.
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