KR101919559B1 - Transient Voltage Suppressor and Manufacturing Method thereof - Google Patents

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Abstract

과도 전압 억제 소자가 개시된다. 본 발명에 따른 과도 전압 억제 소자는, 에피텍셜층에 매립되고 수평 방향으로 이격된 제1 도전형 제1 영역과 한 쌍의 제1 도전형 제2 영역, 에피텍셜층에 매립되고 제1 도전형 제1 영역의 양 측면 또는 주변에 형성된 제2 도전형 제1 영역과 각각의 제1 도전형 제2 영역의 양 측면 또는 주변에 형성된 제 2 도전형 제2 영역, 제1 도전형 제1 영역, 제2 도전형 제1 영역이 형성되어 수직 및 수평 방향으로 제1 제너 다이오드 및 제2 제너 다이오드가 반대 방향으로 직렬 연결이 형성되도록 하는 제1 소자 영역, 제1 소자 영역의 측면 방향으로 이격되어 형성되며, 제2 도전형 제1 영역과 제2 도전형 제2 영역이 형성되어 수직 및 수평 방향으로 제1 다이오드와 제2 다이오드가 반대 방향으로 병렬이 형성되도록 하는 제2 소자 영역 및 제1 소자 영역의 측면 방향으로 이격되어 형성되되, 제2 소자 영역과 반대 측면에 형성되며, 제2 도전형 제1 영역과 제2 도전형 제2 영역이 형성되어 수직 및 수평 방향으로 제3 다이오드와 제4 다이오드가 반대 방향으로 병렬이 형성되도록 하는 제3 소자 영역을 포함한다.A transient voltage suppressing element is disclosed. A transient voltage suppressing element according to the present invention comprises a first region of a first conductivity type buried in an epitaxial layer and horizontally spaced apart and a pair of first conductivity type second regions, a first conductivity type buried in an epitaxial layer, A second conductive type first region formed on both sides or periphery of the first region and a second conductive type second region formed on both sides or periphery of each first conductive type second region, A first device region in which a first conductivity type first region is formed and in which a first and a second Zener diode are vertically and horizontally connected in series in the opposite direction, A second device region in which the first and second conductive type first regions and the second conductive type second regions are formed so that the first diode and the second diode are arranged in parallel in the opposite direction in the vertical and horizontal directions, Spaced apart in the lateral direction A second conductive type first region and a second conductive type second region are formed so that the third diode and the fourth diode are arranged in parallel in the opposite direction in the vertical and horizontal directions, And a third element region for allowing the second element region to be formed.

Description

과도 전압 억제 소자 및 그 제조 방법{Transient Voltage Suppressor and Manufacturing Method thereof}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a transient voltage suppressor,

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다. 보다 구체적으로는 저전압 저용량의 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a transient voltage suppressing element and a method of manufacturing the same. More particularly, the present invention relates to a transient voltage suppressor having a low voltage and a low capacity, and a method of manufacturing the same.

도 1은 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.Fig. 1 shows the operation principle and circuit diagram of the transient voltage suppressing element.

도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자(TVS)의 일측은 접지(GND)에 연결되어 있다.As shown in FIG. 1, a transient voltage suppressing device TVS (for example, varistor, thyristor, diode (rectifier / zener)) is connected in parallel between a power source V G and a load R LOAD , And one side of the transient voltage suppressing element TVS is connected to the ground GND.

이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND) 쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.With this arrangement, when an excessive voltage exceeding the voltage required by the load R LOAD is input, the transient current I TV caused by the transient voltage flows toward the ground GND via the transient voltage suppressing element TVS , by applying a low voltage is clamped to stabilize only the load (R lOAD), the load (R lOAD) is protected from excess voltage.

한국 등록특허 10-1570217Korean Patent No. 10-1570217 한국 등록특허 10-1414005Korean Patent No. 10-1414005 한국 공개특허 10-2009-0047073Korean Patent Publication No. 10-2009-0047073 한국 공개특허 10-2009-0118895Korean Patent Publication No. 10-2009-0118895

본 발명은 낮은 커패시턴스 특성을 갖는 스냅백 양방향 과도 전압 억제 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a snapback bidirectional transient voltage suppressor having a low capacitance characteristic and a method of manufacturing the same.

위와 같은 목적을 달성하기 위해, 본 발명에 따른 과도 전압 억제 소자 제조 방법은, 서브스트레이트를 준비하는 서브스트레이트 준비 단계(A); 상기 서브스트레이트의 상부에 에피텍셜층을 증착하는 에피텍셜층 형성 단계(B); 제1 소자 영역에서 상기 에피텍셜층 표면으로부터 내부를 항하여 소정 깊이의 제1 도전형 제1 영역을 형성하는 제1 도전형 제1 영역 형성 단계(C); 상기 제1 도전형 제1 영역의 양 측면 또는 주변에서 상기 에피텍셜층 표면에서부터 내부를 항하여 소정 깊이의 제2 도전형 제1 영역을 형성하는 제2 도전형 제1 영역 형성 단계(D); 상기 제2 도전형 제1 영역 주변을 둘러싸며 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 제1 중앙 트렌치, 상기 제 1 중앙 트렌치 외곽 일측의 제2 소자 영역 및 타측의 제3 소자 영역에서 각각 고리 형상으로 형성되며, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 한 쌍의 제1 측면 트렌치들을 형성하는 제1 트렌치 형성단계(E); 상기 제1 측면 트렌치로 둘러싸인 상기 제2 소자 영역 및 상기 제 3 소자 영역의 중앙 부근에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 소정 깊이의 제1 도전형 제2 영역을 형성하는 제1 도전형 제2 영역 형성 단계(F); 상기 제2 소자 영역 및 상기 제3 소자 영역의 상기 제1 측면 트렌치들의 내측에서 상기 제1 도전형 제2 영역 외곽에 상기 에피텍셜층의 표면으로부터 내부를 향하여 소정 깊이의 제2 도전형 제2 영역을 형성하는, 제2 도전형 제2 영역 형성 단계(G); 상기 제1 도전형 제2 영역 주변을 둘러싸며, 상기 제1 도전형 제2 영역과 상기 제2 도전형 제2 영역을 격리시키기 위해 상기 에피텍셜층의 표면으로부터 내측 방향으로 형성된 한 쌍의 제2 트렌치들을 형성하는 제2 트렌치 형성단계(H); 상기 과도 전압 억제 소자의 표면에 절연막 및 전극을 형성하는 단계(I); 를 포함한다.In order to achieve the above object, a method of manufacturing a transient voltage suppressing element according to the present invention includes: preparing a substrate (A) for preparing a substrate; An epitaxial layer forming step (B) of depositing an epitaxial layer on top of the substrate; A first conductive type first region forming step (C) of forming a first conductive type first region in the first element region from a surface of the epitaxial layer inward to a predetermined depth; A second conductive type first region forming step (D) of forming a second conductive type first region inwardly of the first conductive type first region from the surface of the epitaxial layer at a predetermined depth; A first central trench that surrounds the second conductive type first region and is formed from the surface of the epitaxial layer toward the substrate, a second element region on one side of the first central trench, and a second element region on the other side of the third element region Forming a first trench (E), each of which is annularly formed, forming a pair of first side trenches formed from the surface of the epitaxial layer toward the substrate; Forming a first conductive type second region having a predetermined depth from the surface of the epitaxial layer in the vicinity of the center of the second device region and the third device region surrounded by the first side trench; 2 region forming step (F); A second conductive type second region having a predetermined depth from the surface of the epitaxial layer to the inside of the first conductive type second region inside the first side trenches of the second device region and the third device region, A second conductive type second region forming step (G) for forming a second conductive type second region; A second conductive type second region surrounding the first conductive type second region, and a pair of second conductive type second regions formed inward from the surface of the epitaxial layer to isolate the first conductive type second region from the second conductive type second region, A second trench formation step (H) to form trenches; (I) forming an insulating film and an electrode on a surface of the transient voltage suppressing element; .

바람직하게는, 상기 서브스트레이트 및 상기 에피텍셜층은 제1 도전형이다.Preferably, the substrate and the epitaxial layer are of a first conductivity type.

일 실시예에서, 상기 (I) 단계는, 상기 제1 도전형 제1 영역의 상부, 상기 제1 중앙 트렌치와 상기 제1 중앙 트렌치에 이웃하는 상기 제1 측면 트렌치 사이, 상기 제2 소자 영역과 상기 제3 소자 영역의 상기 각 제1 도전형 제2 영역 양측의 제2 도전형 제2 영역들 중 일측에 있는 제2 도전형 제2 영역의 표면을 덮는 절연막 형성 단계; 및 상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제2 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제2 소자 영역의 상기 제1 도전형 제2 영역의 양측 중 상기 제1 소자 영역 측에 있는 제2 도전형 제2 영역을 전기적으로 연결하는 전극, 및 상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제3 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제3 소자 영역의 제1 도전형 제2 영역을 전기적으로 연결하는 전극을 형성 단계를 포함한다.In one embodiment, the step (I) further comprises: forming an upper portion of the first conductive type first region, between the first central trench and the first side trench adjacent to the first central trench, An insulating film forming step of covering the surface of the second conductive type second region on one side of the second conductive type second regions on both sides of each of the first conductive type second regions of the third device region; And a second conductive type first region of the first device region located on the second device region side with respect to the first conductive type first region and a second conductive type first region located on both sides of the first conductive type second region of the second device region, An electrode electrically connecting the second conductive type second region on the side of the first element region among the first conductive type first region and the second conductive type second region on the side of the second element type region, 2 conductivity type first region and the first conductivity type second region of the third device region.

바람직하게는, 상기 제2 도전형 제2 영역의 깊이는 상기 제1 도전형 제2 영역의 깊이보다 얕게 형성된다.Preferably, the depth of the second conductive type second region is shallower than the depth of the first conductive type second region.

바람직하게는, 상기 제1 도전형 제1 영역, 상기 제1 도전형 제2 영역, 상기 제2 도전형 제1 영역 및 상기 제2 도전형 제2 영역은 이온 확산 또는 이온 주입 방법으로 형성된다.Preferably, the first conductive type first region, the first conductive type second region, the second conductive type first region, and the second conductive type second region are formed by an ion diffusion method or an ion implantation method.

본 발명의 다른 특징에 따르면, 과도 전압 억제 소자는, 서브스트레이트; 상기 서브스트레이트 상부에 형성된 에피텍셜층; 상기 에피텍셜층에 매립되고 수평 방향으로 이격된 제1 도전형 제1 영역과 한 쌍의 제1 도전형 제2 영역; 상기 에피텍셜층에 매립되고 상기 제1 도전형 제1 영역의 양 측면 또는 주변에 형성된 제2 도전형 제1 영역과 각각의 제1 도전형 제2 영역의 양 측면 또는 주변에 형성된 제 2 도전형 제2 영역; 상기 제1 도전형 제1 영역, 제2 도전형 제1 영역이 형성되어 수직 및 수평 방향으로 제1 제너 다이오드 및 제2 제너 다이오드가 반대 방향으로 직렬 연결이 형성되도록 하는 제1 소자 영역; 상기 제1 소자 영역의 측면 방향으로 이격되어 형성되며, 상기 제1 도전형 제2 영역과 제2 도전형 제2 영역이 형성되어 수직 및 수평 방향으로 제1 다이오드와 제2 다이오드가 반대 방향으로 병렬로 형성되도록 하는 제2 소자 영역; 및 상기 제1 소자 영역의 측면 방향으로 이격되어 형성되되, 상기 제2 소자 영역과 반대 측면에 형성되며, 상기 제1 도전형 제2 영역과 제2 도전형 제2 영역이 형성되어 수직 및 수평 방향으로 제3 다이오드와 제4 다이오드가 반대 방향으로 병렬로 형성되도록 하는 제3 소자 영역; 을 포함하며, 상기 제1 소자 영역은 상기 제2 소자 영역과 상기 제3 소자 영역 사이에 형성되어 상기 제2 소자 영역 및 상기 제3 소자영역과 전기적으로 연결된다.According to another aspect of the present invention, a transient voltage suppressing element comprises: a substrate; An epitaxial layer formed on the substrate; A first conductive type first region buried in the epitaxial layer and spaced horizontally and a pair of first conductive type second regions; A second conductive type first region buried in the epitaxial layer and formed on both sides or periphery of the first conductive type first region and a second conductive type first region formed on both sides or in the periphery of each first conductive type second region, A second region; A first element region in which the first conductive type first region and the second conductive type first region are formed and the first and second zener diodes are connected in series in the vertical direction and the horizontal direction; The first conductive type second region and the second conductive type second region are formed in the lateral direction of the first element region, and the first diode and the second diode are arranged in parallel in the opposite direction in the vertical and horizontal directions. A second element region for forming a second element region; And a first conductive type second region and a second conductive type second region which are formed on the side opposite to the second device region and are spaced apart from each other in the lateral direction of the first device region, A third device region in which the third diode and the fourth diode are formed in parallel in the opposite direction; Wherein the first device region is formed between the second device region and the third device region and is electrically connected to the second device region and the third device region.

일 실시예에서, 상기 서브스트레이트 및 상기 에피텍셜층은 제1 도전형이다.In one embodiment, the substrate and the epitaxial layer are of a first conductivity type.

일 실시예에서, 상기 제1 소자 영역은 상기 에피텍셜층의 표면으로부터 내부로 향하여 소정 깊이로 형성된 상기 제1 도전형 제1 영역; 및 상기 제1 도전형 제1 영역의 양 측면 또는 주변에서 상기 에피텍셜층 표면에서 내부를 향하여 상기 에피텍셜층까지 이어지도록 형성된 상기 제2 도전형 제1 영역; 을 포함하고, 상기 제2 소자 영역은, 상기 제1 도전형 제1 영역과 이격되어 형성된 제1 도전형 제2 영역; 및 상기 제1 도전형 제2 영역의 양 끝단 또는 주변 영역에서 상기 제1 도전형 제2 영역과 분리되어 형성된 제2 도전형 제2 영역; 을 포함하며, 상기 제3 소자 영역은, 상기 제1 도전형 제1 영역과 이격되어 형성되되, 상기 제2 소자 영역의 제1 도전형 제2 영역과 반대편 영역에 형성된 다른 제1 도전형 제2 영역; 상기 다른 제1 도전형 제2 영역의 양 끝단 또는 주변 영역에서 상기 다른 제1 도전형 제2 영역과 분리되어 형성된 다른 제2 도전형 제2 영역;을 포함한다.In one embodiment, the first device region includes the first conductive type first region formed at a predetermined depth inward from the surface of the epitaxial layer; And the second conductive type first region formed to extend from the surface of the epitaxial layer inwardly to the epitaxial layer on both sides or at the periphery of the first conductive type first region; Wherein the second device region includes: a first conductive type second region formed apart from the first conductive type first region; And a second conductive type second region separated from the first conductive type second region at both ends or a peripheral region of the first conductive type second region; And a third conductive type second region formed in a region opposite to the first conductive type second region of the second device region, the third conductive type second conductive type region being spaced apart from the first conductive type first region, domain; And another second conductive type second region separated from the other first conductive type second region at both ends or a peripheral region of the other first conductive type second region.

바람직하게는, 상기 제2 소자 영역 및 상기 제3 소자 영역의 상기 제1 도전형 제2 영역과 상기 제2 도전형 제2 영역은 트렌치에 의해 서로 분리된다.Preferably, the first conductive type second region and the second conductive type second region of the second device region and the third device region are separated from each other by a trench.

또한, 상기 제1 소자 영역과 상기 제2 소자 영역 사이, 그리고 상기 제1 소자 영역과 상기 제3 소자 영역 사이는 상기 에피텍셜층을 관통하는 트렌치에 의해 서로 분리된다. 이때, 상기 트렌치는 상기 제1 소자 영역을 둘러싸는 제1 중앙 트렌치와 상기 제2 소자 영역과 상기 제3 소자 영역을 둘러싸는 제1 측면 트렌치를 포함한다.Also, between the first device region and the second device region, and between the first device region and the third device region are separated from each other by a trench passing through the epitaxial layer. Wherein the trench includes a first central trench surrounding the first device region and a first side trench surrounding the second device region and the third device region.

일 실시예에서, 상기 제1 도전형 제1 영역의 상부, 상기 제1 중앙 트렌치와 상기 제1 중앙 트렌치에 이웃하는 상기 제1 측면 트렌치 사이, 상기 제2 소자 영역과 상기 제3 소자 영역의 상기 각 제1 도전형 제2 영역 양측의 제2 도전형 제2 영역들 중 일측에 있는 제2 도전형 제2 영역의 표면을 덮는 절연막; 및 상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제2 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제2 소자 영역의 상기 제1 도전형 제2 영역의 양측 중 상기 제1 소자 영역 측에 있는 제2 도전형 제2 영역을 전기적으로 연결하는 전극, 및 상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제3 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제3 소자 영역의 제1 도전형 제2 영역을 전기적으로 연결하는 전극; 을 더 포함한다.In one embodiment, an upper portion of the first conductive type first region, between the first central trench and the first side trench adjacent to the first central trench, between the second element region and the third element region, An insulating film covering the surface of the second conductive type second region on one side of the second conductive type second regions on both sides of each first conductive type second region; And a second conductive type first region of the first device region located on the second device region side with respect to the first conductive type first region and a second conductive type first region located on both sides of the first conductive type second region of the second device region, An electrode electrically connecting the second conductive type second region on the side of the first element region among the first conductive type first region and the second conductive type second region on the side of the second element type region, An electrode electrically connecting the second conductivity type first region and the first conductivity type second region of the third device region; .

본 발명에 따른 과도 전압 억제 소자는, 정류 다이오드와 스냅백 다이오드 그리고 다시 정류 다이오드가 연결된 회로를 구성하여 기존의 스냅백 과도 전압 억제 소자의 높은 Ipp를 그대로 유지하면서도 낮은 커패시턴스 특성을 구현할 수 있는 효과가 있다.The transient voltage suppressor according to the present invention has a structure in which a rectifier diode, a snapback diode, and a rectifier diode are connected to each other, thereby achieving low capacitance characteristics while maintaining high Ipp of the conventional snapback transient voltage suppressor have.

도 1은 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 2a 및 2b는 종래의 스냅백 다이오드의 일 예의 구조와 등가 회로를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 단면도이다.
도 7은 본 발명의 일 실시예에 다른 한 쌍의 과도 전압 억제 소자의 단면도이다.
도 8은 도 7의 과도 전압 억제 소자의 등가 회로도를 나타낸다.Fig. 1 shows the operation principle and circuit diagram of the transient voltage suppressing element.
2A and 2B show a structure and an equivalent circuit of an example of a conventional snapback diode.
3 is a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
4A to 4J are sectional views sequentially illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
6 is a cross-sectional view of a transient voltage suppressing element according to an embodiment of the present invention.
7 is a cross-sectional view of a pair of transient voltage suppressing elements according to an embodiment of the present invention.
8 shows an equivalent circuit diagram of the transient voltage suppressing element of Fig.

본 발명의 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다. 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다.DETAILED DESCRIPTION OF THE EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

본 명세서에서 개시되는 실시예들은 본 발명의 범위를 한정하는 것으로 해석되거나 이용되지 않아야 할 것이다. 이 분야의 통상의 기술자에게 본 명세서의 실시예를 포함한 설명은 다양한 응용을 갖는다는 것이 당연하다. 따라서, 본 발명의 상세한 설명에 기재된 임의의 실시예들은 본 발명을 보다 잘 설명하기 위한 예시적인 것이며 본 발명의 범위가 실시예들로 한정되는 것을 의도하지 않는다.The embodiments disclosed herein should not be construed or interpreted as limiting the scope of the present invention. It will be apparent to those of ordinary skill in the art that the description including the embodiments of the present specification has various applications. Accordingly, any embodiment described in the Detailed Description of the Invention is illustrative for a better understanding of the invention and is not intended to limit the scope of the invention to embodiments.

도면에 표시되고 아래에 설명되는 기능 블록들은 가능한 구현의 예들일 뿐이다. 다른 구현들에서는 상세한 설명의 사상 및 범위를 벗어나지 않는 범위에서 다른 기능 블록들이 사용될 수 있다. 또한, 본 발명의 하나 이상의 기능 블록이 개별 블록들로 표시되지만, 본 발명의 기능 블록들 중 하나 이상은 동일 기능을 실행하는 다양한 하드웨어 및 소프트웨어 구성들의 조합일 수 있다.The functional blocks shown in the drawings and described below are merely examples of possible implementations. In other implementations, other functional blocks may be used without departing from the spirit and scope of the following detailed description. Also, although one or more functional blocks of the present invention are represented as discrete blocks, one or more of the functional blocks of the present invention may be a combination of various hardware and software configurations that perform the same function.

또한, 어떤 구성요소들을 포함한다는 표현은 개방형의 표현으로서 해당 구성요소들이 존재하는 것을 단순히 지칭할 뿐이며, 추가적인 구성요소들을 배제하는 것으로 이해되어서는 안 된다.In addition, the expression "including any element" is merely an expression of an open-ended expression, and is not to be construed as excluding the additional elements.

나아가 어떤 구성요소가 다른 구성요소에 연결되어 있다거나 접속되어 있다고 언급될 때에는, 그 다른 구성요소에 직접적으로 연결 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 한다. Further, when a component is referred to as being connected or connected to another component, it may be directly connected or connected to the other component, but it should be understood that there may be other components in between.

또한 '제1, 제2' 등과 같은 표현은 복수의 구성들을 구분하기 위한 용도로만 사용된 표현으로써, 구성들 사이의 순서나 기타 특징들을 한정하지 않는다. Also, the expressions such as 'first, second', etc. are used only to distinguish a plurality of configurations, and do not limit the order or other features between configurations.

이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention will be described.

도 2a 및 2b는 종래의 스냅백 다이오드의 일 예의 구조와 등가 회로를 나타낸다.2A and 2B show a structure and an equivalent circuit of an example of a conventional snapback diode.

도 2a 및 도 2b를 참조하면, 종래의 스냅백 다이오드(100)는 N++ 형 서브 기판층(101)을 형성하고, 그 위에 제1 N형 에피텍셜층(102)을 형성하고, 그 위에 제2 N형 에피텍셜층(103)을 형성한다. 그리고 N++ 형 서브 기판층(101) 위에서 제1 N형 에피텍셜층(102)를 관통하여 제2 N형 에피텍셜층(103)의 일부까지 매립된 P+ 매립층(104)이 형성된다. 그리고 P+ 매립층(104) 위에서 제2 N형 에피텍셜층(103)을 관통하여 그 표면 외부로 노출되는 N++ 영역(105)이 형성된다. 그리고 N++ 영역(105) 주변으로 제2 에피텍셜층(103) 표면에서 N++ 서브 기판층(101)까지 트렌치되는 트렌치(106)를 형성한다. 그리고 그 위에 절연막(107) 및 전극(108)을 형성한다. 2A and 2B, a conventional snap-back diode 100 is formed by forming an N ++ type sub-substrate layer 101, forming a first N-type epitaxial layer 102 thereon, And an N-type epitaxial layer 103 is formed. Then, a P + buried layer 104 is formed on the N + + type sub-substrate layer 101 through the first N-type epitaxial layer 102 and buried up to a portion of the second N-type epitaxial layer 103. Then, an N ++ region 105 is formed on the P + buried layer 104 through the second N type epitaxial layer 103 and exposed to the outside of the surface. And the trench 106 is trenched from the surface of the second epitaxial layer 103 to the N + + sub-substrate layer 101 around the N + + region 105. Then, an insulating film 107 and an electrode 108 are formed thereon.

이를 통해 도 2b와 같이 제노 다이오드가 반대 방향으로 직렬 연결된 스냅백 다이오드 소자가 만들어진다. 그러나 도 2b와 같은 기존의 스냅백 다이오드 소자는 5V/5pF 급 양방향 제너 다이오드이며, Ipp는 약 12A 정도가 되어, 커패시턴스 용량이 5pF 정도 된다. 이에 더 낮은 커패시턴스 용량과 동일한 전류 용량을 갖는 새로운 스냅백 형태의 과도 전압 억제 소자의 개발의 필요성이 대두된다.As a result, a snapback diode element in which the genodiodes are connected in series in the opposite direction is made as shown in FIG. 2B. However, the conventional snap-back diode device as shown in FIG. 2B is a 5V / 5pF-class bidirectional Zener diode, and the Ipp is about 12A, and the capacitance capacity is about 5 pF. Accordingly, there is a need to develop a new snap-back type transient voltage suppressing device having a lower capacitance capacity and the same current capacity.

도 3은 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.3 is a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.

도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.4A to 4J are sectional views sequentially illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.

도 3 및 도 4a 내지 도4j를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 서브스트레이트 준비 단계(S31), 에피텍셜층 형성 단계(S32), 제1 도전형 제1 영역 형성 단계(S33), 제2 도전형 제1 영역 형성 단계(S34), 제1 트렌치 형성 단계(S35), 제1 도전형 제2 영역 형성 단계(S36), 제2 도전형 제2 영역 형성 단계(S37). 제2 트렌치 형성 단계(S38) 및 절연막 및 전극 형성 단계(S39)를 포함한다.Referring to FIGS. 3 and 4A to 4J, a method for fabricating a transient voltage suppressing device according to an embodiment of the present invention includes a substrate preparing step S31, an epitaxial layer forming step S32, The second conductive type first region forming step S33, the second conductive type first region forming step S34, the first trench forming step S35, the first conductive type second region forming step S36, Forming step S37. A second trench forming step (S38), and an insulating film and an electrode forming step (S39).

서브스트레이트 준비 단계(S31)는 도 4a에 도시된 바와 같이 P++ 타입의 서브스트레이트(기판; 401)를 준비한다. The substrate preparation step (S31) prepares a substrate (401) of the P ++ type as shown in FIG. 4A.

그리고 에피텍셜층 형성 단계(S32)는 도 4b에 도시된 바와 같이, P++ 타입의 서브스트레이트(401) 상부에 P형의 에피텍셜층(402)을 형성한다.The epitaxial layer forming step S32 forms a P type epitaxial layer 402 on the P ++ type substrate 401 as shown in FIG. 4B.

제1 도전형 제1 영역 형성 단계(S33)는 도 4c에 도시된 바와 같이, 제노 다이오가 형성될 제1 소자 영역에서 P형의 에피텍셜층(402)의 표면에서 내부를 항하여 소정 깊이의 P+ 형 제1 영역(403)을 형성한다. 상기 P+ 형 제1 영역(403)은 이온 확산 방법이나 이온 주입 방법으로 형성될 수 있다. As shown in FIG. 4C, in the first conductive type first region forming step S33, the first conductive type first region forming step S33 is performed in the first device region in which the genodiode is to be formed, from the surface of the P type epitaxial layer 402, And a P + -type first region 403 is formed. The P + -type first region 403 may be formed by an ion diffusion method or an ion implantation method.

제2 도전형 제1 영역 형성 단계(S34)는 도 4d에 도시된 바와 같이, P+ 형 제1 영역(403)의 양 측면 또는 주변에 N+ 형 제1 영역(404)을 형성한다. N+ 형 제1 영역(404)은 에피텍셜층(402) 또는 P+ 형 제1 영역(403)의 표면에서부터 내부를 향하여 에피텍셜층(402)까지 이어지도록 상기 P+ 형 제1 영역(403)과 유사한 깊이로 형성된다. 상기 N+ 형 제1 영역(404)도 이온 확산 방법이나 이온 주입 방법을 이용하여 형성될 수 있다. The second conductive type first region forming step S34 forms an N + type first region 404 on both sides or around the P + type first region 403, as shown in FIG. 4D. The N + -type first region 404 is similar to the P + -type first region 403 so as to extend from the surface of the epitaxial layer 402 or the P + -type first region 403 inward to the epitaxial layer 402 . The N + -type first region 404 may also be formed using an ion diffusion method or an ion implantation method.

제1 트렌치 형성 단계(S35)는 도 4e에 도시된 바와 같이, 제1 소자 영역을 둘러싸는 제1 중앙 트렌치(405)와 정류 다이오드가 형성될 제2 소자 영역 및 제3 소자 영역을 둘러싸는 제1 측면 트렌치들(406)을 형성한다. 제1 중앙 트렌치(405)는 상기 제1 소자 영역을 둘러싸도록, 즉 P+ 형 제1 영역(403) 및 N+ 형 제1 영역(404)이 형성된 영역을 둘러싸도록 형성되며, P형 에피텍셜층(402) 표면으로부터 P++ 기판(401)까지 트렌치되도록 형성된다. 도 4e는 단면도이기에 제1 중앙 트렌치(405)가 N+ 형 제1 영역(404) 양측에 형성되는 것으로 도시된다. 4E, the first trench forming step S35 includes a first central trench 405 surrounding the first element region, a second element region in which the rectifying diode is to be formed, and a second trench 405 surrounding the third element region. One side trenches 406 are formed. The first central trench 405 is formed so as to surround the first element region, that is, the region where the P + first region 403 and the N + first region 404 are formed, and the P-type epitaxial layer 402 surface to the P + + substrate 401. 4E is a cross-sectional view, and a first central trench 405 is shown formed on both sides of the N + -type first region 404.

그리고 제1 측면 트렌치(406)들은 제1 중앙 트렌치(405)가 형성되는 제1 소자 영역의 좌우 측면에 각각 고리 형상으로 형성된다. 제1 측면 트렌치(406)들도 P형 에피텍셜층(402) 표면으로부터 P++ 기판(401)까지 트렌치되도록 형성된다. 도 4e는 단면도이기에 제1 측면 트렌치(406)가 제2 소자 영역과 제3 소자 영역 각각의 양측에 형성되는 것으로 도시된다. The first side trenches 406 are formed in a ring shape on the left and right sides of the first element region where the first central trenches 405 are formed. First side trenches 406 are also formed to trench from the P-type epitaxial layer 402 surface to the P + + substrate 401. 4E is a cross-sectional view, and the first side trench 406 is shown formed on both sides of each of the second and third device regions.

도 5는 반도체 소자의 상부에서 바라본 트렌치 소자를 도시한다. 도 5를 참조하면, 제1 중앙 트렌치가 제1 소자 영역(A)을 둘러싸는 형태로 형성되고 2개의 제1 측면 트렌치들이 각각 제2 소자 영역(B)와 제3 소자 영역(C)을 둘러싸는 형태로 형성된다.5 shows a trench element viewed from above of a semiconductor device. 5, a first central trench is formed to surround the first device region A and two first side trenches surround the second device region B and the third device region C, respectively, Are formed.

제1 도전형 제2 영역 형성 단계(S36)는 도 4f를 참조하면, 제1 측면 트렌치들(406)로 둘러싸인 제2 소자 영역과 제3 소자 영역의 중앙 부근에서 P 형 에피텍셜층(402)의 표면으로부터 내부를 향해 소정 깊이의 P+ 형 제2 영역(407)을 각각 형성한다. P+ 형 제2 영역(407)은 이온 확산 방법이나 이온 주입 방법으로 형성될 수 있다. Referring to FIG. 4F, the first conductive type second region forming step S36 includes forming the P type epitaxial layer 402 in the vicinity of the center of the second device region and the third device region surrounded by the first side trenches 406, + ≫ -type second region 407 having a predetermined depth from the surface of the semiconductor substrate 403 toward the inside. The P + -type second region 407 may be formed by an ion diffusion method or an ion implantation method.

제2 도전형 제2 영역 형성 단계(S37)는 도 4g를 참조하면, N+ 형 제2 영역(408)을 P 형 에피텍셜층(402) 표면에서 내부를 향해 형성한다. N+ 형 제2 영역(408)은 P+ 형 제2 영역(407) 양 측면 또는 주위에 형성되되, 제1 측면 트렌치(406) 안쪽에 형성된다. N+ 제2 영역(408)은 P형 에피텍셜층(402)의 표면으로부터 내부를 향해 소정 깊이로 형성된다. 이때 N+ 형 제2 영역(408)의 깊이는 P+ 형 제2 영역(407)의 깊이보다 얕게 형성되는 것이 바람직하다. N+ 형 제2 영역(408)도 이온 확산 방법이나 이온 주입 방법으로 형성될 수 있다. In the second conductive type second region forming step S37, an N + type second region 408 is formed inward from the surface of the P type epitaxial layer 402, referring to FIG. 4G. An N + -type second region 408 is formed on both sides or around the P + -type second region 407, and is formed inside the first side trench 406. The N + second region 408 is formed at a predetermined depth from the surface of the P-type epitaxial layer 402 toward the inside. At this time, the depth of the N + -type second region 408 is preferably shallower than the depth of the P + -type second region 407. The N + -type second region 408 may also be formed by an ion diffusion method or an ion implantation method.

제2 트렌치 형성 단계(S38)는 도 4h를 참조하면, 제2 소자 영역과 제3 소자 영역의 P+ 형 제2 영역(407)과 N+ 형 제2 영역(408) 사이에 형성되며, P+ 형 제2 영역(407)과 N+ 형 제2 영역(408)를 격리시키는 기능을 하는 제2 트렌치(409)를 형성한다. 상기 제2 트렌치(409)는 P형 에피텍셜층(402)의 표면에서 P+ 형 제2 영역(407)의 깊이만큼 또는 P+ 형 제2 영역(407)의 깊이보다 더 깊게 형성되는 것이 바람직하다. 도 5를 참조하면, 제2 트렌치(409)가 제1 측면 트렌치들(406)의 내부에서 고리형태로 형성되는 모습을 확인할 수 있다.Referring to FIG. 4H, the second trench forming step S38 is formed between the P + second region 407 and the N + second region 408 of the second device region and the third device region, 2 region 407 and the N < + > -type second region 408 are formed. The second trench 409 is preferably formed to be deeper than the depth of the P + second region 407 or the depth of the P + second region 407 on the surface of the P type epitaxial layer 402. Referring to FIG. 5, it can be seen that the second trench 409 is formed in a ring shape inside the first side trenches 406.

절연막 및 전극 형성 단계(S39)는 도 4i 및 도 4j를 참조하면, 절연막(410)과 전극(411)들을 상부 표면에 형성한다. 절연막(410)은 P+ 형 제1 영역(403)의 상부면과, 제1 중앙 트렌치(405)와 제1 중앙 트렌치(405)에 이웃하는 제1 측면 트렌치(406) 사이, 그리고 제2 전극 소자의 N+ 형 제2 영역(408)들 중 일측면의 상부, 그리고 제3 전극 소자의 N+ 형 제2 영역(408)들 중 일측면의 상부의 표면을 덮는다. 또한, 절연막(410)은 제2 트렌치(409)의 상부 표면을 덮어 트렌치들에 의해 격리되는 영역들의 절연을 도울 수 있다.Referring to FIGS. 4I and 4J, the insulating layer and the electrodes 411 are formed on the upper surface. The insulating film 410 is formed between the upper surface of the P + type first region 403 and the first side trench 406 adjacent to the first central trench 405 and the first central trench 405, + Second regions 408 of the third electrode elements, and the upper surface of one of the N + second regions 408 of the third electrode elements. In addition, the insulating film 410 may cover the upper surface of the second trench 409 to help isolate regions isolated by the trenches.

그리고 전극(411)은 제2 소자 영역의 P+ 형 제2 영역(407)을 외부와 연결하고, 제3 소자 영역의 외측에 있는 N+ 형 제2 영역(408)을 외부에 연결할 수 있도록 그 상부에 형성된다. 그리고 전극(411)은 제2 소자 영역의 내측에 있는 N+ 형 제2 영역(408)을 제1 소자 영역 중 P+ 형 제1 영역(403)을 기준으로 제2 소자 영역 쪽에 위치한 N+ 형 제1 영역(404)과 N+형 제 2 영역(408)과 연결시키도록 형성된다. (외측에 있는 N+ 제2 영역(408)은 절연막(410)에 의해 덮여 있다). 또한 전극(411)은 제3 소자 영역의 P+ 형 제2 영역(407)을 제1 소자 영역 중 P+ 형 제1 영역(403)을 기준으로 제3 소자 영역 쪽에 위치한 N+ 형 제1 영역(404)과 연결시키도록 형성된다. (제3 소자 영역의 내측에 있는 N+ 제2 영역(408)은 절연막(410)에 의해 덮여 있다).The electrode 411 connects the P + -type second region 407 of the second device region to the outside, and the N + -type second region 408 located outside the third device region is connected to the outside . The electrode 411 includes an N + -type second region 408 located inside the second device region and an N + -type first region 403 located on the second device region side with respect to the P + -type first region 403 of the first device region, (404) and the N + -type second region (408). (The N + second region 408 on the outer side is covered by the insulating film 410). In addition, the electrode 411 includes a P + type second region 407 of the third element region, an N + type first region 404 located on the third element region side with respect to the P + type first region 403 of the first element region, As shown in FIG. (The N + second region 408 inside the third element region is covered by the insulating film 410).

도 6은 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 단면도이다. 도 7은 본 발명의 일 실시예에 다른 한 쌍의 과도 전압 억제 소자의 단면도이다. 도 8은 도 7의 과도 전압 억제 소자의 등가 회로도를 나타낸다.6 is a cross-sectional view of a transient voltage suppressing element according to an embodiment of the present invention. 7 is a cross-sectional view of a pair of transient voltage suppressing elements according to an embodiment of the present invention. 8 shows an equivalent circuit diagram of the transient voltage suppressing element of Fig.

도 6을 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자(400)는 제 1 소자 영역(A), 제2 소자 영역(B), 및 제3 소자 영역(C)로 나뉜다.Referring to FIG. 6, the transient voltage suppressor 400 according to an embodiment of the present invention is divided into a first element region A, a second element region B, and a third element region C. In FIG.

과도 전압 억제 소자(400)의 제1 내지 제3 소자 영역들은 P++ 형 서브스트레이트(401)과 그 위에 형성된 P 형 에피텍셜층(402) 위에 형성된다.The first to third element regions of the transient voltage suppressing element 400 are formed on the P ++ type substrate 401 and the P-type epitaxial layer 402 formed thereon.

제1 소자 영역(A)은 제1 중앙 트렌치(405)에 의해 둘러싸여 격리되며, 제2 소자 영역(B) 및 제3 소자 영역(C)은 각각 제1 중앙 트렌치(405)의 좌 우측에 형성된 제1 측면 트렌치(406)에 의해 둘러싸여 격리된다. 제1 중앙 트렌치(405)는 상기 제1 소자 영역을 둘러싸도록, 즉 P+ 형 제1 영역(403) 및 N+ 형 제1 영역(404)이 형성된 영역을 둘러싸도록 형성되며, P형 에피텍셜층(402) 표면으로부터 P++ 기판(401)까지 트렌치되도록 형성된다. 그리고 제1 측면 트렌치(406)들은 제1 중앙 트렌치(405)가 형성되는 제1 소자 영역의 좌우 측면에 각각 고리 형상으로 형성된다. 제1 측면 트렌치(406)들도 P형 에피텍셜층(402) 표면으로부터 P++ 기판(401)까지 트렌치되도록 형성된다.The first device region A is surrounded and isolated by the first central trench 405 and the second device region B and the third device region C are formed on the left and right sides of the first central trench 405, And surrounded by the first side trench 406. The first central trench 405 is formed so as to surround the first element region, that is, the region where the P + first region 403 and the N + first region 404 are formed, and the P-type epitaxial layer 402 surface to the P + + substrate 401. The first side trenches 406 are formed in a ring shape on the left and right sides of the first element region where the first central trenches 405 are formed. First side trenches 406 are also formed to trench from the P-type epitaxial layer 402 surface to the P + + substrate 401.

제1 소자 영역(A)의 P+ 형 제1 영역(403)은 P형의 에피텍셜층(402)의 표면에서 내부를 항하여 소정 깊이로 형성된다. N+ 형 제1 영역(404)은 P+ 형 제1 영역(403)의 양 측면 또는 주변에 형성된다. N+ 형 제1 영역(404)은 에피텍셜층(402) 또는 P+ 형 제1 영역(403)의 표면에서부터 내부를 향하여 에피텍셜층(402)까지 이어지도록 상기 P+ 형 제1 영역(403)과 유사한 깊이로 형성된다. The P + -type first region 403 of the first element region A is formed to a predetermined depth in the surface of the P-type epitaxial layer 402 in opposition to the inside thereof. The N + -type first region 404 is formed on both sides or the periphery of the P + -type first region 403. The N + -type first region 404 is similar to the P + -type first region 403 so as to extend from the surface of the epitaxial layer 402 or the P + -type first region 403 inward to the epitaxial layer 402 .

제2 소자 영역(B) 및 제3 소자 영역(C)의 P+ 형 제2 영역(407)은 1 측면 트렌치들(406)로 둘러싸인 제2 소자 영역과 제3 소자 영역의 중앙 부근에서 P 형 에피텍셜층(402)의 표면으로부터 내부를 향해 소정 깊이로 형성된다. 그리고 N+ 제2 영역(408)은 P+ 형 제2 영역(407) 양 측면 또는 주위에 형성되되, 제1 측면 트렌치(406) 안쪽에 형성된다. N+ 제2 영역(408)은 P형 에피텍셜층(402)의 표면으로부터 내부를 향해 소정 깊이로 형성된다. 이때 N+ 형 제2 영역(408)의 깊이는 P+ 형 제2 영역(407)의 깊이보다 얕게 형성되는 것이 바람직하다. 제2 트렌치들(409)은 제2 소자 영역과 제3 소자 영역의 P+ 형 제2 영역(407)과 N+ 형 제2 영역(408) 사이에 형성되며, P+ 형 제2 영역(407)과 N+ 형 제2 영역(408)를 격리시키는 기능을 한다. 상기 제2 트렌치(409)는 P형 에피텍셜층(402)의 표면에서 P+ 형 제2 영역(407)의 깊이만큼 또는 P+ 형 제2 영역(407)의 깊이보다 더 깊게 형성되는 것이 바람직하다.The second P + type second region 407 of the second device region B and the third device region C has a p-type epitaxial layer 406 near the center of the second device region surrounded by the one side trenches 406 and the third device region 406, Is formed at a predetermined depth from the surface of the textured layer 402 toward the inside. The N + second region 408 is formed on both sides of or around the P + type second region 407 and is formed inside the first side trench 406. The N + second region 408 is formed at a predetermined depth from the surface of the P-type epitaxial layer 402 toward the inside. At this time, the depth of the N + -type second region 408 is preferably shallower than the depth of the P + -type second region 407. The second trenches 409 are formed between the P + type second region 407 and the N + type second region 408 of the second device region and the third device region, and the P + type second region 407 and the N + -Type second region 408 of the first conductivity type. The second trench 409 is preferably formed to be deeper than the depth of the P + second region 407 or the depth of the P + second region 407 on the surface of the P type epitaxial layer 402.

절연막(410)은 P+ 형 제1 영역(403)의 상부면과, 제1 중앙 트렌치(405)와 제1 중앙 트렌치(405)에 이웃하는 제1 측면 트렌치(406) 사이, 그리고 제2 전극 소자의 N+ 형 제2 영역(408)들 중 일측면의 상부, 그리고 제3 전극 소자의 N+ 형 제2 영역(408)들 중 일측면의 상부의 표면을 덮는다. 또한, 절연막(410)은 제2 트렌치(409)의 상부 표면을 덮어 트렌치들에 의해 격리되는 영역들의 절연을 도울 수 있다.The insulating film 410 is formed between the upper surface of the P + type first region 403 and the first side trench 406 adjacent to the first central trench 405 and the first central trench 405, + Second regions 408 of the third electrode elements, and the upper surface of one of the N + second regions 408 of the third electrode elements. In addition, the insulating film 410 may cover the upper surface of the second trench 409 to help isolate regions isolated by the trenches.

그리고 전극(411)은 제2 소자 영역의 P+ 형 제2 영역(407)을 외부와 연결하고, 제3 소자 영역의 외측에 있는 N+ 형 제2 영역(408)을 외부에 연결할 수 있도록 그 상부에 형성된다. 그리고 전극(411)은 제2 소자 영역의 내측에 있는 N+ 형 제2 영역(408)을 제1 소자 영역 중 P+ 형 제1 영역(403)을 기준으로 제2 소자 영역 쪽에 위치한 N+ 형 제1 영역(404)과 N+형 제 2 영역(408)과 연결시킨다. (외측에 있는 N+ 제2 영역(408)은 절연막(410)에 의해 덮여 있다). 또한 전극(411)은 제3 소자 영역의 P+ 형 제2 영역(407)을 제1 소자 영역 중 P+ 형 제1 영역(403)을 기준으로 제3 소자 영역 쪽에 위치한 N+ 형 제1 영역(404)과 연결시킨다. (제3 소자 영역의 내측에 있는 N+ 제2 영역(408)은 절연막(410)에 의해 덮여 있다).The electrode 411 connects the P + -type second region 407 of the second device region to the outside, and the N + -type second region 408 located outside the third device region is connected to the outside . The electrode 411 includes an N + -type second region 408 located inside the second device region and an N + -type first region 403 located on the second device region side with respect to the P + -type first region 403 of the first device region, (404) and the N + -type second region (408). (The N + second region 408 on the outer side is covered by the insulating film 410). In addition, the electrode 411 includes a P + type second region 407 of the third element region, an N + type first region 404 located on the third element region side with respect to the P + type first region 403 of the first element region, . (The N + second region 408 inside the third element region is covered by the insulating film 410).

도 6을 참조하면, 제2 소자 영역(B)과 제3 소자 영역(C)은 P+ 형 제2 영역(407)과 P 형 에피텍셜층(402) 그리고 N+ 형 제2 영역(408)이 직렬 연결되어 정류 다이오드를 형성한다. 그리고 제1 소자 영역(A)은 N+ 형 제1 영역(404), P+ 형 제1 영역(403), N+ 형 제1 영역(404), P 형 에피텍셜층(402)이 연결되어 반대 방향으로 직렬 연결된 스냅백(snap back) 제노 다이오드를 형성한다. 6, a second P + type second region 407, a P type epitaxial layer 402, and an N + second region 408 are connected in series to the second device region B and the third device region C, To form a rectifying diode. The first element region A is connected to the N + type first region 404, the P + type first region 403, the N + type first region 404, and the P type epitaxial layer 402 in the opposite direction To form a serially connected snapback genodiode.

도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자는 도 7과 같이 서로 비대칭인 도 6의 과도 전압 억제 소자(400)와 이와 반대 형상의 과도 전압 억제 소자(400')가 한 쌍을 이루어 회로를 구성한다. 도 7에 의해 만들어지는 과도 전압 억제 소자의 등가 회로는 도 8에 도시된다.7 and 8, the transient voltage suppressor according to an embodiment of the present invention includes the transient voltage suppressor 400 of FIG. 6 and the transient voltage suppressor 400 ') Form a pair to form a circuit. The equivalent circuit of the transient voltage suppressing element made by Fig. 7 is shown in Fig.

본 발명에 따른 과도 전압 억제 소자는, 정류 다이오드와 스냅백 다이오드 그리고 다시 정류 다이오드가 연결된 회로를 구성하여 기존의 스냅백 과도 전압 억제 소자의 높은 Ipp를 그대로 유지하면서도 낮은 커패시턴스 특성을 구현할 수 있는 효과가 있다.The transient voltage suppressor according to the present invention has a structure in which a rectifier diode, a snapback diode, and a rectifier diode are connected to each other, thereby achieving low capacitance characteristics while maintaining high Ipp of the conventional snapback transient voltage suppressor have.

본 발명의 일 실시예에 따른 과도 전압 억제 소자는 순방향 다이오드를 통해 낮은 커패시턴스와 높은 Ipp 값이 구현될 수 있으며, 이 순방향 다이오드를 도 8과 같이 직렬로 연결함으로써 동일한 Ipp에서 낮은 커패시턴스를 구현할 수 있게 된다. 도 2에 도시된 기존의 스냅백 과도 전압 억제 소자에서 5pF/15A 의 커패시턴스 특성에서 0.5pF/15A로 의 커패시턴스 특성으로 커패시턴스를 크게 낮을 수 있다. 즉. 기존 스냅백 소자에서의 높은 Ipp특성(15A)을 그대로 유지하면서도 커패시턴스는 5pF에서 0.5pF로 크게 낮을 수 있고, WLCSP 적용 시에는 원가도 크게 낮을 수 있는 효과를 가져온다. The transient voltage suppressor according to an embodiment of the present invention can realize a low capacitance and a high Ipp value through a forward diode, and by connecting the forward diode in series as shown in FIG. 8, a low capacitance can be realized at the same Ipp do. The capacitance can be greatly reduced by the capacitance characteristic from 0.5 pF / 15 A to 5 pF / 15 A in the conventional snap-back transient voltage suppressor shown in Fig. In other words. Capacitance can be as low as 5pF to 0.5pF while retaining high Ipp characteristics (15A) in existing snap-back devices, and the cost can be greatly reduced when WLCSP is applied.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

400 ; 과도 전압 억제 소자 401 ; P++ 형 서브스트레이트
402 ; P형의 에피텍셜층 403 ; P+ 형 제1 영역
404 ; N+ 형 제1 영역 405 ; 제1 중앙 트렌치
406 ; 제1 측면 트렌치 407 ; P+ 형 제2 영역
48 ; N+ 형 제2 영역 409 제2 트렌치
410 절연막 411; 전극400; Transient voltage suppressing element 401; P ++ type substrate
402; A P-type epitaxial layer 403; P + type first region
404; An N + type first region 405; The first central trench
406; A first side trench 407; P + type second region
48; N + type second region 409 second trench
410 insulating film 411; electrode

Claims (14)

서브스트레이트를 준비하는 서브스트레이트 준비 단계(A);
상기 서브스트레이트의 상부에 에피텍셜층을 증착하는 에피텍셜층 형성 단계(B);
제1 소자 영역에서 상기 에피텍셜층 표면으로부터 내부를 항하여 소정 깊이의 제1 도전형 제1 영역을 형성하는 제1 도전형 제1 영역 형성 단계(C);
상기 제1 도전형 제1 영역의 양 측면 또는 주변에서 상기 에피텍셜층 표면에서부터 내부를 항하여 소정 깊이의 제2 도전형 제1 영역을 형성하는 제2 도전형 제1 영역 형성 단계(D);
상기 제2 도전형 제1 영역 주변을 둘러싸며 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 제1 중앙 트렌치, 상기 제 1 중앙 트렌치 외곽 일측의 제2 소자 영역 및 타측의 제3 소자 영역에서 각각 고리 형상으로 형성되며, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하여 형성된 한 쌍의 제1 측면 트렌치들을 형성하는 제1 트렌치 형성단계(E);
상기 제1 측면 트렌치로 둘러싸인 상기 제2 소자 영역 및 상기 제 3 소자 영역의 중앙 부근에서 상기 에피텍셜층의 표면으로부터 내부를 향하여 소정 깊이의 제1 도전형 제2 영역을 형성하는 제1 도전형 제2 영역 형성 단계(F);
상기 제2 소자 영역 및 상기 제3 소자 영역의 상기 제1 측면 트렌치들의 내측에서 상기 제1 도전형 제2 영역 외곽에 상기 에피텍셜층의 표면으로부터 내부를 향하여 소정 깊이의 제2 도전형 제2 영역을 형성하는, 제2 도전형 제2 영역 형성 단계(G); 및
상기 제1 도전형 제2 영역 주변을 둘러싸며, 상기 제1 도전형 제2 영역과 상기 제2 도전형 제2 영역을 격리시키기 위해 상기 에피텍셜층의 표면으로부터 내측 방향으로 형성된 한 쌍의 제2 트렌치들을 형성하는 제2 트렌치 형성단계(H);
를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.A substrate preparation step (A) for preparing a substrate;
An epitaxial layer forming step (B) of depositing an epitaxial layer on top of the substrate;
A first conductive type first region forming step (C) of forming a first conductive type first region in the first element region from a surface of the epitaxial layer inward to a predetermined depth;
A second conductive type first region forming step (D) of forming a second conductive type first region inwardly of the first conductive type first region from the surface of the epitaxial layer at a predetermined depth;
A first central trench that surrounds the second conductive type first region and is formed from the surface of the epitaxial layer toward the substrate, a second element region on one side of the first central trench, and a second element region on the other side of the third element region Forming a first trench (E), each of which is annularly formed, forming a pair of first side trenches formed from the surface of the epitaxial layer toward the substrate;
Forming a first conductive type second region having a predetermined depth from the surface of the epitaxial layer in the vicinity of the center of the second device region and the third device region surrounded by the first side trench; 2 region forming step (F);
A second conductive type second region having a predetermined depth from the surface of the epitaxial layer to the inside of the first conductive type second region inside the first side trenches of the second device region and the third device region, A second conductive type second region forming step (G) for forming a second conductive type second region; And
A second conductive type second region surrounding the first conductive type second region, and a pair of second conductive type second regions formed inward from the surface of the epitaxial layer to isolate the first conductive type second region from the second conductive type second region, A second trench formation step (H) to form trenches;
Wherein the step of forming the transient voltage suppressing element comprises the steps of: 제 1 항에 있어서,
상기 서브스트레이트 및 상기 에피텍셜층은 제1 도전형인 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method according to claim 1,
Wherein the substrate and the epitaxial layer are of a first conductivity type. 제 1 항에 있어서,
상기 과도 전압 억제 소자의 표면에 절연막 및 전극을 형성하는 단계(I);
를 더 포함하는 과도 전압 억제 소자의 제조 방법.The method according to claim 1,
(I) forming an insulating film and an electrode on a surface of the transient voltage suppressing element;
Further comprising the steps of: 제 3 항에 있어서,
상기 (I) 단계는, 상기 제1 도전형 제1 영역의 상부, 상기 제1 중앙 트렌치와 상기 제1 중앙 트렌치에 이웃하는 상기 제1 측면 트렌치 사이, 상기 제2 소자 영역과 상기 제3 소자 영역의 상기 각 제1 도전형 제2 영역 양측의 제2 도전형 제2 영역들 중 일측에 있는 제2 도전형 제2 영역의 표면을 덮는 절연막 형성 단계; 및
상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제2 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제2 소자 영역의 상기 제1 도전형 제2 영역의 양측 중 상기 제1 소자 영역 측에 있는 제2 도전형 제2 영역을 전기적으로 연결하는 전극, 및 상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제3 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제3 소자 영역의 제1 도전형 제2 영역을 전기적으로 연결하는 전극을 형성 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 3,
The method of claim 1, wherein the step (I) further comprises: forming an upper portion of the first conductive type first region, between the first central trench and the first side trench adjacent to the first central trench, Forming a second conductive type second region on one side of the second conductive type second regions on both sides of each of the first conductive type second regions; And
The second conductive type first region of the first device region located on the second device region side with respect to the first conductive type first region and the first conductive type second region of the first conductive type second region of the second device region, An electrode electrically connecting the second conductive type second region on the side of the first element region and an electrode electrically connecting the second conductive type second region on the side of the third element type, And forming an electrode electrically connecting the first conductive type second region of the first device region and the first conductive type second region of the third device region. 제 1 항에 있어서,
상기 제2 도전형 제2 영역의 깊이는 상기 제1 도전형 제2 영역의 깊이보다 얕게 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method according to claim 1,
And the depth of the second conductive type second region is shallower than the depth of the first conductive type second region. 제 1 항에 있어서,
상기 제1 도전형 제1 영역, 상기 제1 도전형 제2 영역, 상기 제2 도전형 제1 영역 및 상기 제2 도전형 제2 영역은 이온 확산 또는 이온 주입 방법으로 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method according to claim 1,
Wherein the first conductive type first region, the first conductive type second region, the second conductive type first region, and the second conductive type second region are formed by an ion diffusion method or an ion implantation method. A method of manufacturing a voltage suppressing element. 서브스트레이트;
상기 서브스트레이트 상부에 형성된 에피텍셜층;
상기 에피텍셜층에 매립되고 수평 방향으로 이격된 제1 도전형 제1 영역과 한 쌍의 제1 도전형 제2 영역;
상기 에피텍셜층에 매립되고 상기 제1 도전형 제1 영역의 양 측면 또는 주변에 형성된 제2 도전형 제1 영역과 각각의 제1 도전형 제2 영역의 양 측면 또는 주변에 형성된 제 2 도전형 제2 영역;
상기 제1 도전형 제1 영역, 제2 도전형 제1 영역이 형성되어 수직 및 수평 방향으로 제1 제너 다이오드 및 제2 제너 다이오드가 반대 방향으로 직렬 연결이 형성되도록 하는 제1 소자 영역;
상기 제1 소자 영역의 측면 방향으로 이격되어 형성되며, 상기 제1 도전형 제2 영역과 제2 도전형 제2 영역이 형성되어 수직 및 수평 방향으로 제1 다이오드와 제2 다이오드가 반대 방향으로 병렬로 형성되도록 하는 제2 소자 영역; 및
상기 제1 소자 영역의 측면 방향으로 이격되어 형성되되, 상기 제2 소자 영역과 반대 측면에 형성되며, 상기 제1 도전형 제2 영역과 제2 도전형 제2 영역이 형성되어 수직 및 수평 방향으로 제3 다이오드와 제4 다이오드가 반대 방향으로 병렬로 형성되도록 하는 제3 소자 영역;
을 포함하며,
상기 제1 소자 영역은 상기 제2 소자 영역과 상기 제3 소자 영역 사이에 형성되어 상기 제2 소자 영역 및 상기 제3 소자영역과 전기적으로 연결되는 과도 전압 억제 소자.Substrate;
An epitaxial layer formed on the substrate;
A first conductive type first region buried in the epitaxial layer and spaced horizontally and a pair of first conductive type second regions;
A second conductive type first region buried in the epitaxial layer and formed on both sides or periphery of the first conductive type first region and a second conductive type first region formed on both sides or in the periphery of each first conductive type second region, A second region;
A first element region in which the first conductive type first region and the second conductive type first region are formed and the first and second zener diodes are connected in series in the vertical direction and the horizontal direction;
The first conductive type second region and the second conductive type second region are formed in the lateral direction of the first element region, and the first diode and the second diode are arranged in parallel in the opposite direction in the vertical and horizontal directions. A second element region for forming a second element region; And
The first conductive type second region and the second conductive type second region are formed to be spaced apart from each other in the lateral direction of the first device region and formed on the opposite side to the second device region, A third device region in which the third diode and the fourth diode are formed in parallel in the opposite direction;
/ RTI >
Wherein the first element region is formed between the second element region and the third element region and is electrically connected to the second element region and the third element region. 제 7 항에 있어서,
상기 서브스트레이트 및 상기 에피텍셜층은 제1 도전형인 것을 특징으로 하는 과도 전압 억제 소자.8. The method of claim 7,
Wherein the substrate and the epitaxial layer are of a first conductivity type. 제 7 항에 있어서,
상기 제1 소자 영역은
상기 에피텍셜층의 표면으로부터 내부로 향하여 소정 깊이로 형성된 상기 제1 도전형 제1 영역; 및
상기 제1 도전형 제1 영역의 양 측면 또는 주변에서 상기 에피텍셜층 표면에서 내부를 향하여 상기 에피텍셜층까지 이어지도록 형성된 상기 제2 도전형 제1 영역;
을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.8. The method of claim 7,
The first device region
The first conductive type first region formed at a predetermined depth from the surface of the epitaxial layer toward the inside; And
The second conductive type first region formed to extend from the surface of the epitaxial layer inwardly to the epitaxial layer on both sides or at the periphery of the first conductive type first region;
And a voltage across the switching element. 제 9 항에 있어서,
상기 제2 소자 영역은,
상기 제1 도전형 제1 영역과 이격되어 형성된 제1 도전형 제2 영역; 및
상기 제1 도전형 제2 영역의 양 끝단 또는 주변 영역에서 상기 제1 도전형 제2 영역과 분리되어 형성된 제2 도전형 제2 영역;
을 포함하며,
상기 제3 소자 영역은,
상기 제1 도전형 제1 영역과 이격되어 형성되되, 상기 제2 소자 영역의 제1 도전형 제2 영역과 반대편 영역에 형성된 다른 제1 도전형 제2 영역;
상기 다른 제1 도전형 제2 영역의 양 끝단 또는 주변 영역에서 상기 다른 제1 도전형 제2 영역과 분리되어 형성된 다른 제2 도전형 제2 영역;
을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.10. The method of claim 9,
Wherein the second element region comprises:
A first conductive type second region formed apart from the first conductive type first region; And
A second conductive type second region separated from the first conductive type second region at both ends or a peripheral region of the first conductive type second region;
/ RTI >
Wherein the third device region comprises:
A first conductive type second region formed apart from the first conductive type first region and formed in a region opposite to the first conductive type second region of the second element region;
Another second conductive type second region formed separately from the other first conductive type second region at both ends or a peripheral region of the other first conductive type second region;
And a voltage across the switching element. 제 10 항에 있어서,
상기 제2 소자 영역 및 상기 제3 소자 영역의 상기 제1 도전형 제2 영역과 상기 제2 도전형 제2 영역은 트렌치에 의해 서로 분리되는 것을 특징으로 하는 과도 전압 억제 소자.11. The method of claim 10,
Wherein the first conductive type second region and the second conductive type second region of the second device region and the third device region are separated from each other by a trench. 제 10 항에 있어서,
상기 제1 소자 영역과 상기 제2 소자 영역 사이, 그리고 상기 제1 소자 영역과 상기 제3 소자 영역 사이는 상기 에피텍셜층을 관통하는 트렌치에 의해 서로 분리되는 것을 특징으로 하는 과도 전압 억제 소자. 11. The method of claim 10,
Wherein the first device region and the third device region are separated from each other by a trench passing through the epitaxial layer between the first device region and the second device region and between the first device region and the third device region. 제 12 항에 있어서,
상기 트렌치는 상기 제1 소자 영역을 둘러싸는 제1 중앙 트렌치와 상기 제2 소자 영역과 상기 제3 소자 영역을 둘러싸는 제1 측면 트렌치를 포함하는 것을 특징으로 하는 과도 전압 억제 소자.13. The method of claim 12,
Wherein the trench comprises a first central trench surrounding the first device region and a first side trench surrounding the second device region and the third device region. 제 13 항에 있어서,
상기 제1 도전형 제1 영역의 상부, 상기 제1 중앙 트렌치와 상기 제1 중앙 트렌치에 이웃하는 상기 제1 측면 트렌치 사이, 상기 제2 소자 영역과 상기 제3 소자 영역의 상기 각 제1 도전형 제2 영역 양측의 제2 도전형 제2 영역들 중 일측에 있는 제2 도전형 제2 영역의 표면을 덮는 절연막; 및
상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제2 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제2 소자 영역의 상기 제1 도전형 제2 영역의 양측 중 상기 제1 소자 영역 측에 있는 제2 도전형 제2 영역을 전기적으로 연결하는 전극, 및 상기 제1 소자 영역 중 상기 제1 도전형 제1 영역을 기준으로 상기 제3 소자 영역 쪽에 위치한 상기 제2 도전형 제1 영역과 상기 제3 소자 영역의 제1 도전형 제2 영역을 전기적으로 연결하는 전극;
을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자.14. The method of claim 13,
A first central trench, an upper portion of the first conductive type first region, an upper portion of the first central trench and the first lateral trench adjacent to the first central trench, An insulating film covering the surface of the second conductive type second region on one side of the second conductive type second regions on both sides of the second region; And
The second conductive type first region of the first device region located on the second device region side with respect to the first conductive type first region and the first conductive type second region of the first conductive type second region of the second device region, An electrode electrically connecting the second conductive type second region on the side of the first element region and an electrode electrically connecting the second conductive type second region on the side of the third element type, An electrode electrically connecting the first conductive type first region of the third device region and the first conductive type second region of the third device region;
Further comprising: an overvoltage suppressing element.
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