KR101919487B1 - 반도체 기판을 텍스쳐링하는 방법과, 이 방법에 의해 제조된 반도체 기판, 그리고, 이러한 반도체 기판을 포함하는 태양 전지 - Google Patents

반도체 기판을 텍스쳐링하는 방법과, 이 방법에 의해 제조된 반도체 기판, 그리고, 이러한 반도체 기판을 포함하는 태양 전지 Download PDF

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Abstract

본 발명은 반도체 기판을 텍스쳐링하는 방법과, 이 방법에 의해 제조된 반도체 기판, 그리고, 이러한 반도체 기판을 포함하는 태양 전지를 개시하고 있다. 본 발명의 일실시예는, 반도체 기판 상에 금속 나노 입자를 형성하는 금속 나노 입자 형성 단계와, 상기 반도체 기판을 에칭하는 제1 식각 단계와, 상기 금속 나노 입자를 제거하는 금속 나노 입자 제거 단계, 그리고, 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 제2 식각 단계를 포함하는 반도체 기판을 텍스쳐링하는 방법을 제공한다.

Description

반도체 기판을 텍스쳐링하는 방법과, 이 방법에 의해 제조된 반도체 기판, 그리고, 이러한 반도체 기판을 포함하는 태양 전지{METHOD FOR TEXTURING SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR SUBSTRATE MANUFACTURED BY THE METHOD AND SOLAR CELL COMPRISING THE SAME}
본 발명은 반도체 기판을 텍스쳐링하는 기술에 관한 것으로, 더욱 상세하게는 광포집 효율을 향상시키고 재료 손실을 저감시키기 위한 반도체 기판의 텍스쳐링 방법과, 이 방법에 의해 제조된 반도체 기판, 그리고, 이러한 반도체 기판을 포함하는 태양 전지에 관한 것이다.
태양 전지는 빛 에너지를 전기 에너지로 변환시키는 장치로서, 친환경적인 미래 에너지원으로 크게 주목 받고 있다. 태양 전지는 반도체의 성질을 이용하여 전기를 생산하는데, 구체적으로 태양 전지는 P(positive)형 반도체와 N(negative)형 반도체를 접합시킨 PN접합 구조를 하고 있으며, 이러한 태양 전지에 태양광이 입사되면, 입사된 태양광이 가지고 있는 에너지에 의해 상기 반도체 내에서 정공(hole) 및 전자(electron)가 발생한다. 이 때, PN접합에서 발생한 전기장에 의해서 상기 정공은 P형 반도체 쪽으로 이동하고 상기 전자는 N형 반도체 쪽으로 이동하게 되어 전위가 발생한다.
일반적으로, 태양 전지의 전력 생산 성능은 빛 에너지가 전기 에너지로 변환되는 광전변환효율로 측정한다. 그러나, 태양 전지로 입사한 태양광의 일부는 태양 전지를 구성하는 다양한 층간의 경계에서 반사되어 태양 전지의 전력 생산에 기여할 수 없게 되며, 반사된 태양 전지의 효율을 떨어뜨린다. 따라서, 태양 전지의 효율을 향상시키기 위해서는 태양광의 반사율을 줄여야 한다.
이를 위해, 태양 전지 제조에는 텍스쳐링(texturing) 공정이 널리 쓰이고 있다. 텍스쳐링 공정이란, 태양 전지를 구성하는 반도체 기판이나 다양한 층의 표면을 거칠게 만드는 것으로, 반도체 기판이나 다양한 층의 표면에 요철이나 피라미드 형상의 패턴을 형성하는 것을 말한다. 예컨대, 반도체 기판 표면에 피라미드 형상의 패턴이 형성된 경우, 처음 빛이 도달하여 경사진 피라미드 벽에 부딪히면 일부는 흡수되고 일부는 반사되어 되돌아 가게 되는데, 이때 되돌아가는 빛을 주변에 있는 다른 피라미드 벽에 계속해서 부딪히게 함으로써 광 흡수량이 증가되도록 하는 것이다. 따라서, 태양 전지에 텍스쳐링 공정을 수행하면, 태양 전지의 표면 반사의 저감 효과, 향상된 캐리어 수집 효과 및 태양 전지의 내부 반사에 의한 빛가둠 효과를 발휘할 수 있게 된다.
예컨대, 종래의 텍스쳐링 방법을 개시한 특허문헌 1(대한민국 등록특허공보 특0180621호)은 수산화칼륨용액0.5 내지 5.0 부피%, 이소프로필알코올 3.0 내지 20.0부피%, 탈이온수 75.0 내지 96.5 부피%의 비율로 혼합된 텍스쳐 에칭 용액을 이용하여 실리콘 기판을 텍스쳐링 하는 방법에 대해 개시하고 있다. 이 방법에 따르면 실리콘 웨이퍼 표면에 미세 피라미드 구조가 형성되는데, 이렇게 텍스쳐링된 실리콘 표면은 내부 반사 효율을 높여 태양 전지의 효율을 높일 수 있게 된다.
그러나, 이러한 방법에 의해 형성된 피라미드 구조의 경우, 그 크기가 수 마이크론에서 수십 마이크론까지의 분포를 갖게 되어, 에칭시 수십 마이크론 두께의 웨이퍼 손실이 발생하게 된다. 또한 원가 절감에 유리한 50 마이크론 두께 이하의 초박형 웨이퍼 태양 전지에 이러한 방법을 응용하는 것에는 한계가 있다.
이러한 문제를 해결하기 위하여, 나노리소그라피(nano-lithography)를 이용하여 실리콘 웨이퍼 표면을 나노 또는 서브 마이크론 크기로 텍스쳐링하는 방법이 연구되고 있다. 나노리소그라피 공정으로서는 나노임프린트(특허문헌 2 참고), 레이저간섭리소그라피(비특허문헌 1 참고), 극자외선(extreme ultra violet, EUV)를 이용한 포토리소그라피(특허문헌 3 참고) 등이 대표적이다. 그러나, 이들 공정은 대부분 공정비용이 고가인 문제가 있다.
한편, 실리콘 웨이퍼 표면을 나노 또는 서브마이크론 크기로 텍스쳐링하는 다른 종래의 방법으로서, 특허문헌 4(Us 2009/0236317 A1)는 진공증착을 통해 금속을 나노크기의 입자로 합성한 후 금속촉매 에칭법을 이용하여 나노 패터닝하는 방법에 대해 기재하고 있다. 이 방법은 상기한 나노리소그라피 공정들에 비해 상대적으로 저비용 공정이긴 하지만, Au, Ag등과 같은 고가의 귀금속을 이용하고, 금속에칭 결과가 에칭 용액 환경에 민감하여, 대면적 공정이 어렵다는 문제가 있었다.
KR 0180621 B KR 1020120010152 A KR 1020130020458 A Us20090236317 A1
Nano Lett. 2012, 12, 2792-2796
본 발명이 해결하고자 하는 기술적 과제는, 반도체 기판 표면을 나노 구조로 텍스쳐링하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 공정비용이 저렴하고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 입사광의 반사율이 저하되어 우수한 광흡수율을 나타내고, 초박형 태양 전지에 적용이 가능한 반도체 기판을 제공하는 것이다.
본 발명에 해결하고자 하는 또 다른 기술적 과제는, 상기 반도체 기판을 포함하는 태양 전지를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위해 본 발명의 일 실시예는, 반도체 기판 상에 금속 나노 입자를 형성하는 금속 나노 입자 형성 단계와, 상기 반도체 기판을 에칭하는 제1 식각 단계와, 상기 금속 나노 입자를 제거하는 금속 나노 입자 제거 단계, 그리고, 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 제2 식각 단계를 포함하는 반도체 기판을 텍스쳐링 하는 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 금속 나노 입자 형성 단계 이전에, 상기 반도체 기판 상에 유전체 박막을 증착하는 유전체 박막 증착 단계를 더 포함할 수 있고, 상기 금속 나노 입자 형성 단계는 상기 유전체 박막 상에 금속 나노 입자를 형성하는 단계일 수 있으며, 상기 제1 식각 단계는 상기 유전체 박막 및 상기 반도체 기판을 에칭하여 상기 유전체 박막을 상기 반도체 기판 상에 패터닝하는 단계일 수 있고, 상기 금속 나노 입자 제거 단계는, 상기 유전체 박막 상에 형성된 상기 금속 나노 입자를 제거하는 단계일 수 있으며, 상기 제2 식각 단계는 상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 단계일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 반도체 기판은 결정질 실리콘웨이퍼로 형성될 수 있고, 상기 제2 식각 단계는, 상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여, 피라미드 또는 타원 홀 형상을 지닌 실리콘 나노 구조체를 형성하는 단계일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 제2 식각 단계는, 상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하되, 상기 나노 구조체의 깊이를 100nm 내지 1000nm로 형성하는 단계일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 유전체 박막은, 실리콘계 질화물, 실리콘계 산화물, 실리콘 산화 질화물 또는 알루미늄계 산화물로 이루어질 수 있고, 단층 또는 다층 박막 형태일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 유전체 박막의 두께는 50nm 내지 400nm일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 금속 나노 입자는 융점이 250ºC 이하인 In, sn 또는 In과 Sn의 합금으로 형성될 수 있고, 상기 금속 나노 입자 형성 단계는, 열처리 없이 상온에서 상기 유전체 박막 상에 상기 금속 나노 입자를 형성하는 단계일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 금속 나노 입자의 공칭 두께는 50nm 내지 200nm 일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 금속 나노 입자 형성 단계는, 금속 나노 대입자와 금속 나노 소입자가 동시에 성장하는 바이모달(bimodal) 성장 과정을 포함할 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 바이모달 성장 과정을 통해 생성된 상기 금속 나노 소입자의 크기는 상기 금속 나노 대입자 크기의 0% 초과50% 이하일 수 있고, 상기 금속 나노 대입자의 평균 직경은 0nm 초과 1000nm 이하일 수 있다.
본 발명의 다양한 실시예에 있어서, 제1 식각 단계는, 상기 유전체 박막 및 상기 반도체 기판을 에칭하여 상기 유전체 박막을 상기 반도체 기판 상에 패터닝하되, 상기 유전체 박막 및 상기 반도체 기판을 사불화탄소와 산소와 플루오로포름의 혼합가스, 육불화황과 산소의 혼합가스, 또는 염소와 아르곤의 혼합가스를 이용하여 비등방성으로 건식 에칭하는 RIE 공정을 포함할 수 있다.
본 발명의 다양한 실시예에 있어서, 제1 식각 단계는, 상기 유전체 박막 및 상기 반도체 기판을 에칭하여 상기 유전체 박막을 상기 반도체 기판 상에 패터닝하되, 상기 유전체 박막 및 상기 반도체 기판을 100nm 내지 500nm의 깊이로 에칭하는 단계일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 금속 나노 입자 제거 단계는, 불화수소, 염화수소 및 질산 중 어느 하나 또는 둘 이상의 혼합물로 이루어진 산 수용액을 이용하여 상기 금속 나노 입자를 제거하는 단계일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 제2 식각 단계는, 상기 제1 식각 단계에서 패터닝 된 유전체 박막과 수산화나트륨 수용액, 수산화칼륨 수용액, 수산화 테트라메틸 암모늄 수용액, 또는 아이코사펜타엔산의 첨가물이 혼합된 용액을 이용하여 상기 반도체 기판을 습식 에칭하고, 피라미드 형상의 나노 구조체를 형성하는 단계일 수 있다.
본 발명의 다양한 실시예에 있어서, 상기 제2 식각 단계는, 상기 제1 식각 단계에서 패터닝 된 유전체 박막과 불화수소, 질산, 아세트산 및 인산 중 어느 하나 또는 둘 이상이 혼합된 용액을 이용하여 상기 반도체 기판을 습식 에칭하고, 타원 홀 형상의 나노 구조체를 형성하는 단계일 수 있다.
또한, 본 발명은, 상기 기술적 과제를 해결하기 위해 전술한 반도체를 텍스쳐링하는 방법에 따라 제조된 반도체 기판과, 이러한 반도체 기판을 포함하는 태양 전지를 제공한다.
본 발명에 따라 텍스쳐링된 반도체 기판은 입사광의 반사율이 낮아 우수한 광흡수율을 나타내고, 텍스쳐링시 표면적 증가율이 낮아 전하수집 효율이 높으며, 특히 초박형 웨이퍼 기반의 태양 전지의 광흡수를 극대화시키는데 효과적이다.
본 발명에 따르면, 초박형 실리콘 태양 전지의 광흡수율을 증가시켜, 광전효율을 향상 시킬 수 있고, 발전단가가 낮은 고효율 초박형 태양 전지의 제조를 가능하게 하는 효과가 있다.
본 발명에 따르면, 기계적으로 유연한 특성을 갖으면서 경량의 고효율 실리콘 태양 전지의 제조가 가능하게 하는 효과가 있다.
본 발명에 따르면 경제적이고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법을 제공할 수 있고, 이렇게 제조된 반도체 기판의 경우 광흡수율이 우수하며 초박형 태양 전지에 적용이 가능하다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판을 텍스쳐링 하는 방법의 절차를 도시한 흐름도이다.
도 2 내지 도 6은 도 1에 도시된 반도체 기판을 텍스쳐링하는 방법의 세부 공정을 순서대로 도시한 흐름도이다.
도 7은 도 1 내지 도 6에 도시된 반도체 기판을 텍스쳐링 하는 방법에 따라 생성된 피라미드 형상의 나노 구조체를 갖는 반도체 기판의 단면을 도시한 도면이다.
도 8은 도 1 내지 도 6에 도시된 반도체 기판을 텍스쳐링 하는 방법에 따라 생성된 타원 홀 형상의 나노 구조체를 갖는 반도체 기판의 단면을 도시한 도면이다.
도 9는 도 7에 도시된 반도체 기판의 표면에 형성된 피라미드 형상의 나노 구조체를 도시한 도면이다.
도 10은 도 8에 도시된 반도체 기판의 표면에 형성된 타원 홀 형상의 나노 구조체를 도시한 도면이다.
도 11 내지 13은 본 발명의 일 실시예에 따라 생성된 나노 구조체의 크기를 용이하게 제어할 수 있는 효과를 설명하기 위해 도시한 도면이다.
도 14는 본 발명의 일 실시예에 따른 바이모달 성장에 따라 생성된 금속 나노 대입자와 금속 나노 소입자의 분포의 예를 도시한 입자 크기별 빈도수 분포 그래프이다.
도 15 및 16은 본 발명의 일 실시예에 따라 에칭 시간을 달리하여 형성된 멀티스케일의 텍스쳐 구조를 갖는 나노 구조체를 설명하기 위해 도시한 도면이다.
도 17 내지 도 19는 본 발명의 일 실시예에 따른 반도체 기판을 텍스쳐링 하는 방법이 대면적 웨이퍼 스케일 공정에 유리한 것을 설명하기 위해 도시한 도면이다.
도 20은 본 발명의 일 실시예에 따른 반도체 기판을 텍스쳐링하는 방법에 의해 실리콘 손실량이 저감되는 효과를 설명하기 위해 도시한 도면이다
도 21 내지 도 25는 본 발명의 일 실시예에 따른 반도체 기판을 텍스쳐링 하는 방법에 의해 제조된 기판의 반사도를 분석한 결과를 도시한 도면이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경물, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면에 나타난 각 구성요소의 크기, 형태, 형상은 다양하게 변형될 수 있고, 명세서 전체에 대하여 동일/유사한 부분에 대해서는 동일/유사한 도면 부호를 붙였다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "단계", "과정" 및 “공정”은 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략하였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 접합 또는 결합)"되어 있다고 할 때, 이는 "직접적으로 연결(접속, 접촉, 접합 또는 결합)"되어 있는 경우뿐만 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결(접속, 접촉, 접합 또는 결합)"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함(구비 또는 마련)"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 “포함(구비 또는 마련)”할 수 있다는 것을 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판을 텍스쳐링(Texturing) 하는 방법(이하, “반도체 기판을 텍스쳐링 하는 방법(200)”이라 함)의 절차를 도시한 흐름도이다.
도 1에 도시된 바와 같이, 반도체 기판을 텍스쳐링 하는 방법(200)은 반도체 기판 상에 유전체 박막을 증착하는 유전체 박막 증착 단계(s210), 상기 유전체 박막 상에 금속 나노 입자를 형성하는 금속 나노 입자 형성 단계(s220). 상기 유전체 박막을 에칭(Etching)하는 제1 식각 단계(s230), 상기 금속 나노 입자를 제거하는 금속 나노 입자 제거 단계(s240), 제1 식각 단계(s230)에서 패터닝 된 유전체 박막을 이용하여 상기 반도체 기판을 에칭하고 나노 구조체를 형성하는 제2 식각 단계(s250)를 포함한다.
여기서, 반도체 기판 상에 유전체 박막을 증착하는 유전체 박막 증착 단계(s210)는 필수적인 절차가 아니므로 생략이 가능하다. 즉, 반도체 기판을 텍스쳐링 하는 방법(200)은 반도체 기판 상에 금속 나노 입자를 형성하는 금속 나노 입자 형성 단계(s220)와, 상기 반도체 기판을 에칭하는 제1 식각 단계(s230)와, 상기 금속 나노 입자를 제거하는 금속 나노 입자 제거 단계(s240), 그리고, 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 제2 식각 단계(s250)만으로 이루어질 수 있다.
이하에서 도 2 내지 도 6을 참조하여 반도체 기판을 텍스쳐링 하는 방법(200)을 구성하는 단계의 세부 공정을 상세히 설명한다.
도 2내지 도 6은 반도체 기판을 텍스쳐링하는 방법(200)의 세부 공정을 순서대로 도시한 도면으로서, 도 2는 유전체 박막 증착 단계(s210)를 도 3은 금속 나노 입자 형성 단계(s220)를 도 4는 제1 식각 단계(s230)를 도 5는 금속 나노 입자 제거 단계(s240)를 도 5는 제2 식각 단계(s250)를 각각 나타낸다.
도 2를 참조하면, 유전체 박막 증착 단계(s210)는 반도체 기판(110) 상에 유전체 박막(120)을 증착하는 단계를 말한다.
반도체 기판(110)은 규소(si), 게르마늄(Ge) 갈륨비소(GaAs) 및 인듐갈륨비소(InGaAs)로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함하여 이루어질 수 있으나, 이에 제한되는 것은 아니며, 다양한 소재로 형성될 수 있다. 예컨대, 반도체 기판(110)은 si로 이루어진 단결정질 실리콘 웨이퍼 또는 다결정질 실리콘 웨이퍼 등의 결정질 실리콘 웨이퍼로 형성될 수 있다.
또한, 유전체 박막(120)은 실리콘계 질화물(SiNx), 실리콘계 산화물(SiOx), 실리콘 산화 질화물(SiOxNy) 또는 알루미늄계 산화물(AlOx)로 형성되는 박막일 수 있으며, 유전체 박막(120)은 단층 또는 다층 박막 형태로 구현될 수 있다. 또한, 유전체 박막(120)의 두께는 50nm 내지 400nm로 형성될 수 있으나, 유전체 박막(120)의 두께가 이에 제한되는 것은 아니다.
도3을 참조하면, 금속 나노 입자 형성 단계(s220)는 유전체 박막(120) 상에 금속 나노 입자(130)를 형성하는 단계를 말한다.
금속 나노 입자(130)는 융점이 섭씨 250ºC 이하인 인듐(In), 주석(sn) 또는 이들의 합금(In-sn 합금)으로 형성될 수 있다. 금속 나노 입자(130)는 저융점 금속으로 형성되므로, 이러한 저융점 금속을 이용하는 금속 나노 입자 형성 단계(s220)는 별도의 열처리 과정 없이 상온 상태에서 수행될 수 있다.
또한, 금속 나노 입자(130)의 공칭 두께(Nominal Thickness)는 나노 스케일의 입자 합성을 위해 50nm 내지 200nm로 형성될 수 있으며, 예컨대 금속 나노 입자(130)는 공칭 두께 150nm의 두께를 갖는 In으로 이루어질 수 있다.
이에 더하여, 금속 나노 입자 형성 단계(s220)는 금속 나노 대입자(131)와 금속 나노 소입자(132)가 동시에 성장하는 바이모달(Bimodal) 성장 거동을 보인다. 따라서, 금속 나노 입자 형성 단계(s220)는 바이모달 성장 과정을 포함할 수 있다.
바이모달 성장 과정을 통해 생성된 금속 나노 소입자(132)의 크기는 금속 나노 대입자(131)의 크기의 0% 초과 50% 이하일 수 있다. 또한 금속 나노 대입자(131)의 크기는 평균 직경 기준 0nm 초과 1000nm 이하일 수 있다.
금속 나노 입자 형성 단계(s220)에서 바이모달 성장 과정을 통해 금속 나노 대입자(131)와 금속 나노 소입자(132)의 동시 성장이 수행되므로 금속 나노 입자 형성 단계(s220)를 통해 생성된 반도체 기판과 태양 전지는 광흡수율을 더욱 높일 수 있다.
도 4를 참조하면, 제1 식각 단계(s230)는 유전체 박막(120)을 에칭하는 단계이다. 바람직하게, 제1 식각 단계(s230)는 유전체 박막(120)을 건식 에칭할 수 있다. 또한, 유전체 박막(120)을 사불화탄소(CF4)와 산소(O2)및 플루오로프포름(CHF3)의 혼합가스, 육불화황(sF6)과 산소(O2)의 혼합가스, 또는 염소(Cl2)와 아르곤(Ar)의 혼합가스 중 어느 하나를 이용하여 비등방성으로 건식 에칭하는 RIE(Reactive Ion Etching) 공정을 포함할 수 있다.
또한, 제1 식각 단계(s230)는 유전체 박막(120)을 100nm 내지 500nm의 깊이로 에칭할 수 있다.
제1 식각 단계(s230)를 통해 유전체 박막(120)이 반도체 기판(110)에 패터닝되고, 유전체 박막(120)과 반도체 기판(110)은 각각 일부가 식각된 형태를 갖는 유전체 박막(121)과 반도체 기판(111)이 된다.
도 5를 참조하면 금속 나노 입자 제거 단계(s240)는 제1 식각 단계(s230) 이후 유전체 박막(121) 상에 존재하는 금속 나노 입자(130)를 제거하는 단계이다.
금속 나노 입자 제거 단계(s240)는 불화수소(HF), 염화수소(HCl) 및 질산(HNO3)중 어느 하나 또는 둘 이상의 혼합물로 이루어진 산 수용액을 이용하여 금속 나노 입자(130)를 제거하는 단계일 수 있다.
도 6을 참조하면, 제2 식각 단계(s250)는 제1 식각 단계(s230)에서 패터닝 된 유전체 박막(121) 및 제1 식각 단계(s230)에서 에칭된 반도체 기판(111)을 에칭하여 나노 구조체(140)를 형성하는 과정이며, 제2 식각 단계(s250)를 통해 나노 구조체(140)가 형성된 반도체 기판(100)이 생성될 수 있다.
또한, 제2 식각 단계(s250)를 통해 나노 구조체(140)의 깊이를 100nm 내지 1000nm로 에칭할 수 있다.
제2 식각 단계(s250)를 통해 생성된 나노 구조체(140)는 상대적으로 크기가 큰 라지 스케일 홀을 다수개 구비한 라지 스케일 나노 구조체(1401)와 상대적으로 크기가 작은 스몰 스케일 홀을 다수기 구비한 스몰 스케일 나노 구조체(1402)를 포함하도록 형성될 수 있다.
또한, 제2 식각 단계(s250)는 수산화나트륨(NaOH) 수용액, 수산화칼륨(KOH) 수용액, TMAH(Tetra Methyl Ammonium hydroxide, 수산화 테트라메틸 암모늄)수용액 또는 IPA(icosapentaenoic acid, 아이코사펜타엔산)의 첨가물이 혼합된 용액을 이용하여 제1 식각 단계(s230)에서 패터닝 된 유전체 박막(121)과 제1 식각 단계(s230)에서 에칭된 반도체 기판(111)을 습식 에칭하고, 피라미드 형상의 나노 구조체를 형성하는 단계일 수 있다. 이 때 사용되는 습식 에칭은 비등방성 에칭(Anisotropic etch)일 수 있다.
또한, 제2 식각 단계(s250)는 불화수소(HF), 질산(HNO3),아세트산(Acetic acid) 및 인산(H3PO4) 중 어느 하나 또는 둘 이상이 혼합된 용액을 이용하여 제1 식각 단계(s230)에서 패터닝 된 유전체 박막(121)과 제1 식각 단계(s230)에서 에칭된 반도체 기판(111)을 습식 에칭하고, 타원 홀 형상의 나노 구조체를 형성하는 단계일 수 있다. 이 때 사용되는 습식 에칭은 등방성 에칭(Isotropic etch)일 수 있다.
전술한 s210 내지 s250의 단계를 통해 도 6에 도시된 반도체 기판(100)을 제조할 수 있다.
도7및 도8는 반도체 기판을 텍스쳐링하는 방법(200)에 따라 생성된 반도체 기판의 단면을 도시한 도면이다.
도 7에 도시된 바와 같이, 반도체 기판을 텍스쳐링하는 방법(200)에 따라 피라미드 형상의 나노 구조체(141)를 갖는 반도체 기판(101)을 형성할 수 있다.
구체적으로 도 6을 참조하여 설명한 제2 식각 단계(s250)에서, 수산화나트륨(NaOH) 수용액, 수산화칼륨(KOH) 수용액, TMAH수용액 또는 IPA의 첨가물이 혼합된 용액을 이용하여 제1 식각 단계(s230)에서 패터닝 된 유전체 박막(121)과 제1 식각 단계(s230)에서 에칭된 반도체 기판(111)을 습식 에칭하면, 도 7에 도시된 피라미드 형상의 나노 구조체(141)를 갖는 반도체 기판(101)을 생성할 수 있다. 이 때 사용되는 에칭은 비등방성 에칭일 수 있다.
또한, 도 7에 도시된 바와 같이, 도 6을 참조하여 설명한 제2 식각 단계(s250)를 통해 형성된 파라미드 형상의 나노 구조체(141)는 상대적으로 크기가 큰 피라미드 나노 구조를 다수개 구비한 라지 스케일 피라미드 나노 구조체(1411)와 상대적으로 크기가 작은 피라미드 구조를 다수개 구비한 스몰 스케일 피라미드 나노 구조체(1412)를 포함하도록 형성된다.
도 8에 도시된 바와 같이, 반도체 기판을 텍스쳐링하는 방법(200)에 따라 타원 홀 형상의 나노 구조체(142)를 갖는 반도체 기판(102)을 형성할 수 있다.
구체적으로 도 6을 참조하여 설명한 제2 식각 단계(s250)에서, 불화수소(HF), 질산(HNO3),아세트산(Acetic acid) 및 인산(H3PO4) 중 어느 하나 또는 둘 이상이 혼합된 용액을 이용하여 제1 식각 단계(s230)에서 패터닝 된 유전체 박막(121)과 제1 식각 단계(s230)에서 에칭된 반도체 기판(111)을 습식 에칭하면, 타원 홀 형상의 나노 구조체(142)를 갖는 반도체 기판(102)을 생성할 수 있다. 이 때 사용되는 에칭은 등방성 에칭일 수 있다.
또한, 도 8에 도시된 바와 같이, 도 6을 참조하여 설명한 제2 식각 단계(s250)를 통해 형성된 타원 홀 형상의 나노 구조체(141)는 상대적으로 크기가 큰 타원 홀을 다수개 구비한 라지 스케일 타원 나노 구조체(1421)와 상대적으로 크기가 작은 타원 홀을 다수개 구비한 스몰 스케일 타원 나노 구조체(1422)를 포함하도록 형성된다.
본 발명의 다양한 실시예에 따라 제공될 수 있는 태양 전지는 도 7의 반도체 기판(101) 또는 도 8의 반도체 기판(102)을 포함할 수 있고, 이에 따라 본 발명의 다양한 실시예에 따라 제공될 수 있는 태양 전지는 광흡수율 및 광전효율이 향상될 수 있다.
도 9는 도 7의 반도체 기판(101)의 표면에 형성된 피라미드 형상의 나노 구조체(141)를 도시한 도면으로, 901은 도 7의 반도체 기판(101)의 표면을 나타낸 것이다.
도 9에 도시된 바와 같이, 도 6을 참조하여 설명한 제2 식각 단계(s250)에서 비등방성 습식 에칭을 수행하면 901과 같이 표면에 다수개의 피라미드 구조를 갖는 피라미드 형상의 나노 구조체(141)를 갖는 반도체 기판이 형성될 수 있다.
도 10은 도 8의 반도체 기판(102)의 표면에 형성된 타원 홀 형상의 나노 구조체(142)를 도시한 도면으로, 1001은 도 8의 반도체 기판(102)의 표면을 나타낸 것이다.
도 10에 도시된 바와 같이, 도 6을 참조하여 설명한 제2 식각 단계(s250)에서 등방성 습식 에칭을 수행하면 1001과 같이 표면에 다수개의 타원 홀을 갖는 타원 홀 형상의 나노 구조체(142)를 갖는 반도체 기판이 형성될 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예에 따라 생성된 나노 구조체(140)의 크기를 제어하기 용이한 이유를 설명하기 위해 도시한 도면이다.
전술한 바와 같이 금속 나노 입자(130)는 저융점 금속 입자로 이루어지고, 금속 나노 입자 형성 단계(s220)는 PVD(Physical Vapor Deposition) 방법을 이용하여 섭씨 250ºC 이하의 온도에서 수행될 수 있다. 따라서 금속 나노 입자(130)는 바이모달 성장 거동을 보이게 되고, 공칭 두께에 비례하여 금속 나노 입자(130)의 크기를 제어할 수 있게 된다.
도 11은 예로써 공칭 두께가 50nm인 In을 금속 나노 입자로 사용할 경우에 생성되는 나노 구조체의 모식도로서, 1101은 해당 나노 구조체의 표면을 나타낸 것이고, 1102는 해당 나노 구조체의 단면을 모식화하여 나타낸 것이다.
도 12는 공칭 두께가 100nm인 In을 금속 나노 입자로 사용할 경우에 생성되는 나노 구조체의 모식도로서, 1201은 해당 나노 구조체의 표면을 나타낸 것이고, 1202는 해당 나노 구조체의 단면을 모식화하여 나타낸 것이다.
도 13은 공칭 두께가 150nm인 In을 금속 나노 입자로 사용할 경우에 생성되는 나노 구조체의 모식도로서, 1301은 해당 나노 구조체의 표면을 나타낸 것이고, 1302는 해당 나노 구조체의 단면을 모식화하여 나타낸 것이다.
도 11을 참조하면, 공칭 두께가 50nm인 In을 금속 나노 입자로 사용하여 텍스쳐링을 수행하면 평균 직경 약 250nm까지 금속 나노 입자의 크기를 제어할 수 있다.
도 12를 참조하면, 공칭 두께가 100nm인 In 을 금속 나노 입자로 사용하여 텍스쳐링을 수행하면 평균 직경 약 500nm까지 금속 나노 입자의 크기를 제어할 수 있다.
도 13을 참조하면, 공칭 두께가 150nm인 In을 금속 나노 입자로 사용하여 텍스쳐링을 수행하면 평균 직경 약 750nm까지 금속 나노 입자의 크기를 제어할 수 있다.
도 14는 본 발명의 일 실시예에 따른 바이모달 성장에 따라 생성된 금속 나노 대입자(131)와 금속 나노 소입자(132)의 분포의 예를 도시한 입자 크기(Metal Island Diameter)별 빈도수 분포(Island opulations) 그래프이다.
전술한 바와 같이 금속 나노 입자 형성 단계(s220)는 금속 나노 대입자(131)와 금속 나노 소입자(132)가 동시에 성장하는 바이모달 성장 거동을 보이므로, 이로 인해 멀티 스케일(Multi-Scale)의 텍스쳐 구조를 생성할 수 있다.
나노 스케일을 갖는 구조체의 경우, 미(Mie) 산란 효과로 인하여 구조체의 크기에 따라 증폭된 광산란 단면적의 파장 의존성이 달라진다. 따라서, 다양한 크기의 구조체를 기판에 배치할 경우 광대역에서 반사율 상승 및 산란 증폭 효과를 얻을 수 있다. 결과적으로, 멀티스케일의 구조체를 이용한 반도체 기판은 광대역에서 광흡수율이 더욱 효과적으로 상승된다.
본 발명의 일 실시예에 따른 바이모달 성장이 이루어지면, 도 14에 도시된 바와 같이, 평균 직경100nm 내지 200nm의 금속 나노 소입자와 평균 직경 200nm 내지 800nm의 금속 나노 대입자가 고르게 분포하는 것을 확인할 수 있다.
도 15 및 16는 본 발명의 일 실시예에 따라 에칭 시간을 달리하여 형성된 멀티스케일의 텍스쳐(Texture) 구조를 갖는 나노 구조체를 설명하기 위해 도시한 도면이다. 본 발명에서 사용하는 텍스쳐 구조란 텍스쳐링 공정을 통해 생성된 반도체 기판 상의 패턴, 구조 등을 총칭하는 용어이다.
도 15는 In 금속 나노 입자를 이용하여 제조한 멀티 스케일 텍스쳐 구조를 갖는 나노 구조체를 포함하는 실리콘 웨이퍼를 도시한 도면이다.
구체적으로 도 15는, 실리콘 웨이퍼 상에 SiOx로 이루어지는 두께 200nm의 유전체 박막과 공칭 두께 100nm의 In으로 이루어진 금속 나노 입자를 형성하고, CF4+O2로 전술한 RIE 공정을 수행한 후, KOH(5 wt%)+IPA를 이용하여 실리콘 웨이퍼를 에칭하되 에칭 시간을 조절해 가며 얻은 실리콘 웨이퍼의 전자형미경(SEM) 사진이다.
1501은 10분의 에칭 시간 후 실리콘 웨이퍼의 모습을 도시한 것이고, 1502는 19분의 에칭 시간 후 실리콘 웨이퍼의 모습을 도시한 것이며, 1503은 30분의 에칭 시간 후 실리콘 웨이퍼의 모습을 도시한 것이다. 1501 내지 1503을 통해, 다수개의 스몰 스케일의 나노 홀과 다수개의 라지 스케일의 나노 홀이 포함된 멀티 스케일 나노 구조체가 형성되는 것을 확인할 수 있다.
도 16은 In 금속 나노 입자를 이용하여 제조한 멀티 스케일 나노 구조체를 포함하는 실리콘 웨이퍼를 도시한 도면이다.
구체적으로 도 16은, 실리콘 웨이퍼 상에 SiOx로 이루어지는 두께 200nm의 유전체 박막과 공칭 두께 100nm의 In으로 이루어진 금속 나노 입자를 형성하고, CF4+O2로 RIE 공정을 수행한 후, HF:HNO3:H3PO4(1:5:30)수용액을 이용하여 에칭 시간을 조절해 가며 얻은 실리콘 웨이퍼의 SEM 사진이다.
1601은 3분 30초의 에칭 시간 후 실리콘 웨이퍼의 모습을 도시한 것이고, 1602는 5분의 에칭 시간 후 실리콘 웨이퍼의 모습을 도시한 것이며, 1603은 10분의 에칭 시간 후 실리콘 웨이퍼의 모습을 도시한 것이다. 1601 내지 1603을 통해, 다수개의 스몰 스케일의 나노 홀과 다수개의 라지 스케일의 나노 홀이 포함된 멀티 스케일의 나노 구조체가 형성되는 것을 확인할 수 있다.
도 17 내지 도 19는 반도체 기판을 텍스쳐링 하는 방법(200)이 대면적 웨이퍼 스케일 공정에 유리한 것을 설명하기 위해 도시한 도면으로서, E-beam evaporator를 이용하여 In을 공칭 두께 50nm, 100nm, 150nm로 조절해 가며 이를 4인치 실리콘 웨이퍼 상에 형성시킨 후 실리콘 웨이퍼를 카메라로 촬영한 모습이다.
도 17은 공칭 두께 50nm인 In이 4인치 실리콘 웨이퍼에 형성된 모습을 도시한 것이고, 도 18은 공칭 두께 100nm인 In이 4인치 실리콘 웨이퍼에 형성된 모습을 도시한 것이며, 도 19는 공칭 두께 150nm인 In이 4인치 실리콘 웨이퍼에 형성된 모습을 도시한 것이다. 도 17 내지 도 19를 통해, 4인치 실리콘 웨이퍼에 매우 균일하게 In으로 이루어진 금속 나노 입자가 형성되는 것을 확인할 수 있다.
종래의 나노 리소그라피 기술들(나노임프린트, 콜로이드 리소그라피 등)은 실리콘 웨이퍼 크기의 대면적화에 응용하는데 어려움이 있기 있으나, 본 발명의 다양한 실시예에 따르면, 저비용으로 대면적화에도 응용이 가능한 공정 수행이 가능하다.
도 20은 본 발명의 일 실시예에 따른 반도체 기판을 텍스쳐링하는 방법(200)에 의해 실리콘 손실량이 저감되는 효과를 설명하기 위해 도시한 도면이다
2001은 반도체 기판을 텍스쳐링하는 방법(200)의 실리콘 손실량을 알아보기 위한 실험의 일 예를 의미하는 것으로, 2001 실험에서는 실리콘 웨이퍼에 PECVD(Plasma-Enhanced Chemical Vapor Deposition)를 이용하여 SiOx로 이루어지는 두께 200nm의 유전체 박막과 공칭 두께 100nm의 In을 형성한 후, SiOx로 이루어지는 유전체 박막의 패터닝을 위해, CF4+O2로 RIE 공정을 수행하고, SiOx로 이루어지는 유전체 박막을 에치 마스크로 하여 실험을 수행하였다. 이 때, 실리콘 웨이퍼는 깊이 200nm까지 에칭되었고, 실리콘 웨이퍼의 에칭은 후속 습식에칭의 균일도를 향상시켰다. 이후, 섭씨 70ºC도의 KOH(5wt%) 36ml + IPA(13ml) 용액 (총 400ml)을 이용하여 피라미드 형상의 나노 구조체가 형성되도록 텍스쳐링을 수행하였으며 에칭 시간은 25분으로 하였다. 2001을 통해 피라미드 형상의 나노 구조체 형성을 위해 소모되는 실리콘 웨이퍼의 두께는 평균 640nm임을 확인할 수 있었다.
반면, 2002는 동일한 공정이나 에치 마스크 없이 마이크로 피라미드를 제조하는 종래 실험의 일 예를 의미하는 것으로, 2002 실험에서는 소모되는 실리콘 두께는 4.2um임을 확인할 수 있었다. 2001 및 2002 실험을 통해 에치 마스크를 이용한 공정(2001)과 대비하여 에치 마스크를 이용하지 않는 공정(2002)은 약 7배 정도 많은 실리콘의 재료 손실을 발생시키는 것을 알 수 있었다.
도 21 내지 도 25는 반도체 기판을 텍스쳐링 하는 방법(200)에 의해 제조된 기판의 반사도를 분석한 결과를 도시한 도면이다.
도 21은 단결정 실리콘 웨이퍼상에 PECVD를 이용하여 SiOx의 유전체 박막 200nm를 증착하고, 공칭 두께 100nm의 In으로 이루어진 금속 나노 입자를 형성한 후, CF4+O2로 RIE 공정을 수행하여 실리콘 웨이퍼를 깊이 200nm까지 식각한 후, KOH+IPA를 이용하여 피라미드 형상의 나노 구조체가 형성되도록 텍스쳐링 공정을 수행한 결과를 토대로 파장대(Wavelength)별 반사도(Total reflectance) 값을 도시한 그래프이고, 아래 표 1은 도 21에 도시된 그래프의 일부 결과값을 나타낸 표이다.
Sample (%)
Planar Si 10.25
Nanopyramid #1 9.57
Nanopyramid #2 4.97
Nanopyramid #3 1.98
Conventional Micropyramid 2.44
도 21에 도시된 그래프와 위 표 1을 통해 텍스쳐링 공정 시간에 따라 피라미드의 크기가 커지며, 평균적인 반사도(Total reflectance) 역시 낮아지는 것을 확인할 수 있다.
도 21에 도시된 그래프에서 Nanopyramid #1, #2, #3은 각각 10, 19, 29 분 동안 텍스쳐링 공정 수행을 수행한 결과를 나타낸 것이다.
도 21의 그래프와 위 표 1에 나타난 종래 방법(Conventional micropyramid)의 경우 에치마스크 없이 KOH+IPA를 이용하여 75ºC에서 40분 동안1 에칭 공정을 수행한 결과를 토대로 생성한 것이다. 평균 반사율()은 아래 식 (1)과 같이 구할 수 있고, 표준태양광을 weighting factor로 파장대를 350nm ~ 1200nm로 하여 계산하였다.
식(1)
도 22는 전술한 반도체 기판을 텍스쳐링 하는 방법(200)을 통해 실리콘 웨이퍼상에 피라미드 형상의 나노 구조체(도 22의 Nanopyramid)를 텍스쳐링한 후 파장대(Wavelength)별 반사도(Total reflectance)를 측정한 결과를 도시한 그래프이며, 비교를 위해 일반적인 공정을 통해 제조한 마이크로 피라미드(도 22의 Micropyramid) 구조체를 실리콘 웨이퍼 상에 텍스쳐링한 결과를 포함하였다. 또한, 아래 표 2는 도 22에 도시된 그래프의 일부 결과값을 나타낸 표이다. 도 22에서 R, Nanopyramid는 반사도에 관한 지표이고, A, Nanopyramid는 흡수도에 관한 지표이다.
(%) Jmax
Nanopyramid 3.29 40.3(95%)
Micropyramid 4.40 40.2(95%)
도 22에 도시된 그래프와 위 표 2를 통해 나노피라미드(Nnopyramild) 구조체가 형성된 웨이퍼의 반사도(Rw)는 3.29 %임을 알 수 있고, 흡수된 photon이 모두 전류로 전환된다고 가정할 경우 최대 광전류(Jmax)값이40.3 mA/cm2까지 가능함을 알 수 있다. 이는 이론적인 광흡수의 최대값으로 알려져 있는 Lambertian limit의 95 % 를 상회하는 값이다. 계산시 광흡수체의 전면이 무반사 Lambertian surface이고, 후면이 반사율 100%의 반사체가 배치되어 있는 경우의 얻을 수 있는 최대 광전류를 Lambertian limit으로 가정하였다.
도 23 및 도 24는 본 발명의 일 실시예에 따라 단결정 웨이퍼에 나노 에치 마스크를 적용하여 텍스쳐링한 예를 도시한 도면으로서, 사용한 에칭액은 등방성 에칭이 가능한 HF:HNO3:HPO3 (1:5:30)가 혼합된 수용액이다.
위 에칭액을 이용하여, 두께 60nm의 SiNx으로 이루어지는 유전체 박막과 공칭 두께 105nm의 MgF2로 이루어지는 금속 나노 입자가 형성된 반도체 기판 및 두께 55nm의 SiNx으로 이루어지는 유전체 박막과 공칭 두께 105nm의 MgF2로 이루어지는 금속 나노 입자가 형성된 반도체 기판 각각에 전술한 제2 식각 단계(s250)에 해당하는 2차 습식 에치를 3분 30초, 5분으로 각각 수행하였으며, 이를 통해 나노홀 구조 #1(Nanohole #1), #2(Nanohole #2)를 반도체 기판 별로 획득하였다.
도 23은 Nanohole #1을 나타낸 것이고, 도 24는 Nanohole #2를 나타낸 것이다. 나노홀 형성에 사용된 등방성 에칭액은 에칭속도가 웨이퍼의 결정방위에 의존하지 않기 ?문에 임의의 결정 방위 기판에도 반도체 기판을 텍스쳐링 하는 방법(200)이 적용 가능하다. 제조한 나노구조에 SiNx/MgF2의 이중층박막을 증착하면 매우 우수한 성능의 반사도값을 얻을 수 있다. 따라서, 본 기술을 통해 제조한 나노 홀 구조는 임의의 결정방위에 적용하여 우수한 광포집 특성을 구현할 수 있음을 알 수 있다.
도 25는 적분구를 이용하여 도 23 및 도 24를 통해 획득한 반도체 기판의 파장대(Wavelength)별 반사도(Total reflectance)를 측정한 결과를 나타낸 그래프이고, 아래 표 3은 도 25에 도시된 그래프의 일부 결과값을 나타낸 표이다.
Nanohole #1 Nanohole #2
SiNx 55nm/MgF2105nm 2.57(%) 3.67(%)
SiNx 60nm/MgF2105nm 2.72(%) 4.38(%)
본 발명에 따라 텍스쳐링된 반도체 기판(101, 102)은 입사광의 반사율이 낮아 우수한 광흡수율을 나타내고, 텍스쳐링시 표면적 증가율이 낮아 전하수집 효율이 높다. 특히, 이러한 반도체 기판(101, 102)을 구비하는 초박형 웨이퍼 기반의 태양 전지는 광흡수 성능이 향상될 수 있다.
즉, 본 발명에 따르면, 반도체 기판을 텍스쳐링 하는 방법(200)에 따라 제조된 반도체 기판(101, 102)을 구비하는 초박형 실리콘 태양 전지의 광흡수율을 증가시켜, 광전효율을 향상 시킬 수 있고, 발전단가가 낮은 고효율 초박형 태양 전지의 제조를 가능하게 하는 효과가 있다. 또한, 본 발명에 따르면, 기계적으로 유연한 특성을 갖으면서 경량의 고효율 실리콘 태양 전지의 제조가 가능하게 하는 효과가 있으며, 경제적이고, 풀 웨이퍼(full wafer) 스케일의 대면적 응용이 가능한 반도체 기판의 텍스쳐링 방법(200)을 제공할 수 있고, 이렇게 제조된 반도체 기판(101, 102)의 경우 광흡수율이 우수하며 초박형 태양 전지에 적용이 가능하다.
또한, 본 발명에 따른 반도체 기판(101, 102)은 태양전지뿐만 아니라 광전소자(photovoltaic device), 광학 및 전기화학적 검출기/센서, 바이오검출기(biodetectors)/바이오센서, 촉매, 전극, 및 입사광의 반사를 감소시켜 소자의 효율을 개선시키는 기타 장치에도 사용될 수 있다.
상술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다. 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 반도체 기판
111 : 식각된 반도체 기판
120 : 유전체 박막
121 : 패터닝된 유전체 박막
130 : 금속 나노 입자
131 : 금속 나노 대입자
132 : 금속 나노 소입자
140 : 나노 구조체
141 : 피라미드 형상의 나노 구조체
142 : 타원 홀 형상의 나노 구조체

Claims (14)

  1. 삭제
  2. 반도체 기판 상에 금속 나노 입자를 형성하는 금속 나노 입자 형성 단계;
    상기 반도체 기판을 에칭하는 제1 식각 단계;
    상기 금속 나노 입자를 제거하는 금속 나노 입자 제거 단계; 및
    상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 제2 식각 단계를 포함하되,
    상기 금속 나노 입자 형성 단계 이전에, 상기 반도체 기판 상에 유전체 박막을 증착하는 유전체 박막 증착 단계를 더 포함하고,
    상기 금속 나노 입자 형성 단계는,
    상기 유전체 박막 상에 상기 금속 나노 입자를 형성하는 단계이고, 상기 제1 식각 단계는, 상기 유전체 박막 및 상기 반도체 기판을 에칭하여 상기 유전체 박막을 상기 반도체 기판 상에 패터닝하는 단계이며, 상기 금속 나노 입자 제거 단계는, 상기 유전체 박막 상에 형성된 상기 금속 나노 입자를 제거하는 단계이고, 상기 제2 식각 단계는, 상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하는 단계이며,
    상기 금속 나노 입자 형성 단계는, 금속 나노 대입자와 상기 금속 나노 대입자보다 크기가 작은 금속 나노 소입자가 동시에 성장하는 바이모달(bimodal) 성장 과정을 포함하는 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  3. 제2항에 있어서,
    상기 반도체 기판은 결정질 실리콘 웨이퍼로 형성되고,
    상기 제2 식각 단계는,
    상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여, 피라미드 또는 타원 홀 형상을 지닌 실리콘 나노 구조체를 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  4. 제2항에 있어서,
    상기 제2 식각 단계는,
    상기 제1 식각 단계에서 패터닝 된 유전체 박막 및 상기 제1 식각 단계에서 에칭된 반도체 기판을 에칭하여 나노 구조체를 형성하되,
    상기 나노 구조체의 깊이를 100nm 내지 1000nm로 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  5. 제2항에 있어서,
    상기 유전체 박막은,
    실리콘계 질화물, 실리콘계 산화물, 실리콘 산화 질화물 또는 알루미늄계 산화물로 이루어지고,
    단층 또는 다층 박막 형태인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  6. 제2항에 있어서,
    상기 유전체 박막의 두께는 50nm 내지 400nm인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  7. 제2항에 있어서,
    상기 금속 나노 입자는 융점이 250ºC 이하인 In, sn 또는 In과 Sn의 합금으로 형성되고,
    상기 금속 나노 입자 형성 단계는,
    열처리 없이 상온에서 상기 유전체 박막 상에 상기 금속 나노 입자를 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  8. 제2항에 있어서,
    상기 금속 나노 입자의 공칭 두께는 50nm 내지 200nm 인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  9. 삭제
  10. 제2항에 있어서,
    상기 바이모달 성장 과정을 통해 생성된 상기 금속 나노 소입자의 크기는 상기 금속 나노 대입자 크기의 0% 초과50% 이하이고, 상기 금속 나노 대입자의 평균 직경은 0nm 초과 1000nm 이하인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  11. 제2항에 있어서,
    상기 제1 식각 단계는,
    상기 유전체 박막 및 상기 반도체 기판을 에칭하여 상기 유전체 박막을 상기 반도체 기판 상에 패터닝하되,
    상기 유전체 박막 및 상기 반도체 기판을 100nm 내지 500nm의 깊이로 에칭하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  12. 제2항에 있어서,
    상기 제2 식각 단계는,
    상기 제1 식각 단계에서 패터닝 된 유전체 박막과 불화수소, 질산, 아세트산 및 인산 중 어느 하나 또는 둘 이상이 혼합된 용액을 이용하여 상기 반도체 기판을 습식 에칭하고, 타원 홀 형상의 나노 구조체를 형성하는 단계인 것을 특징으로 하는 반도체 기판을 텍스쳐링 하는 방법.
  13. 제2항에 따라 제조된 것을 특징으로 하는 반도체 기판.
  14. 제13항의 반도체 기판을 포함하는 것을 특징으로 하는 태양 전지.

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