KR101919148B1 - Field effect thin film transistor with reconfigurable characteristics, and manufacturing method thereof - Google Patents

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Abstract

전계 효과 박막 트랜지스터 및 그 제조 방법이 제공된다. 전계 효과 박막 트랜지스터는 전계 효과 박막 트랜지스터로서, 반도체 기판 내에 형성된 소자 분리막; 상기 소자 분리막 위에 적층된 제어 게이트(CGate); 상기 제어 게이트와 절연되어 상기 제어 게이트 상에 적층되는 극성 게이트(PGate); 및 상기 극성 게이트(PGate)와 절연되며, 상기 극성 게이트(PGate) 상에 형성된 두 개의 금속 전극을 포함하고, 상기 금속 전극의 극성은 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)에 의하여 독립적으로 제어되고, 상기 금속 전극들 사이의 채널은 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)를 거쳐 U자형으로 형성된다. 본 발명에 의하여, 도핑 공정 없이(dopingless) 제작된 하나의 트랜지스터를 기반으로 n-타입 및 p-타입 모두를 지원하는 미래형 반도체 소자에서 소자 크기를 증가시키지 않으면서 채널 길이를 연장할 수 있다.A field effect transistor and a method of manufacturing the same are provided. A field effect transistor is a field effect transistor, comprising: a device isolation film formed in a semiconductor substrate; A control gate (CGate) stacked on the isolation film; A polarity gate (PGate) insulated from the control gate and stacked on the control gate; And two metal electrodes formed on the polarity gate (PGate), wherein the polarity of the metal electrode is independent of the control gate (CGate) and the polarity gate (PGate) And a channel between the metal electrodes is formed in a U shape through the control gate CGate and the polarity gate PGate. According to the present invention, a channel length can be extended without increasing device size in a future semiconductor device supporting both n-type and p-type based on one transistor fabricated without doping.

Description

소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법{Field effect thin film transistor with reconfigurable characteristics, and manufacturing method thereof}Field effect thin film transistor with reconfigurable characteristics and manufacturing method thereof

본 발명은 반도체 트랜지스터에 관한 것으로, 특히, 소자 특성을 n-타입 또는 p-타입으로 재구성할 수 있으며, 소자 면적을 증가시키지 않으면서 채널 길이를 신장할 수 있는 반도체 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor transistor, and more particularly, to a semiconductor transistor capable of reconfiguring element characteristics into n-type or p-type and extending the channel length without increasing the element area, and a method of manufacturing the same. .

전자 공학의 발달에 힘입어 고성능 장비의 소형화가 지속적으로 이루어져 왔다. 예를 들어, 에니악은 무게가 30톤이 넘었으며 면적은 37평을 차지했고, 그 속에 들어 있는 1만 8천 8백 개의 진공관은 150킬로와트의 전기를 사용했다. 그 후 벨연구소에서 발명한 트랜지스터는 반도체를 이용, 에니악과는 비교할 수 없이 작은 크기의 컴퓨터를 만들 수 있게 했다. 집적기술이 날로 발달하여 용량은 점점 커지면서 크기는 점점 더 작아지고 있다. 특히, 1950년대 트랜지스터의 개발과 1960년대 IC(Integrated Circuit)가 개발된 이후로 반도체 분야는 많은 발전을 이어오고 있다.Due to the development of electronic engineering, the miniaturization of high-performance equipment has been continued. For example, he weighed more than 30 tons, occupied an area of 37 pyeong, and the 18,800 tubes contained 150 kilowatts of electricity. Since then, the transistor invented by Bell Labs has enabled semiconductors to be used to create computers of comparable size to that of the ENAK. As the integration technology develops day by day, the capacity is getting bigger and smaller. In particular, since the development of transistors in the 1950s and the development of Integrated Circuits (ICs) in the 1960s, the semiconductor field has undergone a lot of development.

이러한 놀라운 기술 발전을 설명하는 것 중 하나가 바로 "반도체의 집적도가 1년 6개월마다 두 배씩 증가하지만, 가격은 변하지 않는다."는 '무어의 법칙'(1965)이다. 이것은 "반도체 집적도는 1년에 두 배씩 증가하며 이를 주도하는 것은 모바일 기기와 디지털 가전 등 이른바 Non-PC 분야가 될 것"이라고 한 이른바 '황의 법칙'(8002)으로 발전했다.One of the things that explains this remarkable technological advance is "Moore's Law" (1965), "The density of semiconductors doubles every year and every six months, but the price does not change." "Semiconductor density doubles every year, and the leading cause of this is the so-called" Hwang's Law "(8002), which is said to be the so-called non-PC field for mobile devices and digital home appliances.

이와 같이, 1965년 무어의 법칙(Moore's law)이 제창된 이후로 트랜지스터 소자의 크기를 줄이는 방법을 통해 IC의 집적도는 18개월마다 2배씩 증가되고 있다. 현재는 20 nm의 제조기술에서 10 nm의 제조기술로 기술이 발전하고 있는 단계이다. Thus, since Moore's law was proposed in 1965, the IC density is doubled every 18 months by reducing the size of transistor devices. Currently, the technology is being developed at a manufacturing technology of 20 nm and a manufacturing technology of 10 nm.

다만, 하지만, 반도체 소자의 소형화는 무한정 이루어질 수 없다. 그 이유는 반도체 칩이 극도로 미세해지면서 설계하기 어렵고 생산비도 높아지기 때문이다. 즉, 45 나노 이하의 공정에서는 황의 법칙(혹은 무어의 법칙)이 들어맞기 매우 힘들다. 이와 같이, 반도체 소자 기술은 소형화를 통하여 발전하여 왔으나, 10 nm 이하에서는 필연적으로 물리적인 한계에 도달하게 된다. However, miniaturization of a semiconductor device can not be made indefinitely. This is because the semiconductor chip is extremely fine and difficult to design and the production cost is increased. In other words, it is very difficult to fit Hwang's Law (or Moore's Law) in processes below 45nm. As described above, the semiconductor device technology has been developed through miniaturization, but inevitably the physical limit is reached at 10 nm or less.

이러한 한계를 극복하기 위한 한 가지 방법으로서, 소자의 물성을 이용하는 방법이 있다. 예를 들어, 전하를 도체가 아닌 부도체 물질에 저장하여 셀 사이의 간섭 문제를 해결한 CTF(Charge Trap Flash) 기술을 사용하여 20나노 256기가까지 집적도를 높이는 것이 가능해진다.One way to overcome this limitation is to use the physical properties of the device. For example, using CTF (Charge Trap Flash) technology, which stores charges in non-conductive materials rather than conductors, solves the interference problem between cells, it is possible to increase integration to 20 nanometers and 256 gigahertzes.

하지만, 종래의 MOSFET 소자는 여러 가지 단점을 가지고 있는데, 특히, 도핑 공정을 통해 동작 모드가 결정되므로, 고정된 기능만을 수행할 수밖에 없다. 즉, 제조 당시에 결정되어진 기능만을 수행할 수 있는 것이다. 4차 산업혁명에서 IT 시스템은 인공지능과 융합되어서 사용자의 요구에 따라 유연한 기능을 제공해야 하며, 상황변화에 능동적으로 대응할 수 있는 기능이 요구된다. 이러한 기능을 제공하기 위해서는 새로운 개념의 반도체 소자 개발이 필수적이라 할 수 있다.However, the conventional MOSFET device has various disadvantages. In particular, since the operation mode is determined through the doping process, it is only necessary to perform a fixed function. That is, only the functions determined at the time of manufacture can be performed. In the 4th Industrial Revolution, IT systems should be integrated with artificial intelligence to provide flexible functions according to users' needs and to be capable of actively responding to changes in circumstances. In order to provide such a function, it is essential to develop a new semiconductor device.

이와 같은 차세대 트랜지스터를 개발하기 위하여, 다양한 방면에서 연구되어 왔다. 기존의, 평면 MOSFET의 단점을 해결하기 위해 double gate, Nano-wire, FinFET 등의 새로운 구조의 MOSFET들이 개발되었다. 또한, 실리콘의 격자구조를 변형시켜 전자의 이동도를 높이는 Strained Silicon, 높은 유전율을 가져 기존 SiO2 비하여 물리적으로 더 두꺼운 산화 막을 구성 할 수 있는 High-k 유전체 박막 기술 등이 사용되고 있다.In order to develop such a next generation transistor, various studies have been made. To overcome the disadvantages of conventional flat MOSFETs, novel MOSFETs such as double gate, nano-wire, and finFET have been developed. In addition, strained silicon, which increases the mobility of electrons by modifying the lattice structure of silicon, and high-k dielectric thin film technology, which has a high dielectric constant and can physically constitute a thicker oxide film than SiO 2, are used.

이 중 게이트를 제어 게이트와 극성 게이트로 구별하여 구현함으로써 디바이스의 특성을 변경할 수 있는 기술이 Jian Zhang, et. al, "Polarity-Controllable Silicon Nanowire Transistors With Dual Threshold Voltages," IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, NO. 11, NOVEMBER 2014 에 소개된 바 있다. 하지만, 이러한 종래 기술에 따르면 게이트가 추가됨으로써 셀 크기가 커져서 고집적화에 치명적인 단점이 된다.Among them, Jian Zhang, et. Al., A technology capable of changing the characteristics of a device by differentiating the gate from the control gate and the polarity gate is proposed. , " Polarity-Controllable Silicon Nanowire Transistors with Dual Threshold Voltages, " IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 61, NO. 11, NOVEMBER 2014. However, according to this conventional technology, the cell size increases due to the addition of gates, which is a disadvantage in high integration.

따라서, 소자의 물리적 크기 한계를 극복하면서, 소자 특성을 제조 이후에 조절할 수 있는 재구성가능한(reconfigurable) 반도체 트랜지스터가 절실히 요구된다.Thus, there is a desperate need for a reconfigurable semiconductor transistor that can regulate device characteristics after fabrication, while overcoming the physical size limitations of the device.

Jian Zhang, et. al, "Polarity-Controllable Silicon Nanowire Transistors With Dual Threshold Voltages", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, NO. 11, NOVEMBER 2014.Jian Zhang, et. , " Polarity-Controllable Silicon Nanowire Transistors With Dual Threshold Voltages ", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 61, NO. 11, NOVEMBER 2014.

본 발명의 목적은 게이트가 추가되더라도 소자의 크기가 증가되지 않아 소자의 물리적 크기 한계를 극복하면서, 채널의 길이를 자유롭게 확장시킬 수 있으며, 소자 특성을 제조 이후에 조절할 수 있는 재구성 가능한(reconfigurable) 반도체 트랜지스터를 제공하는 것이다.It is an object of the present invention to provide a reconfigurable semiconductor device capable of freely expanding the length of a channel while overcoming the physical size limitations of the device without increasing the size of the device even when a gate is added, Transistor.

상기와 같은 목적들을 달성하기 위한 본 발명의 일면은, 전계 효과 박막 트랜지스터에 관한 것이다. 본 발명에 의한 전계 효과 박막 트랜지스터는 전계 효과 박막 트랜지스터로서, 반도체 기판 내에 형성된 소자 분리막; 상기 소자 분리막 위에 적층된 제어 게이트(CGate); 상기 제어 게이트와 절연되어 상기 제어 게이트 상에 적층되는 극성 게이트(PGate); 및 상기 극성 게이트(PGate)와 절연되며, 상기 극성 게이트(PGate) 상에 형성된 두 개의 금속 전극을 포함하고, 상기 금속 전극의 극성은 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)에 의하여 독립적으로 제어되고, 상기 금속 전극들 사이의 채널은 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)를 거쳐 U자형으로 형성되는 것을 특징으로 한다. 특히, 상기 금속 전극 사이의 채널의 길이는 상기 극성 게이트 하부로 수직 연장되어 조절되는 것을 특징으로 한다. 더 나아가, 본 발명의 박막 트랜지스터는 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate) 사이, 그리고 상기 극성 게이트(PGate) 및 상기 금속 전극 사이에 형성된 층간 절연막을 더 포함하는 것을 특징으로 한다. 특히, 상기 전계 효과 박막 트랜지스터는, 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)에 의하여 n-타입 MOSFET 또는 p-타입 MOSFET으로 동작하는 것을 특징으로 한다. 더 나아가, 상기 제어 게이트(CGate) 및 극성 게이트(PGate)는, 상기 게이트 전극은 알루미늄, 금, 티탄, 백금, 팔라듐, 텅스텐, 몰리브덴 및 니켈로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 포함하는 금속으로 형성되는 것을 특징으로 한다.In order to accomplish the above objects, one aspect of the present invention relates to a field-effect transistor. A field-effect transistor according to the present invention is a field-effect transistor, comprising: a device isolation layer formed in a semiconductor substrate; A control gate (CGate) stacked on the isolation film; A polarity gate (PGate) insulated from the control gate and stacked on the control gate; And two metal electrodes formed on the polarity gate (PGate), wherein the polarity of the metal electrode is independent of the control gate (CGate) and the polarity gate (PGate) And a channel between the metal electrodes is formed in a U shape through the control gate CGate and the polarity gate PGate. In particular, the length of the channel between the metal electrodes is controlled to extend vertically below the polarity gate. Furthermore, the thin film transistor of the present invention further includes an interlayer insulating film formed between the control gate CGate and the polarity gate (PGate), and between the polarity gate (PGate) and the metal electrode. Particularly, the field-effect transistor is characterized in that it operates as an n-type MOSFET or a p-type MOSFET by the control gate CGate and the polarity gate (PGate). Further, the control gate CGate and the polarity gate PGate may be formed of a metal including at least one element selected from the group consisting of aluminum, gold, titanium, platinum, palladium, tungsten, molybdenum, and nickel Is formed.

상기와 같은 목적들을 달성하기 위한 본 발명의 일면은, 전계 효과 박막 트랜지스터의 제조 방법에 관한 것이다. 이러한 전계 효과 박막 트랜지스터의 제조 방법은: a. 반도체 기판 상에 실리콘 나이트라이드를 증착시키고, 상기 실리콘 나이트라이드 상에 포토레지스트를 도포하는 단계; b. 마스크를 사용하여 상기 포토레지스트 중 채널 영역을 제외한 영역을 제거하는 단계; c. 상기 채널 영역을 제외한 상기 실리콘 나이트라이드를 식각하고, 상기 채널 영역 상의 포토레지스트를 제거하는 단계; d. 상기 채널 영역을 제외한 영역의 반도체 기판을 수직 채널의 깊이만큼 식각하여 실리콘 기둥 쌍을 형성하는 단계; e. 실리콘 산화막의 증착 및 비등방성 식각 연속공정을 통하여 상기 실리콘 기둥 쌍 영역을 둘러싸는 사이드월을 형성하는 단계; f. 실리콘 산화막 사이드월을 마스크로 활용하여 실리콘 비등방성 식각 공정을 진행하여 트렌치부를 형성하는 단계; g. 실리콘 선택적 등방성 식각 공정을 진행하여 상기 트렌치부의 크기를 실리콘 기둥 쌍에 크기를 맞추어주는 단계; h. 상기 수직 채널 주위의 실리콘 산화막을 제거하고, 등방성 식각 공정을 진행하여 채널 영역의 실리콘의 모서리를 둥글게 만드는 단계; i. 트렌치부까지 실리콘 산화막을 증착 및 평탄화를 수행하고, 바디부 하부영역까지 비등방성 식각하여 소자 분리막(STI)구조를 형성하는 단계; j:상기 실리콘 산화막 상에 제어 게이트 절연막 및 제어 게이트(CGate)를 형성하고 상기 제어 게이트 상부에 층간 절연막을 형성하는 단계; k. 층간 절연막 상에 극성 게이트 절연막 및 극성 게이트(PGate)를 형성하는 단계; l. 상기 극성 게이트 상에 산화막 증착 및 평탄화를 수행하고, 실리콘 기둥 쌍 위의 노출된 실리콘 나이트라이드를 선태적으로 제거하는 단계; 및 m. 상기 채널 영역의 자가 정렬된 전극 위치에 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 특히, 상기 금속 전극 사이의 채널의 길이는 상기 극성 게이트 하부로 수직 연장되어 조절되는 것을 특징으로 한다. 더 나아가, 상기 전계 효과 박막 트랜지스터는, 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)에 의하여 n-타입 MOSFET 또는 p-타입 MOSFET으로 동작하는 것을 특징으로 한다. 또한, 상기 제어 게이트(CGate) 및 극성 게이트(PGate)는, 상기 게이트 전극은 알루미늄, 금, 티탄, 백금, 팔라듐, 텅스텐, 몰리브덴 및 니켈로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 포함하는 금속으로 형성되는 것을 특징으로 한다. According to an aspect of the present invention, there is provided a method of manufacturing a field-effect transistor. A method of manufacturing such a field effect transistor includes: a. Depositing silicon nitride on a semiconductor substrate and applying photoresist on the silicon nitride; b. Removing a region of the photoresist excluding a channel region using a mask; c. Etching the silicon nitride except for the channel region, and removing photoresist on the channel region; d. Forming a pair of silicon pillars by etching the semiconductor substrate in an area other than the channel region by a depth of a vertical channel; e. Depositing a silicon oxide film and forming an sidewall surrounding the silicon pillar pair region through an anisotropic etch continuous process; f. Forming a trench by performing a silicon anisotropic etching process using the silicon oxide side wall as a mask; g. Performing a silicon selective isotropic etching process so as to match the size of the trench portion with a pair of silicon pillars; h. Removing the silicon oxide film around the vertical channel and performing an isotropic etching process to round the corners of the silicon in the channel region; i. Depositing and planarizing a silicon oxide film to a trench portion, and anisotropically etching the silicon oxide film to a region below the body portion to form a device isolation film (STI) structure; j: forming a control gate insulating film and a control gate (CGate) on the silicon oxide film and forming an interlayer insulating film on the control gate; k. Forming a polarity gate insulating film and a polarity gate (PGate) on the interlayer insulating film; l. Performing an oxide film deposition and planarization on the polarity gate and selectively removing the exposed silicon nitride on the silicon pillar pair; And m. And forming a metal electrode at the self-aligned electrode position of the channel region. In particular, the length of the channel between the metal electrodes is controlled to extend vertically below the polarity gate. Furthermore, the field-effect transistor is characterized in that it operates as an n-type MOSFET or a p-type MOSFET by means of the control gate CGate and the polarity gate (PGate). The control gate CGate and the polarity gate PGate are formed of a metal containing at least one element selected from the group consisting of aluminum, gold, titanium, platinum, palladium, tungsten, molybdenum, and nickel .

본 발명에 의하여, 소자의 크기가 증가되는 것을 방지하면서도 채널의 길이를 자유롭게 연장할 수 있는, 소자 특성을 제조 이후에 조절할 수 있는 재구성가능한(reconfigurable) 반도체 트랜지스터 및 그 제조 방법이 제공된다.According to the present invention, there is provided a reconfigurable semiconductor transistor and its manufacturing method capable of adjusting device characteristics after fabrication, which can freely extend the length of the channel while preventing the size of the device from increasing.

또한, 본 발명에 의한 재구성 가능한 3차원 구조의 반도체 소자는 동작에 유연함을 제공하므로, 학습을 기반으로 하여 다양한 기능을 제공하는 인공지능형 융합시스템 구현에 핵심 기술로 활용 될 수 있다.In addition, since the semiconductor device having a reconfigurable three-dimensional structure according to the present invention provides flexibility in operation, it can be utilized as a core technology in realizing an artificial intelligent fusion system that provides various functions based on learning.

도 1 은 본 발명의 일면에 의한 한U자형 재구성 가능 트랜지스터(100)의 구조를 개략적으로 나타내는 도면이다.
도 2 는 본 발명에 의한 한U자형 재구성 가능 트랜지스터의 구성을 단순화한 도면이다.
도 3 은 본 발명에 의한 한U자형 재구성 가능 트랜지스터의 동작 특성을 나타내는 그래프이다.
도 4 내지 도 7 은 본 발명의 다른 면에 의한 한U자형 재구성 가능 트랜지스터의 제조 방법을 설명하는 도면들이다.1 is a diagram schematically showing a structure of a U-shaped reconfigurable transistor 100 according to an embodiment of the present invention.
FIG. 2 is a simplified view of the configuration of a U-shaped reconfigurable transistor according to the present invention.
3 is a graph illustrating the operating characteristics of a U-shaped reconfigurable transistor according to the present invention.
FIGS. 4 to 7 are views illustrating a method of manufacturing a U-shaped reconfigurable transistor according to another aspect of the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention, reference should be made to the accompanying drawings and the accompanying drawings which illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로서, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. However, the present invention can be implemented in various different forms, and is not limited to the embodiments described. In order to clearly describe the present invention, parts that are not related to the description are omitted, and the same reference numerals in the drawings denote the same members.

도 1 은 본 발명에 의한 한U자형 재구성 가능 트랜지스터(100)의 구조를 개략적으로 나타내는 도면이다.1 is a diagram schematically showing a structure of a U-shaped reconfigurable transistor 100 according to the present invention.

본 발명의 목적을 달성하기 위하여, 소스와 드레인이 특정되지 않고, 소스와 드레인이 극성 게이트(PGate) 및 제어 게이트(CGate)의 설정에 의하여 선택될 수 있는 재구성 가능한(reconfigurable) 3차원 구조의 반도체 소자가 제공된다.In order to achieve the object of the present invention, there is provided a reconfigurable three-dimensional structure semiconductor device in which a source and a drain are not specified, and a source and a drain can be selected by setting of a polarity gate (PGate) and a control gate (CGate) Device is provided.

본 발명에 의한 한U자형 재구성 가능 트랜지스터(100)를 구현하기 위해서는, 다음과 같은 세부 필요기술들이 필요하다.In order to implement the U-shaped reconfigurable transistor 100 according to the present invention, the following detailed techniques are required.

(가) 3차원 구조 설계 기술(A) Three-dimensional structural design technology

반도체 소자는 작은 면적을 차지하면서도, 우수한 기능(큰 전류 구동 능력, 적은 누설 전류, 고속 턴온/턴오프 스위칭)을 확보하는 것이 관건이다. 한U자형 재구성 가능 트랜지스터(100)의 구조 설계에 대해서는 도 2 내지 도 7을 참조하여 간략화된 모델을 기초로 상세히 후술된다. Semiconductor devices occupy a small area, but it is important to secure excellent functions (large current driving capability, low leakage current, fast turn-on / turn-off switching). The structure design of the U-shaped reconfigurable transistor 100 will be described in detail below based on the simplified model with reference to Figs. 2 to 7.

(나) 3차원 반도체 공정 기술(B) Three-dimensional semiconductor process technology

제안된 반도체 소자를 실제로 구현하기 위해서는 아울러 공정 기술도 필요로 한다. 특히, 극성 게이트(PGate)의 두께가 증가할수록, 채널의 길이가 증가되어 소자의 동작 특성이 개선될 수 있다. Process technology is also required to actually implement the proposed semiconductor device. In particular, as the thickness of the polarity gate (PGate) increases, the length of the channel increases and the operating characteristics of the device can be improved.

(다) 3차원 반도체 소자 특성 분석 및 모델링(C) Characterization and modeling of three-dimensional semiconductor devices

제안된 반도체 소자가 실제로 IT 시스템의 회로 설계에 사용되기 위해서는 소자의 특성 분석이 필요하다. 특히, 반도체 소자의 각 물리적 파라미터에 따라 특성을 분석하고, 이러한 파라미터에 기초하여 트랜지스터를 모델링할 수 있어야 한다.In order for the proposed semiconductor device to be actually used in the circuit design of the IT system, it is necessary to analyze the characteristics of the device. In particular, it is necessary to be able to analyze the characteristics according to each physical parameter of the semiconductor device, and to model the transistor based on these parameters.

다시 도 1 을 참조하면, 종래의 문턱 전압 조절 기술과 달리 본 발명의 디바이스의 문턱 제어는 포텐셜 장벽의 제어 기법을 소스 및 드레인 인터페이스에서 그리고 채널 내에서 적응시킴으로써 이루어진다. Referring again to FIG. 1, the threshold control of the device of the present invention, unlike conventional threshold voltage control techniques, is achieved by adapting a potential barrier control technique at the source and drain interfaces and in the channel.

도 1 은 본 발명에 의한 한U자형 재구성 가능 트랜지스터(100)의 구조를 개략적으로 나타내는 도면이다.1 is a diagram schematically showing a structure of a U-shaped reconfigurable transistor 100 according to the present invention.

도 1 의 좌측에는 본 발명에 의한 한U자형 재구성 가능 트랜지스터(100)의 개략적인 구성이 표시되고, 도 1 의 우측에는 한U자형 재구성 가능 트랜지스터(100)의 동작시의 문턱 전압이 표시된다.1 shows a schematic configuration of a U-shaped reconfigurable transistor 100 according to the present invention, and on the right side of FIG. 1, a threshold voltage at the time of operation of a U-shaped reconfigurable transistor 100 is displayed.

도 1에서, 한U자형 재구성 가능 트랜지스터(100)는 극성 게이트(polarity gate; PGate; 130) 및 제어 게이트(control gate; CGate; 140)와 같은 두 개의 독립 게이트를 가진다. 니켈 실리사이드가 소스/드레인 콘택(110, 120)으로서 선택될 수 있다. 특히, 극성 게이트(130)는 각 전극에 가깝게 형성될 수 있고, 제어 게이트(140)는 소스/드레인 콘택(110, 120) 전극과 멀리, 극성 게이트(130) 하부에 위치될 수 있다. 전술된 바와 같이, 실리콘 채널에서 쇼트키 정션을 형성하도록 물질로서 니켈 실리사이드가 사용될 수 있다. 또한, 제어 게이트(140)는 소자 분리막(shallow trench isolation; STI; 150) 상에 형성될 수 있다.1, a U-shaped reconfigurable transistor 100 has two independent gates, such as a polarity gate (PGate) 130 and a control gate (CGate) 140. Nickel suicide may be selected as the source / drain contact 110,120. In particular, the polarity gate 130 may be formed closer to each electrode, and the control gate 140 may be located farther away from the source / drain contact 110, 120 electrodes and below the polarity gate 130. As described above, nickel suicide may be used as a material to form a Schottky junction in the silicon channel. Also, the control gate 140 may be formed on a shallow trench isolation (STI) 150.

도 2 는 본 발명에 의한 한U자형 재구성 가능 트랜지스터의 구성을 단순화한 도면이다.FIG. 2 is a simplified view of the configuration of a U-shaped reconfigurable transistor according to the present invention.

도 2 에 간단하게 도시된 것처럼, 본 발명에 의한 한U자형 재구성 가능 트랜지스터는 제어 게이트 양측에 극성 게이트를 가지는 것이 아니라, 극성 게이트 하부에 제어 게이트가 수직으로 위치된다. 따라서, 각 게이트를 통과하여 형성되는 채널의 길이를 자유롭게 증가시킬 수 있다.As shown briefly in FIG. 2, a U-shaped reconfigurable transistor according to the present invention does not have a polarity gate on either side of the control gate, but a control gate is located vertically below the polarity gate. Therefore, the length of the channel formed through each gate can be freely increased.

본 발명에 의한 한U자형 재구성 가능 트랜지스터(100)의 구성 및 동작을 용이하게 이해하도록 하기 위해서는, 본 발명에 의한 한U자형 재구성 가능 트랜지스터(100)의 3차원 구조를 2차원으로 단순화하여 설명하는 것이 유익하다. 따라서, 도 2 에 표시된 가로형 한U자형 재구성 가능 트랜지스터의 구성 및 동작에 대해서 이해할 필요가 있으며, 이들에 대한 설명은 도 8 을 참조하여 추후 제공된다.In order to easily understand the configuration and operation of the U-shaped reconfigurable transistor 100 according to the present invention, the three-dimensional structure of the U-shaped reconfigurable transistor 100 according to the present invention is simplified in two dimensions It is beneficial. Therefore, it is necessary to understand the configuration and operation of the horizontal U-shaped reconfigurable transistor shown in FIG. 2, and a description thereof will be given later with reference to FIG.

도 3 은 본 발명에 의한 한U자형 재구성 가능 트랜지스터의 동작 특성을 나타내는 그래프이다.3 is a graph illustrating the operating characteristics of a U-shaped reconfigurable transistor according to the present invention.

도 3 에 도시된 바와 같이, 본 발명에 의한 한U자형 재구성 가능 트랜지스터의 전극에 흐르는 전류는 제어 게이트의 전압에 따라 서로 상보적으로 변동된다는 것을 알 수 있다. 이것은, 본 발명에 의한 한U자형 재구성 가능 트랜지스터가 반도체 소자로서의 역할을 훌륭히 수행할 수 있다는 것을 나타낸다.As shown in FIG. 3, it can be seen that the currents flowing through the electrodes of the U-shaped reconfigurable transistor according to the present invention are complementarily varied with the voltage of the control gate. This indicates that the U-shaped reconfigurable transistor according to the present invention can excellently perform its role as a semiconductor element.

이제, 본 발명에 의한 한U자형 재구성 가능 트랜지스터가 반도체 소자의 제조 방법을 설명한다.Now, a method of manufacturing a semiconductor device having a U-shaped reconfigurable transistor according to the present invention will be described.

도 4 내지 도 7 은 본 발명의 다른 면에 의한 한U자형 재구성 가능 트랜지스터의 제조 방법을 설명하는 도면들이다.FIGS. 4 to 7 are views illustrating a method of manufacturing a U-shaped reconfigurable transistor according to another aspect of the present invention.

우선, 반도체 기판 상에 실리콘 나이트라이드를 증착시킨다(도 4a). 그러면, 증착된 실리콘 나이트라이드 상에 포토레지스트를 도포하여 전극 부분의 형성을 준비한다(도 4b).First, silicon nitride is deposited on a semiconductor substrate (FIG. 4A). Then, photoresist is applied on the deposited silicon nitride to prepare the electrode portion (FIG. 4B).

실리콘 나이트라이드가 반도체 기판 상에 증착되면, 마스크를 사용하여 포토레지스트 중 추후 채널이 형성될 채널 영역을 제외한 영역을 제거한다. 이를 위하여, 우선 마스크를 이용하여 채널 영역을 노광한 후, 용매를 이용해 노광시키지 않은 영역을 포토레지스트를 제거한다. 그 결과가 도 4c에 도시된다.When the silicon nitride is deposited on the semiconductor substrate, a mask is used to remove the region of the photoresist excluding the channel region where the later channel is to be formed. To this end, the channel region is first exposed using a mask, and then the photoresist is removed from the unexposed region using a solvent. The result is shown in Figure 4c.

이와 같이 포토레지스트가 제거되면, 채널 영역을 제외한 상기 실리콘 나이트라이드를 식각하고(도 4d), 채널 영역 상의 포토레지스트를 제거한다. 그 결과가 도 4e에 도시된다.When the photoresist is removed as described above, the silicon nitride except the channel region is etched (FIG. 4D), and the photoresist on the channel region is removed. The result is shown in Fig. 4e.

그러면, 수직 채널(410)을 형성해야 한다. 이를 위하여, 채널 영역을 제외한 영역의 반도체 기판을 수직 채널(410)의 깊이만큼 우선 식각한다. 이 때, 실리콘 나이트라이드로 덮힌 부분은 식각에서 제외된다(도 4f). 이와 같이 형성된 수직 채널(410)은 추후 본 발명에 의한 한U자형 재구성 가능 트랜지스터의 채널로서의 역할을 하게 된다.Then, a vertical channel 410 must be formed. For this purpose, the semiconductor substrate in the region other than the channel region is first etched by the depth of the vertical channel 410. At this time, the portion covered with the silicon nitride is removed from the etching (FIG. 4F). The vertical channel 410 thus formed serves as a channel of a U-shaped reconfigurable transistor according to the present invention.

이제 도 5a 내지 도 5f를 참조한다.Reference is now made to Figs. 5A-5F.

우선, 화학기상증착 공정을 사용하여 채널 영역 주위에 실리콘 산화막을 증착시킨다. 이 때, 두 수직 채널 사이의 간격에도 빈 공간이 없이 실리콘 산화막이 증착되게 된다(도 5a). 이를 통해 바디부(510)가 형성된다.First, a silicon oxide film is deposited around the channel region using a chemical vapor deposition process. At this time, a silicon oxide film is deposited without a space in the interval between the two vertical channels (FIG. 5A). Whereby the body portion 510 is formed.

바디부(510)가 형성되면, 바디부(510)의 하단에 형성돼 있는 산화막을 반도체 기판까지 식각한다(도 5b). 이를 위하여, 바닥면에 증착된 산화막을 식각한다. 이러한 식각이 끝난 후에도 측벽 주위에 형성된 산화막은 여전히 남아 있게 된다.When the body 510 is formed, the oxide film formed at the lower end of the body 510 is etched to the semiconductor substrate (FIG. 5B). To this end, the oxide film deposited on the bottom surface is etched. The oxide film formed around the side walls still remains after the etching.

그러면, 선택성이 있는 물질을 이용해 선택적 비등방성 식각을 진행한다. 즉, 바디부(510) 하부를 제외한 실리콘 기판을 식각하여 트렌치부(520)를 형성한다(도 5c). 이 과정에서 산화막이 덮여 있지 않은 실리콘 기판을 아래 방향으로 식각한다. Selective anisotropic etching is then performed using a selectivity material. That is, the silicon substrate except the bottom of the body 510 is etched to form the trench 520 (FIG. 5C). In this process, the silicon substrate not covered with the oxide film is etched downward.

이제, 실리콘 선택성을 가진 물질을 이용해 선택적 등방성 식각 공정을 진행한다. 그 결과 트렌치부(520) 중 채널 영역이 연장되는 영역을 제외한 영역이 식각된다. 그 결과가 도 5d에 도시된다.Now, a selective isotropic etching process is performed using a material having silicon selectivity. As a result, a region of the trench portion 520 excluding the region where the channel region extends is etched. The result is shown in Figure 5d.

이와 같은 식각이 수행되면, 수직 채널 주위의 실리콘 산화막이 제거된다(도 5e). 그러면, 등방성 식각 공정을 진행하여 채널 영역의 실리콘의 모서리를 둥글게 만든다(도 5f).When such etching is performed, the silicon oxide film around the vertical channel is removed (FIG. 5E). Then, an isotropic etching process is performed to round the corners of the silicon in the channel region (FIG. 5F).

이제 도 6a 내지 도 6e를 참조한다.Reference is now made to Figs. 6A-6E.

우선, 바디부 하부까지 실리콘 산화막을 형성한다. 이를 위하여, 우선 실리콘 나이트라이드 높이 이상으로 산화막을 증착시킨 후(도 6a), 실리콘 나이트라이드 높이까지 평탄화한다. 그리고, 산화막을 수직 방향으로 바디부까지 식각한다(도 6b).First, a silicon oxide film is formed down to the bottom of the body. To this end, an oxide layer is first deposited over the height of silicon nitride (FIG. 6A) and planarized to the height of silicon nitride. Then, the oxide film is etched to the body portion in the vertical direction (Fig. 6B).

이와 같이 반도체 기판 상에 실리콘 산화막이 형성되면, 실리콘 산화막 상에 게이트 물질을 사용하여 상기 채널 영역의 하단부에 제어 게이트(CGate)를 형성한다(도 6c). 이를 위하여, 우선 실리콘 나이트라이드 높이 이상으로 게이트 물질을 증착시킨 후, 실리콘 나이트라이드 높이까지 평탄화하는 공정이 수행될 수 있다. 그러면, 게이트 물질을 수직 방향으로 채널 하단부까지 식각하고, 게이트 물질을 등방성 식각하여 채널 측벽에 붙어 있는 게이트 물질을 제거한다. When a silicon oxide film is formed on the semiconductor substrate, a control gate (CGate) is formed at the lower end of the channel region by using a gate material on the silicon oxide film (FIG. 6C). To this end, a process may be performed in which a gate material is first deposited above the silicon nitride height and then planarized to the height of the silicon nitride. Then, the gate material is vertically etched to the bottom of the channel, and the gate material is isotropically etched to remove the gate material attached to the channel sidewalls.

또한, 제어 게이트 상부에 게이트 절연막을 형성한다(도 6d). 이를 위하여, 실리콘 나이트라이드 높이 이상으로 산화막을 증착한 후, 실리콘 나이트라이드 높이까지 평탄화한다. 그리고, 산화막을 수직 방향으로 채널 중단부까지 식각한 뒤, 산화막을 등방성 식각하여 채널 측벽에 잔류하는 산화막을 제거한다. 그리고 게이트 절연막을 증착시킨다.Further, a gate insulating film is formed over the control gate (Fig. 6D). For this purpose, an oxide film is deposited above the height of silicon nitride and then planarized to the height of silicon nitride. Then, after the oxide film is etched to the channel stop portion in the vertical direction, the oxide film is isotropically etched to remove the oxide film remaining on the channel side wall. Then, a gate insulating film is deposited.

이제 극성 게이트를 형성해야 한다. 이를 위하여, 실리콘 나이트라이드 높이 이상으로 게이트 물질을 증착시킨 후, 높이까지 우선 평탄화한다. 또한, 게이트 물질을 채널 상단부까지 수직 방향으로 식각한 뒤, 게이트 물질을 등방성 식각하여 채널 측벽에 붙어 있는 게이트 물질을 제거한다(도 6e).The polarity gate should now be formed. For this purpose, the gate material is deposited above the silicon nitride height and then planarized first to a height. In addition, the gate material is etched in a vertical direction to the upper end of the channel, and then the gate material is isotropically etched to remove the gate material attached to the channel side wall (FIG. 6E).

이제 전극을 형성하는 공정에 대해 도 7a 내지 도 7c를 참조하여 설명한다.Now, the process of forming the electrode will be described with reference to FIGS. 7A to 7C.

전극을 형성하려면, 우선 도 6e에 도시된 바와 같은 결과물 상에 실리콘 나이트라이드 높이 이상으로 산화막을 증착시킨다. 그리고, 다시 실리콘 나이트라이드 높이까지 평탄화한다(도 7a). 그리고, 실리콘 나이트라이드를 식각한다(도 7b). In order to form the electrode, an oxide film is first deposited on the resultant material as shown in FIG. 6E at a height equal to or higher than the height of the silicon nitride. Then, the silicon nitride layer is planarized again to the height of the silicon nitride (Fig. 7A). Then, the silicon nitride is etched (FIG. 7B).

그러면, 최종적으로 자가 정렬된 소스 및 드레인 전극의 위치에 니켈 실리사이드 전극을 형성한다.Then, nickel silicide electrodes are finally formed at the positions of the self-aligned source and drain electrodes.

이하, 본 발명의 이해를 돕기 위해 본 발명에 의한 한U자형 재구성 가능 트랜지스터(100)의 구성을 2차원으로 단순화한 구조를 설명한다.Hereinafter, to simplify the understanding of the present invention, a structure of a U-shaped reconfigurable transistor 100 according to the present invention is simplified to two dimensions.

도 9 에서, 한U자형 재구성 가능 트랜지스터(800)는 극성 게이트(830)와 제어 게이트(840)를 포함한다. 도 1 에서와 마찬가지로, 니켈 실리사이드가 소스/드레인 콘택(810, 220)으로서 선택될 수 있다. In Figure 9, a U-shaped reconfigurable transistor 800 includes a polarity gate 830 and a control gate 840. As in FIG. 1, nickel suicide may be selected as the source / drain contact 810, 220.

소스/드레인 콘택(810, 220) 각각의 성질은 극성 게이트(830)를 통해 변할 수 있다. 또한, 한U자형 재구성 가능 트랜지스터(800)의 동작은 제어 게이트(840)에 의하여 이루어진다. 특히, 극성 게이트(130)는 각 전극과 가까이 형성될 수 있는 반면에, 제어 게이트(840)는 극성 게이트(830) 사이에서 트랜지스터의 동작을 제어한다. 전술된 바와 같이, 실리콘 채널에서 쇼트키 정션을 형성하도록 물질로서 니켈 실리사이드가 사용될 수 있다. The nature of each of the source / drain contacts 810, 220 may vary through the polarity gate 830. Further, the operation of the U-shaped reconfigurable transistor 800 is performed by the control gate 840. [ In particular, the polarity gate 130 may be formed close to each electrode, while the control gate 840 controls the operation of the transistor between the polarity gates 830. As described above, nickel suicide may be used as a material to form a Schottky junction in the silicon channel.

도 9 는 도 8 에 도시된 한U자형 재구성 가능 트랜지스터(800)의 개략적인 구조와 함께 전자 현미경(scanning electron microscope) 이미지를 도시한다.FIG. 9 illustrates an image of a scanning electron microscope with a schematic structure of a U-shaped reconfigurable transistor 800 shown in FIG.

우선, 저농도로 p-타입으로 도핑된(약 1015/cm3) 약 340nm 두께의 절연체상 실리콘(silicon-on-insulator) 기판이 사용될 수 있다. 하지만 이는 본 발명을 예시하기 위한 것으로서, 다양한 치수와 도핑 농도가 사용될 수 있음은 물론이다.First, a silicon-on-insulator substrate having a thickness of about 340 nm doped with a p-type at a low concentration (about 10 15 / cm 3 ) may be used. However, it should be understood that various dimensions and doping concentrations may be used to illustrate the present invention.

도 9에서, 네 개의 수직 적층된 나노와이어가 소스, 드레인 필러(pillar) 내에 한정되어 있음을 알 수 있다. 이들은 세 개의 독립적인 게이트 구조인 극성 게이트(830), 제어 게이트(840)에 의하여 둘러싸인다. 특히, 극성 게이트(830)는 각각 소스에 인접한 극성 게이트(PGS) 및 드레인에 인접한 극성 게이트(PGD)로 나뉠 수 있다. 도 3에서, 극성 게이트(830)는 소스 및 드레인 콘택에서 쇼트키 정션을 조절하는 반면, 제어 게이트(840)는 실리콘 나노와이어 채널을 통해 흐르는 전류를 제어한다.In Figure 9, it can be seen that the four vertically stacked nanowires are confined within the source, drain pillar. These are surrounded by three independent gate structures, the polarity gate 830 and the control gate 840. In particular, polarity gate 830 may be divided into a polarity gate PG S adjacent to the source and a polarity gate PG D adjacent to the drain, respectively. In Figure 3, the polarity gate 830 controls the Schottky junction at the source and drain contacts, while the control gate 840 controls the current flowing through the silicon nanowire channel.

한U자형 재구성 가능 트랜지스터(800)를 제작하기 위하여, 나노와이어들을 전자빔 리소그래피를 사용하여 규정한다. 이와 같이 규정된 나노와이어들의 길이와 직경은 각각 350 nm 및 50 nm일 수 있지만, 본 발명은 이에 한정되는 것은 아니다. 그러면, 딥 반응성 이온 에칭 공정을 사용하여 네 개의 수직 적층 나노와이어들이 형성될 수 있다. 수직 필러들 사이의 간격은 40 nm일 수 있다. To fabricate a U-shaped reconfigurable transistor 800, nanowires are defined using electron beam lithography. The length and diameter of the nanowires thus defined may be 350 nm and 50 nm, respectively, but the invention is not so limited. Then, four vertically stacked nanowires can be formed using a deep reactive ion etching process. The spacing between the vertical fillers may be 40 nm.

그러면, SiO2 게이트 절연체 형성 공정을 수행한 이후에, 두 게이트 구조가 다결정 실리콘에서 패터닝되어 극성 게이트(830)를 형성한다. 그러면 게이트 산화 공정이 수행되고, 다결정 실리콘 극성 게이트(830)가 자기-정렬 방식으로 패터닝된다.Then, after performing the SiO 2 gate insulator formation process, the two gate structures are patterned in polycrystalline silicon to form polar gates 830. A gate oxidation process is then performed and the polycrystalline silicon polarity gate 830 is patterned in a self-aligned manner.

도 9의 (c)는 실리콘 나노와이어 스택과 게이트들의 단면 전자 현미경 이미지를 도시한다. 산화가 이루어지는 동안 소모되는 실리콘을 고려하면, 결과적으로 얻어지는 나노와이어의 직경은 약 30 nm일 수 있다. 물론, 게이트 산화물이 두꺼워지면 제조 수율이 높아질 것이다. 그러나, 여러 물리적인 제한 때문에 게이트 산화물의 두께와 같은 여러 구성 요소들의 치수는 일정한 한계를 가지고 제작되는 것이 바람직하다.Figure 9 (c) shows a cross-sectional electron micrograph of the silicon nanowire stack and gates. Considering the silicon consumed during the oxidation, the resulting nanowire may have a diameter of about 30 nm. Of course, thicker gate oxides will increase manufacturing yields. However, due to various physical limitations, it is desirable that the dimensions of various components, such as the thickness of the gate oxide, be fabricated with certain limits.

게이트가 형성되면, 실리콘 질화물 스페이서가 구조를 분리시키기 위하여 사용될 수 있다. 그러면, 20 nm 두께의 니켈층이 증착 대신에 스퍼터링을 이용하여 수행된다. 그러면, 니켈층은 어닐링되어 소스와 드레인 필러 상에 니켈 실리사이드를 형성한다. 이와 같은 실리사이드화 공정에 의하여 실리콘 채널과 쇼트키 정션이 형성된다. 니켈 실리사이드는 이와 동시에 다결정 실리콘 게이트에서 수행되어 게이트 콘택의 저항을 감소시킬 수 있다.Once the gate is formed, a silicon nitride spacer can be used to separate the structure. Then, a 20 nm thick nickel layer is performed using sputtering instead of deposition. The nickel layer is then annealed to form nickel silicide on the source and drain fillers. Through such a silicidation process, a silicon channel and a Schottky junction are formed. Nickel suicide may also be performed at the polycrystalline silicon gate at the same time to reduce the resistance of the gate contact.

어닐링 온도와 기간을 제어함으로써, 니켈 실리사이드의 물성을 조절하는 것이 가능하다. By controlling the annealing temperature and duration, it is possible to control the physical properties of the nickel suicide.

도 9 의 (d)는 최종적인 구조의 전자현미경 이미지를 도시한다. 이러한 구조는 개략적인 것이며 세부사항과 수치 등은 변경될 수 있음은 명백하다.Figure 9 (d) shows an electron microscope image of the final structure. It is clear that this structure is schematic and the details and numerical values can be changed.

이제, 한U자형 재구성 가능 트랜지스터(800)의 동작을 설명한다.Now, the operation of a U-shaped reconfigurable transistor 800 will be described.

얇은 쇼트키 장벽을 통해서 터널링하도록 원하는 타입의 캐리어가 선택되고, 다른 타입의 캐리어는 두꺼운 쇼트키 장벽에 의하여 차단된다(열전자방출). 그러므로, 정전 분극(electrostatic polarization)이 얻어진다. 그러면, 전압 VCG가 채널의 내부 영역 내에 포텐셜 장벽이 생기게 유도하게 되고, 결과적으로 원하는 캐리어가 채널을 통과하여 흐르도록 제어한다.The type of carrier desired to tunnel through the thin Schottky barrier is selected, and the other type of carrier is blocked by a thick Schottky barrier (thermionic emission). Therefore, electrostatic polarization is obtained. Then, the voltage VCG is induced to cause a potential barrier in the inner region of the channel, so that the desired carrier flows through the channel.

본 발명에 의하여 기존에 제시된 재구성가능한 MOSFET에 비하여 소자의 크기를 줄일 수 있고, 수직 방향의 채널구조를 가지기 때문에 단채널 효과(short-channel effect)를 효과적으로 억제할 수 있게 된다. 또한, 소스 및 드레인 영역에서 쇼트키 장벽을 독립적으로 조절하고 채널 내에 유도된 장벽도 조절함으로써, 전극의 극성이 바뀔 수 있는 장점이 있다. 이와 같이, 본 발명에 의하면 도핑 공정 없이(dopingless) 제작된 하나의 트랜지스터를 기반으로 n-타입 과 p-타입 모두를 지원하는 미래형 반도체 소자가 제공될 수 있다.According to the present invention, the size of the device can be reduced as compared with the reconfigurable MOSFET that has been previously proposed, and a short-channel effect can be effectively suppressed since the device has a vertical channel structure. It also has the advantage that the polarity of the electrode can be changed by independently controlling the Schottky barrier in the source and drain regions and by controlling the barrier induced in the channel. As described above, according to the present invention, a future semiconductor device supporting both n-type and p-type can be provided based on one transistor fabricated without a doping process.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art.

또한, 본 발명에 따르는 방법은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함할 수 있다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 분산 컴퓨터 시스템에 의하여 분산 방식으로 실행될 수 있는 컴퓨터가 읽을 수 있는 코드를 저장할 수 있다. In addition, the method according to the present invention can be embodied as computer-readable code on a computer-readable recording medium. A computer-readable recording medium may include any type of recording device that stores data that can be read by a computer system. Examples of the computer-readable recording medium include a ROM, a RAM, a CD-ROM, a magnetic tape, a floppy disk, an optical data storage device, and the like, and may be implemented in the form of a carrier wave (for example, transmission via the Internet) . The computer readable recording medium may also store computer readable code that may be executed in a distributed manner by a distributed computer system connected to the network.

본 명세서에서 사용되는 용어에서 단수의 표현은 문맥상 명백하게 다르게 해석되지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함한다" 등의 용어는 설시된 특징, 수, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 의미하는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 단계 동작 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하지 않는 것으로 이해되어야 한다. 그리고, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. As used herein, the singular " include " should be understood to include a plurality of representations unless the context clearly dictates otherwise, and the terms " comprises & , Parts or combinations thereof, and does not preclude the presence or addition of one or more other features, integers, steps, components, components, or combinations thereof. The terms "part", "unit", "module", "block", and the like described in the specification mean units for processing at least one function or operation, And a combination of software.

따라서, 본 실시예 및 본 명세서에 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것이 자명하다고 할 것이다.Therefore, it should be understood that the present invention and the drawings attached hereto are only a part of the technical idea included in the present invention, and that those skilled in the art will readily understand the technical ideas included in the specification and drawings of the present invention It is obvious that all the variations and concrete examples that can be deduced are included in the scope of the present invention.

본 발명은 재구성가능한 동작 특성을 가지는 반도체 트랜지스터에 적용될 수 있다.The present invention can be applied to a semiconductor transistor having reconfigurable operating characteristics.

Claims (9)

전계 효과 박막 트랜지스터로서,
반도체 기판 내에 형성된 소자 분리막;
상기 소자 분리막 위에 적층된 제어 게이트(CGate);
상기 제어 게이트와 절연되어 상기 제어 게이트 상에 적층되는 극성 게이트(PGate); 및
상기 극성 게이트(PGate)와 절연되며, 상기 극성 게이트(PGate) 상에 형성된 두 개의 금속 전극을 포함하고,
상기 금속 전극의 극성은 상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)에 의하여 독립적으로 제어되고,
상기 금속 전극들 사이의 채널은 상기 극성 게이트(PGate)로부터 상기 제어 게이트(CGate)를 거치며 다시 상기 극성 게이트(PGate)를 거쳐 U자형으로 형성되고,
상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)는 채널을 감싸는 형태로 구성되며,
상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate) 사이, 그리고 상기 극성 게이트(PGate) 및 상기 금속 전극 사이에 형성된 층간 절연막을 포함하여,
상기 제어 게이트(CGate) 및 상기 극성 게이트(PGate)에 의하여 n-타입 MOSFET 또는 p-타입 MOSFET으로 동작하는 것을 특징으로 하는, 소자 특성 조절형 전계 효과 박막 트랜지스터.As a field effect thin film transistor,
An element isolation film formed in a semiconductor substrate;
A control gate (CGate) stacked on the isolation film;
A polarity gate (PGate) insulated from the control gate and stacked on the control gate; And
And two metal electrodes which are insulated from the polarity gate (PGate) and are formed on the polarity gate (PGate)
The polarity of the metal electrode is controlled independently by the control gate (CGate) and the polarity gate (PGate)
A channel between the metal electrodes is formed in a U-shape from the polarity gate (PGate) through the control gate (CGate) through the polarity gate (PGate)
The control gate CGate and the polarity gate PGate are formed to surround the channel,
An interlayer insulating film formed between the control gate CGate and the polarity gate PGate and between the polarity gate PGate and the metal electrode,
Type MOSFET or a p-type MOSFET by the control gate (CGate) and the polarity gate (PGate). 제1항에 있어서,
상기 금속 전극 사이의 채널의 길이는 상기 극성 게이트(PGate)의 두께에 따라 조절되는 것을 특징으로 하는, 소자 특성 조절형 전계 효과 박막 트랜지스터.The method according to claim 1,
Wherein the length of the channel between the metal electrodes is adjusted according to the thickness of the polarity gate (PGate). 제2항에 있어서,
상기 제어 게이트(CGate) 및 극성 게이트(PGate)는,
알루미늄, 금, 티탄, 백금, 팔라듐, 텅스텐, 몰리브덴 및 니켈로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 포함하는 금속으로 형성되는 것을 특징으로 하는, 소자 특성 조절형 전계 효과 박막 트랜지스터.3. The method of claim 2,
The control gate CGate and the polarity gate (PGate)
Wherein the thin film transistor is formed of a metal containing at least one element selected from the group consisting of aluminum, gold, titanium, platinum, palladium, tungsten, molybdenum and nickel. 제3항에 있어서,
상기 반도체 기판은,
p-타입으로 도핑된 소정의 두께를 가진 절연체상 실리콘(silicon-on-insulator) 기판인 것을 특징으로 하는 소자 특성 조절형 전계 효과 박막 트랜지스터.The method of claim 3,
Wherein:
wherein the substrate is a p-type doped silicon-on-insulator substrate having a predetermined thickness. 제4항에 있어서,
상기 채널은,
두 개의 금속 전극이 형성된 수직 필러가 소정의 간격을 가지도록 형성되는 것을 특징으로 하는 소자 특성 조절형 전계 효과 박막 트랜지스터.5. The method of claim 4,
The channel may comprise:
Wherein a vertical filler having two metal electrodes is formed to have a predetermined gap therebetween. 전계 효과 박막 트랜지스터 제조 방법으로서,
a. 반도체 기판 상에 실리콘 나이트라이드를 증착시키고, 상기 실리콘 나이트라이드 상에 포토레지스트를 도포하는 단계;
b. 마스크를 사용하여 상기 포토레지스트 중 채널 영역을 제외한 영역을 제거하는 단계;
c. 상기 채널 영역을 제외한 상기 실리콘 나이트라이드를 식각하고, 상기 채널 영역 상의 포토레지스트를 제거하는 단계;
d. 상기 채널 영역을 제외한 영역의 반도체 기판을 수직 채널의 깊이만큼 식각하는 단계;
e. 화학기상증착 공정을 사용하여 상기 채널 영역 주위에 실리콘 산화막을 증착하여 바디부를 형성하는 단계;
f. 선택적 비등방성 식각을 진행하여 상기 바디부 하부를 제외한 영역을 식각하여 트렌치부를 형성하는 단계;
g. 선택적 등방성 식각 공정을 진행하여 상기 트렌치부 중 상기 채널 영역이 연장되는 영역을 제외한 영역을 식각하는 단계;
h. 상기 수직 채널 주위의 실리콘 산화막을 제거하고, 등방성 식각 공정을 진행하여 채널 영역의 실리콘의 모서리를 둥글게 만드는 단계;
i. 상기 바디부 하부까지 실리콘 산화막을 형성하는 단계:
j. 상기 실리콘 산화막 상에 게이트 물질을 사용하여 상기 채널 영역의 하단부에 제어 게이트(CGate)를 형성하고 상기 제어 게이트 상부에 게이트 절연막을 형성하는 단계;
k. 게이트 절연막 상에 상기 게이트 물질을 사용하여 상기 채널 영역의 중단부에 극성 게이트(PGate)를 형성하는 단계;
l. 상기 극성 게이트 상에 산화막을 형성하고, 상기 채널 영역의 실리콘 나이트라이드를 식각하는 단계; 및
m. 상기 채널 영역의 자가 정렬된 전극 위치에 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 하는, 소자 특성 조절형 전계 효과 박막 트랜지스터의 제조 방법.A method of manufacturing a field effect transistor,
a. Depositing silicon nitride on a semiconductor substrate and applying photoresist on the silicon nitride;
b. Removing a region of the photoresist excluding a channel region using a mask;
c. Etching the silicon nitride except for the channel region, and removing photoresist on the channel region;
d. Etching the semiconductor substrate of the region excluding the channel region by the depth of the vertical channel;
e. Depositing a silicon oxide film around the channel region using a chemical vapor deposition process to form a body portion;
f. Forming a trench by selectively etching an area other than the bottom of the body by performing selective anisotropic etching;
g. Performing a selective isotropic etching process to etch a region of the trench excluding the region where the channel region extends;
h. Removing the silicon oxide film around the vertical channel and performing an isotropic etching process to round the corners of the silicon in the channel region;
i. Forming a silicon oxide layer down to the body portion;
j. Forming a control gate (CGate) at a lower end of the channel region by using a gate material on the silicon oxide film and forming a gate insulating film on the control gate;
k. Forming a polarity gate (PGate) at a middle portion of the channel region using the gate material on the gate insulating film;
l. Forming an oxide film on the polarity gate and etching the silicon nitride in the channel region; And
m. And forming a metal electrode at the self-aligned electrode location of the channel region. ≪ RTI ID = 0.0 > 11. < / RTI > 제6항에 있어서,
상기 금속 전극 사이의 채널의 길이는 상기 극성 게이트(PGate)의 두께에 따라 조절되는 것을 특징으로 하는, 소자 특성 조절형 전계 효과 박막 트랜지스터의 제조 방법.The method according to claim 6,
Wherein the length of the channel between the metal electrodes is adjusted according to the thickness of the polarity gate (PGate). 제7항에 있어서,
상기 제어 게이트(CGate) 및 극성 게이트(PGate)는,
알루미늄, 금, 티탄, 백금, 팔라듐, 텅스텐, 몰리브덴 및 니켈로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 포함하는 금속으로 형성되는 것을 특징으로 하는, 소자 특성 조절형 전계 효과 박막 트랜지스터의 제조 방법.8. The method of claim 7,
The control gate CGate and the polarity gate (PGate)
Wherein the metal layer is formed of a metal containing at least one element selected from the group consisting of aluminum, gold, titanium, platinum, palladium, tungsten, molybdenum and nickel. 제6항 내지 제8항 중 어느 한 항의 소자 특성 조절형 전계 효과 박막 트랜지스터의 제조 방법으로 제조되는 소자 특성 조절형 전계 효과 박막 트랜지스터.9. A device for controlling a field effect type thin film transistor according to any one of claims 6 to 8, which is manufactured by the method for manufacturing a device characteristic controlled type field effect transistor.
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