KR101914014B1 - 기판 집적형 도파관 구조를 갖는 밀리미터파 서큘레이터 - Google Patents
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Abstract
본 고안은 밀리미터파 영역의 고주파 대역에서 사용되는 다층 구조 서큘레이터(Circulator)에 관한 것으로서, 기판 집적형 도파관 (Substrate Integrated Waveguide, SIW)기술을 이용하여, 다층 인쇄회로기판(Printed Circuit Board,PCB)상에 도파관 서큘레이터( Milimeter Wave Circulator)를 구현하여 기존의 PCB상의 서큘레이터보다 성능,대량생산성과 제조단가를 개선하였다.
Description
본 발명은 기판 집적형 도파관 밀리미터파 서큘레이터에 관한 것이다
최근 5세대 이동통신과 차량 충돌 방지를 위한 레이더 센서에 관련된 밀리미터파에 많은 관심과 개발이 활발히 진행되고 있다. 이에 따라 밀리미터파 대역에서 제품단가가 낮은 고품질 서큘레이터 부품에 대한 수요가 증가되고 있다.
일반적으로 서큘레이터는 도1,도3 a)와 같이 마이크로 스트립(Microstrip)구조와 도파관구조로서120도각의 간격을 이루는 3개(단자1,단자2,단자3)의 입출력 단자 정 중앙에 위치 하고 있는 페라이트 디스크(Ferrite disk)에 자기장을 가하여, 입출력단자의 좌우 전파 속도를 변화 줌으로써, 정재파의 위상을 변화시켜 준다. 이로써 비가역 특성을 갖는 고주파 수동 소자이다.
3개의 입출력단자 중에 하나의 단자에 입력을 가할 경우, 페라이트 디스크에 가해지는 자기장의 방향에 따라 시계방향 또는 반시계방향으로 신호가 이동한다. 즉 단자1->단자2->딘자3->단자1 또는 단자1->단자3->단자2->단자1 방향으로 신호가 이동한다.이러한 특성으로 인하여, 안테나를 공용으로 사용하는 경우 송신단에서 안테나로 신호를 보내고 수신단에 영향을 주지 않는 단방향으로 신호를 보내고자 하는 경우에 많이 사용이 되거나, 수신단에 수신 필터가 있더라도, 송신 신호가 수신 신호에 영향을 주면 수신 감도가 떨어 지기 때문에 이를 방지하기 위해 서큘레이터가 사용된다.레이더 센서나 제5세대 통신등의 통신 시스템에 중요 부품들중 하나로 사용되고 있다.
마이크로 스트립 구조 서큘레이터는 인쇄회로기판(Printed Circuit Board, PCB)상에 가공이 용이하나,Quasi-TEM모드로 해석하기 때문에 주파수가 높아 질수록 정확성의 한계가 있다. 마이크로 스트립 엣지 부분에서 방사 손실(Radiation Loss)이 생기므로 해서,낮은 품질 계수(Q factor)을 갖는다. 도파관 구조 서큘레이선은 TE모도로 해석되며,방사 손실이 마이크로 스트립구조에 비해 현저히 적고 높은 Q factor값이 갖기 때문에,전기적 특성이 우수하다. 단, 금속 CNC머선 등으로 정밀 가공해야 하기 때문에, 가공비가 바싸고,도파관 내부가 공기이기 때문에 크기가 크다. 이런 이유로 도파관 전기적 특성과 마이크로 스트립의 인쇄회로기판 가공성의 장점을 갖는 기판 집적형 도파관(Substrate Integrated Waveguide,SIW)기술을 이용하여 서큘레이터를 구현하면, 제조 비용의 원가를 절감할 수 있고,제품 성능 또한 개선할 수 있다. 기판 집적형 도파관은 도파관을 PCB에 구현한 것을 말한다.
도2는 기판 집적형 도파관(SIW)과 도파관 도이다. 도2 a)는 PCB상에서 상부 도체(101)와 하부 도체(102) 사이에 유전체(201),비어홀(500)로 구성된 도이다. 비어홀(500)이 장방형 도파관(Rectangular Wave Guide)의 도체 벽면을 대신한다. 도a)는 도b)의 도파관과 전기적이 특성이 같다.실제적인 벽면(a_eff)을 비어홀(500)의 지름(d)과 간격(s)으로 나타내면 하기 수학식 과 같다.
1)
기판 집적형 도파관의 차단주파수는 하기 수학식과 같이 장방형 도파관의 차단 주파수와 동일하다.
2)
m와 n은 TE모드 차수을 나타내며, b는 유전체 두께,a는 비어홀(500)에 의한 벽면간 거리,유전율 (ε) 및 투자율(μ)은 유전체의 물질상수를 나타낸다. 기판 집적형 도파관은 PCB에 구현한 것이기 때문에,PCB의 유전체 유전율에 따라서 도파관에 비해 크기를 작게 할 수 있다. 이러한 SIW은 PCB상에서 다른 소자와의 연결을 위하여, 평면 전송 선로(Planar Transimission line)로의 변환이 필요하다, 도7 b)와 같이 테이퍼의 길이(Lm)를 주파수 파장의 1/4에서 1/2사이로 조절하여 SIW구조에서 마이크로 스트립 구조로 전이(transition)할 수 있다.이와 같이 기판 집적형 도파관은 도파관과 달리 PCB상에서 집적되기 때문에 쉽게 평면 전송 선로 구조로 쉽게 전이할 수 있다.
도3 a)는 도파관 서큘레이터 사시도이고, 도3 c)는 기판 집적형 도파관이 적용이 된 SIW 서큘레이터 구조도이다. 비어홀(500)로 도체 벽면을 이루는 도파관 유전체(201)안에 페라이트 디스크(403)를 삽입하여 도전체 덮개(101a,102a)로 덮고 자석(401,402)으로 자기장을 형성하는 단면구조도이다. SMD로 PCB실장하기 위해서는 상부도체(101),하부도체(102)를 동시에 PCB의 접지(Ground)에 연결되어야 한다.구조상으로 SMD로 PCB실장하기 어렵다. SMD로 PCB에 실장하지 않을 경우, 다층 PCB기판에 적용하기 힘들다.
도4는 비어홀(501)로 도체 벽면을 이루는 도파관 유전체(201)안에 페라이트(403)를 삽입하여 상부도전체 덮개(101a)와 제2도전체 층(102)에 의해 밀폐되고,상부 도전체 덮개(101a) 상부면 자석(401)과 제3도전체 층(103) 하부면 자석(402)으로 자기장을 형성하는 단면구조도이다. SMD실장이나, 다층 PCB기판에 설계 구현이 가능하나, 페라이트 디스크(403) 장착을 위한 개구부 또는 논스루ㅁ접시 홀(507)를 유전체(201.202)에 만들어야 한다. 이를 위해서 제2도전층(102)을 손상하지 않고 레이저 정밀 개구부 가공을 해야한다. 레이저가공를 하더라도, 페이라트 디스크 안착을 위해 제2도전층(102)상부에 붙여 있는 PP(Pre_Preg)레진을 제거하기가 쉽지않다.잘못하면 페라이트 디스크가 안착되는 제2도전층 부분에 구멍이 생길 수 있다. 이 처럼 레이저 가공은 쉬운 공정이 아닌 만큼 제품의 단가의 상승 요인이 될 수 있다.
도5는 비어홀(501)로 도체 벽면을 이루는 도파관 유전체(201)안에 페라이트(403)를 삽입하여 도전체 덮개(101a,102a)에 의해 밀폐되고,상부 도전체 덮개(101a) 상부면 자석(401)과 하부 도전체 덮개(102a)하부면 자석(402)으로 자기장을 형성하는 단면구조도이다. SMD실장이나, 다층 PCB기판에 설계 구현이 가능하나, 페라이트 디스크(403)와 하부 자석(402)를 장착을 위해 다층기판(101,102,103,201,202,203)에 계단형 개구부 가공을 해야 한다. 일차적으로 페라이트 디스크 안착을 위해 유전체(201,202).에 홀(Hole) 벽면을 도금하지 않는 논스루홀(Non Through Hole,506)가공을 해야 하고, 이차적으로 하부 도전체 덮개(102a)안착를 위해 하부 기판(103,203)를 논스루 접시홀(508) 가공하거나,또는 레이저 가공을 하여야 한다. 접시홀 가공은 PCB가공에 있어서 특수한 가공이기 때문에 제품의 단가의 상승 요인이 될 수 있다.
일반적으로 서큘레이터는 도1,도3 a)와 같이 마이크로 스트립(Microstrip)구조와 도파관구조로서120도각의 간격을 이루는 3개(단자1,단자2,단자3)의 입출력 단자 정 중앙에 위치 하고 있는 페라이트 디스크(Ferrite disk)에 자기장을 가하여, 입출력단자의 좌우 전파 속도를 변화 줌으로써, 정재파의 위상을 변화시켜 준다. 이로써 비가역 특성을 갖는 고주파 수동 소자이다.
3개의 입출력단자 중에 하나의 단자에 입력을 가할 경우, 페라이트 디스크에 가해지는 자기장의 방향에 따라 시계방향 또는 반시계방향으로 신호가 이동한다. 즉 단자1->단자2->딘자3->단자1 또는 단자1->단자3->단자2->단자1 방향으로 신호가 이동한다.이러한 특성으로 인하여, 안테나를 공용으로 사용하는 경우 송신단에서 안테나로 신호를 보내고 수신단에 영향을 주지 않는 단방향으로 신호를 보내고자 하는 경우에 많이 사용이 되거나, 수신단에 수신 필터가 있더라도, 송신 신호가 수신 신호에 영향을 주면 수신 감도가 떨어 지기 때문에 이를 방지하기 위해 서큘레이터가 사용된다.레이더 센서나 제5세대 통신등의 통신 시스템에 중요 부품들중 하나로 사용되고 있다.
마이크로 스트립 구조 서큘레이터는 인쇄회로기판(Printed Circuit Board, PCB)상에 가공이 용이하나,Quasi-TEM모드로 해석하기 때문에 주파수가 높아 질수록 정확성의 한계가 있다. 마이크로 스트립 엣지 부분에서 방사 손실(Radiation Loss)이 생기므로 해서,낮은 품질 계수(Q factor)을 갖는다. 도파관 구조 서큘레이선은 TE모도로 해석되며,방사 손실이 마이크로 스트립구조에 비해 현저히 적고 높은 Q factor값이 갖기 때문에,전기적 특성이 우수하다. 단, 금속 CNC머선 등으로 정밀 가공해야 하기 때문에, 가공비가 바싸고,도파관 내부가 공기이기 때문에 크기가 크다. 이런 이유로 도파관 전기적 특성과 마이크로 스트립의 인쇄회로기판 가공성의 장점을 갖는 기판 집적형 도파관(Substrate Integrated Waveguide,SIW)기술을 이용하여 서큘레이터를 구현하면, 제조 비용의 원가를 절감할 수 있고,제품 성능 또한 개선할 수 있다. 기판 집적형 도파관은 도파관을 PCB에 구현한 것을 말한다.
도2는 기판 집적형 도파관(SIW)과 도파관 도이다. 도2 a)는 PCB상에서 상부 도체(101)와 하부 도체(102) 사이에 유전체(201),비어홀(500)로 구성된 도이다. 비어홀(500)이 장방형 도파관(Rectangular Wave Guide)의 도체 벽면을 대신한다. 도a)는 도b)의 도파관과 전기적이 특성이 같다.실제적인 벽면(a_eff)을 비어홀(500)의 지름(d)과 간격(s)으로 나타내면 하기 수학식 과 같다.
기판 집적형 도파관의 차단주파수는 하기 수학식과 같이 장방형 도파관의 차단 주파수와 동일하다.
m와 n은 TE모드 차수을 나타내며, b는 유전체 두께,a는 비어홀(500)에 의한 벽면간 거리,유전율 (ε) 및 투자율(μ)은 유전체의 물질상수를 나타낸다. 기판 집적형 도파관은 PCB에 구현한 것이기 때문에,PCB의 유전체 유전율에 따라서 도파관에 비해 크기를 작게 할 수 있다. 이러한 SIW은 PCB상에서 다른 소자와의 연결을 위하여, 평면 전송 선로(Planar Transimission line)로의 변환이 필요하다, 도7 b)와 같이 테이퍼의 길이(Lm)를 주파수 파장의 1/4에서 1/2사이로 조절하여 SIW구조에서 마이크로 스트립 구조로 전이(transition)할 수 있다.이와 같이 기판 집적형 도파관은 도파관과 달리 PCB상에서 집적되기 때문에 쉽게 평면 전송 선로 구조로 쉽게 전이할 수 있다.
도3 a)는 도파관 서큘레이터 사시도이고, 도3 c)는 기판 집적형 도파관이 적용이 된 SIW 서큘레이터 구조도이다. 비어홀(500)로 도체 벽면을 이루는 도파관 유전체(201)안에 페라이트 디스크(403)를 삽입하여 도전체 덮개(101a,102a)로 덮고 자석(401,402)으로 자기장을 형성하는 단면구조도이다. SMD로 PCB실장하기 위해서는 상부도체(101),하부도체(102)를 동시에 PCB의 접지(Ground)에 연결되어야 한다.구조상으로 SMD로 PCB실장하기 어렵다. SMD로 PCB에 실장하지 않을 경우, 다층 PCB기판에 적용하기 힘들다.
도4는 비어홀(501)로 도체 벽면을 이루는 도파관 유전체(201)안에 페라이트(403)를 삽입하여 상부도전체 덮개(101a)와 제2도전체 층(102)에 의해 밀폐되고,상부 도전체 덮개(101a) 상부면 자석(401)과 제3도전체 층(103) 하부면 자석(402)으로 자기장을 형성하는 단면구조도이다. SMD실장이나, 다층 PCB기판에 설계 구현이 가능하나, 페라이트 디스크(403) 장착을 위한 개구부 또는 논스루ㅁ접시 홀(507)를 유전체(201.202)에 만들어야 한다. 이를 위해서 제2도전층(102)을 손상하지 않고 레이저 정밀 개구부 가공을 해야한다. 레이저가공를 하더라도, 페이라트 디스크 안착을 위해 제2도전층(102)상부에 붙여 있는 PP(Pre_Preg)레진을 제거하기가 쉽지않다.잘못하면 페라이트 디스크가 안착되는 제2도전층 부분에 구멍이 생길 수 있다. 이 처럼 레이저 가공은 쉬운 공정이 아닌 만큼 제품의 단가의 상승 요인이 될 수 있다.
도5는 비어홀(501)로 도체 벽면을 이루는 도파관 유전체(201)안에 페라이트(403)를 삽입하여 도전체 덮개(101a,102a)에 의해 밀폐되고,상부 도전체 덮개(101a) 상부면 자석(401)과 하부 도전체 덮개(102a)하부면 자석(402)으로 자기장을 형성하는 단면구조도이다. SMD실장이나, 다층 PCB기판에 설계 구현이 가능하나, 페라이트 디스크(403)와 하부 자석(402)를 장착을 위해 다층기판(101,102,103,201,202,203)에 계단형 개구부 가공을 해야 한다. 일차적으로 페라이트 디스크 안착을 위해 유전체(201,202).에 홀(Hole) 벽면을 도금하지 않는 논스루홀(Non Through Hole,506)가공을 해야 하고, 이차적으로 하부 도전체 덮개(102a)안착를 위해 하부 기판(103,203)를 논스루 접시홀(508) 가공하거나,또는 레이저 가공을 하여야 한다. 접시홀 가공은 PCB가공에 있어서 특수한 가공이기 때문에 제품의 단가의 상승 요인이 될 수 있다.
본 발명은 기판 집적형 도파관 기술을 다층PCB 기판에 적용하여, 전기적으로 우수하고 안정적인 성능을 갖는 밀리미터파 서큘레이터 부품 설계와 PCB상에서 밀리미터파 서큘레이터 구현함에 있어서 제품 단가를 낮추고 양산성을 높이는 데에 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은 순차적으로 적층된 제1도전체층(101),제1유전체층(201),제2유전체층(202),제2도전체층(102),제3유전체층(203),제3도전체층으로 구성된 다층 PCB이 될 수 있다.
이때,다층 PCB(101,102,103,201,202,203)를 관통하여 논스루 비어홀(505)가 위치될 수 있다.
이때,논스루 비어홀(505)에 페라이트 디스크(403)가 위치될 수 있다.
이때 제1도전체층에 전기적으로 접촉하여 상부 도전체 덮개판(101a)는 페라이트 디스크(403)상부를 덮을 수 있다.
이때 제3도전체층에 전기적으로 접촉하여 하부 도전체 덮개판(103a)는 페라이트 디스크(403)하부를 덮을 수 있다.
이때 페라이트 디스크(403) 중심에 정렬하여 상부 자석(401)는 상부 도전체 덮개판 상부에 위치할 수 있다.
이때 페라이트 디스크(403) 중심에 정렬하여 하부 자석(402)는 하부 도전체 덮개판 하부에 위치할 수 있다
이때 비어홀(501)는 유전체층(201,202,203)를 관통하고 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하여 기판 집적형 도파관 벽면을 만들 수 있다.
이때 유전체층(201,202,203)를 관통하여 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하여, 비어홀(502)는 제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달 할 수 있다
이때,제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달하기 위하여, 개구부(502a)는 제2도전체에 위치하여, 개구부 중심축에 위치한 비어홀(502)와 함께 가상 원 동축 케이블 선(102b)을 이룰 수 있다.
이때,비어홀(503)는 유전체층(201,202)를 관통하고 제1도체층(102)과 제2도전체층(102)에 전기적으로 접촉하여 기판 집적형 도파관 벽면을 만들 수 있다.
이때,비어홀(504)는 유전체층(203)를 관통하여 제2도전체층(102)과 제3도전체층(103)에 전기적으로 접촉할 수 있다
이때,다층 PCB(101,102,103,201,202,203)를 관통하여 논스루 비어홀(505)가 위치될 수 있다.
이때,논스루 비어홀(505)에 페라이트 디스크(403)가 위치될 수 있다.
이때 제1도전체층에 전기적으로 접촉하여 상부 도전체 덮개판(101a)는 페라이트 디스크(403)상부를 덮을 수 있다.
이때 제3도전체층에 전기적으로 접촉하여 하부 도전체 덮개판(103a)는 페라이트 디스크(403)하부를 덮을 수 있다.
이때 페라이트 디스크(403) 중심에 정렬하여 상부 자석(401)는 상부 도전체 덮개판 상부에 위치할 수 있다.
이때 페라이트 디스크(403) 중심에 정렬하여 하부 자석(402)는 하부 도전체 덮개판 하부에 위치할 수 있다
이때 비어홀(501)는 유전체층(201,202,203)를 관통하고 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하여 기판 집적형 도파관 벽면을 만들 수 있다.
이때 유전체층(201,202,203)를 관통하여 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하여, 비어홀(502)는 제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달 할 수 있다
이때,제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달하기 위하여, 개구부(502a)는 제2도전체에 위치하여, 개구부 중심축에 위치한 비어홀(502)와 함께 가상 원 동축 케이블 선(102b)을 이룰 수 있다.
이때,비어홀(503)는 유전체층(201,202)를 관통하고 제1도체층(102)과 제2도전체층(102)에 전기적으로 접촉하여 기판 집적형 도파관 벽면을 만들 수 있다.
이때,비어홀(504)는 유전체층(203)를 관통하여 제2도전체층(102)과 제3도전체층(103)에 전기적으로 접촉할 수 있다
기판 집적형 도파관 기술을 다층PCB 기판에 적용하여,전기적으로 우수하고 안정적인 성능을 갖는 밀리미터파 서큘레이터를 구현하고, 또한 PCB기판상에서 밀리미터파 서큘레이터 설계 구현하여 PCB가공 공정을 일반적으로 하여 제품 단가를 낮출 수가 있다.
도1: 마이크로 스트립 구조 서큘레이터
도2: 기판 집적 도파관 구조도와 일반 도파관
도3: 일반 도파관 서큘레이터와 기판 집적 도파관 서큘레이터 및 단면도
도4: 다층 PCB상의 기판 집적 도파관 서큘레이터 예시 단면도
도5: 다층 PCB상의 기판 집적 도파관 서큘레이터 예시 단면도
도6: 다층 PCB 기판 집적 도파관 서큘레이터 대표도
도7: 대표도 왼쪽 단면도
도8: 대표도 오른쪽 단면도
도9; 계단 불연속 도파관
도10: 신호 전이 구조
도2: 기판 집적 도파관 구조도와 일반 도파관
도3: 일반 도파관 서큘레이터와 기판 집적 도파관 서큘레이터 및 단면도
도4: 다층 PCB상의 기판 집적 도파관 서큘레이터 예시 단면도
도5: 다층 PCB상의 기판 집적 도파관 서큘레이터 예시 단면도
도6: 다층 PCB 기판 집적 도파관 서큘레이터 대표도
도7: 대표도 왼쪽 단면도
도8: 대표도 오른쪽 단면도
도9; 계단 불연속 도파관
도10: 신호 전이 구조
개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 개시된 기술에서 제시된 목적또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는
것으로 이해되어서는 아니 될 것이다.한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는"직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 단수의표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계,동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도6은 본 발명의 일 실시예에 따른,다층PCB 기판상에서 기판 집적형 도파관 서큘레이터의 단면구조를 나타낸다.
도6는 유전체층(201,202,203)를 관통하고 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하는 비어홀(501)로 도체 벽면을 이루는 도파관에 논스루홀(Non Through Hole,505)가공을 통하여 페라이트 디스트(403)를 삽입하여 제1도전체층(101),제3도전체층(103)에 각각 전기적으로 접촉하는 상하부 도전체 덮개(101a,103a)에 의해 밀폐되고, 상부면 자석(401)과 하부면 자석(402)에 의해 자기장을 형성한다.
이때.비어홀(504)은 제3유전체층(203)를 관통하여 제2도전체층(102)과 제3도전체층(103)에 전기적 접촉한다.
이때, 유전체층(201,202,203)를 관통하여 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하여, 비어홀(502)는 제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달 할 수 있다
이때,제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달하기 위하여, 개구부(502a)는 제2도전체에 위치하여 비어홀(502)와 함께 가상 원 동축 케이블 선(102b)을 이룰 수 있다
도6의 페라이트 디스크 중심으로 왼쪽 부분(도7)은 입출력(1)의 제1도전체층 평면 전송 선로 기판 집적형 도파관 전이 구조 입출력(123T)단면도를 나타내고, 오른 쪽 부분(도8)은 입출력(3)의 도파관 구조 입출력(123T_a)단면도를 나타낸다.
도7는 제1도전체층(101),제3도전체층(103),비어홀(501)에 의해 높이b,폭a 인 제1기판 집적 도파관(도7 d))과 비어홀(504)과 제2도전체층(102)에 의해 유전체 높이 h인 마이크로 스트립 구조가 결합한 것 같은 구조를 이룬다,
도7 b)은 마이크로 스트립 테이퍼 선로에 의한 마이크로 스트립 입출력 전이 구조(123T)를 나타낸다.
마이크로 스트립 입출력 전이 구조(123T)은 도파관 특성 임피던스를 테이퍼 길이(Lm)에 의해서 특성 임피던스 50Ω을 갖는 상부 마이크로 스트립 선로 입출력(1,2,3)구조로 전이한다. 길이(Lm)은 대략적으로 주파수 파장의 1/4에서 파장의 1/2정도가 된다. 도7e),f)은 마이크로 스트립(123B) 형태와 CPW(Coplanar Waveguide,123B_a)형태의 하부 입출력(1a,2a,3a) 구조도를 나타낸다. 도7 c)는 상부 입출력(1)과 하부 입출력(1a)을 연결하는 가상 원동축케이블(102b)의 도을 나타낸다 가상 원동축케이블(102b)는 내경역할하는 지름r인 비어홀(502)와 외경역할 하는 지름이 W인 슬롯구(502a)로 구성된다. 도7 ,e),f)은 마이크로 스트립(123B) 형태와 CPW(Coplanar Waveguide,123B_a)형태의 하부 입출력(1a,2a,3a) 구조도를 나타낸다 도 d)는 도 a)의 SIW구조을 도파관 구조로 나타낸 사시도이다.
유전체층(201,202)를 관통하고 제1도체층(102)과 제2도전체층(102)에 전기적으로 접촉하여 제2기판 집적형 도파관 벽면을 만드는 비어홀(503) 추가하여 도8의 구조를 만들 수 있다.
도8는 제1도전체층(101),제3도전체층(103),비어홀(501)에 의해 높이b,폭a 인 기판 집적 도파관(도8 d))과 비어홀(504), 비어홀(503),제2도전체층(102)에 의해 유전체 높이 h,폭a 인 제2기판 집적 도파관이 접합된 형태의 도이다.
도8 b)는 도파관 입출력 구조(123T_a)로서 비어홀(503)에 의해 페쇄된 도파관 벽면과 전파 방향으로 페쇄된 벽면의 중앙의 연장 선상에서 Lw길이만큼 떨어진 비어홀(502)로 구성된 구조이다. Lw의 길이는 파장의 1/4 정도가 되고,이 부분에서 도파관의 전기적인 신호가 가장 크게 도 c)의 가상 원 동축 케이블선(102b)으로 전달된다.이 원 동축 케이블은 비어홀(502)와 슬롯구(502a)로 구성된다.도8 ,e),f)은 마이크로 스트립(123B) 형태와 CPW(Coplanar Waveguide,123B_a)형태의 하부 입출력(1a,2a,3a) 구조도를 나타낸다. 도 d)는 도 a)의 SIW구조을 도파관 구조로 나타낸 사시도이다.
상기와 같이,서큐레이터 상부 입출력(1,2,3)는 마이크로스트립선로(123T)구조 형태가 될 수 있고,또한 기판 집적 도파관(123T_a)구조 형태가 될 수 있다. 하부 입출력(1a,2a,3a)는 마이크로스트립구조(123B) 또는 CPW(123B_a)구조 형태가 될 수 있다.
비어홀(501,504)에 의해서 도7,도8은 도9와 같이 높이 b인 제1 집적형 도파관과 높이h인 제2 집적형 도파관의 결합 형태가 된다.이로 인해,도파관 비연속적인 지점이 생긴다.
비연속적인 지점 전후의 장방향 도파관의 TE모드 차단 주파수는 거의 동일하나,커패시터(Capacitor)성분이 발생하여, 장방향 도파관의 입출력의 임피던스가 변화한다. 제1 집적형 도파관과 상부 입출력(1,2,3)간의 전이구조에 의한 임피던스 매칭은 변화하게 되어 서큘레이터의 특성은 변화하게 도니다. 이 커패시터 성분을 고려하여 제1 집적형 도파관과 상부 입출력(1,2,3)간 임피던스 매칭을 하여야 한다.Capacitor의 값에 의한 션트 서셥턴스(shunt susceptance) 값 B는 하기 수학식과 같다
3)
이때,A는
과 장방향 도파관 특성 임피던스에 의한 실험치 상수을 나타내고 λ은 주파수 파장을 표현한다.부하 임핀던스(Load Impedance)은 도9 b)와 같이 ZL =jB+Zo와 같이 된다
4)
5)
도7,도8의 비어홀(504)으로터 떨어진 지점L의 임피던스는 도파관 전송선로의 식 4),5)에 따른다. 이때, Zo는 도파관 특성 임피던스이고,β는 전파 상수가 된다. 식4),5)에 의해 Zin의 선트 서셥던스의 값이 -jB인 지점의 L을 찾으면 비어홀(504)에 의한 커패시터 값을 상쇄할 수 있다. 이로써,도파관 비연속성에 의해 생긴 커패시터 상쇄를 통해 상부 입출력과 서큘레이터 기판 집적 도파관에 대한 매칭을 길이L로 할 수 있다.
도파관 서큘레이터 상부 입출력(1,2,3)은 서큐레이터 하부 입출력(1a,2a,3a)의 연결 전이 구조(102b)는 도10과 같다.
제1도전체층(101) 상부 신호선과 제3도전체층(103) 하부 신호선을 제2도전체층 지름 W인 슬롯 (slot)중심을 관통하는 지름 r인 비아홀(502)로 연결하여, 제1도전체층과 제3도전체층의 신호를 상호 교환한다. 이때, 지름인 비아홀(502)과 제2도전체층 상의 지름W인 슬롯은 가상 원 동축 케이블 선(Pseudo Circular Coaxial Cable line)과 같은 역할을 한다. 동축 케이블 선과 같이 TEM 모드로 해석되며,특성 임피던스와 차단 주파수는 하기 수학식 6),7)과 같다.
6)
7)
C는 빛의 속도,ε는 기판 유전율을 의미한다.
만약 슬롯 구멍이 장방형 형태이고, 이를 관통하는 비어홀(502)이 배열의 형태일 경우는 장방형 동축 동축 케이블(Rectangular Coaxial Cable Line)로 해석된다. 도10 b)는 도전체층 신호선들이 슬롯구를 통과하는 전기장 분포를 나타내는 도이다.
상기와 같이 상부 입출력(1,2,3)과 하부 입출력(1a,2a,3a)의 임피던스의 매칭은 비아혹(502)지름 크기r와 스루홀 지름크기W를 조절하여 임피던스와 차단 주파수를 조절 할 수 이다. 즉,상부 입출력(1,2,3)과 하부 입출력(1a,2a,3a) 매칭을 가상 동축 케이블 선(102b)로 할 수 있다.
이상에서와 같이 본 고안의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 바람직한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아니다. 이처럼 이 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 본 고안의 실시예의 결합을 통해 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
것으로 이해되어서는 아니 될 것이다.한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는"직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 단수의표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계,동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도6은 본 발명의 일 실시예에 따른,다층PCB 기판상에서 기판 집적형 도파관 서큘레이터의 단면구조를 나타낸다.
도6는 유전체층(201,202,203)를 관통하고 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하는 비어홀(501)로 도체 벽면을 이루는 도파관에 논스루홀(Non Through Hole,505)가공을 통하여 페라이트 디스트(403)를 삽입하여 제1도전체층(101),제3도전체층(103)에 각각 전기적으로 접촉하는 상하부 도전체 덮개(101a,103a)에 의해 밀폐되고, 상부면 자석(401)과 하부면 자석(402)에 의해 자기장을 형성한다.
이때.비어홀(504)은 제3유전체층(203)를 관통하여 제2도전체층(102)과 제3도전체층(103)에 전기적 접촉한다.
이때, 유전체층(201,202,203)를 관통하여 제1도전체층(101)과 제3도전체층(103)에 전기적으로 접촉하여, 비어홀(502)는 제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달 할 수 있다
이때,제1도전체층에 위치한 상부 입출력 신호(1,2,3)을 제3도전체층에 위치한 입출력 신호(1a,2a,3a)에 전달하기 위하여, 개구부(502a)는 제2도전체에 위치하여 비어홀(502)와 함께 가상 원 동축 케이블 선(102b)을 이룰 수 있다
도6의 페라이트 디스크 중심으로 왼쪽 부분(도7)은 입출력(1)의 제1도전체층 평면 전송 선로 기판 집적형 도파관 전이 구조 입출력(123T)단면도를 나타내고, 오른 쪽 부분(도8)은 입출력(3)의 도파관 구조 입출력(123T_a)단면도를 나타낸다.
도7는 제1도전체층(101),제3도전체층(103),비어홀(501)에 의해 높이b,폭a 인 제1기판 집적 도파관(도7 d))과 비어홀(504)과 제2도전체층(102)에 의해 유전체 높이 h인 마이크로 스트립 구조가 결합한 것 같은 구조를 이룬다,
도7 b)은 마이크로 스트립 테이퍼 선로에 의한 마이크로 스트립 입출력 전이 구조(123T)를 나타낸다.
마이크로 스트립 입출력 전이 구조(123T)은 도파관 특성 임피던스를 테이퍼 길이(Lm)에 의해서 특성 임피던스 50Ω을 갖는 상부 마이크로 스트립 선로 입출력(1,2,3)구조로 전이한다. 길이(Lm)은 대략적으로 주파수 파장의 1/4에서 파장의 1/2정도가 된다. 도7e),f)은 마이크로 스트립(123B) 형태와 CPW(Coplanar Waveguide,123B_a)형태의 하부 입출력(1a,2a,3a) 구조도를 나타낸다. 도7 c)는 상부 입출력(1)과 하부 입출력(1a)을 연결하는 가상 원동축케이블(102b)의 도을 나타낸다 가상 원동축케이블(102b)는 내경역할하는 지름r인 비어홀(502)와 외경역할 하는 지름이 W인 슬롯구(502a)로 구성된다. 도7 ,e),f)은 마이크로 스트립(123B) 형태와 CPW(Coplanar Waveguide,123B_a)형태의 하부 입출력(1a,2a,3a) 구조도를 나타낸다 도 d)는 도 a)의 SIW구조을 도파관 구조로 나타낸 사시도이다.
유전체층(201,202)를 관통하고 제1도체층(102)과 제2도전체층(102)에 전기적으로 접촉하여 제2기판 집적형 도파관 벽면을 만드는 비어홀(503) 추가하여 도8의 구조를 만들 수 있다.
도8는 제1도전체층(101),제3도전체층(103),비어홀(501)에 의해 높이b,폭a 인 기판 집적 도파관(도8 d))과 비어홀(504), 비어홀(503),제2도전체층(102)에 의해 유전체 높이 h,폭a 인 제2기판 집적 도파관이 접합된 형태의 도이다.
도8 b)는 도파관 입출력 구조(123T_a)로서 비어홀(503)에 의해 페쇄된 도파관 벽면과 전파 방향으로 페쇄된 벽면의 중앙의 연장 선상에서 Lw길이만큼 떨어진 비어홀(502)로 구성된 구조이다. Lw의 길이는 파장의 1/4 정도가 되고,이 부분에서 도파관의 전기적인 신호가 가장 크게 도 c)의 가상 원 동축 케이블선(102b)으로 전달된다.이 원 동축 케이블은 비어홀(502)와 슬롯구(502a)로 구성된다.도8 ,e),f)은 마이크로 스트립(123B) 형태와 CPW(Coplanar Waveguide,123B_a)형태의 하부 입출력(1a,2a,3a) 구조도를 나타낸다. 도 d)는 도 a)의 SIW구조을 도파관 구조로 나타낸 사시도이다.
상기와 같이,서큐레이터 상부 입출력(1,2,3)는 마이크로스트립선로(123T)구조 형태가 될 수 있고,또한 기판 집적 도파관(123T_a)구조 형태가 될 수 있다. 하부 입출력(1a,2a,3a)는 마이크로스트립구조(123B) 또는 CPW(123B_a)구조 형태가 될 수 있다.
비어홀(501,504)에 의해서 도7,도8은 도9와 같이 높이 b인 제1 집적형 도파관과 높이h인 제2 집적형 도파관의 결합 형태가 된다.이로 인해,도파관 비연속적인 지점이 생긴다.
비연속적인 지점 전후의 장방향 도파관의 TE모드 차단 주파수는 거의 동일하나,커패시터(Capacitor)성분이 발생하여, 장방향 도파관의 입출력의 임피던스가 변화한다. 제1 집적형 도파관과 상부 입출력(1,2,3)간의 전이구조에 의한 임피던스 매칭은 변화하게 되어 서큘레이터의 특성은 변화하게 도니다. 이 커패시터 성분을 고려하여 제1 집적형 도파관과 상부 입출력(1,2,3)간 임피던스 매칭을 하여야 한다.Capacitor의 값에 의한 션트 서셥턴스(shunt susceptance) 값 B는 하기 수학식과 같다
이때,A는
도7,도8의 비어홀(504)으로터 떨어진 지점L의 임피던스는 도파관 전송선로의 식 4),5)에 따른다. 이때, Zo는 도파관 특성 임피던스이고,β는 전파 상수가 된다. 식4),5)에 의해 Zin의 선트 서셥던스의 값이 -jB인 지점의 L을 찾으면 비어홀(504)에 의한 커패시터 값을 상쇄할 수 있다. 이로써,도파관 비연속성에 의해 생긴 커패시터 상쇄를 통해 상부 입출력과 서큘레이터 기판 집적 도파관에 대한 매칭을 길이L로 할 수 있다.
도파관 서큘레이터 상부 입출력(1,2,3)은 서큐레이터 하부 입출력(1a,2a,3a)의 연결 전이 구조(102b)는 도10과 같다.
제1도전체층(101) 상부 신호선과 제3도전체층(103) 하부 신호선을 제2도전체층 지름 W인 슬롯 (slot)중심을 관통하는 지름 r인 비아홀(502)로 연결하여, 제1도전체층과 제3도전체층의 신호를 상호 교환한다. 이때, 지름인 비아홀(502)과 제2도전체층 상의 지름W인 슬롯은 가상 원 동축 케이블 선(Pseudo Circular Coaxial Cable line)과 같은 역할을 한다. 동축 케이블 선과 같이 TEM 모드로 해석되며,특성 임피던스와 차단 주파수는 하기 수학식 6),7)과 같다.
C는 빛의 속도,ε는 기판 유전율을 의미한다.
만약 슬롯 구멍이 장방형 형태이고, 이를 관통하는 비어홀(502)이 배열의 형태일 경우는 장방형 동축 동축 케이블(Rectangular Coaxial Cable Line)로 해석된다. 도10 b)는 도전체층 신호선들이 슬롯구를 통과하는 전기장 분포를 나타내는 도이다.
상기와 같이 상부 입출력(1,2,3)과 하부 입출력(1a,2a,3a)의 임피던스의 매칭은 비아혹(502)지름 크기r와 스루홀 지름크기W를 조절하여 임피던스와 차단 주파수를 조절 할 수 이다. 즉,상부 입출력(1,2,3)과 하부 입출력(1a,2a,3a) 매칭을 가상 동축 케이블 선(102b)로 할 수 있다.
이상에서와 같이 본 고안의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 바람직한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아니다. 이처럼 이 기술 분야의 통상의 전문가라면 본 고안의 기술 사상의 범위 내에서 본 고안의 실시예의 결합을 통해 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
1,2,3: 상부 입출력단자
1a,2a,3a: 하부 입출력단자
101,102.103: 제1도전체층,제2도전체층,제3도전체층
201,202,203: 제1유전체층,제2유전체층,제3유전체층
401:상부 자석
402:하부 자석
403:페라이트 디스크
101a,102a,103a: 도전체 덮개
500,501,502,503,504:비어홀
505,506:논스루(홀 벽면이 도금되지 않은) 비어홀
507,508:논스루(홀 벽면이 도금되지 않은) 접시 홀
502a:제2도전체층 슬롯구
1a,2a,3a: 하부 입출력단자
101,102.103: 제1도전체층,제2도전체층,제3도전체층
201,202,203: 제1유전체층,제2유전체층,제3유전체층
401:상부 자석
402:하부 자석
403:페라이트 디스크
101a,102a,103a: 도전체 덮개
500,501,502,503,504:비어홀
505,506:논스루(홀 벽면이 도금되지 않은) 비어홀
507,508:논스루(홀 벽면이 도금되지 않은) 접시 홀
502a:제2도전체층 슬롯구
Claims (5)
- 순차적으로 적층된 제1도전체층(101),제1유전체층(201),제2유전체층(202),제2도전체층(102),제3유전체층(203),제3도전체층(103)으로 구성된 다층 PCB기판;
상기 제1도전체층(101) 상부 입출력 단자(1,2,3);
상기 제3도전체층(103) 하부 입출력 단자(1a,2a,3a);
상기 제1도전체층(101),제3도전체층(103)에 전기적으로 접촉하여 유전체(201.202.203)를 관통하는 제1 비어홀(501);
상기 제1도전체층(101),제3도전체층(103)에 전기적으로 접촉하여 유전체(201.202.203)를 관통하는 제2 비어홀(502);
상기 제1도전체층(101),제2도전체층(102)에 전기적으로 접촉하여 유전체(201.202)를 관통하는 제3비어홀(503);
상기 제2도전체층(102),제3도전체층(103)에 전기적으로 접촉하여 유전체(203)를 관통하는 제4 비어홀(504);
상기 제2 도전체층(102)에 위치하며, 지름 r인 제2 비어홀(502) 중심축에 위치한 지름 W인 슬롯구멍(개구부,502b);
상기 제2 비어홀(502)와 슬롯 구멍(502b)으로 구성된 가상 원 동축 케이블 전이 구조(102b);
상기 제1 비어홀(501)들,제1도전체층(101), 제3도전체층(103),유전체층(201,202,203)에 의한 제1기판 집적형 도파관;
상기 제1기판 집적형 도파관 중심에 위치하고,상기 다층 PCB를 관통하는 논스루 비어홀(505);
상기 논스루 비어홀를 채우는 페라이트 디스크(403);
상기 제1 도전체층(101) 상부에 전기적으로 접촉하면서 페라이트 디스크(403) 상부를 덮는 상부 도전체 덮개(101a);
상기 제3 도전체층(103) 하부에 전기적으로 접촉하면서 페라이트 디스크(403) 하부를 덮는 하부 도전체 덮개(103a);
상기 페라이트 디스크(403) 중심선상의 상부에 위치한 상부 자석(401);
상기 페라이트 디스크(403) 중심선상의 하부에 위치한 하부 자석(402);
를 포함하여, 상기 제2 비어홀(502)는 제1기판 집적형 도파관의 전파 방향의 중심에 위치하는 서큘레이터.
- 제1항에 있어서,
상기 제1 도전체층(101)상에 제1 기판 집적형 도파관에 연결된 테이퍼 마이크로 스트립 선로Lm에 의한 제1 기판 집적형 도파관 마이크로 스트립 선로 전이 구조 형태(123T);
상기 제1도전체층(101) 상부에 형성된 입출력 단자(1,2,3)의 기판 집적형 도파관 마이크로 스트립 선로 전이 구조 형태(123T);
상기를 포함하는 서큘레이터.
- 제1항에 있어서,
상기 제3비어홀(503)들,제4비어홀(504),제1도전체층(101),제2도전체층(102),유전체층(201,202)에 의한 제2기판 집적형 도파관:
상기 제3 비어홀(503)들에 의해 전파 전송를 막는 밀폐된 제2기판 집적형 도파관;
상기 밀폐된 제2기판 집적형 도파관의 벽면으로부터 길이Lw만큼 떨어져서 위치한 제2비어홀(502);
상기 밀폐된 제2기판 집적형 도파관과 제2비어홀(502)로 구성된 집적형 도파관 입출력 형태(123T_a);
상기 제1도전체층(101) 상부에 형성된 입출력 단자(1,2,3)의 기판 집적형 도파관 입출력 형태(123T_a);
상기를 포함하는 서큘레이터.
- 제1항에 있어서,
상기 상부 입출력 단자(1,2,3)에 가상 원 동축 케이블 전이 구조(102b)에 의해 연결된 하부 입출력
단자(1a,2a,3a)의 마이크로 스트립 선로형태 구조(123B);
상기를 포함한 서큘레이터.
- 제1항에 있어서,
상기 상부 입출력 단자(1,2,3)에 가상 원 동축 케이블 전이 구조(102b)에 의해 연결된 하부 입출력
단자(1a,2a,3a)의 CPW선로 형태 구조(123B_a);
상기를 포함한 서큘레이터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180090415A KR101914014B1 (ko) | 2018-08-02 | 2018-08-02 | 기판 집적형 도파관 구조를 갖는 밀리미터파 서큘레이터 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020180090415A KR101914014B1 (ko) | 2018-08-02 | 2018-08-02 | 기판 집적형 도파관 구조를 갖는 밀리미터파 서큘레이터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101914014B1 true KR101914014B1 (ko) | 2018-12-28 |
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ID=65008745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180090415A KR101914014B1 (ko) | 2018-08-02 | 2018-08-02 | 기판 집적형 도파관 구조를 갖는 밀리미터파 서큘레이터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101914014B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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2018
- 2018-08-02 KR KR1020180090415A patent/KR101914014B1/ko active
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