KR101912636B1 - Semiconductor device manufacturing method and computer-readable storage medium - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

효율적으로 다단의 양호한 형상의 계단 형상의 구조를 형성할 수 있는 반도체 장치의 제조 방법 및 컴퓨터 기록 매체를 제공한다. 제 1 유전율의 제 1 막과, 제 1 유전율과는 상이한 유전율의 제 2 막이 교호로 적층된 다층막과, 다층막의 상층에 위치하고 에칭 마스크로서 기능하는 포토레지스트층을 가지는 기판을 에칭하여, 계단 형상의 구조를 형성하는 반도체 장치의 제조 방법으로서, 포토레지스트층을 마스크로서 제 1 막을 플라즈마 에칭하는 제 1 공정과, 수소 함유 플라즈마에 포토레지스트층을 노출하는 제 2 공정과, 포토레지스트층을 트리밍하는 제 3 공정과, 제 3 공정에 의해 트리밍한 포토레지스트층 및 제 1 공정에서 플라즈마 에칭한 제 1 막을 마스크로서 제 2 막을 에칭하는 제 4 공정을 가지고, 제 1 공정 내지 제 4 공정을 반복하여 행함으로써, 다층막을 계단 형상의 구조로 한다. Provided are a method of manufacturing a semiconductor device and a computer recording medium capable of efficiently forming a multi-stage stepped structure with good shape. A multilayer film in which a first film of a first dielectric constant and a second film of a different dielectric constant are alternately stacked and a substrate having a photoresist layer which is located on the upper layer of the multilayer film and functions as an etching mask are etched to form a stepped A method for manufacturing a semiconductor device, comprising: a first step of plasma-etching a first film using a photoresist layer as a mask; a second step of exposing a photoresist layer to a hydrogen-containing plasma; And a fourth step of etching the second film using the photoresist layer trimmed by the third step and the first film subjected to the plasma etching in the first step as a mask and repeating the first step to the fourth step , And the multi-layered film has a stepped structure.

Description

반도체 장치의 제조 방법 및 컴퓨터 기록 매체{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND COMPUTER-READABLE STORAGE MEDIUM}Technical Field [0001] The present invention relates to a semiconductor device manufacturing method and a computer-readable recording medium,

본 발명은 반도체 장치의 제조 방법 및 컴퓨터 기록 매체에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device and a computer recording medium.

종래부터, 반도체 장치의 제조 공정에서는 반도체 웨이퍼 등의 기판에 플라즈마를 작용시켜, 에칭 및 성막 등의 처리를 실시하는 플라즈마 처리가 행해지고 있다. 이러한 반도체 장치의 제조 공정, 예를 들면 NAND형 플래쉬 메모리의 제조 공정에서는 유전율이 상이한 2 종류의 막, 예를 들면 절연막과 도전막이 교호로 적층된 다층막에 대하여, 플라즈마 에칭과 마스크의 트리밍을 행하여, 계단 형상의 구조를 형성하는 것이 알려져 있다(예를 들면, 특허 문헌 1 참조). Conventionally, in a manufacturing process of a semiconductor device, a plasma process is performed in which plasma is caused to act on a substrate such as a semiconductor wafer to perform processes such as etching and film formation. In the manufacturing process of such a semiconductor device, for example, a process of manufacturing a NAND type flash memory, plasma etching and mask trimming are performed on two kinds of films having different dielectric constants, for example, a multilayer film in which insulating films and conductive films are alternately stacked, It is known to form a step-like structure (see, for example, Patent Document 1).

일본특허공개공보 2009-170661호Japanese Patent Application Laid-Open No. 2009-170661

상기한 바와 같이, 유전율이 상이한 2 종류의 막, 예를 들면 절연막과 도전막이 교호로 적층된 다층막에서 계단 형상의 구조를 형성하는 반도체 장치의 제조 공정에서는 공정수가 많아져 제조 효율이 악화되고, 퇴적물의 영향 등으로 다단의 양호한 형상의 계단 형상의 구조를 형성하는 것이 곤란하다고 하는 문제가 있었다. As described above, in the process of manufacturing a semiconductor device that forms a step-like structure in a multilayer film in which two kinds of films having different dielectric constants are alternately stacked, for example, insulating films and conductive films are alternately stacked, the number of steps increases, There is a problem that it is difficult to form a multi-step stair-like structure with good influence.

본 발명은 상기 종래의 사정에 대처하여 이루어진 것으로, 효율적으로 다단의 양호한 형상의 계단 형상의 구조를 형성할 수 있는 반도체 장치의 제조 방법 및 컴퓨터 기록 매체를 제공하고자 하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device and a computer recording medium capable of efficiently forming a multi-stepped stepped structure with good shape.

본 발명의 반도체 장치의 제조 방법의 일태양은, 제 1 유전율을 가지는 제 1막과, 상기 제 1 유전율과는 상이한 제 2 유전율을 가지는 제 2 막이 교호로 적층된 다층막과, 상기 다층막의 상층에 위치하고 에칭 마스크로서 기능하는 포토레지스트층을 가지는 기판을 에칭하여, 계단 형상의 구조를 형성하는 반도체 장치의 제조 방법으로서, 상기 포토레지스트층을 마스크로서 상기 제 1 막을 플라즈마 에칭하는 제 1 공정과, 수소 함유 플라즈마에 상기 포토레지스트층을 노출하는 제 2 공정과, 상기 포토레지스트층을 트리밍하는 제 3 공정과, 상기 제 3 공정에 의해 트리밍한 포토레지스트층 및 상기 제 1 공정에서 플라즈마 에칭한 제 1 막을 마스크로서 상기 제 2 막을 에칭하는 제 4 공정을 가지고, 상기 제 1 공정 내지 상기 제 4 공정을 반복하여 행함으로써, 상기 다층막을 계단 형상의 구조로 하는 것을 특징으로 한다. One aspect of a manufacturing method of a semiconductor device of the present invention is a manufacturing method of a semiconductor device including a multilayer film in which a first film having a first permittivity and a second film having a second permittivity different from the first permittivity are alternately laminated, Forming a stepped structure by etching a substrate having a photoresist layer serving as an etching mask, the method comprising: a first step of plasma-etching the first film using the photoresist layer as a mask; A second step of exposing the photoresist layer to a plasma containing silicon, a third step of trimming the photoresist layer, a photoresist layer trimmed by the third step, and a first film subjected to plasma etching in the first step And a fourth step of etching the second film as a mask, wherein the first step to the fourth step are repeated, Characterized in that the group as a multi-layer film of the step-like structure.

본 발명에 따르면, 효율적으로 다단의 양호한 형상의 계단 형상의 구조를 형성할 수 있는 반도체 장치의 제조 방법 및 컴퓨터 기록 매체를 제공할 수 있다. According to the present invention, it is possible to provide a method of manufacturing a semiconductor device and a computer recording medium capable of efficiently forming a multi-step stair-step structure with good shape.

도 1은 본 발명의 일실시예에 이용하는 플라즈마 처리 장치의 개략 구성을 모식적으로 도시한 도이다.
도 2는 본 발명의 일실시예에 따른 반도체 웨이퍼의 단면의 개략 구성을 모식적으로 도시한 도이다.
도 3은 본 발명의 일실시예의 공정을 나타낸 순서도이다.
도 4는 SiF4의 유량과 트림비와의 관계를 나타낸 그래프이다.Fig. 1 is a diagram schematically showing a schematic configuration of a plasma processing apparatus used in an embodiment of the present invention.
2 is a diagram schematically showing a schematic configuration of a section of a semiconductor wafer according to an embodiment of the present invention.
FIG. 3 is a flowchart showing a process of an embodiment of the present invention.
4 is a graph showing the relationship between the flow rate of SiF 4 and the trim ratio.

이하에, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 도 1은 실시예에 따른 반도체 장치의 제조 방법에 이용하는 플라즈마 처리 장치의 구성을 도시한 것이다. 플라즈마 처리 장치는 기밀하게 구성되고, 전기적으로 접지 전위로 된 처리 챔버(1)를 가지고 있다. Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 shows a configuration of a plasma processing apparatus used in a method of manufacturing a semiconductor device according to an embodiment. The plasma processing apparatus has a processing chamber 1 configured to be airtight and electrically grounded.

이 처리 챔버(1)는 원통 형상으로 이루어지고, 예를 들면 표면에 양극 산화 피막이 형성된 알루미늄 등으로 구성되어 있다. 처리 챔버(1) 내에는 피처리 기판인 반도체 웨이퍼(W)가 대략 수평으로 재치(載置)되는 재치대(2)가 설치되어 있다. 이 재치대(2)는 하부 전극을 겸한 것으로, 예를 들면 알루미늄 등의 도전성 재료로 구성되어 있고, 절연판(3)을 개재하여 도체의 지지대(4)에 지지되어 있다. 또한, 재치대(2) 상의 외주 부분에는 반도체 웨이퍼(W)의 주위를 둘러싸도록 환상(環狀)으로 형성된 포커스 링(5)이 설치되어 있다. The processing chamber 1 is formed in a cylindrical shape, and is made of, for example, aluminum on the surface of which an anodized film is formed. In the processing chamber 1, a table 2 on which a semiconductor wafer W as a substrate to be processed is placed substantially horizontally is provided. The mounting table 2 also serves as a lower electrode, and is made of, for example, a conductive material such as aluminum and is supported by a supporting base 4 of a conductor via an insulating plate 3. A focus ring 5 formed annularly so as to surround the periphery of the semiconductor wafer W is provided on the outer periphery of the mount table 2. [

재치대(2)에는 제 1 매칭 박스(11a)를 개재하여 제 1 고주파 전원(10a)이 접속되고, 제 2 매칭 박스(11b)를 개재하여 제 2 고주파 전원(10b)이 접속되어 있다. 제 1 고주파 전원(10a)으로부터는 소정 주파수(예를 들면, 100 MHz)의 고주파 전력이 재치대(2)로 공급되도록 되어 있다. 한편, 제 2 고주파 전원(10b)으로부터는 제 1 고주파 전원(10a)보다 낮은 소정 주파수(예를 들면, 13.56 MHz)의 고주파 전력이 재치대(2)로 공급되도록 되어 있다. The first high frequency power supply 10a is connected to the mounting table 2 via the first matching box 11a and the second high frequency power supply 10b is connected via the second matching box 11b. A high frequency power of a predetermined frequency (for example, 100 MHz) is supplied from the first high frequency power source 10a to the table 2. On the other hand, high frequency power of a predetermined frequency (for example, 13.56 MHz) lower than that of the first high frequency power supply 10a is supplied from the second high frequency power supply 10b to the mounting table 2.

한편, 재치대(2)에 대향하여 그 상방에는 샤워 헤드(16)가 재치대(2)와 평행하게 대향하여 설치되어 있고, 이 샤워 헤드(16)는 접지 전위로 되어 있다. 따라서, 이들 샤워 헤드(16)와 재치대(2)는 한 쌍의 대향 전극(상부 전극과 하부 전극)으로서 기능하도록 되어 있다. On the other hand, a shower head 16 is provided so as to face the mounting table 2 so as to face the mounting table 2 in parallel thereto. The shower head 16 has a ground potential. Therefore, the showerhead 16 and the mounting table 2 function as a pair of counter electrodes (upper electrode and lower electrode).

재치대(2)의 상면에는 반도체 웨이퍼(W)를 정전 흡착하기 위한 정전 척(6)이 설치되어 있다. 이 정전 척(6)은 절연체(6b)의 사이에 전극(6a)을 개재시켜 구성되어 있고, 전극(6a)에는 직류 전원(12)이 접속되어 있다. 그리고, 전극(6a)에 직류 전원(12)으로부터 직류 전압이 인가됨으로써, 쿨롱력 등에 의해 반도체 웨이퍼(W)가 흡착되도록 구성되어 있다. An electrostatic chuck 6 for electrostatically attracting the semiconductor wafer W is provided on the upper surface of the mounting table 2. The electrostatic chuck 6 is constituted by interposing an electrode 6a between the insulators 6b and a DC power source 12 is connected to the electrode 6a. The direct current voltage is applied to the electrode 6a from the direct current power source 12 so that the semiconductor wafer W is attracted by the Coulomb force or the like.

재치대(2)의 내부에는 도시하지 않은 냉매 유로가 형성되어 있어, 그 내에 적당한 냉매를 순환시켜 그 온도를 제어할 수 있도록 되어 있다. 또한, 재치대(2)에는 반도체 웨이퍼(W)의 이면측으로 헬륨 가스 등의 백 사이드 가스(이면측 전열 가스)를 공급하기 위한 백 사이드 가스 공급 배관(30a, 30b)이 접속되어 있어, 백 사이드 가스 공급원(31)으로부터 반도체 웨이퍼(W)의 이면측으로 백 사이드 가스를 공급할 수 있도록 되어 있다. 또한, 백 사이드 가스 공급 배관(30a)은 반도체 웨이퍼(W)의 중앙부로, 백 사이드 가스 공급 배관(30b)은 반도체 웨이퍼(W)의 주연부로 백 사이드 가스를 공급하기 위한 것이다. 이러한 구성에 의해, 반도체 웨이퍼(W)를 소정의 온도로 제어 가능하게 되어 있다. 또한, 포커스 링(5)의 외측 하방에는 배기 링(13)이 설치되어 있다. 배기 링(13)은 지지대(4)를 통하여 처리 챔버(1)와 도통하고 있다. A coolant channel (not shown) is formed in the mount table 2, and the temperature can be controlled by circulating a suitable coolant in the coolant channel. Back side gas supply pipes 30a and 30b for supplying back side gas (back side heat transfer gas) such as helium gas to the back side of the semiconductor wafer W are connected to the mounting table 2, The backside gas can be supplied from the gas supply source 31 to the back side of the semiconductor wafer W. [ The backside gas supply pipe 30a is for supplying the backside gas to the central portion of the semiconductor wafer W and the backside gas supply pipe 30b is for supplying the backside gas to the periphery of the semiconductor wafer W. With this configuration, the semiconductor wafer W can be controlled at a predetermined temperature. An exhaust ring 13 is provided below the focus ring 5 on the outer side. The exhaust ring 13 is in communication with the processing chamber 1 through the support base 4.

처리 챔버(1)의 천벽 부분에, 재치대(2)에 대향하도록 설치된 샤워 헤드(16)에는 그 하면에 다수의 가스 토출홀(18)이 형성되어 있고, 그 상부에 가스 도입부(16a)가 설치되어 있다. 그리고, 그 내부에는 공간(17)이 형성되어 있다. 가스 도입부(16a)에는 가스 공급 배관(15a)이 접속되어 있고, 이 가스 공급 배관(15a)의 타단에는 플라즈마 에칭용의 가스(에칭 가스) 등을 공급하는 처리 가스 공급계(15)가 접속되어 있다.A plurality of gas discharging holes 18 are formed on the bottom surface of the shower head 16 disposed to face the mounting table 2 on the top wall portion of the processing chamber 1. A gas introducing portion 16a Is installed. A space 17 is formed therein. A gas supply pipe 15a is connected to the gas introducing portion 16a and a process gas supply system 15 for supplying plasma etching gas (etching gas) or the like is connected to the other end of the gas supply pipe 15a have.

처리 가스 공급계(15)로부터 공급된 가스는 가스 공급 배관(15a), 가스 도입부(16a)를 거쳐 샤워 헤드(16) 내부의 공간(17)에 도달하고, 가스 토출홀(18)로부터 반도체 웨이퍼(W)를 향해 토출된다.The gas supplied from the process gas supply system 15 reaches the space 17 in the shower head 16 via the gas supply pipe 15a and the gas introducing portion 16a and reaches the space 17 from the gas discharge hole 18, (W).

처리 챔버(1)의 하부에는 배기 포트(19)가 형성되어 있고, 이 배기 포트(19)에는 배기계(20)가 접속되어 있다. 그리고, 배기계(20)에 설치된 진공 펌프를 작동시킴으로써 처리 챔버(1) 내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 처리 챔버(1)의 측벽에는 반도체 웨이퍼(W)의 반입출구를 개폐하는 게이트 밸브(24)가 설치되어 있다. An exhaust port 19 is formed in a lower portion of the processing chamber 1 and an exhaust system 20 is connected to the exhaust port 19. The inside of the processing chamber 1 can be depressurized to a predetermined degree of vacuum by operating a vacuum pump provided in the exhaust system 20. [ On the other hand, on the side wall of the processing chamber 1, a gate valve 24 for opening and closing the loading / unloading port of the semiconductor wafer W is provided.

한편, 처리 챔버(1)의 주위에는 동심 형상으로 링 자석(21)이 배치되어 있다. 이 링 자석(21)은 상측 링 자석(21a)과, 이 상측 링 자석(21a)의 하측에 배치된 하측 링 자석(21b)으로 구성되어 있고, 재치대(2)와 샤워 헤드(16) 사이의 공간에, 소정의 자장을 형성하도록 되어 있다. 이 링 자석(21)은 도시하지 않은 모터 등의 회전 수단에 의해 회전 가능하게 되어 있다. On the other hand, ring magnets 21 are arranged concentrically around the processing chamber 1. [ The ring magnet 21 is constituted by an upper ring magnet 21a and a lower ring magnet 21b disposed below the upper ring magnet 21a and between the mount 2 and the shower head 16 A predetermined magnetic field is formed. The ring magnet 21 is rotatable by a rotating means such as a motor (not shown).

상기 구성의 플라즈마 처리 장치는 제어부(60)에 의해 그 동작이 통괄적으로 제어된다. 이 제어부(60)는 CPU를 구비하여 플라즈마 처리 장치의 각 부를 제어하는 프로세스 콘트롤러(61)와, 유저 인터페이스부(62)와, 기억부(63)를 구비하고 있다. The operation of the plasma processing apparatus constructed as above is controlled by the control unit 60 in a general manner. The control unit 60 includes a CPU, a process controller 61 for controlling each part of the plasma processing apparatus, a user interface unit 62, and a storage unit 63.

유저 인터페이스부(62)는 공정 관리자가 플라즈마 처리 장치를 관리하기 위하여 커멘드의 입력 조작을 행하는 키보드, 및 플라즈마 처리 장치의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 구성되어 있다. The user interface unit 62 is constituted by a keyboard for performing a command input operation for the process manager to manage the plasma processing apparatus and a display for visualizing and displaying the operating status of the plasma processing apparatus.

기억부(63)에는 플라즈마 처리 장치에서 실행되는 각종 처리를 프로세스 콘트롤러(61)의 제어로 실현하기 위한 제어 프로그램(소프트웨어) 및 처리 조건 데이터 등이 기억된 레시피가 저장되어 있다. 그리고, 필요에 따라 유저 인터페이스부(62)로부터의 지시 등으로 임의의 레시피를 기억부(63)로부터 호출하여 프로세스 콘트롤러(61)에 실행시킴으로써, 프로세스 콘트롤러(61)의 제어하에서 플라즈마 처리 장치에서의 원하는 처리가 행해진다. 또한, 제어 프로그램 및 처리 조건 데이터 등의 레시피는 컴퓨터로 판독 가능한 컴퓨터 기록 매체(예를 들면, 하드 디스크, CD, 플렉서블 디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하는 것이 가능하다. The storage section 63 stores a control program (software) for realizing various processes to be executed in the plasma processing apparatus under the control of the process controller 61, and a recipe in which processing condition data and the like are stored. If necessary, an arbitrary recipe is called from the storage unit 63 by an instruction or the like from the user interface unit 62 and is executed by the process controller 61 so that the process of the process in the plasma processing apparatus Desired processing is performed. The recipe such as the control program and the processing condition data may be stored in a computer-readable computer recording medium (for example, a hard disk, a CD, a flexible disk, a semiconductor memory, etc.).

이어서, 상기 구성의 플라즈마 처리 장치에서, 반도체 웨이퍼(W)를 플라즈마 에칭하는 순서에 대하여 설명한다. 우선, 게이트 밸브(24)가 열리고, 반도체 웨이퍼(W)가 도시하지 않은 반송 로봇 등에 의해 도시하지 않은 로드록실을 거쳐 처리 챔버(1) 내로 반입되고, 재치대(2) 상에 재치된다. 이 후, 반송 로봇을 처리 챔버(1) 밖으로 퇴피시키고, 게이트 밸브(24)를 닫는다. 그리고, 배기계(20)의 진공 펌프에 의해 배기 포트(19)를 거쳐 처리 챔버(1) 내가 배기된다. Next, a description will be given of a procedure of plasma etching the semiconductor wafer W in the plasma processing apparatus having the above configuration. First, the gate valve 24 is opened and the semiconductor wafer W is carried into the processing chamber 1 through a load lock chamber (not shown) by a transfer robot or the like (not shown) and placed on the mounting table 2. Thereafter, the transfer robot is retracted out of the processing chamber 1, and the gate valve 24 is closed. Then, the processing chamber 1 is exhausted through the exhaust port 19 by the vacuum pump of the exhaust system 20.

처리 챔버(1) 내가 소정의 진공도가 된 후, 처리 챔버(1) 내에는 처리 가스 공급계(15)로부터 소정의 처리 가스가 도입되고, 처리 챔버(1) 내가 소정의 압력, 예를 들면 13.3 Pa(100 mTorr)로 유지되고, 이 상태에서 제 1 고주파 전원(10a), 제 2 고주파 전원(10b)으로부터 재치대(2)로 고주파 전력이 공급된다. 이 때, 직류 전원(12)으로부터 정전 척(6)의 전극(6a)에 소정의 직류 전압이 인가되고, 반도체 웨이퍼(W)는 쿨롱력 등에 의해 정전 척(6)에 흡착된다. A predetermined process gas is introduced into the process chamber 1 from the process gas supply system 15 after the process chamber 1 has been evacuated to a predetermined degree of vacuum and the process chamber 1 is evacuated to a predetermined pressure, Pa (100 mTorr). In this state, high-frequency power is supplied from the first high-frequency power supply 10a and the second high-frequency power supply 10b to the mount 2. At this time, a predetermined DC voltage is applied from the DC power supply 12 to the electrode 6a of the electrostatic chuck 6, and the semiconductor wafer W is attracted to the electrostatic chuck 6 by Coulomb force or the like.

이 경우, 상술한 바와 같이 하여 하부 전극인 재치대(2)에 고주파 전력이 인가됨으로써, 상부 전극인 샤워 헤드(16)와 하부 전극인 재치대(2)의 사이에는 전계가 형성된다. 한편, 상부 전극인 샤워 헤드(16)와 하부 전극인 재치대(2)의 사이에는 링 자석(21)에 의해 자계가 형성되어 있기 때문에, 반도체 웨이퍼(W)가 존재하는 처리 공간에는 전자의 드리프트에 의해 마그네트론 방전이 발생하고, 이에 따라 형성된 처리 가스의 플라즈마의 작용에 의해, 반도체 웨이퍼(W)에 소정의 플라즈마 처리가 실시된다. In this case, electric field is formed between the shower head 16, which is the upper electrode, and the mounting table 2, which is the lower electrode, by applying the high-frequency power to the mounting table 2 which is the lower electrode as described above. On the other hand, since the magnetic field is formed between the shower head 16, which is the upper electrode, and the mounting table 2, which is the lower electrode, the processing space in which the semiconductor wafer W is present, A predetermined plasma process is performed on the semiconductor wafer W by the action of the plasma of the process gas thus formed.

그리고, 소정의 플라즈마 처리가 종료되면, 고주파 전력의 공급 및 처리 가스의 공급이 정지되고, 상기한 순서와는 반대의 순서로 반도체 웨이퍼(W)가 처리 챔버(1) 내로부터 반출된다. When the predetermined plasma processing is completed, the supply of the high-frequency power and the supply of the processing gas are stopped, and the semiconductor wafer W is carried out from the inside of the processing chamber 1 in the order reverse to the above-described procedure.

이어서, 본 발명의 반도체 장치의 제조 방법의 일실시예에 대하여 도 2, 도 3을 참조하여 설명한다. 도 2는 본 실시예에 따른 피처리 기판으로서 반도체 웨이퍼(W)의 단면 구성을 모식적으로 도시하여, 본 실시예의 공정을 나타낸 것이며, 도 3은 본 실시예의 공정을 나타낸 순서도이다. Next, an embodiment of a method of manufacturing a semiconductor device of the present invention will be described with reference to Figs. 2 and 3. Fig. Fig. 2 schematically shows the sectional configuration of the semiconductor wafer W as the substrate to be processed according to the present embodiment, and shows the steps of this embodiment. Fig. 3 is a flowchart showing the steps of this embodiment.

도 2의 (a)에 도시한 바와 같이, 반도체 웨이퍼(W)의 최상부에는 소정 형상으로 패터닝되고, 마스크로서의 기능을 하는 포토레지스트막(200)이 형성되어 있다. 이 포토레지스트막(200)은 두께가, 예를 들면 5 μm 정도로 되어 있다. 포토레지스트막(200)의 하측에는 절연막으로서의 이산화 실리콘(SiO2)막(201a)이 형성되고, 이산화 실리콘막(201a)의 하측에는 도전막으로서 폴리 실리콘막(도프드(doped) 폴리 실리콘막)(202a)이 형성되어 있다. As shown in FIG. 2A, a photoresist film 200, which is patterned in a predetermined shape and functions as a mask, is formed on the top of the semiconductor wafer W. The thickness of the photoresist film 200 is, for example, about 5 占 퐉. A silicon dioxide (SiO 2 ) film 201a as an insulating film is formed below the photoresist film 200 and a polysilicon film (doped polysilicon film) is formed as a conductive film below the silicon dioxide film 201a, (Not shown).

또한, 폴리 실리콘막(202a)의 하측에는 이산화 실리콘막(201b)이 형성되고, 이산화 실리콘막(201b)의 하측에는 폴리 실리콘막(202b)이 형성되어 있다. 이와 같이, 이산화 실리콘막(201)과 폴리 실리콘막(202)이 교호로 적층되어, 적층막(210)이 구성되어 있다. 적층막(210)의 적층수는, 예를 들면 이산화 실리콘막(201)이 32 층, 폴리 실리콘막(202)이 32 층, 합계 64 층 등으로 이루어진다.A silicon dioxide film 201b is formed below the polysilicon film 202a and a polysilicon film 202b is formed below the silicon dioxide film 201b. Thus, the silicon dioxide film 201 and the polysilicon film 202 are alternately stacked to form the laminated film 210. [ The number of stacked layers of the laminated film 210 is, for example, 32 layers of the silicon dioxide film 201, 32 layers of the polysilicon film 202, and 64 layers in total.

또한, 본 실시예에서는 이산화 실리콘(SiO2)막과 폴리 실리콘막(도프드 폴리 실리콘막)을 적층한 적층막을 예로 설명하지만, 적층막으로서는 제 1 유전율을 가지는 제 1 막과, 제 1 유전율과는 상이한 제 2 유전율을 가지는 제 2 막을 적층한 구조의 적층막에 대하여 적용할 수 있다. 보다 구체적으로, 예를 들면 이산화 실리콘막과 질화 실리콘막을 적층하여 구성한 적층막, 폴리 실리콘막과 도프드 폴리 실리콘막을 적층하여 구성한 적층막 등에 적용할 수 있다.In this embodiment, a laminated film obtained by laminating a silicon dioxide (SiO 2 ) film and a polysilicon film (doped polysilicon film) is described as an example. The laminated film includes a first film having a first permittivity, Can be applied to a laminated film having a structure in which a second film having a different second permittivity is laminated. More specifically, it can be applied to, for example, a laminate film formed by laminating a silicon dioxide film and a silicon nitride film, a laminate film formed by laminating a polysilicon film and a doped polysilicon film, and the like.

도 2의 (a)에 도시한 상태로부터, 우선 포토레지스트막(200)을 마스크로서 이산화 실리콘막(201a)을 플라즈마 에칭하여 도 2의 (b)의 상태로 한다(도 3에 나타낸 공정 301). 이 플라즈마 에칭 처리는, 예를 들면 CF4＋CHF3 등의 처리 가스의 플라즈마를 이용하여 행한다. The silicon dioxide film 201a is subjected to plasma etching using the photoresist film 200 as a mask from the state shown in Fig. 2 (a) (step 301 shown in Fig. 3) . This plasma etching treatment is performed using a plasma of a process gas such as CF 4 + CHF 3 .

이어서, 플라즈마 에칭에 의해 발생한 퇴적물, 특히 포토레지스트막(200)의 측벽부에 퇴적한 퇴적물(220)을 제거하기 위한 퇴적물 제거 처리를 행하여, 도 2의 (c)의 상태로 한다(도 3에 나타낸 공정 302). 이 퇴적물 제거 처리는, 예를 들면 O2＋CF4 등의 처리 가스의 플라즈마를 이용하여 행한다. 2 (c) (Fig. 3 (a)). [0154] Next, a deposit removing process for removing the deposit caused by the plasma etching, in particular, the deposit 220 deposited on the side wall of the photoresist film 200, Indicated step 302). This sediment removal process is performed using a plasma of a process gas such as O 2 + CF 4 , for example.

이어서, 포토레지스트막(200)의 상면을 개질하는 개질 처리(큐어)를 행하여, 포토레지스트막(200)의 상면에 개질막(200a)을 형성하고, 도 2의 (d)의 상태로 한다(도 3에 나타낸 공정 303). 이 개질 처리(큐어)는 포토레지스트막(200)을 수소를 포함하는 플라즈마에 노출함으로써 행한다. Subsequently, a modifying treatment (curing) for modifying the upper surface of the photoresist film 200 is performed to form a modified film 200a on the upper surface of the photoresist film 200, and the state shown in Fig. 2 (d) is attained Step 303 shown in Fig. 3). This modification process (cure) is performed by exposing the photoresist film 200 to a plasma containing hydrogen.

이어서, 포토레지스트막(200)의 트리밍(슬리밍) 처리를 행하여, 포토레지스트막(200)의 개구 면적을 확장한다. 즉, 포토레지스트막(200)의 하측의 이산화 실리콘막(201a)의 일부를 노출시켜, 도 2의 (e)의 상태로 한다(도 3에 나타낸 공정 304). 이 트리밍 처리는, 예를 들면 O2＋N2 등의 처리 가스의 플라즈마를 이용하여 행한다. Then, trimming (slimming) treatment of the photoresist film 200 is performed to expand the opening area of the photoresist film 200. That is, a part of the silicon dioxide film 201a on the lower side of the photoresist film 200 is exposed to the state shown in Fig. 2 (e) (step 304 shown in Fig. 3). This trimming process is performed by using a plasma of a process gas such as O 2 + N 2 .

이어서, 포토레지스트막(200) 및 일부를 노출시킨 이산화 실리콘막(201a)을 마스크로서 이산화 실리콘막(201a)의 하측의 폴리 실리콘막(202a)을 플라즈마 에칭하여 도 2의 (f)의 상태로 한다(도 3에 나타낸 공정 305). 이 플라즈마 에칭 처리는, 예를 들면 HBr＋SF6＋He 등의 처리 가스의 플라즈마를 이용하여 행한다. Subsequently, the polysilicon film 202a on the lower side of the silicon dioxide film 201a is subjected to plasma etching using the photoresist film 200 and the partially exposed silicon dioxide film 201a as a mask to obtain a state shown in FIG. 2 (f) (Step 305 shown in Fig. 3). This plasma etching treatment is performed using a plasma of a process gas such as HBr + SF 6 + He.

상기한 공정에 의해, 1 단째의 계단 형상이 형성된다. 이 후, 상기한 이산화 실리콘막(201)의 플라즈마 에칭부터 폴리 실리콘막(202)의 플라즈마 에칭까지의 공정을 소정 횟수 반복하여 실시하여(도 3에 나타낸 공정 306), 소정의 단수의 계단 형상의 구조를 형성한다. By the above-described process, the first-step step shape is formed. Thereafter, the above steps from the plasma etching of the silicon dioxide film 201 to the plasma etching of the polysilicon film 202 are repeated a predetermined number of times (step 306 shown in FIG. 3) to form a predetermined number of steps Structure.

상기한 바와 같이, 본 실시예에서는 폴리 실리콘막(202)의 플라즈마 에칭을 행하기 직전의 공정에서, 포토레지스트막(200)의 트리밍 처리를 행한다. 이는, 폴리 실리콘막(202)의 플라즈마 에칭을 행한 직후에는 포토레지스트막(200)의 측벽 등의 퇴적물의 퇴적량이 증대하여, 용이하게 포토레지스트막(200)의 트리밍을 행할 수 없기 때문이다. As described above, in the present embodiment, the trimming process of the photoresist film 200 is performed in the process just before the plasma etching of the polysilicon film 202 is performed. This is because immediately after the plasma etching of the polysilicon film 202 is carried out, the accumulation amount of deposits such as sidewalls of the photoresist film 200 increases, and trimming of the photoresist film 200 can not be performed easily.

예를 들면, 이산화 실리콘막(201)의 플라즈마 에칭을 행한 다음, 이어서 폴리 실리콘막(202)의 플라즈마 에칭을 행하고, 이 후, 포토레지스트막(200)의 트리밍을 행하면, 포토레지스트막(200)의 측벽 등에의 폴리 실리콘막(202)의 에칭에 기인하는 퇴적물의 퇴적량이 증대하여, 용이하게 포토레지스트막(200)의 트리밍을 행할 수 없다. For example, plasma etching of the silicon dioxide film 201 is performed and then plasma etching of the polysilicon film 202 is performed. Thereafter, trimming of the photoresist film 200 is performed to form the photoresist film 200, The deposition amount of the deposit due to the etching of the polysilicon film 202 on the sidewalls of the photoresist film 200 is increased, and trimming of the photoresist film 200 can not be performed easily.

이에 대하여, 본 실시예와 같이, 폴리 실리콘막(202)의 플라즈마 에칭을 행하기 직전의 공정에서 포토레지스트막(200)의 트리밍 처리를 행함으로써, 보다 용이하게 단시간에 큰 양의 트리밍을 행할 수 있다. On the other hand, by performing the trimming process of the photoresist film 200 in the process immediately before the plasma etching of the polysilicon film 202 as in the present embodiment, it is possible to easily perform a large amount of trimming in a short time have.

또한, 계단 형상의 구조의 다음 단을 형성할 시에는 폴리 실리콘막(202)의 플라즈마 에칭 후, 이산화 실리콘막(201)의 플라즈마 에칭과 퇴적물 제거 공정을 실시하고 있으므로, 마찬가지로 하여 보다 용이하게 단시간에 큰 양의 트리밍을 행할 수 있다. Further, when the next step of the step-like structure is formed, plasma etching of the silicon dioxide film 201 and the step of removing sediments are performed after the plasma etching of the polysilicon film 202, A large amount of trimming can be performed.

또한, 본 실시예에서는 트리밍 처리 전에 포토레지스트막(200)의 상면의 개질 처리를 행하고 있으므로, 트리밍 처리 시에, 포토레지스트막(200)의 상면이 트리밍되는 양을 억제할 수 있다. 따라서, 트리밍 처리에서 포토레지스트막(200)의 막 두께의 감소(도 2의 (e)에 나타낸 y)가 억제되고, 포토레지스트막(200)의 수평 방향의 트리밍양(도 2의 (e)에 나타낸 x)이 많아져, 트림비 y / x를 작게 할 수 있다. In this embodiment, since the upper surface of the photoresist film 200 is modified before the trimming process, the amount of trimming the upper surface of the photoresist film 200 during the trimming process can be suppressed. 2E) of the photoresist film 200 is suppressed in the trimming process and the trimming amount in the horizontal direction of the photoresist film 200 (FIG. 2E) Is increased, and the trim ratio y / x can be reduced.

실험예로서, 도 1에 도시한 구조의 플라즈마 처리 장치를 사용하고, 도 2에 도시한 바와 같이, 절연막으로서의 이산화 실리콘막과, 도전막으로서 폴리 실리콘막이 교호로 적층된 적층막에 대하여 이하의 처리 조건으로 처리를 행하여, 계단 형상의 구조를 형성했다.As an experimental example, a plasma processing apparatus having the structure shown in Fig. 1 was used, and as shown in Fig. 2, a silicon dioxide film as an insulating film and a polysilicon film as a conductive film were alternately laminated, To form a step-like structure.

(이산화 실리콘막의 에칭)  (Etching of silicon dioxide film)

처리 가스: CF4 / CHF3 = 175 / 25 sccm Process gas: CF 4 / CHF 3 = 175/25 sccm

압력: 16.0 Pa(120 mTorr) Pressure: 16.0 Pa (120 mTorr)

고주파 전력(높은 주파수의 고주파 / 낮은 주파수의 고주파): 500 W / 200 WHigh-frequency power (high-frequency high-frequency / low-frequency high-frequency): 500 W / 200 W

(퇴적물 제거) (Sediment removal)

처리 가스: O2 / CF4 = 150 / 350 sccm Process gas: O 2 / CF 4 = 150/350 sccm

압력: 26.6 Pa(200 mTorr) Pressure: 26.6 Pa (200 mTorr)

고주파 전력(높은 주파수의 고주파 / 낮은 주파수의 고주파): 1500 W / 0 WHigh-frequency power (high-frequency high-frequency / low-frequency high-frequency): 1500 W / 0 W

(포토레지스트막의 개질) (Modification of photoresist film)

처리 가스: H2 / He = 300 / 500 sccm Process gas: H 2 / He = 300/500 sccm

압력: 2.66 Pa(20 mTorr) Pressure: 2.66 Pa (20 mTorr)

고주파 전력(높은 주파수의 고주파 / 낮은 주파수의 고주파): 300 W / 0 WHigh-frequency power (high-frequency high-frequency / low-frequency high-frequency): 300 W / 0 W

(포토레지스트막의 트리밍) (Trimming of the photoresist film)

처리 가스: O2 / N2 = 300 / 75 sccm Process gas: O 2 / N 2 = 300/75 sccm

압력: 33.3 Pa(250 mTorr) Pressure: 33.3 Pa (250 mTorr)

고주파 전력(높은 주파수의 고주파 / 낮은 주파수의 고주파): 500 W / 0 WHigh-frequency power (high-frequency high-frequency / low-frequency high-frequency): 500 W / 0 W

(폴리 실리콘막의 에칭) (Etching of polysilicon film)

처리 가스: HBr / SF6 / He = 400 / 70 / 200 sccm Process gas: HBr / SF 6 / He = 400/70/200 sccm

압력: 6.66 Pa(50 mTorr) Pressure: 6.66 Pa (50 mTorr)

고주파 전력(높은 주파수의 고주파 / 낮은 주파수의 고주파): 0 W / 500 WHigh-frequency power (high-frequency high-frequency / low-frequency high-frequency): 0 W / 500 W

상기한 공정을 복수 회 반복하여 실시한 다음, 반도체 웨이퍼(W)를 전자 현미경으로 확대하여 관찰한 바, 양호한 형상의 계단 형상의 구조가 형성되어 있는 것을 확인할 수 있었다. The above process was repeated a plurality of times, and then the semiconductor wafer W was observed under an electron microscope. As a result, it was confirmed that a stepped structure having a good shape was formed.

또한, 상기한 트리밍 공정에서의 트림비(y / x)는 0.7 정도였다. 한편 비교예로서, 트리밍 공정 전에 포토레지스트의 개질을 행하지 않았던 경우에 대하여 트림비(y / x)를 측정한 바, 1.6 정도가 되었다. 따라서, 본 실험예와 같이 포토레지스트의 개질을 행함으로써, 큰폭으로 트림비를 개선할 수 있는 것을 확인할 수 있었다. 또한, 상기한 바와 같이, 포토레지스트의 개질에서 처리 가스로서 H2 / He의 혼합 가스를 사용하는 것은 H2의 단(單)가스를 사용하여 포토레지스트의 개질을 행하면 개질의 효과가 너무 높아, 트리밍 공정에서의 트리밍이 어려워지기 때문이며, He 가스를 더함으로써 포토레지스트의 개질의 효과를 억제할 수 있다. Further, the trim ratio (y / x) in the above-mentioned trimming process was about 0.7. On the other hand, as a comparative example, the trim ratio (y / x) was measured to be 1.6 when the photoresist was not modified before the trimming process. Therefore, it was confirmed that the trim ratio can be largely improved by modifying the photoresist as in this Experimental Example. In addition, as described above, the use of a mixed gas of H 2 / He as the process gas in the modification of the photoresist is effective in modifying the photoresist by using a single gas of H 2 , Trimming in the trimming process becomes difficult, and the effect of modifying the photoresist can be suppressed by adding He gas.

또한, 포토레지스트의 개질의 공정에서 사용할 수 있는 He / H2의 유량비는 개질 효과와 트리밍하기 용이함을 고려한 다음, 대략 0 ~ 10 %의 범위에서 조정할 수 있다. 또한, 압력은 1.33 ~ 6.66 Pa(10 ~ 50 mT)의 범위를 사용하는 것이 가능하며, 압력이 높은 것이 트림비를 좋게 할 수 있지만, 포토레지스트층의 측벽의 조도(roughness)와 트레이드 오프의 관계가 된다. 또한, 플라즈마 생성에 기여하는 고주파 전력의 파워는 200 ~ 500 W의 범위를 사용하는 것이 가능하며, 파워가 높은 것이 트림비를 좋게 할 수 있지만, 포토레지스트층의 측벽의 조도와 트레이드 오프의 관계가 된다. Further, the flow rate ratio of He / H 2 that can be used in the step of modifying the photoresist can be adjusted in the range of approximately 0 to 10% considering the modifying effect and easy trimming. It is also possible to use a pressure in the range of 1.33 to 6.66 Pa (10 to 50 mT). While a high pressure can improve the trim ratio, the relationship between the roughness of the side wall of the photoresist layer and the trade- . The power of the high-frequency power contributing to the plasma generation can be in the range of 200 to 500 W. The higher the power, the better the trim ratio. However, the relationship between the illuminance of the side wall of the photoresist layer and the trade- do.

또한, 상기한 트리밍 공정에서의 x 방향의 트림량은 상기한 공정을 복수 회 반복했을 시에, 1 회째부터 10 회째까지 300 nm 정도로 대략 일정했다. 한편, 퇴적물 제거를 행하지 않았던 비교예에서는 1 회째의 x 방향의 트림량이 220 nm 정도이며, 10 회째에서는 180 nm 정도까지 저하했다. 따라서, 본 실험예와 같이 퇴적물 제거를 행함으로써 x 방향의 트림량을 많게 할 수 있고, 복수 회 공정을 반복할 시에도 안정된 x 방향의 트림량으로 할 수 있는 것을 확인할 수 있었다. Further, the trim amount in the x direction in the above-mentioned trimming process was approximately constant at about 300 nm from the first to the tenth times when the above-described process was repeated a plurality of times. On the other hand, in the comparative example in which the deposit was not removed, the first trim amount in the x direction was about 220 nm, and the tenth amount dropped to about 180 nm. Therefore, it was confirmed that the amount of trim in the x direction can be increased by removing sediments as in the present experimental example, and the amount of trim in the x direction can be stabilized even when the process is repeated a plurality of times.

상기한 포토레지스트막(200)의 상면의 개질 처리에서는 처리 가스로서 H2 가스와 He 가스의 혼합 가스를 사용했지만, 처리 가스로서 H2 가스와 He 가스와 실리콘 함유 가스(예를 들면, SiF4 가스, SiCl4 가스 등)의 혼합 가스를 사용할 수 있다. 이러한 혼합 가스를 사용할 경우, H2 가스의 작용에 의한 포토레지스트의 개질 외에, 포토레지스트의 표면에 실리케이트 카본 등의 코팅층을 형성할 수 있고, 이에 의해 트림비(y / x)를 감소시킬 수 있다. In the modification process of the upper surface of the photoresist film 200, a mixed gas of H 2 gas and He gas is used as the process gas. However, H 2 gas, He gas and silicon-containing gas (for example, SiF 4 Gas, SiCl 4 gas, etc.) can be used. When such a mixed gas is used, a coating layer of silicate carbon or the like can be formed on the surface of the photoresist in addition to the modification of the photoresist by the action of H 2 gas, thereby reducing the trim ratio (y / x) .

도 4의 그래프는 종축을 트림비(y / x), 횡축을 SiF4 가스 유량으로 하여 SiF4 가스 유량과 트림비와의 관계를 조사한 결과를 나타내고 있다. 또한, 이 경우의 포토레지스트막(200)의 상면의 개질 처리는, 이하의 조건으로 행했다. The graph of FIG. 4 shows the relationship between the SiF 4 gas flow rate and the trim ratio, with the vertical axis as the trim ratio (y / x) and the horizontal axis as the SiF 4 gas flow rate. In this case, the top surface of the photoresist film 200 was modified under the following conditions.

처리 가스: H2 / He / SiF4 = 100 / 700 / XX sccm Process gas: H 2 / He / SiF 4 = 100/700 / XX sccm

압력: 20.0 Pa(150 mTorr) Pressure: 20.0 Pa (150 mTorr)

고주파 전력(높은 주파수의 고주파 / 낮은 주파수의 고주파): 300 W / 300 WHigh-frequency power (high-frequency high-frequency / low-frequency high-frequency): 300 W / 300 W

도 4의 그래프에 나타난 바와 같이, SiF4 가스의 유량을 0에서 20 sccm까지 증가시키면, SiF4의 유량에 따라 트림비가 저하하는 것을 확인할 수 있었다. 또한, 트림비를 저하시키는 효과를 얻기 위해서는, 어느 정도 양의 SiF4 가스를 흘릴 필요가 있다. 한편, SiF4 가스 유량을 너무 많게 하면 트림비는 저하하지만, 포토레지스트막의 트리밍 속도가 저하하여, 원하는 트리밍량을 얻기 위한 처리 시간이 길어진다. 이 때문에, SiF4 가스의 유량은 H2 가스에 대한 유량비(SiF4 가스 유량 / H2 가스 유량)를 5 ~ 30 %의 범위 내로 하는 것이 바람직하고, 10 ~ 20 %의 범위 내로 하는 것이 더 바람직하다. As shown in the graph of FIG. 4, when the flow rate of the SiF 4 gas was increased from 0 to 20 sccm, it was confirmed that the trim ratio decreased with the flow rate of SiF 4 . Further, in order to obtain an effect of lowering the trim ratio, it is necessary to flow a certain amount of SiF 4 gas. On the other hand, if the flow rate of the SiF 4 gas is excessively increased, the trim ratio is lowered, but the trimming speed of the photoresist film is lowered, and the processing time for obtaining a desired trimming amount is increased. For this reason, it is more preferred that into the flow rate flow rate for H 2 gas (SiF 4 gas flow rate / H 2 gas flow rate) to be preferable, and the range of 10 to 20% in the range of 5 to 30% of SiF 4 gas Do.

또한, 상기한 실시예 및 실험예에서는 적층막(210)이 절연막으로서의 이산화 실리콘(SiO2)막(201a) 등과, 도전막으로서 폴리 실리콘막(도프드 폴리 실리콘막)(202a) 등으로 구성되어 있는 경우에 대하여 설명했다. 그러나, 전술한 바와 같이, 유전율이 상이한 2 종류의 막, 예를 들면 이산화 실리콘막과 질화 실리콘막을 적층하여 구성한 적층막, 폴리 실리콘막과 도프드 폴리 실리콘막을 적층하여 구성한 적층막 등에 적용할 수 있다. In the above embodiments and experimental examples, the laminated film 210 is composed of a silicon dioxide (SiO 2 ) film 201a or the like as an insulating film and a polysilicon film (doped polysilicon film) 202a or the like as a conductive film As shown in FIG. However, as described above, the present invention can be applied to two kinds of films having different dielectric constants, for example, a laminated film formed by laminating a silicon dioxide film and a silicon nitride film, a laminated film formed by laminating a polysilicon film and a doped polysilicon film .

이 경우, 퇴적물 제거, 포토레지스트 상면의 개질, 포토레지스트의 트리밍에 대해서는 상술한 실험예와 동일하게 하여 행할 수 있다. 또한, 에칭에 대해서도 이산화 실리콘막, 폴리 실리콘막 및 도프드 폴리 실리콘막에 대해서는 상술한 실험예와 동일하게 하여 행할 수 있다. 질화 실리콘막의 에칭에 대해서는, 예를 들면 CH2F2, CHF3, CF4, CH3F 등의 가스계를 이용할 수 있다. 보다 구체적으로, 예를 들면 In this case, removal of sediments, modification of the top surface of the photoresist, and trimming of the photoresist can be performed in the same manner as in the above-described experimental example. The silicon dioxide film, the polysilicon film, and the doped polysilicon film can also be etched in the same manner as in the above-described experimental example. For the etching of the silicon nitride film, gas systems such as CH 2 F 2 , CHF 3 , CF 4 , and CH 3 F can be used. More specifically, for example,

처리 가스: CF4 / CHF3 = 25 / 175 sccm Process gas: CF 4 / CHF 3 = 25/175 sccm

압력: 16.0 Pa(120 mTorr) Pressure: 16.0 Pa (120 mTorr)

고주파 전력(높은 주파수의 고주파 / 낮은 주파수의 고주파): 500 W / 200 WHigh-frequency power (high-frequency high-frequency / low-frequency high-frequency): 500 W / 200 W

등의 조건으로 질화 실리콘막의 에칭을 행할 수 있다.The etching of the silicon nitride film can be performed.

또한, 본 발명은 상기한 실시예 및 실험예에 한정되지 않고, 각종의 변형이 가능하다. 예를 들면, 플라즈마 처리 장치는 도면에 도시한 평행 평판형의 하부 2 주파 인가형에 한정되지 않고, 예를 들면 상부 전극과 하부 전극에 각각 고주파를 인가하는 타입의 플라즈마 처리 장치, 또는 하부 전극에 1 주파의 고주파 전력을 인가하는 타입의 플라즈마 처리 장치 등, 각종의 플라즈마 처리 장치를 이용할 수 있다. The present invention is not limited to the above-described embodiments and experimental examples, and various modifications are possible. For example, the plasma processing apparatus is not limited to the parallel-plate type lower two-frequency wave application type shown in the drawing, but may be applied to, for example, a plasma processing apparatus of a type that applies a high frequency to the upper electrode and a lower electrode, Various kinds of plasma processing apparatuses such as a plasma processing apparatus of a type which applies a high frequency power of one frequency can be used.

200 : 포토레지스트막
201 : 이산화 실리콘막
202 : 폴리 실리콘막
210 : 적층막
W : 반도체 웨이퍼200: photoresist film
201: Silicon dioxide film
202: polysilicon film
210: laminated film
W: Semiconductor wafer

Claims (9)

제 1 유전율을 가지는 제 1 막과, 상기 제 1 유전율과는 상이한 제 2 유전율을 가지는 제 2 막이 교호로 적층된 다층막과, 상기 다층막의 상층에 위치하고 에칭 마스크로서 기능하는 포토레지스트층을 가지는 기판을 에칭하여, 계단 형상의 구조를 형성하는 반도체 장치의 제조 방법으로서,
상기 포토레지스트층을 마스크로서 상기 제 1 막을 플라즈마 에칭하는 제 1 공정과,
수소 함유 플라즈마에 상기 포토레지스트층을 노출시켜 상기 포토레지스트층의 상면에 개질막을 형성하는 제 2 공정과,
상기 포토레지스트층을 트리밍하는 제 3 공정과,
상기 제 3 공정에 의해 트리밍한 포토레지스트층 및 상기 제 1 공정에서 플라즈마 에칭한 제 1 막을 마스크로서 상기 제 2 막을 에칭하는 제 4 공정을 가지고,
상기 제 1 공정 내지 상기 제 4 공정을 반복하여 행함으로써, 상기 다층막을 계단 형상의 구조로 하며,
상기 제 2 공정에서는 수소 가스와 헬륨 가스의 혼합 가스의 플라즈마를 사용하는
것을 특징으로 하는 반도체 장치의 제조 방법.
A multilayer film in which a first film having a first permittivity and a second film having a second permittivity different from the first permittivity are alternately laminated and a substrate having a photoresist layer positioned on the upper layer of the multilayer film and functioning as an etching mask, Forming a step-like structure by etching,
A first step of plasma-etching the first film using the photoresist layer as a mask,
A second step of exposing the photoresist layer to a hydrogen-containing plasma to form a modified film on the upper surface of the photoresist layer;
A third step of trimming the photoresist layer,
And a fourth step of etching the second film using the photoresist layer trimmed by the third step and the first film plasma-etched in the first step as a mask,
By repeating the first step to the fourth step, the multi-layered film has a stepped structure,
In the second step, plasma of a mixed gas of hydrogen gas and helium gas is used
Wherein the semiconductor device is a semiconductor device.
제 1 항에 있어서,
상기 제 1 막은 절연막이며, 상기 제 2 막은 도전막인 것을 특징으로 하는 반도체 장치의 제조 방법.
The method according to claim 1,
Wherein the first film is an insulating film, and the second film is a conductive film.
제 1 항에 있어서,
상기 제 1 막과 상기 제 2 막은,
이산화 실리콘막과 도프드(doped) 폴리 실리콘막,
이산화 실리콘막과 질화 실리콘막,
폴리 실리콘막과 도프드 폴리 실리콘막
중 어느 하나인
것을 특징으로 하는 반도체 장치의 제조 방법.
The method according to claim 1,
Wherein the first film and the second film are made of a metal,
A silicon dioxide film, a doped polysilicon film,
A silicon dioxide film, a silicon nitride film,
A polysilicon film and a doped polysilicon film
One of
Wherein the semiconductor device is a semiconductor device.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 공정과 상기 제 2 공정 사이에, 상기 포토레지스트층에 부착된 퇴적물을 제거하는 퇴적물 제거 공정을 더 구비하는
것을 특징으로 하는 반도체 장치의 제조 방법.
4. The method according to any one of claims 1 to 3,
Further comprising a sediment removing step of removing sediments adhered to the photoresist layer between the first step and the second step
Wherein the semiconductor device is a semiconductor device.
삭제delete 제 1 유전율을 가지는 제 1 막과, 상기 제 1 유전율과는 상이한 제 2 유전율을 가지는 제 2 막이 교호로 적층된 다층막과, 상기 다층막의 상층에 위치하고 에칭 마스크로서 기능하는 포토레지스트층을 가지는 기판을 에칭하여, 계단 형상의 구조를 형성하는 반도체 장치의 제조 방법으로서,
상기 포토레지스트층을 마스크로서 상기 제 1 막을 플라즈마 에칭하는 제 1 공정과,
수소 함유 플라즈마에 상기 포토레지스트층을 노출시켜 상기 포토레지스트층의 상면에 개질막을 형성하는 제 2 공정과,
상기 포토레지스트층을 트리밍하는 제 3 공정과,
상기 제 3 공정에 의해 트리밍한 포토레지스트층 및 상기 제 1 공정에서 플라즈마 에칭한 제 1 막을 마스크로서 상기 제 2 막을 에칭하는 제 4 공정을 가지고,
상기 제 1 공정 내지 상기 제 4 공정을 반복하여 행함으로써, 상기 다층막을 계단 형상의 구조로 하며,
상기 제 2 공정에서는 수소 가스와 헬륨 가스와 실리콘 함유 가스의 혼합 가스의 플라즈마를 사용하는
것을 특징으로 하는 반도체 장치의 제조 방법.
A multilayer film in which a first film having a first permittivity and a second film having a second permittivity different from the first permittivity are alternately laminated and a substrate having a photoresist layer positioned on the upper layer of the multilayer film and functioning as an etching mask, Forming a step-like structure by etching,
A first step of plasma-etching the first film using the photoresist layer as a mask,
A second step of exposing the photoresist layer to a hydrogen-containing plasma to form a modified film on the upper surface of the photoresist layer;
A third step of trimming the photoresist layer,
And a fourth step of etching the second film using the photoresist layer trimmed by the third step and the first film plasma-etched in the first step as a mask,
By repeating the first step to the fourth step, the multi-layered film has a stepped structure,
In the second step, a plasma of a hydrogen gas, a mixed gas of a helium gas and a silicon-containing gas is used
Wherein the semiconductor device is a semiconductor device.
제 1 항에 있어서,
상기 제 2 공정에서는 처리 챔버 내의 압력이 1.33 ~ 6.66 Pa로 조정되어 있는
것을 특징으로 하는 반도체 장치의 제조 방법.
The method according to claim 1,
In the second step, the pressure in the processing chamber is adjusted to 1.33 to 6.66 Pa
Wherein the semiconductor device is a semiconductor device.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 막과 상기 제 2 막은 합계 64 층 이상 적층되어 있는
것을 특징으로 하는 반도체 장치의 제조 방법.
4. The method according to any one of claims 1 to 3,
The first film and the second film are stacked in total of 64 layers or more
Wherein the semiconductor device is a semiconductor device.
피처리 기판을 수용하는 처리 챔버와,
상기 처리 챔버 내로 처리 가스를 공급하는 처리 가스 공급 기구와,
상기 처리 가스의 플라즈마를 발생시키는 플라즈마 발생 기구
를 구비한 플라즈마 처리 장치를 제어하는 제어 프로그램이 기록된 컴퓨터 기록 매체로서,
상기 제어 프로그램은, 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 반도체 장치의 제조 방법이 실행되도록 상기 플라즈마 처리 장치를 제어하는
것을 특징으로 하는 컴퓨터 기록 매체.
A processing chamber for accommodating a substrate to be processed;
A processing gas supply mechanism for supplying a processing gas into the processing chamber,
A plasma generating mechanism for generating a plasma of the process gas;
A control program for controlling a plasma processing apparatus comprising:
The control program controls the plasma processing apparatus so that the method of manufacturing a semiconductor device according to any one of claims 1 to 3 is executed
Wherein the computer-readable medium is a computer-readable recording medium.
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