KR101899065B1 - Accurate adder consists of 18 transistors and DSP integrated with the adder - Google Patents

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Abstract

본 발명은 정확한 전가산기 회로 및 디지털 신호 처리 장치에 관한 것으로, 보다 구체적으로는 18개의 트랜지스터만으로 에러가 없는 정확한 캐리 아웃 신호 및 합 신호를 출력할 수 있는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치에 관한 것이다.The present invention relates to an accurate full adder circuit and a digital signal processing apparatus, and more particularly, to an accurate adder circuit capable of outputting an error-free accurate carry-out signal and a sum signal with only 18 transistors, To a digital signal processing apparatus.

Description

18개의 트랜지스터로 구성되는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치{Accurate adder consists of 18 transistors and DSP integrated with the adder}TECHNICAL FIELD [0001] The present invention relates to an accurate adder circuit including 18 transistors and a digital signal processing device integrated with the adder circuit,

본 발명은 정확한 전가산기 회로 및 디지털 신호 처리 장치에 관한 것으로, 보다 구체적으로는 18개의 트랜지스터만으로 에러가 없는 정확한 캐리 아웃 신호 및 합 신호를 출력할 수 있는 정확한 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치에 관한 것이다.The present invention relates to an accurate full adder circuit and a digital signal processing apparatus, and more particularly, to an accurate adder circuit capable of outputting an error-free accurate carry-out signal and a sum signal with only 18 transistors, To a digital signal processing apparatus.

전가산기(Full adder)란 가수(added), 피가수(augend) 및 캐리(carry;올림수)를 입력받아 가산 연산한 후, 합(sum)과 캐리를 출력하는 회로이다.A full adder is a circuit that receives a sum, augend, and carry, and outputs a sum and a carry.

이 전가산기는 반가산기(half-adder)에서는 고려되지 않았던 하위의 가산 결과를 캐리로 입력받아 처리할 수 있다.This pre-adder can receive and process the lower summation result which was not taken into account in the half-adder.

또한, 상기 전가산기는 복수의 트랜지스터의 조합으로 구현되는데 이러한 트랜지스터의 조합을 트랜지스터 레벨(transistor-level) 또는 CMOS 레벨이라고 한다.In addition, the full adder is implemented by a combination of a plurality of transistors, and the combination of these transistors is referred to as a transistor-level or a CMOS level.

도 1은 종래의 전가산기 회로를 보여주는 도면이다.Figure 1 is a diagram illustrating a conventional full adder circuit.

종래의 전가산기 회로(10)는 총 28개의 트랜지스터로 구성되며, 가수 신호(A), 피가수 신호(B), 입력 캐리 신호(Cin)를 입력받아 가산연산을 수행한 후, 합 신호(Sum)와 출력 캐리 신호(Cin)을 출력한다.The conventional full adder circuit 10 is composed of 28 transistors in total and receives the addend signal A, the addend signal B and the input carry signal C in , ) And an output carry signal (C in ).

이 종래의 전가산기 회로(10)는 정확한 합 신호와 출력 캐리 신호를 출력하는 회로로써, 총 에러 거리(TED;Total Error Distance)가 '0'이다.This conventional full adder circuit 10 is a circuit for outputting an accurate sum signal and an output carry signal, and the total error distance (TED) is '0'.

그러나 종래의 전가산기 회로는 많은 개수의 트랜지스터로 구성되므로 디지털 신호 처리 장치(DSP:digital signal processor)등에 집적할 경우 전력 소모가 큰 문제점이 있다.However, since the conventional full adder circuit is composed of a large number of transistors, there is a problem that the power consumption is large when it is integrated into a digital signal processor (DSP) or the like.

이러한 문제점을 해결하기 위해 트랜지스터의 개수는 줄이고 합 신호와 출력 캐리 신호를 반전하여 출력하는 미러 전가산기(MA;mirror adder)가 개발된 바 있다.To solve this problem, a mirror adder (MA) has been developed which reduces the number of transistors and inverts the sum signal and the output carry signal.

도 2는 종래의 미러 전가산기 회로를 보여주는 도면이다.2 is a diagram showing a conventional mirror full adder circuit.

종래의 미러 전가산기 회로(20)는 총 24개의 트랜지스터만으로 정확한 합 신호와 출력 캐리 신호를 출력할 수 있으며, 총 에러 거리(TED;Total Error Distance)가 '0'이다.The conventional mirror full adder circuit 20 can output an accurate sum signal and an output carry signal with only 24 transistors in total, and the total error distance (TED) is '0'.

또한, 상기 미러 전가산기 회로(20)는 반전(미러링)된 합 신호와 출력 캐리 신호를 출력하지만 모든 경우에 있어 반전된 합 신호와 출력 캐리 신호를 출력한다면, 에러가 없는 것과 동일한 것으로 볼 수 있다.In addition, the mirror full adder circuit 20 outputs the inverted (mirrored) sum signal and the output carry signal, but in all cases it outputs the inverted sum signal and the output carry signal, .

따라서, 상기 미러 전가산기 회로(20)는 종래의 전가산기 회로(10)와 비교하여 트랜지스터 개수를 줄일 수 있으므로 전력 소모를 줄일 수 있는 장점이 있다.Therefore, the mirror full adder circuit 20 can reduce the number of transistors as compared with the conventional full adder circuit 10, so that power consumption can be reduced.

그러나 상기 종래의 미러 전가산기 회로(20) 역시 24개의 트랜지스터로 구성되므로 전력 소모를 줄이는데 한계가 있다.However, since the conventional mirror full adder circuit 20 is also composed of 24 transistors, there is a limitation in reducing power consumption.

따라서, 트랜지스터의 개수를 줄여 전력 소모를 최소화할 수 있는 정확한 전가산기 회로의 요구가 있다.Therefore, there is a need for a precise adder circuit that can reduce the number of transistors and minimize power consumption.

[1] V. Gupta, D. Mohapatra, A. Raghunathan, and K. Roy, “Low-power digital signal processing using approximate adders,” IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, vol. 32, no. 1, pp. 124-137, Jan. 2013[1] V. Gupta, D. Mohapatra, A. Raghunathan, and K. Roy, "Low-power digital signal processing using approximate adders," IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, vol. 32, no. 1, pp. 124-137, Jan. 2013

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 본 발명의 목적은 최소한의 트랜지스터만으로 정확한 합과 캐리를 출력할 수 있는 전가산기 회로 및 그 전가산기 회로가 집적된 디지털 신호 처리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a digital adder circuit and a digital adder circuit integrated with a full adder circuit capable of outputting an accurate sum and carry with only a small number of transistors .

상기의 목적을 달성하기 위하여 본 발명은 가수(addend) 신호, 피가수(augend) 신호 및 입력 캐리(input carry) 신호를 입력받아, 가산연산을 수행하고, 출력 캐리(output carry) 신호 및 합(sum) 신호을 출력하는 전가산기 회로로써, 상기 출력 캐리 신호는 반전된(mirroring) 출력 캐리 신호이고, 상기 합 신호는 반전되지 않는 정확한(accurate) 합 신호이며, 총 18개의 트랜지스터로 구성되는 것을 특징으로 하는 전가산기 회로를 제공한다.According to an aspect of the present invention, there is provided an adder for receiving an addend signal, an augend signal, and an input carry signal, performing an addition operation, and outputting an output carry signal and sum ) Signal, wherein the output carry signal is a mirroring output carry signal and the sum signal is an inverted accurate sum signal and is comprised of a total of 18 transistors. All adder circuits are provided.

바람직한 실시예에 있어서, 상기 전가산기 회로는 반전된 출력 캐리 신호를 출력하는 캐리 신호 출력부와 정확한 합 신호를 출력하는 합 신호 출력부를 포함하며, 상기 캐리 신호 출력부는 10개의 트랜지스터로 구성되고, 상기 합 신호 출력부는 8개의 트랜지스터로 구성된다.In a preferred embodiment, the full adder circuit includes a carry signal output unit for outputting an inverted output carry signal and a sum signal output unit for outputting a correct sum signal, wherein the carry signal output unit is composed of 10 transistors, The sum signal output section is composed of eight transistors.

바람직한 실시예에 있어서, 상기 캐리 신호 출력부:는 소스 단은 동작 전원에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제1 P형 트랜지스터; 소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제2 P형 트랜지스터; 소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제3 P형 트렌지스터; 소스 단은 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제4 P형 트렌지스터; 소스 단은 상기 제3 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제5 P형 트렌지스터; 드레인 단은 상기 제4 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제1 N형 트랜지스터; 드레인 단은 상기 제5 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제2 N형 트랜지스터; 드레인 단은 상기 제1 N형 트랜지스터의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 가수 신호를 입력받는 제3 N형 트랜지스터; 드레인 단은 상기 제1 N형 트랜지스터의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 피가수 신호를 입력받는 제4 N형 트랜지스터; 및 드레인 단은 상기 제2 N형 트랜지스터의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 피가수 신호를 입력받는 제5 N형 트랜지스터;를 포함하고, 상기 제4 P형 트랜지스터의 드레인 단과 상기 제5 P형 트랜지스터의 드레인 단은 서로 연결되며, 상기 제5 P형 트랜지스터의 드레인 단으로 상기 반전된 출력 캐리 신호가 출력된다.In a preferred embodiment, the carry signal output unit includes: a first P-type transistor having a source terminal connected to an operation power source and receiving the adder signal as a gate terminal; A second P-type transistor having a source terminal connected to the operation power source and receiving the excitable signal as a gate terminal; A third P-type transistor having a source terminal connected to the operation power source and receiving the excitation signal at a gate terminal thereof; A fourth P-type transistor having a source terminal connected to a drain terminal of the first P-type transistor and the second P-type transistor and receiving the input carry signal as a gate terminal; A fifth P-type transistor having a source terminal connected to the drain terminal of the third P-type transistor and receiving the adder signal as a gate terminal; A first N-type transistor having a drain terminal connected to a drain terminal of the fourth P-type transistor and receiving the input carry signal as a gate terminal; A second N-type transistor having a drain terminal connected to a drain terminal of the fifth P-type transistor and receiving the adder signal as a gate terminal; A third N-type transistor having a drain terminal connected to a source terminal of the first N-type transistor, a source terminal connected to a ground terminal, and a gate terminal receiving the adder signal; A fourth N-type transistor having a drain terminal connected to a source terminal of the first N-type transistor, a source terminal connected to a ground terminal, and a gate terminal receiving the excitable signal; And a fifth N-type transistor having a drain terminal connected to the source terminal of the second N-type transistor, a source terminal connected to the ground terminal, and a gate terminal receiving the disturbance signal, and the fourth P- The drain terminal of the transistor and the drain terminal of the fifth P-type transistor are connected to each other, and the inverted output carry signal is output to the drain terminal of the fifth P-type transistor.

또한, 상기 합 신호 출력부:는 소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제6 P형 트랜지스터; 소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제7 P형 트랜지스터; 소스 단은 상기 제6 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제8 P형 트랜지스터; 소스 단은 상기 제7 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 제8 P형 트랜지스터의 드레인 단 신호를 입력받는 제9 P형 트랜지스터; 소스 단은 상기 제8 P형 트랜지스터의 드레인 단에 연결되고, 드레인 단은 가수 신호와 연결되며, 게이트 단으로 상기 피가수 신호를 입력받는 제6 N형 트랜지스터;The sum signal output unit includes: a sixth P-type transistor having a source terminal connected to the operation power source and a gate terminal receiving the adder signal; A seventh P-type transistor having a source terminal connected to the operation power source and receiving the input carry signal as a gate terminal; A source terminal connected to a drain terminal of the sixth P-type transistor, and an eighth P-type transistor receiving the received signal at a gate terminal; A ninth P-type transistor having a source terminal connected to the drain terminal of the seventh P-type transistor and a gate terminal receiving the drain terminal signal of the eighth P-type transistor; A sixth N-type transistor having a source terminal connected to the drain terminal of the eighth P-type transistor, a drain terminal connected to the mantissa signal, and a gate terminal receiving the canned signal;

소스 단은 상기 제8 P형 트랜지스터의 드레인 단에 연결되고, 드레인 단은 피가수 신호와 연결되며, 게이트 단으로 상기 가수 신호를 입력받는 제7 N형 트랜지스터;A seventh N-type transistor having a source terminal connected to the drain terminal of the eighth P-type transistor, a drain terminal connected to the excitation signal, and a gate terminal receiving the excitation signal;

소스 단은 상기 제9 P형 트랜지스터의 드레인 단에 연결되고, 드레인 단은 입력 캐리 신호에 연결되며, 게이트 단은 상기 제7 N형 트랜지스터의 소스 단과 연결되는 제8 N형 트랜지스터; 및An eighth transistor having a source terminal connected to a drain terminal of the ninth P-type transistor, a drain terminal connected to an input carry signal, and a gate terminal connected to a source terminal of the seventh N-type transistor; And

소스 단은 상기 제8 N형 트랜지스터의 소스 단과 연결되고, 드레인 단은 상기 제8 N형 트랜지스터의 게이트 단과 연결되며, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제9 N형 트랜지스터;를 포함하고, 상기 제9 N형 트랜지스터의 소스 단으로 상기 정확한 합 신호가 출력된다.And a ninth N-type transistor having a source terminal connected to a source terminal of the eighth N-type transistor, a drain terminal connected to a gate terminal of the eighth N-type transistor, and a gate terminal receiving the input carry signal, And the precise sum signal is output to the source terminal of the ninth N-type transistor.

또한, 본 발명은 상기 전가산기 회로가 집적되며 아날로그 신호를 디지털로 변환하여 처리하는 디지털 신호 처리 장치를 더 제공한다.The present invention further provides a digital signal processing device in which the full adder circuits are integrated and converts analog signals to digital signals for processing.

본 발명은 다음과 같은 우수한 효과를 가진다.The present invention has the following excellent effects.

본 발명의 전가산기 회로 및 디지털 신호 처리 장치에 의하면, 18개의 트랜지스터만으로 총 에러 거리가 '0'인 정확한 합 신호와 캐리 신호를 출력할 수 있으므로 전력 소모를 매우 줄일 수 있는 장점이 있다.According to the full adder circuit and the digital signal processing apparatus of the present invention, it is possible to output an accurate sum signal and a carry signal having a total error distance of '0' with only 18 transistors, thereby greatly reducing power consumption.

도 1은 종래의 전가산기 회로를 보여주는 도면,
도 2는 종래의 미러 전가산기 회로를 보여주는 도면,
도 3은 본 발명의 일 실시예에 따른 전가산기 회로를 보여주는 도면,
도 4는 본 발명의 일 실시예에 따른 전가산기 회로의 진리표이다.1 is a diagram showing a conventional full adder circuit,
2 is a diagram showing a conventional mirror full adder circuit,
3 is a diagram illustrating a full adder circuit according to one embodiment of the present invention,
4 is a truth table of a full adder circuit in accordance with an embodiment of the present invention.

본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있는데 이 경우에는 단순한 용어의 명칭이 아닌 발명의 상세한 설명 부분에 기재되거나 사용된 의미를 고려하여 그 의미가 파악되어야 할 것이다.Although the terms used in the present invention have been selected as general terms that are widely used at present, there are some terms selected arbitrarily by the applicant in a specific case. In this case, the meaning described or used in the detailed description part of the invention The meaning must be grasped.

이하, 첨부한 도면에 도시된 바람직한 실시예들을 참조하여 본 발명의 기술적 구성을 상세하게 설명한다.Hereinafter, the technical structure of the present invention will be described in detail with reference to preferred embodiments shown in the accompanying drawings.

그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Like reference numerals designate like elements throughout the specification.

도 3을 참조하면, 본 발명의 일 실시예에 따른 전가산기 회로는 전가산 연산을 수행하는 전가산기 회로(1000)이며, 총 18개의 트랜지스터로 구성된다.Referring to FIG. 3, a full adder circuit according to an embodiment of the present invention includes a total adder circuit 1000 that performs a total add operation, and is composed of a total of 18 transistors.

또한, 도 3에서는 싱글 비트(single bit)의 가산 연산을 수행하는 전가산기 회로(1000)를 도시하였으나 상기 전가산기 회로(1000)가 다수 개 구비될 경우 멀티 비트(multi bits)의 전가산 연산을 수행할 수 있다.Although FIG. 3 shows a front adder circuit 1000 for performing a single bit addition operation, when a plurality of front adder circuits 1000 are provided, a multi-bit pre-sum operation is performed. Can be performed.

또한, 본 발명의 전가산기 회로(1000)는 디지털 신호 처리 장치(DSP:digital signal processor)에 집적될 수 있으며, 본 발명은 상기 디지털 신호 처리 장치의 형태로 제공될 수 있다.In addition, the full adder circuit 1000 of the present invention can be integrated in a digital signal processor (DSP), and the present invention can be provided in the form of the digital signal processing apparatus.

또한, 상기 디지털 신호 처리 장치는 멀티미디어 장치, 이동통신장치 또는 아날로그 신호를 입력받아 디지털 신호처리를 수행하는 각종 임베디드 장치에 이용될 수 있다.The digital signal processing device may be used in a multimedia device, a mobile communication device, or various embedded devices that receive analog signals and perform digital signal processing.

이하에서는 본 발명의 전가산기 회로(1000)의 구성을 상세히 설명한다.Hereinafter, the configuration of the full adder circuit 1000 of the present invention will be described in detail.

본 발명의 전가산기 회로(1000)는 가수 신호(A), 피가수 신호(B) 및 입력 캐리 신호(Cin)를 입력받아 가산연산을 수행하고, 그 결과인 합 신호(Sum)와 출력 캐리 신호(Cout)를 출력한다.The total adder circuit 1000 of the present invention receives a mantissa signal A, a beacon signal B and an input carry signal C in to perform an add operation and outputs a sum signal Sum and an output carry signal C in, (C out ).

다만, 상기 출력 캐리 신호(Cout)는 반전된(미러링된) 신호(Cout')로 출력되는데, 모든 경우에 있어 항상 반전된 신호가 출력될 경우 총 에러 거리가 '0'이다.However, the output carry signal C out is outputted as an inverted (mirrored) signal C out '. In all cases, when the inverted signal is always outputted, the total error distance is'0'.

또한, 상기 총 에러 거리는 전가산기의 모든 경우의 출력에 대해 부정확한 출력의 개수이다.In addition, the total error distance is the number of inaccurate outputs for the output of all cases of the full adder.

한편, 상기 총 에러 거리가 '1' 이상인 전가산기 회로(1000)는 어림 가산기(approximate adder)라고 하며, 이 어림 가산기는 주로 에러 허용 장치(error tolerant applications)에 이용된다.Meanwhile, the total adder circuit 1000 having the total error distance of '1' or more is called an approximate adder, and the adder is mainly used for error tolerant applications.

또한, 본 발명의 전가산기 회로(1000)는 총 18개의 트랜지스터로 구성되며, 더욱 자세하게는 9개의 P형 트랜지스터와 9개의 N형 트랜지스터로 구성된다.In addition, the full adder circuit 1000 of the present invention is composed of 18 transistors in total, and more specifically, it is composed of nine P-type transistors and nine N-type transistors.

또한, 상기 전가산기 회로(100)는 상기 출력 캐리 신호(Cout')를 출력하기 위한 캐리 신호 출력부(1100)와 상기 합 신호(Sum)를 출력하기 위한 합 신호 출력부(1200)를 포함하며, 상기 캐리 신호 출력부(1100)는 10개의 트랜지스터로 구성되고, 상기 합 신호 출력부(1200)는 8개의 트랜지스터를 포함하여 구성된다.The total adder circuit 100 includes a carry signal output unit 1100 for outputting the output carry signal C out 'and a sum signal output unit 1200 for outputting the sum signal Sum The carry signal output section 1100 is composed of ten transistors, and the sum signal output section 1200 includes eight transistors.

더욱 자세하게는 상기 캐리 신호 출력부(1100)는 5개의 P형 트랜지스터와 5개의 N형 트랜지스터로 구성되고, 상기 합 신호 출력부(1200)는 4개의 P형 트랜지스터와 4개의 N형 트랜지스터로 구성된다.More specifically, the carry signal output section 1100 is composed of five P-type transistors and five N-type transistors, and the sum signal output section 1200 is composed of four P-type transistors and four N-type transistors .

또한, 도 3에서는 상기 트랜지스터들이 MOSFET 트랜지스터인 것으로 도시하였으나 동일한 기능을 수행하는 다른 종류의 트랜지스터로 대체될 수 있다.Although the transistors are shown as MOSFET transistors in FIG. 3, they may be replaced with other types of transistors that perform the same function.

또한, 상기 캐리 신호 출력부(1100)는 소스 단은 동작 전원(VDD)에 연결되고, 게이트 단으로 상기 가수 신호(A)를 입력받는 제1 P형 트랜지스터(1101), 소스 단은 상기 동작 전원(VDD)에 연결되고, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제2 P형 트랜지스터(1102), 소스 단은 상기 동작 전원(VDD)에 연결되고, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제3 P형 트렌지스터(1103), 소스 단은 상기 제1 P형 트랜지스터(1101) 및 상기 제2 P형 트랜지스터(1102)의 드레인 단에 연결되고, 게이트 단으로 상기 입력 캐리 신호(Cin)를 입력받는 제4 P형 트렌지스터(1104), 소스 단은 상기 제3 P형 트랜지스터(1103)의 드레인 단에 연결되고, 게이트 단으로 상기 가수 신호(A)를 입력받는 제5 P형 트렌지스터(1105), 드레인 단은 상기 제4 P형 트랜지스터(1101)의 드레인 단에 연결되고, 게이트 단으로 상기 입력 캐리 신호(Cin)를 입력받는 제1 N형 트랜지스터(1106), 드레인 단은 상기 제5 P형 트랜지스터(1105)의 드레인 단에 연결되고, 게이트 단으로 상기 가수 신호(A)를 입력받는 제2 N형 트랜지스터(1107), 드레인 단은 상기 제1 N형 트랜지스터(1106)의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 가수 신호(A)를 입력받는 제3 N형 트랜지스터(1108), 드레인 단은 상기 제1 N형 트랜지스터(1106)의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제4 N형 트랜지스터(1109) 및 드레인 단은 상기 제2 N형 트랜지스터(1107)의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제5 N형 트랜지스터(1110)를 포함하고, 상기 제4 P형 트랜지스터(1104)의 드레인 단과 상기 제5 P형 트랜지스터의 드레인 단(1105)은 서로 연결되며, 상기 제5 P형 트랜지스터(1105)의 드레인 단으로 상기 반전된 출력 캐리 신호(Cout')가 출력된다.The carry signal output unit 1100 includes a first P-type transistor 1101 having a source terminal connected to the operation power supply V DD and a gate terminal receiving the adder signal A, A second P-type transistor 1102 connected to the power supply V DD and receiving the disturbance signal B as a gate terminal, a source terminal connected to the operating power supply V DD , A third P-type transistor 1103 receiving the input P-type transistor B and a source terminal connected to a drain terminal of the first P-type transistor 1101 and the second P-type transistor 1102, A fourth P-type transistor 1104 receiving the signal C in , a source terminal connected to a drain terminal of the third P-type transistor 1103, and a fifth terminal coupled to the gate terminal of the fifth P- A P-type transistor 1105 and a drain terminal connected to the drain terminal of the fourth P-type transistor 1101 And, a gate terminal of claim 1 N-type transistor 1106, the drain stage for receiving the input carry signal (C in) is connected to the drain terminal of the first 5 P-type transistor 1105, the mantissa signal to gate terminal A second N-type transistor 1107 receiving the input signal A, a drain terminal connected to a source terminal of the first N-type transistor 1106, a source terminal connected to a ground terminal, A), a drain terminal connected to a source terminal of the first N-type transistor 1106, a source terminal connected to a ground terminal, and a gate terminal connected to a source terminal of the first N-type transistor 1106, And a drain terminal connected to a source terminal of the second N-type transistor 1107, a source terminal connected to a ground terminal, and a gate terminal connected to the source terminal of the second N-type transistor 1107, And a fifth N-type transistor 1110 receiving the fourth P- A drain end of the fifth drain end 1105 of the P-type transistor of the transistor 1104 are connected to each other, wherein a drain terminal of the five P-type transistor 1105, the inverted output carry signal (C out ') the output do.

또한, 상기 합 신호 출력부(1200)는 소스 단은 상기 동작 전원(VDD)에 연결되고, 게이트 단으로 상기 가수 신호(A)를 입력받는 제6 P형 트랜지스터(1201), 소스 단은 상기 동작 전원(VDD)에 연결되고, 게이트 단으로 상기 입력 캐리 신호(Cin)를 입력받는 제7 P형 트랜지스터(1202), 소스 단은 상기 제6 P형 트랜지스터(1201)의 드레인 단에 연결되고, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제8 P형 트랜지스터(1203), 소스 단은 상기 제7 P형 트랜지스터(1202)의 드레인 단에 연결되고, 게이트 단으로 상기 제8 P형 트랜지스터(1203)의 드레인 단 신호를 입력받는 제9 P형 트랜지스터(1204), 소스 단은 상기 제8 P형 트랜지스터(1203)의 드레인 단에 연결되고, 드레인 단은 가수 신호(A)와 연결되며, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제6 N형 트랜지스터(1205), 소스 단은 상기 제8 P형 트랜지스터(1203)의 드레인 단에 연결되고, 드레인 단은 피가수 신호(B)와 연결되며, 게이트 단으로 상기 가수 신호(A)를 입력받는 제7 N형 트랜지스터(1206), 소스 단은 상기 제9 P형 트랜지스터(1204)의 드레인 단에 연결되고, 드레인 단은 입력 캐리 신호(Cin)에 연결되며, 게이트 단은 상기 제7 N형 트랜지스터(1206)의 소스 단과 연결되는 제8 N형 트랜지스터(1207) 및 소스 단은 상기 제8 N형 트랜지스터(1207)의 소스 단과 연결되고, 드레인 단은 상기 제8 N형 트랜지스터(1207)의 게이트 단과 연결되며, 게이트 단으로 상기 입력 캐리 신호(Cin)를 입력받는 제9 N형 트랜지스터(1208)를 포함하고, 상기 제9 N형 트랜지스터(1208)의 소스 단으로 상기 정확한 합 신호(Sum)가 출력된다.The sum signal output unit 1200 includes a sixth P-type transistor 1201 having a source terminal connected to the operation power supply V DD and a gate terminal receiving the adder signal A, A seventh P-type transistor 1202 connected to the operating power supply V DD and receiving the input carry signal C in as a gate terminal, and a source terminal connected to the drain terminal of the sixth P-type transistor 1201 An eighth P-type transistor 1203 having a gate terminal connected to the drain terminal of the seventh P-type transistor 1202 and a source terminal connected to a drain terminal of the seventh P-type transistor 1202, A ninth P-type transistor 1204 receiving the drain terminal signal of the transistor 1203; a source terminal connected to the drain terminal of the eighth P-type transistor 1203; a drain terminal connected to the adder signal A; A sixth N-type transistor 1205 receiving the received signal B as a gate terminal, A seventh N-type transistor 1206 connected to a drain terminal of the eighth P-type transistor 1203, a drain terminal connected to the excited signal B, and a gate terminal receiving the excitation signal A, , A source terminal connected to the drain terminal of the ninth P-type transistor 1204, a drain terminal connected to the input carry signal (C in ), and a gate terminal connected to the source terminal of the seventh N-type transistor (1206) Type transistor 1207 and the source terminal thereof are connected to the source terminal of the eighth N-type transistor 1207, the drain terminal thereof is connected to the gate terminal of the eighth N-type transistor 1207, And a ninth N-type transistor 1208 which receives the input carry signal C in and outputs the correct sum signal Sum to the source terminal of the ninth N-type transistor 1208.

또한, 도 4는 종래의 전가산기 회로(28 transistor), 종래의 미러 전가산기 회로(mirror adder) 및 본 발명의 전가산기 회로(proposed adder)의 진리표를 보여주는 것으로 세가지 회로 모두 에러가 없는 합 신호(Sum)와 출력 캐리 신호(Cout)를 출력하는 것을 알 수 있다.Figure 4 also shows the truth table of a conventional full-adder circuit (28 transistors), a conventional mirror adder circuit and a proposed adder circuit of the present invention, Sum and an output carry signal C out .

따라서, 본 발명의 일 실시예에 다른 전가산기 회로(1000)에 의하면 단 18개의 트랜지스터만으로 에러가 없는 합 신호와 출력 캐리 신호를 출력할 수 있으므로 전력 소모를 매우 줄일 수 있는 장점이 있다.Therefore, the total adder circuit 1000 according to the embodiment of the present invention can output a sum signal and an output carry signal with no error by only 18 transistors, thereby greatly reducing power consumption.

이상에서 살펴본 바와 같이 본 발명은 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, Various changes and modifications will be possible.

1000:전가산기 회로 1100:캐리 신호 출력부
1200:합 신호 출력부1000: All adder circuit 1100: Carry signal output unit
1200: sum signal output section

Claims (5)

삭제delete 삭제delete 가수(addend) 신호, 피가수(augend) 신호 및 입력 캐리(input carry) 신호를 입력받아, 가산연산을 수행하고, 출력 캐리(output carry) 신호 및 합(sum) 신호을 출력하는 전가산기 회로로써,
상기 출력 캐리 신호는 반전된(mirroring) 출력 캐리 신호이고, 상기 합 신호는 반전되지 않는 정확한(accurate) 합 신호이며,
상기 전가산기 회로는 반전된 출력 캐리 신호를 출력하는 캐리 신호 출력부와 정확한 합 신호를 출력하는 합 신호 출력부를 포함하며,
상기 캐리 신호 출력부는 10개의 트랜지스터로 구성되고, 상기 합 신호 출력부는 8개의 트랜지스터로 구성되며,
상기 캐리 신호 출력부:는,
소스 단은 동작 전원에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제1 P형 트랜지스터;
소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제2 P형 트랜지스터;
소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제3 P형 트랜지스터;
소스 단은 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제4 P형 트랜지스터;
소스 단은 상기 제3 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제5 P형 트랜지스터;
드레인 단은 상기 제4 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제1 N형 트랜지스터;
드레인 단은 상기 제5 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제2 N형 트랜지스터;
드레인 단은 상기 제1 N형 트랜지스터의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 가수 신호를 입력받는 제3 N형 트랜지스터;
드레인 단은 상기 제1 N형 트랜지스터의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 피가수 신호를 입력받는 제4 N형 트랜지스터; 및
드레인 단은 상기 제2 N형 트랜지스터의 소스 단에 연결되고, 소스 단은 접지 단에 연결되며, 게이트 단으로 상기 피가수 신호를 입력받는 제5 N형 트랜지스터;를 포함하고,
상기 제4 P형 트랜지스터의 드레인 단과 상기 제5 P형 트랜지스터의 드레인 단은 서로 연결되며, 상기 제5 P형 트랜지스터의 드레인 단으로 상기 반전된 출력 캐리 신호가 출력되는 것을 특징으로 하는 전가산기 회로.
An adder circuit which receives an addend signal, an augend signal and an input carry signal, performs an addition operation, and outputs an output carry signal and a sum signal,
The output carry signal is a mirroring output carry signal, the sum signal is an inverted accurate sum signal,
The full adder circuit includes a carry signal output unit for outputting an inverted output carry signal and a sum signal output unit for outputting an accurate sum signal,
The carry signal output section is composed of 10 transistors, the sum signal output section is composed of 8 transistors,
The carry signal output unit includes:
A first P-type transistor having a source terminal connected to the operation power source and receiving the adder signal as a gate terminal;
A second P-type transistor having a source terminal connected to the operation power source and receiving the excitable signal as a gate terminal;
A third P-type transistor having a source terminal connected to the operation power source and receiving the excitable signal as a gate terminal;
A fourth P-type transistor having a source terminal connected to a drain terminal of the first P-type transistor and the second P-type transistor, and receiving the input carry signal as a gate terminal;
A fifth P-type transistor having a source terminal connected to the drain terminal of the third P-type transistor and receiving the adder signal as a gate terminal;
A first N-type transistor having a drain terminal connected to a drain terminal of the fourth P-type transistor and receiving the input carry signal as a gate terminal;
A second N-type transistor having a drain terminal connected to a drain terminal of the fifth P-type transistor and receiving the adder signal as a gate terminal;
A third N-type transistor having a drain terminal connected to a source terminal of the first N-type transistor, a source terminal connected to a ground terminal, and a gate terminal receiving the adder signal;
A fourth N-type transistor having a drain terminal connected to a source terminal of the first N-type transistor, a source terminal connected to a ground terminal, and a gate terminal receiving the excitable signal; And
And a fifth N-type transistor having a drain terminal connected to a source terminal of the second N-type transistor, a source terminal connected to a ground terminal, and a gate terminal receiving the disturbance signal,
And the drain terminal of the fourth P-type transistor and the drain terminal of the fifth P-type transistor are connected to each other, and the inverted output carry signal is outputted to the drain terminal of the fifth P-type transistor.
제 3 항에 있어서,
상기 합 신호 출력부:는,
소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 가수 신호를 입력받는 제6 P형 트랜지스터;
소스 단은 상기 동작 전원에 연결되고, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제7 P형 트랜지스터;
소스 단은 상기 제6 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제8 P형 트랜지스터;
소스 단은 상기 제7 P형 트랜지스터의 드레인 단에 연결되고, 게이트 단으로 상기 제8 P형 트랜지스터의 드레인 단 신호를 입력받는 제9 P형 트랜지스터;
소스 단은 상기 제8 P형 트랜지스터의 드레인 단에 연결되고, 드레인 단은 가수 신호와 연결되며, 게이트 단으로 상기 피가수 신호를 입력받는 제6 N형 트랜지스터;
소스 단은 상기 제8 P형 트랜지스터의 드레인 단에 연결되고, 드레인 단은 피가수 신호와 연결되며, 게이트 단으로 상기 가수 신호를 입력받는 제7 N형 트랜지스터;
소스 단은 상기 제9 P형 트랜지스터의 드레인 단에 연결되고, 드레인 단은 입력 캐리 신호에 연결되며, 게이트 단은 상기 제7 N형 트랜지스터의 소스 단과 연결되는 제8 N형 트랜지스터; 및
소스 단은 상기 제8 N형 트랜지스터의 소스 단과 연결되고, 드레인 단은 상기 제8 N형 트랜지스터의 게이트 단과 연결되며, 게이트 단으로 상기 입력 캐리 신호를 입력받는 제9 N형 트랜지스터;를 포함하고,
상기 제9 N형 트랜지스터의 소스 단으로 상기 정확한 합 신호가 출력되는 것을 특징으로 하는 전가산기 회로.
The method of claim 3,
The sum signal output unit includes:
A sixth P-type transistor having a source terminal connected to the operation power source and receiving the adder signal as a gate terminal;
A seventh P-type transistor having a source terminal connected to the operation power source and receiving the input carry signal as a gate terminal;
A source terminal connected to a drain terminal of the sixth P-type transistor, and an eighth P-type transistor receiving the received signal at a gate terminal;
A ninth P-type transistor having a source terminal connected to the drain terminal of the seventh P-type transistor and a gate terminal receiving the drain terminal signal of the eighth P-type transistor;
A sixth N-type transistor having a source terminal connected to the drain terminal of the eighth P-type transistor, a drain terminal connected to the mantissa signal, and a gate terminal receiving the canned signal;
A seventh N-type transistor having a source terminal connected to the drain terminal of the eighth P-type transistor, a drain terminal connected to the excitation signal, and a gate terminal receiving the excitation signal;
An ninth transistor having a source terminal connected to the drain terminal of the ninth P-type transistor, a drain terminal connected to the input carry signal, and a gate terminal connected to the source terminal of the seventh N-type transistor; And
And a ninth N-type transistor having a source terminal connected to a source terminal of the eighth N-type transistor, a drain terminal connected to a gate terminal of the eighth N-type transistor, and a gate terminal receiving the input carry signal,
And the precise sum signal is outputted to the source terminal of the ninth N-type transistor.
제 3 항 또는 제 4 항의 전가산기 회로가 집적되며 아날로그 신호를 디지털로 변환하여 처리하는 디지털 신호 처리 장치.4. A digital signal processing apparatus as claimed in claim 3 or 4, wherein the full adder circuit is integrated and converts an analog signal into a digital signal.
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