KR101929964B1 - Apprpximate adder consists of 18 transistors has TED of 2 and DSP integrated with the adder - Google Patents

Apprpximate adder consists of 18 transistors has TED of 2 and DSP integrated with the adder Download PDF

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    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination

Abstract

본 발명은 어림 가산기 회로 및 디지털 신호 처리 장치에 관한 것으로, 보다 구체적으로는 8개의 트랜지스터만으로 총 에러 거리가 '2'인 캐리 아웃 신호 및 합 신호를 출력할 수 있는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치에 관한 것이다.The present invention relates to a summation adder circuit and a digital signal processing apparatus. More particularly, the present invention relates to a summation adder circuit capable of outputting a carry-out signal and a sum signal having a total error distance of '2' To a digital signal processing apparatus.

Description

총 에러 거리가 2이고 8개의 트랜지스터로 구성되는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치{Apprpximate adder consists of 18 transistors has TED of 2 and DSP integrated with the adder}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an adder circuit having a total error distance of 2 and consisting of eight transistors, and a digital signal processing apparatus incorporating the adder circuit,

본 발명은 어림 가산기 회로 및 디지털 신호 처리 장치에 관한 것으로, 보다 구체적으로는 8개의 트랜지스터만으로 총 에러 거리가 '2'인 캐리 아웃 신호 및 합 신호를 출력할 수 있는 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치에 관한 것이다.The present invention relates to a summation adder circuit and a digital signal processing apparatus. More particularly, the present invention relates to a summation adder circuit capable of outputting a carry-out signal and a sum signal having a total error distance of '2' To a digital signal processing apparatus.

전가산기(Full adder)란 가수(added), 피가수(augend) 및 캐리(carry;올림수)를 입력받아 가산 연산한 후, 합(sum)과 캐리를 출력하는 회로이다.A full adder is a circuit that receives a sum, augend, and carry, and outputs a sum and a carry.

이 전가산기는 반가산기(half-adder)에서는 고려되지 않았던 하위의 가산 결과를 캐리로 입력받아 처리할 수 있다.This pre-adder can receive and process the lower summation result which was not taken into account in the half-adder.

또한, 상기 전가산기는 복수의 트랜지스터의 조합으로 구현되는데 이러한 트랜지스터의 조합을 트랜지스터 레벨(transistor-level) 또는 CMOS 레벨이라고 한다.In addition, the full adder is implemented by a combination of a plurality of transistors, and the combination of these transistors is referred to as a transistor-level or a CMOS level.

도 1은 종래의 전가산기 회로를 보여주는 도면이다.Figure 1 is a diagram illustrating a conventional full adder circuit.

종래의 전가산기 회로(10)는 총 28개의 트랜지스터로 구성되며, 가수 신호(A), 피가수 신호(B), 입력 캐리 신호(Cin)를 입력받아 가산연산을 수행한 후, 합 신호(Sum)와 출력 캐리 신호(Cin)을 출력한다.The conventional full adder circuit 10 is composed of 28 transistors in total and receives the addend signal A, the addend signal B and the input carry signal C in , ) And an output carry signal (C in ).

이 종래의 전가산기 회로(10)는 정확한 합 신호와 출력 캐리 신호를 출력하는 회로로써, 총 에러 거리(TED;Total Error Distance)가 '0'이다.This conventional full adder circuit 10 is a circuit for outputting an accurate sum signal and an output carry signal, and the total error distance (TED) is '0'.

그러나 종래의 전가산기 회로는 많은 개수의 트랜지스터로 구성되므로 디지털 신호 처리 장치(DSP:digital signal processor)등에 집적할 경우 전력 소모가 큰 문제점이 있다.However, since the conventional full adder circuit is composed of a large number of transistors, there is a problem that the power consumption is large when it is integrated into a digital signal processor (DSP) or the like.

이러한 문제점을 해결하기 위해 트랜지스터의 개수는 줄이고 합 신호와 출력 캐리 신호를 반전하여 출력하는 미러 전가산기(MA;mirror adder)가 개발된 바 있다.To solve this problem, a mirror adder (MA) has been developed which reduces the number of transistors and inverts the sum signal and the output carry signal.

도 2는 종래의 미러 전가산기 회로를 보여주는 도면이다.2 is a diagram showing a conventional mirror full adder circuit.

종래의 미러 전가산기 회로(20)는 총 24개의 트랜지스터만으로 정확한 합 신호와 출력 캐리 신호를 출력할 수 있으며, 총 에러 거리(TED;Total Error Distance)가 '0'이다.The conventional mirror full adder circuit 20 can output an accurate sum signal and an output carry signal with only 24 transistors in total, and the total error distance (TED) is '0'.

또한, 상기 미러 전가산기 회로(20)는 반전(미러링)된 합 신호와 출력 캐리 신호를 출력하지만 모든 경우에 있어 반전된 합 신호와 출력 캐리 신호를 출력한다면, 에러가 없는 것과 동일한 것으로 볼 수 있다.In addition, the mirror full adder circuit 20 outputs the inverted (mirrored) sum signal and the output carry signal, but in all cases it outputs the inverted sum signal and the output carry signal, .

따라서, 상기 미러 전가산기 회로(20)는 종래의 전가산기 회로(10)와 비교하여 트랜지스터 개수를 줄일 수 있으므로 전력 소모를 줄일 수 있는 장점이 있다.Therefore, the mirror full adder circuit 20 can reduce the number of transistors as compared with the conventional full adder circuit 10, so that power consumption can be reduced.

그러나 상기 종래의 미러 전가산기 회로(20) 역시 24개의 트랜지스터로 구성되므로 전력 소모를 줄이는데 한계가 있다.However, since the conventional mirror full adder circuit 20 is also composed of 24 transistors, there is a limitation in reducing power consumption.

한편, 어림 가산기란 허용되는 범위 내에서 출력에 오류가 존재하도록 상기 전가산기 회로(10)나 상기 미러 전가산기 회로(20)를 간소화한 회로로써, 전력 소모를 더욱 줄일 수 있는 회로이다.On the other hand, the summation adder is a circuit that simplifies the front adder circuit 10 and the mirror front adder circuit 20 so that there is an error in the allowable range, thereby further reducing power consumption.

도 3은 종래의 제1 어림 가산기 회로를 보여주는 것으로 총 에러 거리가 '2'이고, 16개의 트랜지스터로 구성되는 어림 가산기 회로(30)이다.FIG. 3 shows a conventional adder adder circuit, which is a adder circuit 30 having a total error distance of '2' and consisting of 16 transistors.

이 종래의 제1 어림 가산기 회로(30)는 상기 미러 전가산기 회로(20)를 기반으로 설계되었으며, 미러링된 합 신호와 출력 캐리 신호를 출력한다.This conventional first adder adder circuit 30 is designed based on the mirror adder circuit 20 and outputs a mirrored sum signal and an output carry signal.

또한, 도 6에 도시한 상기 제1 어림 가산기 회로(30)의 진리표(conventional 1)를 참조하면, 상기 제1 어림 가산기 회로(30)는 가수, 피가수, 캐리가 '0,1,0' 및 '1.0,0'인 경우, 출력에 오류가 존재하며, 총 두 개의 출력에 오류가 존재하므로 총 에러 거리(TED:Total Error Distance)는 '2'이다.Referring to the truth table (conventional 1) of the first annotation adder circuit 30 shown in Fig. 6, the first annotation adder circuit 30 receives the mantissa, the can, and the carry as' 0, 1, '1.0,0', the total error distance (TED) is '2' because there is an error in the output and there are errors in the total of two outputs.

즉, 종래의 제1 어림 가산기 회로(30)는 허용하는 총 에러 거리가 '2'인 시스템에 적용되어 가산연산을 수행할 때, 전력 소모를 줄일 수 있는 장점이 있다.That is, the first adder adder circuit 30 of the related art is advantageous in that power consumption can be reduced when applying the adder operation to a system with a total error distance of '2' allowed.

도 4는 종래의 제2 어림 가산기 회로를 보여주는 것으로 종래의 제1 어림 가산기 회로와 비교하여 14개의 트랜지스터만으로 총 에러 거리가 '2'인 가산 연산을 수행할 수 있으므로 전력 소모를 더욱 줄일 수 있는 장점이 있다.FIG. 4 shows a conventional second adder adder circuit. As compared with the first adder adder circuit of the related art, an addition operation with a total error distance of '2' can be performed using only 14 transistors, thereby further reducing power consumption .

따라서, 총 에러 거리와 트랜지스터의 개수를 최대한 줄여 전력 소모를 최소화할 수 있는 어림 가산기 회로의 요구가 있다.Therefore, there is a need for a summation adder circuit that can minimize the total error distance and the number of transistors to minimize power consumption.

[1] V. Gupta, D. Mohapatra, A. Raghunathan, and K. Roy, “Low-power digital signal processing using approximate adders,” IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, vol. 32, no. 1, pp. 124-137, Jan. 2013[1] V. Gupta, D. Mohapatra, A. Raghunathan, and K. Roy, "Low-power digital signal processing using approximate adders," IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, vol. 32, no. 1, pp. 124-137, Jan. 2013

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 본 발명의 목적은 최소한의 트랜지스터만으로 총 에러 거리가 '2'인 어림 가산기 회로 및 그 어림 가산기 회로가 집적된 디지털 신호 처리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a summation adder circuit having a total error distance of '2' with only a minimum of transistors and a digital signal processing apparatus integrated with the summation adder circuit.

상기의 목적을 달성하기 위하여 본 발명은 가수(addend) 신호, 피가수(augend) 신호 및 입력 캐리(input carry) 신호를 입력받아, 가산연산을 수행하고, 출력 캐리(output carry) 신호 및 합(sum) 신호을 출력하는 어림 가산기 회로로써, 총 에러 거리(TED;Total Error Distance)가 '2'이고, 8개의 트랜지스터로 구성되는 것을 특징으로 하는 어림 가산기 회로를 제공한다.According to an aspect of the present invention, there is provided an adder for receiving an addend signal, an augend signal, and an input carry signal, performing an addition operation, and outputting an output carry signal and sum ) Adder circuit for outputting a signal having a total error distance (TED) of '2' and being composed of eight transistors.

바람직한 실시예에 있어서, 상기 입력 캐리 신호와 상기 출력 캐리 신호는 서로 동일하다.In a preferred embodiment, the input carry signal and the output carry signal are the same.

바람직한 실시예에 있어서, 상기 트랜지스터들:은, 드레인 단이 입력 캐리 신호 단과 연결되는 제1 N형 트랜지스터; 드레인 단이 상기 제1 N형 트랜지스터의 게이트 단과 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제1 P형 트랜지스터; 소스 단이 상기 제1 N형 트랜지스터의 게이트 단과 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제2 N형 트랜지스터; 게이트 단이 상기 제1 N형 트랜지스터의 게이트 단과 연결되고, 소스 단은 상기 제2 N형 트랜지스터의 드레인 단과 연결되며, 드레인 단은 상기 제1 N형 트랜지스터의 소스 단과 연결되는 제2 P형 트랜지스터; 소스 단은 동작 전원과 연결되고, 드레인 단은 상기 제2 P형 트랜지스터의 소스 단과 연결되며, 게이트 단은 상기 제1 P형 트랜지스터의 드레인 단과 연결되며, 게이트 단으로 상기 가수 신호를 입력받는 제3 P형 트랜지스터; 드레인 단은 상기 제3 P형 트랜지스터의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단은 상기 제3 P형 트랜지스터의 게이트단과 연결되는 제3 N형 트랜지스터; 소스 단은 상기 동작 전원과 연결되고, 게이트 단은 상기 제2 P형 트랜지스터의 드레인 단과 연결되는 제4 P형 트랜지스터; 및 드레인 단은 상기 제4 P형 트랜지스터의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단은 상기 제4 P형 트랜지스터의 게이트 단과 연결되는 제4 N형 트랜지스터;를 포함하고, 상기 출력 캐리 신호는 상기 제1 N형 트랜지스터의 소스 단에서 출력되고, 상기 합 신호는 상기 제4 P형 트랜지스터의 드레인 단에서 출력된다.In a preferred embodiment, the transistors include: a first N-type transistor having a drain terminal coupled to an input carry signal terminal; A first P-type transistor having a drain terminal connected to a gate terminal of the first N-type transistor and a gate terminal receiving the canned signal; A second N-type transistor having a source terminal connected to a gate terminal of the first N-type transistor and a gate terminal for receiving the disturbance signal; A gate terminal connected to a gate terminal of the first N-type transistor, a source terminal connected to a drain terminal of the second N-type transistor, and a drain terminal connected to a source terminal of the first N-type transistor; The source terminal is connected to the operation power source, the drain terminal is connected to the source terminal of the second P-type transistor, the gate terminal is connected to the drain terminal of the first P- A P-type transistor; A third N-type transistor having a drain terminal connected to a drain terminal of the third P-type transistor, a source terminal connected to a ground terminal, and a gate terminal connected to a gate terminal of the third P-type transistor; A fourth P-type transistor having a source terminal connected to the operation power source and a gate terminal connected to a drain terminal of the second P-type transistor; And a fourth N-type transistor having a drain terminal connected to a drain terminal of the fourth P-type transistor, a source terminal connected to a ground terminal, and a gate terminal connected to a gate terminal of the fourth P-type transistor, A carry signal is output from the source terminal of the first N-type transistor, and the sum signal is output from the drain terminal of the fourth P-type transistor.

또한, 본 발명은 상기 어림 가산기 회로가 집적되며 아날로그 신호를 디지털로 변환하여 처리하는 디지털 신호 처리 장치를 더 제공한다.Further, the present invention further provides a digital signal processing apparatus in which the adder circuit is integrated and converts an analog signal into a digital signal for processing.

본 발명은 다음과 같은 우수한 효과를 가진다.The present invention has the following excellent effects.

본 발명의 어림 가산기 회로 및 디지털 신호 처리 장치에 의하면, 8개의 트랜지스터만으로 총 에러 거리가 '2'인 어림 출력을 출력할 수 있으므로 전력 소모를 매우 줄일 수 있는 장점이 있다.According to the adder circuit and the digital signal processing apparatus of the present invention, since the approximate output with a total error distance of '2' can be output by only eight transistors, power consumption can be greatly reduced.

도 1은 종래의 전가산기 회로를 보여주는 도면,
도 2는 종래의 미러 전가산기 회로를 보여주는 도면,
도 3은 종래의 제1 어림 가산기 회로를 보여주는 도면,
도 4는 종래의 제2 어림 가산기 회로를 보여주는 도면,
도 5는 본 발명의 일 실시예에 따른 어림 가산기 회로를 보여주는 도면,
도 6은 본 발명의 일 실시예에 따른 어림 가산기 회로의 진리표이다.1 is a diagram showing a conventional full adder circuit,
2 is a diagram showing a conventional mirror full adder circuit,
3 is a diagram showing a conventional first summation adder circuit,
4 is a diagram showing a conventional second summation adder circuit,
5 is a diagram showing a summation adder circuit according to an embodiment of the present invention;
6 is a truth table of a summation adder circuit in accordance with an embodiment of the present invention.

본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있는데 이 경우에는 단순한 용어의 명칭이 아닌 발명의 상세한 설명 부분에 기재되거나 사용된 의미를 고려하여 그 의미가 파악되어야 할 것이다.Although the terms used in the present invention have been selected as general terms that are widely used at present, there are some terms selected arbitrarily by the applicant in a specific case. In this case, the meaning described or used in the detailed description part of the invention The meaning must be grasped.

이하, 첨부한 도면에 도시된 바람직한 실시예들을 참조하여 본 발명의 기술적 구성을 상세하게 설명한다.Hereinafter, the technical structure of the present invention will be described in detail with reference to preferred embodiments shown in the accompanying drawings.

그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Like reference numerals designate like elements throughout the specification.

도 5를 참조하면, 본 발명의 일 실시예에 따른 어림 가산기 회로는 전가산 연산을 수행하되 가산 결과에 총 에러 거리 '2'의 오류가 존재하는 어림 가산기 회로(100)이며, 총 8개의 트랜지스터로 구성된다.Referring to FIG. 5, a summation adder circuit according to an embodiment of the present invention includes a summation adder circuit 100 that performs a pre-sum operation, where an error of the total error distance '2' .

또한, 도 3에서는 싱글 비트(single bit)의 가산 연산을 수행하는 어림 가산기 회로(100)를 도시하였으나 상기 어림 가산기 회로(100)가 다수 개 구비될 경우 멀티 비트(multi bits)의 가산 연산을 수행할 수 있다.Although FIG. 3 shows a summation adder circuit 100 for performing a single bit addition operation, when a plurality of summation adder circuits 100 are provided, a multi-bit addition operation is performed can do.

또한, 본 발명의 어림 가산기 회로(100)는 디지털 신호 처리 장치(DSP:digital signal processor)에 집적될 수 있으며, 본 발명은 상기 디지털 신호 처리 장치의 형태로 제공될 수 있다.Also, the adder circuit 100 of the present invention can be integrated into a digital signal processor (DSP), and the present invention can be provided in the form of the digital signal processor.

또한, 상기 디지털 신호 처리 장치는 멀티미디어 장치, 이동통신장치 또는 아날로그 신호를 입력받아 디지털 신호처리를 수행하는 각종 임베디드 장치에 이용될 수 있다.The digital signal processing device may be used in a multimedia device, a mobile communication device, or various embedded devices that receive analog signals and perform digital signal processing.

또한, 상기 디지털 신호 처리 장치는 총 에러 거리'2'의 오류를 허용하는 모든 오류 허용 장치에 적용이 가능하다.In addition, the digital signal processing apparatus is applicable to all error-tolerant apparatuses that allow an error of the total error distance '2'.

이하에서는 본 발명의 어림 가산기 회로(100)의 구성을 상세히 설명한다.Hereinafter, the configuration of the adder circuit 100 of the present invention will be described in detail.

본 발명의 어림 가산기 회로(100)는 가수 신호(A), 피가수 신호(B) 및 입력 캐리 신호(Cin)를 입력받아, 가산연산을 수행하고, 그 결과인 출력 캐리 신호(Cout) 및 합 신호(sum)를 출력하되 가산연산 결과에 총 에러 거리 '2'의 오류가 존재한다.The adder circuit 100 of the present invention receives a mantissa signal A, a beacon signal B and an input carry signal C in and performs an addition operation and outputs the resulting carry signal C out and An error of the total error distance '2' exists in the result of the addition operation.

또한, 상기 총 에러 거리(TED;Total Error Distance)란 입력의 모든 케이스에 대한 출력들 중, 오류가 발생하는 출력의 개수이다.Also, the total error distance (TED) is the number of outputs for which errors occur among the outputs for all the cases of the input.

즉, 상기 가수 신호(A)와 상기 피가수 신호(B)가 싱글 비트일 경우 총 8개의 입력 케이스가 존재하고, 그 중, 2개의 케이스에 대해 출력 오류가 발생할 때, 총 에러 거리는 '2'가 된다.That is, when the mantissa signal A and the digested signal B are a single bit, there are a total of 8 input cases. When an output error occurs in two cases, the total error distance is '2' do.

또한, 본 발명의 일 실시예에 따른 어림 가산기 회로(100)는 총 8개의 트랜지스터로 구성되며, 더욱 자세하게는 4개의 P형 트랜지스터와 4개의 N형 트랜지스터로 구성된다.Also, the adder circuit 100 according to an embodiment of the present invention is composed of a total of eight transistors, and more specifically, four P-type transistors and four N-type transistors.

또한, 도 5에서는 상기 트랜지스터들이 MOSFET 트랜지스터인 것으로 도시하였으나 동일한 기능을 수행하는 다른 종류의 트랜지스터로 대체될 수 있다.Although the transistors are shown as MOSFET transistors in FIG. 5, they may be replaced with other types of transistors performing the same function.

상기 어림 가산기 회로(100)는 드레인 단이 입력 캐리 신호(Cin) 단과 연결되는 제1 N형 트랜지스터(101), 드레인 단이 상기 제1 N형 트랜지스터(101)의 게이트 단과 연결되고, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제1 P형 트랜지스터(102), 소스 단이 상기 제1 N형 트랜지스터(101)의 게이트 단과 연결되고, 게이트 단으로 상기 피가수 신호(B)를 입력받는 제2 N형 트랜지스터(103), 게이트 단이 상기 제1 N형 트랜지스터(101)의 게이트 단과 연결되고, 소스 단은 상기 제2 N형 트랜지스터(103)의 드레인 단과 연결되며, 드레인 단은 상기 제1 N형 트랜지스터(101)의 소스 단과 연결되는 제2 P형 트랜지스터(104), 소스 단은 동작 전원(VDD)과 연결되고, 드레인 단은 상기 제2 P형 트랜지스터(104)의 소스 단과 연결되며, 게이트 단은 상기 제1 P형 트랜지스터(102)의 드레인 단과 연결되며, 게이트 단으로 상기 가수 신호(A)를 입력받는 제3 P형 트랜지스터(105), 드레인 단은 상기 제3 P형 트랜지스터(105)의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단은 상기 제3 P형 트랜지스터(105)의 게이트단과 연결되는 제3 N형 트랜지스터(106), 소스 단은 상기 동작 전원(VDD)과 연결되고, 게이트 단은 상기 제2 P형 트랜지스터(104)의 드레인 단과 연결되는 제4 P형 트랜지스터(107) 및 드레인 단은 상기 제4 P형 트랜지스터(107)의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단은 상기 제4 P형 트랜지스터(107)의 게이트 단과 연결되는 제4 N형 트랜지스터(108)을 포함한다.The adder circuit 100 includes a first N-type transistor 101 having a drain terminal connected to the input carry signal C in , a drain terminal connected to a gate terminal of the first N-type transistor 101, Type transistor 102 having a source terminal connected to a gate terminal of the first N-type transistor 101 and a gate terminal connected to a gate terminal of the first P-type transistor 102, A second N-type transistor 103 having a gate terminal connected to the gate terminal of the first N-type transistor 101, a source terminal connected to a drain terminal of the second N-type transistor 103, A second P-type transistor 104 connected to the source terminal of the N-type transistor 101; a source terminal connected to the operation power supply V DD ; a drain terminal connected to the source terminal of the second P- , The gate terminal is connected to the drain of the first P- A third P-type transistor 105 for receiving the mantissa signal A as a gate terminal, a drain terminal connected to a drain terminal of the third P-type transistor 105, a source terminal connected to a ground terminal, A third N-type transistor 106 having a gate terminal connected to the gate terminal of the third P-type transistor 105, a source terminal connected to the operating power supply V DD , A fourth P-type transistor 107 and a drain terminal connected to the drain terminal of the fourth P-type transistor 107 are connected to the drain terminal of the fourth P-type transistor 107, the source terminal is connected to the ground terminal, And a fourth N-type transistor 108 connected to the gate terminal of the N-type transistor 107. [

또한, 상기 출력 캐리 신호(Cout)는 상기 제1 N형 트랜지스터(101)의 소스 단에서 출력되고, 상기 합 신호(Sum)는 상기 제4 P형 트랜지스터(107)의 드레인 단에서 출력된다.The output carry signal C out is output from the source terminal of the first N-type transistor 101 and the sum signal Sum is output from the drain terminal of the fourth P-type transistor 107.

도 6은 종래의 제1 어림 가산기 회로(30)의 진리표(conventional 1), 종래의 제2 어림 가산기 회로(40)의 진리표(conventional 2), 본 발명의 일 실시예에 다른 어림 가산기 회로(100)의 진리표(proposed)를 보여주는 도면이다.Figure 6 illustrates a conventional adder circuit 100 according to one embodiment of the present invention, conventional 1 of the conventional first adder adder circuit 30, conventional 2 of the conventional adder adder circuit 40, ) Of the present invention.

도 6에서도 알 수 있듯이 본 발명의 일 실시에에 따른 어림 가산기 회로(100)는 가수 신호(A), 피가수 신호(B) 및 입력 캐리 신호(Cin)가 '0,0,1'인 경우와 '1,1,0'인 경우에 오류가 발생하여 총 에러 거리가 '2'임을 알 수 있다.6, the summation adder circuit 100 according to an embodiment of the present invention is configured such that when the mantissa signal A, the beacon signal B, and the input carry signal C in are '0, 0, 1' And '1, 1, 0', it is known that an error occurs and the total error distance is '2'.

따라서, 본 발명의 일 실시예에 따른 어림 가산기 회로(100)는 단 8개의 트랜지스터만으로 총 에러 거리 '2'의 가산 결과를 출력할 수 있으므로 전력 소모를 매우 줄일 수 있는 장점이 있다.Therefore, the summation adder circuit 100 according to the embodiment of the present invention can output the addition result of the total error distance '2' with only eight transistors, thereby greatly reducing power consumption.

이상에서 살펴본 바와 같이 본 발명은 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, Various changes and modifications will be possible.

100:어림 가산기 회로100: Estimation adder circuit

Claims (4)

삭제delete 삭제delete 가수(addend) 신호, 피가수(augend) 신호 및 입력 캐리(input carry) 신호를 입력받아, 가산연산을 수행하고, 출력 캐리(output carry) 신호 및 합(sum) 신호를 출력하는 어림 가산기 회로로써,
총 에러 거리(TED;Total Error Distance)가 '2'이고, 8개의 트랜지스터로 구성되고,
상기 입력 캐리 신호와 상기 출력 캐리 신호는 서로 동일하며,
상기 트랜지스터들:은,
드레인 단이 입력 캐리 신호 단과 연결되는 제1 N형 트랜지스터;
드레인 단이 상기 제1 N형 트랜지스터의 게이트 단과 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제1 P형 트랜지스터;
소스 단이 상기 제1 N형 트랜지스터의 게이트 단과 연결되고, 게이트 단으로 상기 피가수 신호를 입력받는 제2 N형 트랜지스터;
게이트 단이 상기 제1 N형 트랜지스터의 게이트 단과 연결되고, 소스 단은 상기 제2 N형 트랜지스터의 드레인 단과 연결되며, 드레인 단은 상기 제1 N형 트랜지스터의 소스 단과 연결되는 제2 P형 트랜지스터;
소스 단은 동작 전원과 연결되고, 드레인 단은 상기 제2 P형 트랜지스터의 소스 단과 연결되며, 게이트 단은 상기 제1 P형 트랜지스터의 드레인 단과 연결되며, 게이트 단으로 상기 가수 신호를 입력받는 제3 P형 트랜지스터;
드레인 단은 상기 제3 P형 트랜지스터의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단은 상기 제3 P형 트랜지스터의 게이트단과 연결되는 제3 N형 트랜지스터;
소스 단은 상기 동작 전원과 연결되고, 게이트 단은 상기 제2 P형 트랜지스터의 드레인 단과 연결되는 제4 P형 트랜지스터; 및
드레인 단은 상기 제4 P형 트랜지스터의 드레인 단과 연결되고, 소스 단은 접지 단과 연결되며, 게이트 단은 상기 제4 P형 트랜지스터의 게이트 단과 연결되는 제4 N형 트랜지스터;를 포함하고,
상기 출력 캐리 신호는 상기 제1 N형 트랜지스터의 소스 단에서 출력되고, 상기 합 신호는 상기 제4 P형 트랜지스터의 드레인 단에서 출력되는 것을 특징으로 하는 어림 가산기 회로.
A adder circuit for receiving an addend signal, an augend signal and an input carry signal, performing an addition operation, and outputting an output carry signal and a sum signal,
The total error distance (TED) is '2' and is composed of eight transistors,
The input carry signal and the output carry signal are equal to each other,
The transistors:
A first N-type transistor having a drain terminal connected to the input carry signal terminal;
A first P-type transistor having a drain terminal connected to a gate terminal of the first N-type transistor and a gate terminal receiving the canned signal;
A second N-type transistor having a source terminal connected to a gate terminal of the first N-type transistor and a gate terminal for receiving the disturbance signal;
A gate terminal connected to a gate terminal of the first N-type transistor, a source terminal connected to a drain terminal of the second N-type transistor, and a drain terminal connected to a source terminal of the first N-type transistor;
The source terminal is connected to the operation power source, the drain terminal is connected to the source terminal of the second P-type transistor, the gate terminal is connected to the drain terminal of the first P- A P-type transistor;
A third N-type transistor having a drain terminal connected to a drain terminal of the third P-type transistor, a source terminal connected to a ground terminal, and a gate terminal connected to a gate terminal of the third P-type transistor;
A fourth P-type transistor having a source terminal connected to the operation power source and a gate terminal connected to a drain terminal of the second P-type transistor; And
And a fourth N-type transistor having a drain terminal connected to a drain terminal of the fourth P-type transistor, a source terminal connected to a ground terminal, and a gate terminal connected to a gate terminal of the fourth P-
Wherein the output carry signal is output at a source terminal of the first N-type transistor, and the sum signal is output at a drain terminal of the fourth P-type transistor.
제 3 항의 어림 가산기 회로가 집적되며 아날로그 신호를 디지털로 변환하여 처리하는 디지털 신호 처리 장치.A digital signal processing device integrating the adder circuit of claim 3 and converting an analog signal into a digital signal for processing.
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