KR101885766B1 - Strain Sensors and Mothod for Fabricating the Same - Google Patents

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Abstract

본 개시 내용의 구체예에 따르면, 외력 또는 외부 압력의 작용 시 3차원적 구조를 갖는 센서 자체의 변형에 따른 저항 변화를 감지하는 방식으로 작동하여 다양한 분야, 예를 들면 세포의 거동을 모니터링을 수반하는 기술 분야에 효과적으로 적용할 수 있는 스트레인 센서 및 이의 제조방법이 개시된다.According to embodiments of the present disclosure, it is possible to operate in a manner that senses a resistance change due to a deformation of a sensor itself having a three-dimensional structure in the action of an external force or an external pressure, thereby monitoring various fields, A strain sensor and a method of manufacturing the same are disclosed.

Description

스트레인 센서 및 이의 제조방법 {Strain Sensors and Mothod for Fabricating the Same}TECHNICAL FIELD [0001] The present invention relates to a strain sensor and a fabrication method thereof,

본 개시 내용은 스트레인 센서 및 이의 제조방법에 관한 것이다. 보다 구체적으로, 본 개시 내용은 외력 또는 외부 압력의 작용 시 3차원적 구조를 갖는 센서 자체의 변형에 따른 저항 변화를 감지하는 방식으로 작동하여 다양한 분야에 적용할 수 있는 스트레인 센서 및 이의 제조방법에 관한 것이다.The present disclosure relates to a strain sensor and a method of manufacturing the same. More particularly, the present disclosure relates to a strain sensor that can be applied to various fields by operating in a manner that detects a resistance change due to a deformation of a sensor itself having a three-dimensional structure when an external force or external pressure acts, .

스트레인 센서는 기계적 시그널(예를 들면, 힘, 압력, 가속도, 변위, 토크 등)을 전기적 시그널로 전환하는 센서로 알려져 있다. 균일한 단면적을 가지는 원기둥 모양의 시편 양단에 외력을 인가하면 축 방향에 수직인 단면에는 외력에 균등한 크기의 저항력이 발생하는데, 이러한 저항력은 단면에 균일하게 분포하며 그 총합은 하중과 같다. 이 경우, 단위면적 당 저항력을 스트레스 또는 응력(stress)이라 하고 σ로 표시한다. 한편, 물체에 외력이 가해졌을 때 길이 등의 변화가 발생하는데 이를 스트레인 또는 변형(strain)이라 하고 ε로 표시한다. 일반적으로, 탄성 한계 범위 내에서는 재료에 대하여 스트레스(응력)와 스트레인 간에 하기 수학식 1과 같은 일정한 비례관계가 존재한다:Strain sensors are known as sensors that convert mechanical signals (eg, force, pressure, acceleration, displacement, torque, etc.) into electrical signals. When an external force is applied to both ends of a cylindrical specimen with a uniform cross-sectional area, resistance equal to the external force is generated on the section perpendicular to the axial direction. The resistance is uniformly distributed on the cross section and the sum is equal to the load. In this case, the resistance per unit area is called stress or stress and is denoted by?. On the other hand, when an external force is applied to an object, a change such as a length occurs, which is referred to as strain or strain and is denoted by ε. Generally, within the elastic limit range, there is a constant proportional relationship between stress (strain) and strain for a material such as:

[수학식 1][Equation 1]

Figure 112016044494039-pat00001
Figure 112016044494039-pat00001

여기서, 비례 정수 E를 영 모듈러스(Young's modulus)라고 한다.Here, the proportional constant E is referred to as Young's modulus.

스트레인 센서가 부착되어 있는 구조물에 압력을 가할 경우, 전도체 스트립의 치수가 변화하고, 그 결과 저항도 변화하게 된다. 따라서, 스트레인 센서를 장치 또는 구조물와 같은 피측정물의 표면에 부착하면, 저항소자 내 저항 값의 변화에 따라 해당 표면에서 발생하는 스트레인(변형)을 측정하는 것이 가능하다. 일반적으로 저항 값은 외력에 의하여 늘어나면 증가하는 반면, 압축되는 경우에는 감소하는 특성을 갖는다. 이처럼, 스트레인 센서는 특정 재료(또는 물질)의 변형(deformation)의 타입 및 량을 지시하는데 사용될 수 있고, 또한 해당 재료(또는 물질)의 거동을 예측하거나 이의 특성에 관한 정보를 수집하는 경우에도 활용될 수 있다.When pressure is applied to a structure to which a strain sensor is attached, the dimension of the conductor strip changes, and as a result, the resistance also changes. Therefore, when the strain sensor is attached to the surface of the object to be measured such as the device or the structure, it is possible to measure the strain (deformation) occurring on the surface according to the change of the resistance value in the resistance element. In general, the resistance value increases as the external force increases, but decreases as the resistance increases. As such, a strain sensor can be used to indicate the type and amount of deformation of a particular material (or material), and also when it is expected to predict the behavior of the material (or material) or to collect information about its properties .

이러한 스트레인 센서는 다양한 센싱 분야, 구체적으로 로드 셀(load cell; 문영선 등, SUS630 다이아프램을 이용한 반도체식 로드셀, Journal of Sensor Science and Technology, Vol. 20, No. 3 (2011) pp. 213-218), 온도 및/또는 압력 센서(예를 들면, K. N. Bhat, Silicon Micromachined Pressure Sensors, Journal of the Indian Institute of Science VOL 87:1 Jan-Mar 2007; 일본특허공개번호 제2003-35506호, 제2004-260187호 등), 위치 센서, 관성 센서, 유체의 유량 센서(예를 들면, 일본특개평 10-206202호 등) 등에 통합되어 이용되어 왔고, 자동차, 선박, 항공, 공업계측, 제동제어 등의 다양한 분야에서 폭넓게 사용되고 있다. 특히, 스트레인 센서를 이용한 각종 계측기도 수백 종류에 달하고 있다. 예를 들면, 로드 셀은 외부에서 가해지는 물리적인 하중의 변화를 감지하여 이를 전기적인 신호로 변환시키는 장치이며, 압력 센서는 차량 분야에서 유압 측정, 타이어 압력 측정, 브레이크 액압 측정 등을 위하여 사용할 수 있다.Such a strain sensor is used in a variety of sensing fields, specifically, a load cell (a semiconductor load cell using a SUS630 diaphragm, such as a door cell, Journal of Sensor Science and Technology, Vol. 20, No. 3 (2011) 218), temperature and / or pressure sensors (e.g., KN Bhat, Silicon Micromachined Pressure Sensors, Journal of the Indian Institute of Science VOL 87: 1 Jan-Mar 2007; Japanese Unexamined Patent Publication No. 2003-35506, 2004 (For example, Japanese Patent Application Laid-open No. 10-206202), and the like, and are widely used in automobiles, ships, aviation, industrial measurement, braking control, etc. It is widely used in various fields. In particular, there are hundreds of various kinds of measuring instruments using strain sensors. For example, a load cell is a device that detects the change in physical load externally and converts it into an electrical signal. The pressure sensor can be used for hydraulic measurement, tire pressure measurement, brake fluid pressure measurement have.

종래에 소형이면서 내구성 및 정밀도가 우수하고 측정 범위가 넓은 금속 박막 스트레인 센서가 사용되고 있으며, 최근에는 반도체 집적회로 및 컴퓨터 관련 기술의 발전에 따라 고감도, 초소형 및 저가의 스트레인 센서를 제작할 수 있어 보다 광범위한 분야까지 적용되고 있다.Metal thin film strain sensors, which are small in size, excellent in durability and precision, and have a wide measuring range, have been used. In recent years, with the development of semiconductor integrated circuits and computer related technologies, a strain sensor with high sensitivity, .

이와 같이 스트레인 센서의 확장된 적용 예 중 하나로서 바이오 센서 분야를 예시할 수 있다. 구체적으로, 세포의 정밀 위치 추적, 세포의 움직임, 힘 및 상태를 실시간으로 측정하는 세포 모니터링 기술을 들 수 있다. 힘, 기하학적 형상(geometry), 강성 등과 같은 기계적 요인은 다양한 생물학적 프로세스(세포 이동, 부착, 세포골격의 재조직화, 세포 분화 등)에 있어서 중대한 역할을 하게 된다. 이때, 세포는 기계적 힘을 감지하여 다양한 단백질 및 단백질 착체를 통하여 생화학적 시그널로 전환시킨다. 따라서, 세포에 의하여 작용되는 힘을 이해하는 것은 다양한 생리학적 프로세스를 이해하는데 중대한 역할을 하게 된다. 예를 들면, 표면 상에서 세포가 발휘하는 힘의 변화는 질병의 징후가 될 수 있는데, 암 세포는 정상 세포에 비하여 20%에서 50%까지 더 큰 힘을 나타내는 것으로 보고되고 있다.The biosensor field can be exemplified as one of the extended application examples of the strain sensor. Specifically, there are cell monitoring techniques that measure the precise position of the cell, measure the movement, force, and state of the cell in real time. Mechanical factors such as force, geometry and stiffness play a crucial role in various biological processes (cell migration, attachment, cytoskeletal reorganization, cell differentiation, etc.). At this time, the cells sense the mechanical force and convert them into biochemical signals through various proteins and protein complexes. Thus, understanding the forces exerted by the cell plays a crucial role in understanding the various physiological processes. For example, changes in the force exerted by cells on the surface can be a sign of disease, and cancer cells have been reported to exhibit 20% to 50% greater force than normal cells.

이와 관련하여, 세포는 2가지 타입의 힘을 발휘하는 것으로 알려져 있다: 견인력(traction) 및 전방력(protrusive). 즉, 세포가 이동하기 위하여는 기재에 부착하여 견인해야 하며, 이때 견인력은 세포와 기재 사이의 포컬(focal) 지점에 집중되어 있다. 이처럼, 세포와 같은 미생물의 거동을 높은 감도 및 정밀도로 측정하는 기술에 대한 요구는 지속적으로 증가되었으며, 이를 위하여 스트레인 센서가 효과적으로 적용되고 있다.In this regard, cells are known to exert two types of forces: traction and protrusive. That is, in order for the cells to move, they must be attached to the substrate and towed, where the pulling force is concentrated at the focal point between the cell and the substrate. Thus, the demand for a technique for measuring the behavior of microorganisms such as cells with high sensitivity and precision has been continuously increased, and a strain sensor is effectively applied for this purpose.

이러한 스트레인 센서의 적용 기술의 예로서, 스트레인 센서 및 복수의 필라를 포함하는 3차원적 미세 구조 상측에 세포를 위치시켜 배양하고, 세포의 생장 변화에 따라 유발되는 힘 또는 압력에 의한 미세 구조의 변형을 스트레인 센서로 감지함으로써 세포의 생장 변화에 관한 정보를 확보하는 방법이 제시된 바 있다(예를 들면, 본 출원인에 의하여 출원된 국내특허공개번호 제2015-0138993호; N. Klejwa et al., Transparent SU-8 Three-Axis Micro Strain Gauge Force Sensing Pillar Arrays for Biological Applications, CONFERENCE PAPER, July 2007 등). 그러나, 전술한 선행문헌은 스트레인 센서 상부에 배치한 복수의 필라를 갖는 미세 구조가 그 위에 놓인 세포의 거동에 의하여 변형되는 정도를 미세 구조를 통하여 간접적으로 감지하는 방식을 개시하고 있다. 따라서, 정확도 또는 센싱 감도를 극대화하는데 한계가 존재한다. As an example of the application technique of such a strain sensor, a cell is placed and cultured on the upper side of a three-dimensional microstructure including a strain sensor and a plurality of pillars, and a microstructure distortion caused by a force or a pressure (See, for example, Korean Patent Publication No. 2015-0138993 filed by the present applicant, N. Klejwa et al ., Transparent SU-8 Three-Axis Micro Strain Gauge Force Sensing Pillar Arrays for Biological Applications, CONFERENCE PAPER, July 2007, etc.). However, the above-mentioned prior art document discloses a method of indirectly detecting the degree of deformation of a microstructure having a plurality of pillars disposed on the strain sensor due to the behavior of a cell placed on the microstructure. Therefore, there is a limitation in maximizing the accuracy or sensing sensitivity.

더욱이, 상기 선행문헌에서는 스트레인 센서에 관하여는 구체적으로 언급하고 있지 않은 바, 이는 해당 선행문헌의 출원 당시 알려진 실리콘계 스트레인 센서는 전형적으로 실리콘 웨이퍼 상에 리소그래피 공정을 통하여 패턴화시킨 수평형 타입의 스트레인 센서이다.In addition, the above-mentioned prior art does not specifically mention the strain sensor. The silicone strain sensor known at the time of filing of the corresponding prior art document is typically a strain sensor of a horizontal type that is patterned on a silicon wafer through a lithography process to be.

이와 관련하여, 도 1은 종래 기술(김용대외 2인, 크롬실리사이드를 이용한 고온용 스트레인 게이지의 제작 및 성능평가, 대한기계학회 2009년도 추계학술대회 강연 및 논문 초록집, 2009.11, 1165-1168)에서 예시된 수평형 실리콘 기반의 스트레인 센서의 제조 공정을 단계 별로 도시한다. In this connection, FIG. 1 shows an example of the conventional method (Kim et al., External 2, Fabrication and performance evaluation of strain gauge for high temperature using chromium silicide, Lecture and abstracts of the 2009 Fall Meeting of the Korean Society of Mechanical Engineers, 2009.11, 1165-1168) Based strain sensors based on the present invention.

상기 도면에 따르면, 스트레인 센서는 실리콘 웨이퍼(1)를 제공하고(단계 1), 그 위에 산화실리콘 막(2)을 증착한다(단계 2). 이후, 스퍼터링을 이용하여 크롬실리사이드 막(3)을 증착하고(단계 3), 대략 550 ℃에서 어닐링(annealing)한 다음(단계 4), 예를 들면 RIE(Reactive Ion Etching) 방식으로 식각하여 패터닝함으로써 패턴화된 크롬실리사이드 막(3')을 형성한다(단계 5). 그 다음, 절연층을 형성하기 위하여, 예를 들면 PECVD(Plasma-Enhanced Chemical Vapor Deposition)에 의하여 산화실리콘 막(4)을 증착하고(단계 6), 컨택 홀(contact hole)을 형성하기 위하여 건식 식각하여 패턴화된 산화실리콘 막(4')을 형성한다(단계 7). According to the figure, the strain sensor provides a silicon wafer 1 (step 1) and deposits a silicon oxide film 2 thereon (step 2). Thereafter, the chromium silicide film 3 is deposited by sputtering (step 3), annealed at about 550 DEG C (step 4), and then patterned by, for example, RIE (Reactive Ion Etching) To form a patterned chromium silicide film 3 '(step 5). Then, a silicon oxide film 4 is deposited (Step 6) by, for example, PECVD (Plasma Enhanced Chemical Vapor Deposition) to form an insulating layer (Step 6) Thereby forming a patterned silicon oxide film 4 '(Step 7).

이후, 포토레지스트를 코팅한 후 패터닝하여 컨택 홀 영역을 제외한 영역에 포토레지스트 층(5')을 형성한다(단계 8). 후속적으로, 백금(Pt)을 증착하여 구조물 전체 표면에 백금 층(6)을 증착한 다음(단계 9), 포토레지스트를 리프트-오프(lift-off)함으로써 컨택 홀 영역에 상당하는 부위에만 백금 막(6')을 남겨 최종 스트레인 센서를 제조한다.Thereafter, the photoresist is coated and patterned to form a photoresist layer 5 'in a region except for the contact hole region (step 8). Subsequently, a platinum layer 6 is deposited on the entire surface of the structure by depositing platinum Pt (step 9), and lift-off of the photoresist is performed so that platinum (Pt) Leaving the membrane 6 ' to make the final strain sensor.

전술한 바와 같은 수평형 스트레인 센서를 사용할 경우, 구조 상 상기 선행기술에서 의도하는 바와 같이 스트레인 센서 상에 부착되는 미세 구조와 접촉할 수 있게 된다.The use of a horizontal strain sensor as described above makes it possible to make contact with the microstructure that is attached on the strain sensor, as is the case in the prior art.

또한, 일정 높이를 갖는 지지체 기둥 및 감지판을 기판 상에 형성하고, 감지판에 가해지는 외력에 의하여 지지체 기둥이 변형됨에 따라 이의 하부 측면에 부착되어 있는 금속 스트레인 센서가 지지체 기둥의 변형에 의하여 야기된 저항 변화를 감지하는 선행기술도 알려져 있다(예를 들면, 국내특허번호 제 1575678호, 제1550329호, 제1535552호, 제1502824호 등). Also, since the support column and the sensing plate having a predetermined height are formed on the substrate and the metal strain sensor attached to the lower side of the supporting column is deformed by the deformation of the supporting column as the supporting column is deformed by the external force applied to the sensing plate, Prior art techniques for sensing a change in resistance are also known (e.g., Korean Patent Nos. 1575678, 1550329, 1535552, 1502824, etc.).

상기 선행 문헌들 역시 감지판에 가해진 외력을 지지체 기둥을 통하여 스트레인 센서가 간접적으로 감지하는 방식에 관한 것으로, 후술하는 본 개시 내용에 따른 방식과는 구별되며, 앞서 논의된 바와 같이 간접 센싱 방식이 갖는 제한적인 감도 개선 효과만을 얻을 수 있을 것으로 예상된다.The preceding documents also relate to a method in which a strain sensor indirectly senses an external force applied to a sensing plate through a support column and is distinguished from a method according to the present disclosure described later. It is expected that only a limited sensitivity improvement effect can be obtained.

전술한 간접 센싱 방식의 한계를 극복함에 있어서, 스트레인 센서 구조 자체가 외력에 대하여 직접적으로 변형되어 이의 변형 정도를 감지하는 직접 센싱 방식을 구현할 수 있다면, 보다 정밀하고 높은 센싱 감도를 얻을 수 있을 것이다. 따라서, 직접 센싱 방식의 스트레인 센서에 대한 요구가 존재한다.In overcoming the limitations of the indirect sensing method described above, if the strain sensor structure itself is directly deformed with respect to external force and a direct sensing method of sensing the degree of deformation thereof can be implemented, a more precise and higher sensing sensitivity can be obtained. Thus, there is a need for a strain sensor of the direct sensing type.

본 개시 내용에 따른 구체예에서는 스트레인 센서가 기둥과 같은 구조물에 부착되어 이러한 구조물의 변형 또는 움직임에 따른 저항의 변화를 감지하는 간접 방식의 센싱 시스템과 달리, 스트레인 센서 자체의 구조가 물리적으로 변형되면서 이에 따른 저항 변화를 직접적으로 측정함으로써 변형 여부 및 변형 정도를 감지할 수 있는 스트레인 센싱 시스템 및 이의 제조방법을 제공하고자 한다.Unlike an indirect sensing system in which a strain sensor is attached to a structure such as a column and detects a change in resistance due to deformation or movement of the structure, the structure of the strain sensor itself is physically deformed And a strain sensing system capable of detecting the degree of deformation and the degree of deformation by directly measuring the resistance change.

또한, 본 개시 내용에 따른 다른 구체예에서는 전술한 스트레인 센싱 시스템을 이용하여 미생물 또는 세포의 거동을 감지하는 방법을 제공하고자 한다.Further, in another embodiment according to the present disclosure, there is provided a method for detecting the behavior of a microorganism or a cell using the strain sensing system described above.

본 개시 내용의 제1 면에 따르면,According to a first aspect of the present disclosure,

기판 상에 배열된 복수의 스트레인 센서 구조를 포함하며,A plurality of strain sensor structures arranged on the substrate,

여기서, 상기 스트레인 센서 구조는,Here, the strain sensor structure includes:

상기 기판 상에 위치하는 제1 전극 층;A first electrode layer disposed on the substrate;

상기 기판 상에 위치하며 상기 제1 전극 층과 공간적으로 분리 형성되어 있는 제2 전극 층;A second electrode layer located on the substrate and spatially separated from the first electrode layer;

상기 제1 전극 층 및 상기 제2 전극 층 각각에 전기적으로 접촉하고, 변형 가능하여 저항의 변화를 유도하는 도전성 또는 반도전성의 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드; 및 At least one first rod and at least one conductive or semi-conducting rod that electrically contacts each of the first electrode layer and the second electrode layer and is deformable to induce a change in resistance; And

상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면에 의하여 지지되거나 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면과 일체화되어 있고, 외부 힘 또는 압력에 의하여 하측에 위치하는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드가 변형되도록 외부 힘 또는 압력의 작용 면을 제공하는 플레이트;Wherein the at least one first rod and the at least one second rod are either supported by an upper surface of each of the at least one first rod and the at least one second rod or integrated with an upper surface of each of the at least one first rod and the at least one second rod, At least one first rod positioned underneath by pressure and a plate providing an acting surface of external force or pressure such that the at least one second rod deforms;

를 포함하는 스트레인 센싱 시스템이 제공된다.A strain sensing system is provided.

예시적 구체예에 따르면, 상기 제1 전극 층 및 상기 제2 전극 층은 금 재질일 수 있다.According to an exemplary embodiment, the first electrode layer and the second electrode layer may be made of gold.

예시적 구체예에 따르면, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드는 도핑된 폴리실리콘 재질일 수 있다.According to an exemplary embodiment, the at least one first rod and the at least one second rod may be doped polysilicon materials.

예시적 구체예에 따르면, 상기 기판 상에 위치하는 스트레인 센서 구조는 적어도 4개일 수 있다.According to an exemplary embodiment, there may be at least four strain sensor structures located on the substrate.

본 개시 내용의 제2 면에 따르면,According to a second aspect of the present disclosure,

기판 상에 배열된 복수의 스트레인 센서 구조를 포함하는 스트레인 센싱 시스템의 제조 방법으로서, 상기 복수의 스트레인 센서 구조 각각은 하기의 단계를 포함하는 방법으로 제조된다:A method of manufacturing a strain sensing system comprising a plurality of strain sensor structures arranged on a substrate, wherein each of the plurality of strain sensor structures is manufactured by a method comprising the steps of:

a) 기판 표면에 제1 절연층을 형성하는 단계;a) forming a first insulating layer on a substrate surface;

b) 상기 기판 상에 형성된 제1 절연층의 표면의 일부 영역에 제1 전극 층을 형성하는 단계;b) forming a first electrode layer on a portion of the surface of the first insulating layer formed on the substrate;

c) 상기 제1 전극 층이 형성된 표면 상에 제2 절연층을 형성하는 단계, 여기서 상기 제1 전극 층은 상기 제1 절연층 내에 매립됨;c) forming a second insulating layer on a surface of the first electrode layer, wherein the first electrode layer is embedded in the first insulating layer;

d) 평면 상으로 상기 제1 전극층과 겹치지 않고 일정 간격을 유지하면서 제2 절연층 상의 일부 영역에 제2 전극 층을 형성하는 단계;d) forming a second electrode layer in a partial area on the second insulating layer while keeping a constant spacing without overlapping with the first electrode layer in plan view;

e) 상기 제2 절연층의 표면 중 상기 제2 전극 층 이외의 영역에 제3 절연층을 형성하는 단계;e) forming a third insulating layer on a surface of the second insulating layer in a region other than the second electrode layer;

f) 상기 제2 전극 층 및 상기 제3 절연층을 포함하는 표면 상에 희생층을 형성하는 단계;f) forming a sacrificial layer on a surface including the second electrode layer and the third insulating layer;

g) 상기 제1 전극 층의 표면 및 상기 제2 전극 층의 표면 각각에 도달하는 적어도 하나의 제1 홀 및 적어도 하나의 제2 홀을 형성하는 단계;g) forming at least one first hole and at least one second hole to reach the surface of the first electrode layer and the surface of the second electrode layer, respectively;

h) 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀을 채우면서 도전성 또는 반도전성 재료의 층을 형성하는 단계, 여기서 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀에 대응하면서 채워진 도전성 또는 반도전성 재료는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드를 형성함;h) forming a layer of conductive or semiconductive material while filling said at least one first hole and said at least one second hole, wherein said at least one first hole and said at least one second hole Wherein the filled conductive or semiconductive material forms at least one first rod and at least one second rod;

i) 상기 도전성 또는 반도전성 재료 층을 에칭하여, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 상에 플레이트가 형성된 구조를 얻는 단계; 및i) etching the conductive or semiconductive material layer to obtain a structure in which a plate is formed on the at least one first rod and the at least one second rod; And

j) 상기 단계 i)로부터 형성된 구조 내에 남아 있는 희생층 재료를 제거하여 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 길이 방향 일부를 노출시키는 단계.j) removing the sacrificial layer material remaining in the structure formed from step i) to expose a longitudinal portion of each of the at least one first rod and the at least one second rod.

본 개시 내용의 제3 면에 따르면,According to a third aspect of the present disclosure,

기판 상에 배열된 복수의 스트레인 센서 구조를 포함하는 스트레인 센싱 시스템의 제조 방법으로서, 상기 복수의 스트레인 센서 구조 각각은 하기의 단계를 포함하는 방법으로 제조된다:A method of manufacturing a strain sensing system comprising a plurality of strain sensor structures arranged on a substrate, wherein each of the plurality of strain sensor structures is manufactured by a method comprising the steps of:

a') 기판 표면에 제1 절연층을 형성하는 단계;a ') forming a first insulating layer on a substrate surface;

b') 상기 기판 상에 형성된 제1 절연층의 표면의 일부 영역에 제1 전극 층을 형성하는 단계;b ') forming a first electrode layer on a part of the surface of the first insulating layer formed on the substrate;

c') 상기 제1 전극 층이 형성된 표면 상에 제2 절연층을 형성하는 단계, 여기서 상기 제1 전극 층은 상기 제1 절연층 내에 매립됨;c ') forming a second insulating layer on the surface on which the first electrode layer is formed, wherein the first electrode layer is embedded in the first insulating layer;

d') 평면 상으로 상기 제1 전극층과 겹치지 않고 일정 간격을 유지하면서 제2 절연층 상의 일부 영역에 제2 전극 층을 형성하는 단계;d ') forming a second electrode layer on a part of the second insulating layer while keeping a predetermined distance without overlapping with the first electrode layer in plan view;

e') 상기 제2 절연층의 표면 중 상기 제2 전극 층 이외의 영역에 제3 절연층을 형성하는 단계;e ') forming a third insulating layer on the surface of the second insulating layer in a region other than the second electrode layer;

f') 상기 제2 전극 층 및 상기 제3 절연층을 포함하는 표면 상에 희생층을 형성하는 단계;f ') forming a sacrificial layer on the surface including the second electrode layer and the third insulating layer;

g') 상기 제1 전극 층의 표면 및 상기 제2 전극 층의 표면 각각에 도달하는 적어도 하나의 제1 홀 및 적어도 하나의 제2 홀을 형성하는 단계;g ') forming at least one first hole and at least one second hole to reach the surface of the first electrode layer and the surface of the second electrode layer, respectively;

h') 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀을 채우면서 비도전성 재료의 층을 형성하는 단계, 여기서 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀에 대응하면서 채워진 비도전성 재료는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드를 형성함;h ') forming a layer of non-conductive material while filling said at least one first hole and said at least one second hole, wherein said at least one first hole and said at least one second hole The filled non-conductive material forms at least one first rod and at least one second rod;

i') 상기 비도전성 재료 층을 에칭하여, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 상에 플레이트가 형성된 구조를 얻는 단계; i ') etching the non-conductive material layer to obtain a structure in which a plate is formed on the at least one first rod and the at least one second rod;

j') 상기 단계 i')로부터 형성된 구조 내에 남아 있는 희생층 재료를 제거하여 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 길이 방향 일부를 노출시키는 단계; 및j ') removing the sacrificial layer material remaining in the structure formed from step i') to expose a longitudinal portion of each of the at least one first rod and the at least one second rod; And

k') 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드, 그리고 상기 플레이트에 대하여 이온주입을 통하여 도전성 또는 반도전성을 부여하는 단계.k ') imparting conductive or semiconductive properties to said at least one first rod and said at least one second rod, and said plate through ion implantation.

예시적 구체예에 따르면, 상기 단계 i) 또는 단계 i')에 있어서, 제1 전극 층 및 제2 전극 층 각각의 표면까지 에칭될 수 있다.According to an exemplary embodiment, in the step i) or step i '), the surface of each of the first electrode layer and the second electrode layer may be etched.

본 개시 내용의 제4 면에 따르면,According to a fourth aspect of the present disclosure,

스트레인 센싱 시스템을 이용하여 미생물 및/또는 세포의 거동을 모니터링하는 방법으로서,A method for monitoring microbial and / or cell behavior using a strain sensing system,

상기 스트레인 센싱 시스템은 기판 상에 배열된 복수의 스트레인 센서 구조를 포함하며,The strain sensing system includes a plurality of strain sensor structures arranged on a substrate,

여기서, 상기 스트레인 센서 구조는,Here, the strain sensor structure includes:

상기 기판 상에 위치하는 제1 전극 층;A first electrode layer disposed on the substrate;

상기 기판 상에 위치하며 상기 제1 전극 층과 공간적으로 분리 형성되어 있는 제2 전극 층;A second electrode layer located on the substrate and spatially separated from the first electrode layer;

상기 제1 전극 층 및 상기 제2 전극 층 각각에 전기적으로 접촉하고, 변형 가능하여 저항의 변화를 유도하는 도전성 또는 반도전성의 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드; 및 At least one first rod and at least one conductive or semi-conducting rod that electrically contacts each of the first electrode layer and the second electrode layer and is deformable to induce a change in resistance; And

상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면에 의하여 지지되거나 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면과 일체화되어 있고, 외부 힘 또는 압력에 의하여 하측에 위치하는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드가 변형되도록 외부 힘 또는 압력의 작용 면을 제공하는 플레이트;Wherein the at least one first rod and the at least one second rod are either supported by an upper surface of each of the at least one first rod and the at least one second rod or integrated with an upper surface of each of the at least one first rod and the at least one second rod, At least one first rod positioned underneath by pressure and a plate providing an acting surface of external force or pressure such that the at least one second rod deforms;

를 포함하며,/ RTI >

상기 미생물 및/또는 세포는 플레이트 상에 위치하여 이의 거동에 따른 힘 또는 압력을 상기 플레이트에 작용하도록 하는 방법이 제공된다.Wherein the microorganism and / or cell is located on the plate so that force or pressure according to its behavior acts on the plate.

본 개시 내용의 구체예에 따라 제공되는 스트레인 센싱 시스템은 스트레인 센서 자체의 구조가 변형 가능하고, 센서 내 구조 변형에 따른 스트레인을 직접적으로 감지할 수 있기 때문에 구조물의 특정 부위에 스트레인 센서를 별도로 장착하여 해당 부위의 변형을 간접적으로 감지하는 종래 기술에 의하여 달성하기 곤란한 높은 센싱 감도를 얻을 수 있다. 특히, 미생물 및/또는 세포의 생장 등으로부터 비롯된 거동 또는 움직임에 의하여 발생하는 미세한 스트레인을 높은 감도로 정밀하게 측정할 수 있기 때문에 신약 개발, 질병 치료 등의 다양한 응용 분야에 적용할 수 있는 장점을 갖는다. 따라서, 향후 광범위한 활용이 기대된다.The strain sensing system provided in accordance with the embodiment of the present disclosure is capable of directly detecting the strain due to the structural deformation in the sensor and therefore the strain sensor itself is separately mounted on a specific portion of the structure A high sensing sensitivity which is difficult to attain by the conventional technique of indirectly sensing the deformation of the relevant region can be obtained. In particular, it can be applied to various application fields such as development of new drugs and treatment of diseases by precisely measuring fine strains caused by behaviors or movements caused by microorganisms and / or cell growth with high sensitivity . Therefore, it is expected to be widely used in the future.

도 1은 종래기술의 일 예에 따라 수평형 스트레인 센서를 제작하는 일련의 과정을 도시하는 도면이고;
도 2a는 본 개시 내용의 예시적 구체예에 따른 스트레인 센싱 시스템을 구성하는 복수의 스트레인 센서 중 하나의 단면도이고;
도 2b는 본 개시 내용의 예시적 구체예에 따른 스트레인 센싱 시스템에 있어서 절연층을 제외한 복수의 스트레인 센서 구조의 연결 방식을 개략적으로 도시하는 사시도이고;
도 3a는 본 개시 내용의 예시적 구체예에 따라 복수의 스트레인 센서 구조의 어레이가 구비된 스트레인 센싱 시스템을 도시하는 평면도이고;
도 3b는 본 개시 내용의 예시적 구체예에 따라 복수의 스트레인 센서 구조의 어레이가 구비된 스트레인 센싱 시스템에 있어서, 스트레인 센서 구조의 플레이트 및 이를 지지하는 제1 로드 및 제2 로드의 배치 형태를 예시하는 평면도이고;
도 4는 본 개시 내용의 예시적 구체예에 따라 스트레인 센싱 시스템을 제작하는 일련의 과정을 도시하는 도면이고;
도 5는 본 개시 내용의 또 다른 예시적 구체예에 따라 스트레인 센싱 시스템을 제작하는 일련의 과정을 도시하는 도면이고; 그리고
도 6은 본 개시 내용의 일 구체예에 있어서, 스트레인 센싱 시스템을 이용하여 세포의 거동을 모니터링하는 원리를 개략적으로 도시하는 도면이다.
1 is a view showing a series of processes for fabricating a horizontal strain sensor according to an example of the prior art;
2A is a cross-sectional view of one of a plurality of strain sensors that make up a strain sensing system in accordance with an exemplary embodiment of the present disclosure;
FIG. 2B is a perspective view schematically illustrating a connection structure of a plurality of strain sensor structures except an insulating layer in a strain sensing system according to an exemplary embodiment of the present disclosure; FIG.
Figure 3a is a top view showing a strain sensing system with an array of a plurality of strain sensor structures according to an exemplary embodiment of the present disclosure;
FIG. 3B is a diagram of a strain sensing system having an array of a plurality of strain sensor structures according to an exemplary embodiment of the present disclosure, illustrating a layout of a plate of a strain sensor structure and first and second rods supporting the same; Fig.
Figure 4 is a diagram illustrating a series of steps for fabricating a strain sensing system in accordance with an exemplary embodiment of the present disclosure;
5 is a diagram illustrating a series of steps for fabricating a strain sensing system according to another exemplary embodiment of the present disclosure; And
6 is a diagram schematically illustrating the principle of monitoring the behavior of cells using a strain sensing system in one embodiment of the present disclosure.

본 발명은 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아니다. 또한, 첨부된 도면은 이해를 돕기 위한 것으로, 본 발명이 이에 한정되는 것은 아니며, 개별 구성에 관한 세부 사항은 후술하는 관련 기재의 구체적 취지에 의하여 적절히 이해될 수 있다.The present invention can be all accomplished by the following description. The following description should be understood to describe preferred embodiments of the present invention, but the present invention is not necessarily limited thereto. It is to be understood that the accompanying drawings are included to provide a further understanding of the invention and are not to be construed as limiting the present invention. The details of the individual components may be properly understood by reference to the following detailed description of the related description.

본 명세서에서 사용되는 용어는 하기와 같이 정의될 수 있다.The terms used in this specification can be defined as follows.

"상에" 및 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용되는 것으로 이해될 수 있다. 따라서, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 적어도 하나의 다른 층(중간층 또는 개재층)이 존재하거나, 또는 추가 구성 요소가 개재되거나 존재할 수도 있다. 이와 유사하게, "하측에", "하부에" 및 "아래에"라는 표현 및 "사이에"라는 표현 역시 위치에 대한 상대적 개념으로 이해될 수 있을 것이다. 또한, "순차적으로"라는 표현 역시 상대적인 위치 개념으로 이해될 수 있다. The terms " on " and " on " can be understood to be used to refer to the relative position concept. Thus, there may be at least one other layer (interlayer or intervening layer) therebetween, or intervening or additional components may be present, as well as where other components or layers are directly present in the mentioned layer. Similarly, the expressions "under", "under" and "under" and "between" may also be understood as relative concepts of position. Also, the phrase " sequentially " can also be understood as a relative position concept.

"공간적으로 분리된"이라는 표현은 2차원 평면 상에서 분리되어 있는 경우 및 3차원 공간 상에서 분리되어 있는 경우 모두를 포함하는 것으로 이해될 수 있다. The term " spatially separated " may be understood to include both cases where the two are separated on a two-dimensional plane and the case where they are separated on a three-dimensional space.

"평면 상으로"라는 용어는 특정 요소 또는 부재를 동일 평면 상에 투사하는 경우를 포함하는 것으로 해석될 수 있는 바, 예를 들면 서로 높이가 상이한 2개의 요소 또는 부재를 위에서 아래로(또는 아래에서부터 위로) 투사하여 형성되는 면을 기준으로 할 수 있다.The term " in planar " may be interpreted to include the case of projecting a particular element or element on the same plane, for example, by two elements or members of different height from top to bottom (or from below The surface formed by projection can be used as a reference.

"접촉한다"는 용어의 경우, 협의로는 2개의 대상 간의 직접적인 접촉을 의미하기는 하나, 광의로는 임의의 추가 구성 요소가 개재될 수 있는 것으로 이해될 수 있다.In the case of the term " contacting ", it should be understood that, although narrower means direct contact between two objects, it is broadly possible that any additional element may be interposed.

"미생물"이라는 용어는 육안으로 관찰하기에는 지나치게 작은 살아 있는 생물체로서 박테리아, 진균(fungi), 원생생물(protozoans), 조류(algae) 및 바이러스를 포함할 수 있다.The term "microorganism" can include bacteria, fungi, protozoans, algae, and viruses as living organisms that are too small to be seen visually.

본 명세서에 있어서 임의의 구성 요소 또는 부재가 다른 구성 요소 또는 부재와 "연결된다" 또는 "연통된다"고 기재되어 있는 경우, 달리 언급되지 않는 한, 상기 다른 구성 요소 또는 부재와 직접 연결 또는 연통되어 있는 경우뿐만 아니라, 다른 구성 요소 또는 부재의 개재 하에서 연결 또는 연통되어 있는 경우도 포함되는 것으로 이해될 수 있다.In this specification, where any element or member is referred to as being "connected" or "communicating" with another component or member, unless otherwise stated, the component or member is directly connected or in communication with the other component The present invention can be understood to include not only the case where the other component or member is interposed but also the case where it is connected or communicated under the interposition of another component or member.

스트레인 센싱 시스템Strain sensing system

도 2a는 본 개시 내용의 예시적 구체예에 따른 스트레인 센싱 시스템을 구성하는 복수의 스트레인 센서 중 하나의 단면도이고, 도 2b는 본 개시 내용의 예시적 구체예에 따른 스트레인 센싱 시스템에 있어서 절연층을 제외한 복수의 스트레인 센서 구조의 연결 방식을 개략적으로 도시하는 사시도이다.2A is a cross-sectional view of one of a plurality of strain sensors that constitute a strain sensing system in accordance with an exemplary embodiment of the present disclosure, and FIG. 2B is a cross-sectional view of an isolation layer in a strain sensing system according to an exemplary embodiment of the present disclosure FIG. 3 is a perspective view schematically showing a connection structure of a plurality of strain sensor structures excluding the strain sensor structure. FIG.

상기 도시된 구체예에 따르면, 스트레인 센싱 시스템(100)은 기판(101) 상에 복수의 스트레인 센서 구조가 규칙적 또는 불규칙적 간격을 갖는 어레이 형태로 배열 또는 정렬되어 있는 형태로 이루어져 있다.According to the illustrated embodiment, the strain sensing system 100 is configured such that a plurality of strain sensor structures are arranged or aligned on an array 101 having regular or irregular intervals on a substrate 101.

기판(101)을 구성하는 재료의 대표적인 예는 실리콘(예를 들면, 단결정 실리콘 등), 석영(예를 들면, 단결정 석영, 용융(fused) 또는 비정질 석영 등), 글래스, 각종 세라믹 재질의 기판 등을 포함할 수 있다. Typical examples of the material constituting the substrate 101 include silicon (e.g., single crystal silicon), quartz (e.g., single crystal quartz, fused or amorphous quartz), glass, . ≪ / RTI >

상기 도면을 참고하면, 기판(101) 상에 각각 단차를 두고 평면 상으로 중복되지 않도록 이격된, 즉 공간적으로 상호 분리된 한 쌍의 전극, 즉 제1 전극 층(106) 및 제2 전극 층(107)이 형성되어 있다. 도시된 구체예에서는 제1 전극 층(106) 및 제2 전극 층(107)이 상이한 높이로 형성되어 있으나, 본 발명이 이에 한정되는 것은 아니며 동일 높이로 형성되는 경우 역시 고려될 수 있다. 이러한 한 쌍의 전극 층(106, 107) 각각은 당업계에서 알려진 패턴화(예를 들면, 마스크를 이용한 패턴화) 공정을 통하여 형성될 수 있다.Referring to FIG. 1, a pair of electrodes, that is, a first electrode layer 106 and a second electrode layer (not shown) are formed on a substrate 101, 107 are formed. Although the first electrode layer 106 and the second electrode layer 107 are formed at different heights in the illustrated embodiment, the present invention is not limited thereto and may be formed at the same height. Each of these pair of electrode layers 106 and 107 can be formed through patterning (e.g., patterning using a mask) process known in the art.

예시적 구체예에 있어서, 제1 전극 층(106) 및 제2 전극 층(107) 각각은 당업계에서 알려진 도전층 형성 공정(예를 들면, 물리적 증착법(PVD; 예를 들면 스퍼터링, 증발(evaporating) 등), 화학적 증착법(CVD; 예를 들면, 플라즈마 화학기상증착(PECVD), 열적 화학기상 증착(thermal CVD) 등) 및/또는 패턴화 공정(예를 들면, 포토리소그래피 공정 등)을 통하여 원하는 패턴, 형상 및/또는 치수를 갖도록 형성될 수 있다. In an exemplary embodiment, each of the first electrode layer 106 and the second electrode layer 107 may be formed by a conductive layer formation process (e.g., physical vapor deposition (PVD), for example, evaporating ), Etc.), chemical vapor deposition (such as chemical vapor deposition (PECVD), thermal chemical vapor deposition (CVD), and the like) and / or patterning (such as photolithography) Pattern, shape, and / or dimension.

상기 한 쌍의 전극 층(106, 107) 각각의 재질은 서로 같거나 다를 수 있는 바, 예를 들면 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 텅스텐(W), 이의 조합(또는 합금) 등을 들 수 있으며, 구체적으로는 금(Au), 은(Ag), 백금(Pt) 및/또는 구리(Cu), 보다 구체적으로는 금(Au) 재질일 수 있다. 다만, 본 발명이 상기 예시된 종류로 한정되는 것은 아니다. 제1 전극 층(106) 및 제2 전극 층(107) 각각의 두께는 특별히 한정되는 것은 아니지만, 예를 들면 약 10 nm 내지 약 2 ㎛, 구체적으로 약 100 nm 내지 약 1 ㎛, 보다 구체적으로 약 200 내지 500 nm 범위일 수 있다.For example, gold (Au), silver (Ag), platinum (Pt), copper (Cu), and aluminum (Al) may be used as the material of the pair of electrode layers 106 and 107, (Au), silver (Ag), platinum (Pt) and / or copper (Cu), and more specifically, gold (Au), tungsten ) Material. However, the present invention is not limited to the above-illustrated kinds. The thickness of each of the first electrode layer 106 and the second electrode layer 107 is not particularly limited, but may be, for example, about 10 nm to about 2 탆, specifically about 100 nm to about 1 탆, And may range from 200 to 500 nm.

일 구체예에 따르면, 제1 전극 층(106) 및 제2 전극 층(107)은 절연층(102)에 의하여 서로 절연되어 있다. 이러한 절연층(102)의 예로서, SiO2, 포토레지스트, 폴리이미드, 파릴렌(parylene; 즉 폴리(p-자일렌) 고분자), 질화규소(Si3N4) 등을 들 수 있는 바, 단독으로 또는 조합하여(예를 들면, 절연층을 구성하는 개별 층을 서로 다른 재료로 사용하는 경우 및 혼합물 형태로 사용하는 경우도 포함할 수 있음) 사용할 수 있다. 이러한 절연층(102)은 후술하는 바와 같이 SiO2, Si3N4 재질 등의 경우에는 당업계에서 알려진 증착 공정(특히, 저온 운전이 가능한 PECVD), 그리고 고분자 재질의 경우에도 당업계에서 공지된 스핀 코팅, 딥-코팅, 닥터-블레이드, 스프레이 코팅 등(보다 구체적으로는 스핀 코팅)에 의하여 형성될 수 있다. 특정 구체예에 따르면, 절연층(102)으로서 SiO2 재질을 사용할 수 있는 바, SiO2 재질은 반도체 공정에 있어서 가장 일반적으로 사용될 뿐만 아니라, 절연 특성이 우수하다.According to one embodiment, the first electrode layer 106 and the second electrode layer 107 are insulated from each other by an insulating layer 102. Examples of such an insulating layer (102), SiO 2, photoresist, polyimide, parylene (parylene; i.e., poly (p- xylylene) polymers), silicon nitride (Si 3 N 4) bars, and the like, alone Or may be used in combination (for example, an individual layer constituting the insulating layer may be used as a different material or may be used in the form of a mixture). The insulating layer 102 may be formed by a deposition process (particularly, PECVD capable of low temperature operation) known in the art in the case of SiO 2 , Si 3 N 4, etc., as described later, Spin coating, dip-coating, doctor-blade, spray coating or the like (more specifically, spin coating). According to a specific embodiment, the SiO 2 material can be used as the insulating layer 102, and the SiO 2 material is most commonly used in a semiconductor process, and has excellent insulating properties.

또한, 도시된 구체예에 있어서, 기판(101)과 제1 전극층(106) 사이에도 절연층(102)이 개재되어 있는 바, 이때 기판(101)의 상면으로부터 제1 전극층(106)의 하면까지의 거리(즉, 기판(101)과 제1 전극층(106) 사이에 개재되어 있는 절연층의 두께)는, 예를 들면 약 50 내지 2000 nm, 구체적으로 100 내지 1000 nm, 보다 구체적으로 약 300 내지 700 nm 범위일 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.In the illustrated embodiment, an insulating layer 102 is also interposed between the substrate 101 and the first electrode layer 106. At this time, from the upper surface of the substrate 101 to the lower surface of the first electrode layer 106 (That is, the thickness of the insulating layer interposed between the substrate 101 and the first electrode layer 106) is, for example, about 50 to 2000 nm, specifically 100 to 1000 nm, more specifically about 300 to 1000 nm, 700 nm, although the present invention is not necessarily limited thereto.

한편, 한 쌍의 전극 층(106, 107)의 재질로 금(Au)을 사용할 경우, 양호한 전기적 특성에도 불구하고, 하측에 위치하는 절연층(102)의 표면과 부착성이 좋지 않을 수 있다. 이는 절연층(102)의 표면이 낮은 표면 에너지 등으로 인하여 결합성(bonding)이 낮기 때문이다. 이와 같이 하측에 형성되어 있는 절연층(102) 표면에 대한 부착 곤란성을 완화할 목적으로, 특정 구체예에서는 절연층(102)과 전극 층(106, 107) 사이에 선택적으로 중간층(intermediate layer)을 개재할 수 있다(예를 들면, 전극 층/중간층의 2층 구조). 이러한 중간층으로서, 접착성이 양호한 금속, 예를 들면 티타늄(Ti), 바나듐(V), 크롬(Cr), 스칸듐(Sc), 니오븀(Nb), 몰리브덴(Mo) 등, 보다 구체적으로 티타늄(Ti), 크롬(Cr) 등을 단독으로 또는 조합하여 사용할 수 있다. On the other hand, when gold (Au) is used as the material of the pair of electrode layers 106 and 107, the adhesion to the surface of the insulating layer 102 located on the lower side may not be good despite good electrical characteristics. This is because the surface of the insulating layer 102 has low bonding due to low surface energy and the like. An intermediate layer is optionally provided between the insulating layer 102 and the electrode layers 106 and 107 for the purpose of alleviating the difficulty of adhering to the surface of the insulating layer 102 formed on the lower side in this specific example (For example, a two-layer structure of an electrode layer / an intermediate layer). As such an intermediate layer, a metal having good adhesiveness, such as titanium (Ti), vanadium (V), chromium (Cr), scandium (Sc), niobium (Nb), molybdenum (Mo) ), Chromium (Cr), etc. may be used alone or in combination.

본 발명이 특정 이론에 구속되는 것은 아니지만, 상술한 중간층 형성용 금속은 절연층(102) 표면 상에서 극성 원자와 화학적 결합을 형성할 수 있기 때문에 전극 층(106, 107)과 하측의 절연층(102) 간의 견고한 부착을 유도할 수 있는 것으로 판단된다. 상술한 구체예에서, 중간층 역시 열 증착(thermal vapor deposition), 스퍼터링, E-beam 증착 등과 같은 공지의 방법을 이용하여 절연층(102) 상에 부착될 수 있다. 이의 두께는, 예를 들면 약 1 내지 500 nm, 구체적으로 약 5 내지 300 nm, 보다 구체적으로 약 10 내지 100 nm 범위일 수 있다. Although the present invention is not limited to a specific theory, the metal for forming the above-described intermediate layer can form a chemical bond with polar atoms on the surface of the insulating layer 102, so that the electrode layers 106 and 107 and the lower insulating layer 102 It is considered that it is possible to induce a firm attachment between the electrodes. In the embodiments described above, the intermediate layer may also be deposited on the insulating layer 102 using known methods such as thermal vapor deposition, sputtering, E-beam deposition, and the like. The thickness thereof may range, for example, from about 1 to 500 nm, specifically about 5 to 300 nm, more specifically about 10 to 100 nm.

예시적 구체예에 따르면, 전극 층(및 중간층)의 형성 단계는, 예를 들면 50 ℃의 챔버 온도에서 수행될 수 있고, 예를 들면 타겟(Au 등)에만 특이적으로 레이저를 조사하여 타겟의 유리 전이 온도까지 가열하여 증착시킬 수 있고, 이때 증착 두께는 증착 시간에 따라 조절할 수 있다. According to the exemplary embodiment, the step of forming the electrode layer (and the intermediate layer) may be performed at a chamber temperature of, for example, 50 DEG C, and for example, a laser may be specifically irradiated only to the target The glass transition temperature can be increased by heating, wherein the deposition thickness can be controlled according to the deposition time.

본 개시 내용의 일 구체예에 있어서, 제1 전극 층(106) 및 제2 전극 층(107) 각각에 전기적으로 접촉하는 적어도 하나의 제1 로드(103) 및 적어도 하나의 제2 로드(104)가 형성된다. 이때, 스트레인 센서를 구성하는 요소인 제1 로드(103) 및 제2 로드(104)는 외부의 힘 또는 압력이 작용함에 따라 변형되고, 그 결과 저항 등의 전기적 특성이 변화할 수 있는 재질일 수 있다. 상기 한 쌍의 로드(103, 104)로서, 전형적으로 폴리실리콘계 재료를 사용할 있으며, 이외에도 전술한 물리적 및/또는 전기적 요구 물성을 충족할 수 있는 한, 다양한 재질(예를 들면, 고분자, 금속, 금속 합금 등)을 사용할 수 있다. 또한, 예시적 구체예에 있어서, 제1 로드(103) 및 제2 로드 각각은 다양한 형상으로 구현할 수 있는 바, 대표적으로 도시된 바와 같이 실린더 형상뿐만 아니라, 원뿔형, 육면체형, 사각뿔형 등의 형상을 가질 수 있다.In one embodiment of the present disclosure, at least one first rod 103 and at least one second rod 104 that are in electrical contact with each of the first electrode layer 106 and the second electrode layer 107, . At this time, the first rod 103 and the second rod 104, which constitute the strain sensor, are deformed as an external force or pressure is applied, and as a result, have. As the pair of rods 103 and 104, a polysilicon-based material is typically used, and various materials (e.g., a polymer, a metal, a metal, and the like) may be used as long as they can satisfy the aforementioned physical and / Alloy, etc.) can be used. In addition, in the exemplary embodiment, each of the first rod 103 and the second rod may be formed in various shapes. As shown in the figure, not only the shape of the cylinder but also the shape of a cone, Lt; / RTI >

일 구체예에 있어서, 제1 로드(103) 및 제2 로드(104)는 외력 또는 외부 압력에 의한 구조 변형에 따라 저항의 변화를 유도할 수 있는 전기적 특성을 갖는 것이 바람직할 수 있다. 예시적 구체예에 따르면, 제1 로드(103) 및 제2 로드(104) 각각의 저항(resistance)은, 예를 들면 약 100 MΩ 이하, 구체적으로 약 1 MΩ 이하, 보다 구체적으로 약 5 kΩ 이하의 범위일 수 있다. 이러한 전기적 특성을 구현하기 위하여, 제1 로드(103) 및 제2 로드(104)는 도전성 또는 반도전성의 특성을 갖는 것이 요구될 수 있다. 상술한 전기적 특성을 부여하기 위하여, 폴리실리콘을 사용할 경우, 전도성을 부여할 목적으로 제1 로드(103) 및 제2 로드(104)의 형성 과정에서 도판트(dopant)를 혼입할 수 있다. 예시적 구체예에 있어서, n-타입의 도판트의 경우 V족 원소인 안티몬(Sb), 비소(As) 및 인(P) 중 적어도 하나를 사용할 수 있는 한편, p-타입 도판트의 경우 III족 원소인 붕소(B), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 사용할 수 있다. 이때, 주입되는 도판트의 농도는, 예를 들면 약 5e19 at/cm3 내지 5e21 at/cm3, 구체적으로 약 1e10 at/cm3 내지 9e20 at/cm3 범위일 수 있다.In one embodiment, it may be desirable that the first rod 103 and the second rod 104 have electrical characteristics that can induce a change in resistance in response to an external force or structural strain due to external pressure. According to an exemplary embodiment, the resistance of each of the first rod 103 and the second rod 104 is, for example, about 100 M? Or less, specifically about 1 M? Or less, more specifically about 5 k? Lt; / RTI > In order to realize such electrical characteristics, the first rod 103 and the second rod 104 may be required to have a conductive or semiconductive property. In order to impart the above-described electrical characteristics, when using polysilicon, a dopant may be mixed in the process of forming the first rod 103 and the second rod 104 for imparting conductivity. In an exemplary embodiment, at least one of antimony (Sb), arsenic (As), and phosphorus (P), which are Group V elements, can be used for n-type dopants, while in the case of p- At least one of boron (B), gallium (Ga), and indium (In), which are group elements, can be used. At this time, may be the concentration of the dopant is implanted, for example at about 5e19 / cm 3 to 5e21 at / cm 3, particularly at about 1e10 / cm 3 to 9e20 at / cm 3 range.

택일적 구체예에 따르면, 전술한 구체예와 달리 도판트를 사용하지 않고 제1 로드(103) 및 제2 로드(104)를 형성하고, 이후 최종 스트레인 센서 구조가 얻어지면 인-시튜(in-situ) 이온 주입 방식으로 도전성 또는 반도전성을 부여할 수 있다.According to an alternative embodiment, it is possible to form the first rod 103 and the second rod 104 without using a dopant, unlike the embodiments described above, and then in-situ when the final strain sensor structure is obtained, situ ion implantation method to impart conductivity or semiconducting property.

일 구체예에 있어서, 제1 로드(103) 및 제2 로드(104)는 서로 같거나 다른 재질로 구성될 수도 있으며, 단면 사이즈와 같은 치수 역시 같거나 다를 수 있다. 예시적으로, 제1 로드(103) 및 제2 로드(104) 각각의 단면 사이즈(또는 직경)는, 예를 들면 약 1 nm 내지 50 ㎛, 구체적으로 약 10 nm 내지 10 ㎛, 보다 구체적으로 약 30 내지 1000 nm 범위 내에서 선택될 수 있으나, 이러한 수치 범위는 예시적인 것으로 본 발명이 이에 한정되는 것은 아니다.In one embodiment, the first rod 103 and the second rod 104 may be constructed of the same or different materials, and the dimensions such as the cross-sectional size may be the same or different. By way of example, the cross-sectional size (or diameter) of each of the first rod 103 and the second rod 104 may be, for example, from about 1 nm to 50 占 퐉, specifically about 10 nm to 10 占 퐉, May be selected within the range of 30 to 1000 nm, but the numerical range is illustrative and the present invention is not limited thereto.

또한, 제1 로드(103) 및 제2 로드(104) 각각의 길이는, 적용하고자 하는 분야에서 가해지는 외력 또는 외부 압력에 대하여 저항 등을 변화시켜 스트레인을 감지할 수 있는 범위 내에서 정하여질 수 있다. 예시적으로, 제1 로드(103)의 길이는 약 10 nm 내지 760 ㎛(구체적으로 약 50 nm 내지 300 ㎛, 보다 구체적으로 약 100 nm 내지 10 ㎛) 범위일 수 있고, 제2 로드(104)의 길이는 약 10 nm 내지 760 ㎛(구체적으로 약 50 nm 내지 300 ㎛, 보다 구체적으로 약 100 nm 내지 10 ㎛) 범위일 수 있다. 이와 관련하여, 도시된 바와 같이, 절연층(102) 내에 제1 전극 층(104)이 매립되어 있는 경우에는 제1 로드(103)의 길이가 제2 로드(104)에 비하여 클 것이다. 특정 구체예에 따르면, 상기 제1 로드(103) 및 제2 로드(104) 각각의 종횡비(aspect ratio)는, 예를 들면 약 100:1 내지 약 5:1, 구체적으로 약 50:1 내지 약 10:1, 보다 구체적으로 보다 구체적으로 약 40:1 내지 약 15:1의 범위일 수 있다. The length of each of the first rod 103 and the second rod 104 may be determined within a range capable of detecting strain by changing resistance or the like with respect to an external force or an external pressure applied in the field to be applied have. By way of example, the length of the first rod 103 may range from about 10 nm to 760 μm (specifically about 50 nm to 300 μm, more specifically about 100 nm to 10 μm) May range from about 10 nm to 760 탆 (specifically about 50 nm to 300 탆, more specifically about 100 nm to 10 탆). In this regard, when the first electrode layer 104 is buried in the insulating layer 102, the length of the first rod 103 is larger than that of the second rod 104, as shown in FIG. According to a particular embodiment, the aspect ratio of each of the first rod 103 and the second rod 104 is, for example, from about 100: 1 to about 5: 1, specifically from about 50: 1 to about 10: 1, more specifically from about 40: 1 to about 15: 1.

일 구체예에 따르면, 제1 로드(103) 및 제2 로드(104) 각각의 상측 면에는 소정 사이즈 또는 형태의 플레이트(105)가 일체적으로 형성되어 있으며, 상기 제1 로드 및 제2 로드에 의하여 지지되는 형상을 가질 수 있다. 이러한 플레이트(105)는 제1 로드 및 제2 로드와 같거나 다른 재질일 수 있으며, 예를 들면 전도성을 부여할 목적으로 이의 형성 과정에서 도판트(dopant)를 혼입할 수 있다. 예시적 구체예에 있어서, n-타입의 도판트의 경우 V족 원소인 안티몬(Sb), 비소(As) 및 인(P) 중 적어도 하나를 사용할 수 있는 한편, p-타입 도판트의 경우 III족 원소인 붕소(B), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 사용할 수 있다. 이때, 주입되는 도판트의 농도는, 예를 들면 약 5e19 at/cm3 내지 5e21 at/cm3, 구체적으로 약 1e10 at/cm3 내지 9e20 at/cm3 범위일 수 있다. 다만, 후술하는 바와 같이 스트레인 센서 구조의 형성 공정 중 패턴화 공정에 앞서 제1 로드 및 제2 로드와 함께 형성될 수 있는 만큼, 동일 재질로 구성하는 것이 유리할 수 있다. 또한, 플레이트(105)는 외력 또는 외부 압력을 하측의 제1 로드(103) 및 제2 로드(104)에 효과적으로 전달할 수 있는 한, 특정 형상 및 치수로 한정되는 것은 아니다. 예를 들면, 직사각형, 원형, 삼각형, 마름모 등을 비롯한 다양한 형상을 가질 수 있다. 또한, 플레이트(105)의 폭(사이즈 또는 직경)은, 예를 들면 각각 약 10 nm 내지 100 ㎛(구체적으로 약 50 nm 내지 약 50 ㎛, 보다 구체적으로 약 100 내지 10000 nm) 범위일 수 있다. According to one embodiment, a plate 105 of a predetermined size or shape is integrally formed on the upper surface of each of the first rod 103 and the second rod 104, And may have a shape that is supported thereby. The plate 105 may be the same as or different from the first rod and the second rod, and may incorporate a dopant in its formation process, for example, to impart conductivity. In an exemplary embodiment, at least one of antimony (Sb), arsenic (As), and phosphorus (P), which are Group V elements, can be used for n-type dopants, while in the case of p- At least one of boron (B), gallium (Ga), and indium (In), which are group elements, can be used. At this time, may be the concentration of the dopant is implanted, for example at about 5e19 / cm 3 to 5e21 at / cm 3, particularly at about 1e10 / cm 3 to 9e20 at / cm 3 range. However, as described later, it may be advantageous to constitute the same material as the first rod and the second rod before forming the patterning process in the process of forming the strain sensor structure. Further, the plate 105 is not limited to a specific shape and dimensions as long as it can effectively transmit external force or external pressure to the first rod 103 and the second rod 104 on the lower side. For example, it may have various shapes including a rectangle, a circle, a triangle, a rhombus, and the like. In addition, the width (size or diameter) of the plate 105 may range, for example, from about 10 nm to 100 μm (specifically about 50 nm to about 50 μm, more specifically about 100 to 10000 nm), respectively.

한편, 예시적 구체예에 있어서, 상기 제1 로드(103) 및 제2 로드(104) 각각의 개수는 플레이트(105)에 가해지는 외력 또는 외부 압력에 대하여 플레이트(105)를 안정적으로 지지하고, 적절한 저항 변화를 감지할 수 있는 범위 내에서 정하여질 수 있는 바, 예를 들면 스트레인 센서 구조 중 제1 로드(103) 및 제2 로드(104) 각각을 복수로 구성할 수도 있다. 예시적으로, 단일 스트레인 센서 구조 중 제1 로드(103) 및 제2 로드(104) 각각은 예를 들면 약 8개까지, 구체적으로 약 3개까지, 보다 구체적으로 약 2개까지 포함될 수 있다. Meanwhile, in the exemplary embodiment, the number of the first rod 103 and the second rod 104 respectively stably supports the plate 105 against external force or external pressure exerted on the plate 105, The first and second rods 103 and 104 may be arranged in a range capable of detecting an appropriate resistance change. For example, a plurality of the first rod 103 and the second rod 104 may be configured. Illustratively, each of the first rod 103 and the second rod 104 of a single strain sensor structure may include up to about eight, specifically up to about three, and more specifically up to about two.

도시된 구체예에 있어서, 기판(101) 상에 형성된 스트레인 센서 구조의 어레이 중 개별 스트레인 센서 구조의 개수 및 배열(또는 정렬)은 특별히 한정되지는 않으나, 후술하는 바와 같이 스트레인 센서 구조 상에 미생물 및/또는 세포의 거동을 모니터링하는 등의 용도로 사용하는 점을 고려할 때, 예를 들면 복수개, 구체적으로 적어도 4개를 구비하는 것이 유리할 수 있다. 예시적으로 10 mm × 10 mm 사이즈의 기판 상에 약 9,216 내지 1,024개 범위의 스트레인 센서 구조로 시스템을 구성할 수 있는 바, 구체적으로 약 256개, 보다 구체적으로 약 64개의 스트레인 센서 구조를 배열(또는 정렬)할 수 있다.In the illustrated embodiment, the number and arrangement (or alignment) of the individual strain sensor structures in the array of strain sensor structures formed on the substrate 101 is not particularly limited, but may be, for example, And / or to monitor the behavior of the cells, it may be advantageous to have a plurality, for example at least four, in particular. By way of example, the system can be configured with a strain sensor structure ranging from about 9,216 to 1,024 on a 10 mm x 10 mm substrate, specifically about 256, and more particularly, about 64 strain sensor structures arranged Or aligned).

한편, 도 3a 및 도 3b 각각은 본 개시 내용의 예시적 구체예에 따라 복수의 스트레인 센서 구조의 어레이가 구비된 스트레인 센싱 시스템, 그리고 스트레인 센서 구조의 플레이트 및 이를 지지하는 제1 로드 및 제2 로드의 배치 형태를 도시한다.3A and 3B each illustrate a strain sensing system having an array of a plurality of strain sensor structures according to an exemplary embodiment of the present disclosure, and a plate of a strain sensor structure and a first load supporting the strain sensor structure, Respectively.

도 3a에 예시된 구체예의 경우, 약 400 ㎛ × 400 ㎛ 사이즈의 기판 상에 4개의 스트레인 센서 구조의 조합으로 이루어진 스트레인 센싱 시스템이 가로 16개 및 세로 16개로 이루어진 어레이 형태로 배열되어 있다(즉, 1,024 어레이). 또한, 도 3b를 참고하면, 약 5 ㎛ 사이즈의 육각형 단면을 갖는 플레이트(105) 하측에 각각 약 500 nm 사이즈의 제1 로드(103) 및 제2 로드(104)가 위치할 수 있는 바, 복수의 플레이트(105) 각각에 가해지는 외력 또는 외부 압력에 의하여 제1 로드(103) 및 제2 로드(103) 각각은 변형되고, 이로부터 유발된 저항 등의 변화를 통하여 스트레인 센서 구조에 가해지는 외력 또는 압력에 의한 스트레인을 감지할 수 있게 된다.For the embodiment illustrated in Figure 3a, a strain sensing system consisting of a combination of four strain sensor structures on a substrate of about 400 mu m x 400 mu m size is arranged in an array of 16 transverse and 16 transverse (i.e., 1,024 arrays). Referring to FIG. 3B, the first rod 103 and the second rod 104, each having a size of about 500 nm, can be positioned below the plate 105 having a hexagonal section of about 5 탆 in size, Each of the first rod 103 and the second rod 103 is deformed by an external force or an external pressure applied to each plate 105 of the strain sensor structure and the external force applied to the strain sensor structure Or strain due to pressure can be detected.

스트레인 센싱 시스템의 제조방법Manufacturing method of strain sensing system

본 개시 내용의 일 구체예에서는 전술한 스트레인 센싱 시스템의 제조방법이 제공된다. 이와 관련하여, 도 4는 본 개시 내용의 예시적 구체예에 따라 스트레인 센싱 시스템을 제작하는 일련의 과정을 도시하는 도면이다. 또한, 도 5는 본 개시 내용의 또 다른 예시적 구체예에 따라 스트레인 센싱 시스템을 제작하는 일련의 과정을 도시하는 도면이다. 도 4에 도시된 구체예와 도 5에 도시된 구체예는 전체적인 공정 순서에서는 서로 유사하나, 제1 로드 및 제2 로드 각각에 도전성 또는 반도전성을 부여하는 방식에 있어서 구별된다. 따라서, 이하의 설명에서는 상술한 2가지 구체예에 공통적인 단계의 경우에는 동일한 설명의 반복을 회피하기 위하여 함께 기재하도록 한다.In one embodiment of the present disclosure, a method of manufacturing the strain sensing system described above is provided. In this regard, FIG. 4 is a diagram illustrating a series of processes for fabricating a strain sensing system in accordance with an exemplary embodiment of the present disclosure. 5 is a diagram illustrating a series of steps for fabricating a strain sensing system in accordance with another exemplary embodiment of the present disclosure. The embodiment shown in Fig. 4 and the embodiment shown in Fig. 5 are similar to each other in the overall process order, but are distinguished in a manner of imparting conductive or semiconducting properties to the first rod and the second rod, respectively. Therefore, in the following description, in the case of the steps common to the two embodiments described above, the same description is repeated in order to avoid repetition.

먼저, 단계 1에서는 기판(201)으로서, 예를 들면 실리콘(예를 들면, 단결정 실리콘 등), 석영(예를 들면, 단결정 석영, 용융(fused) 또는 비정질 석영 등), 글래스, 각종 세라믹 재질의 기판, 구체적으로 실리콘(구체적으로 단결정 실리콘) 재질의 웨이퍼를 제공하고, 이의 표면 상에 또는 표면 영역에 절연층(202)을 형성한다(제1 절연층).First, in Step 1, as the substrate 201, for example, silicon (e.g., single crystal silicon), quartz (e.g., single crystal quartz, fused or amorphous quartz), glass, A substrate, specifically a wafer of silicon (specifically, a single crystal silicon) is provided, and an insulating layer 202 is formed on the surface or on the surface thereof (first insulating layer).

제1 절연층(202)으로서 SiO2를 형성하는 경우, 예를 들면 산화(구체적으로, 열 산화)를 통하여 실리콘 웨이퍼의 표면 상에 SiO2 층을 형성할 수 있다. 즉, 실리콘 웨이퍼 표면으로부터 일부 두께를 SiO2로 산화(예를 들면, 열 산화)시킨 것이다(즉, 실리콘(Si) 웨이퍼 표면에 SiO2 층이 형성됨). When SiO 2 is formed as the first insulating layer 202, an SiO 2 layer can be formed on the surface of the silicon wafer through, for example, oxidation (specifically, thermal oxidation). That is, the oxide thickness of a portion of SiO 2 from a silicon wafer surface to which (for example, thermal oxidation) (that is, the SiO 2 layer formed on a silicon (Si) wafer surface).

택일적으로, SiO2 층을 형성하기 위하여, 당업계에서 알려진 부착 또는 증착(deposition) 방식, 예를 들면 PVD(예를 들면, 스퍼터링 등), CVD(예를 들면, LPCVD, SACVD, APCVD 등), 또는 PECVD 공정 등의 박막 형성 테크닉을 이용할 수도 있다. 이 경우, 베이스 Si 소스로서 SiH4 또는 하기 일반식 1로 표시되는 TEOS를 사용하고, 베이스 가스로서 O2를 사용할 수 있다.Alternatively, to form the SiO 2 layer, for adhesion or deposition (deposition) method, for example, known in the art, PVD (e.g., sputtering, etc.), CVD (for example, LPCVD, SACVD, APCVD, etc.) , Or a PECVD process. In this case, SiH 4 may be used as the base Si source, TEOS may be used as the base gas, and O 2 may be used as the base gas.

[일반식 1][Formula 1]

Figure 112016044494039-pat00002
Figure 112016044494039-pat00002

이와 관련하여, SiO2 생성은 하기 반응식 1 및 2에 의하여 형성 가능하다.In this connection, SiO 2 formation can be formed by the following Reaction Schemes 1 and 2.

[반응식 1][Reaction Scheme 1]

SiH4 + O2 → SiO2 + 2H2 SiH 4 + O 2 ? SiO 2 + 2H 2

[반응식 2][Reaction Scheme 2]

Si(OC2H5)4 + 6O2 → SiO2 + 10 H2O + 8CO2 + 부생성물 혼합물Si (OC 2 H 5 ) 4 + 6O 2 → SiO 2 + 10 H 2 O + 8 CO 2 +

또 다른 구체예에 따르면, 제1 절연층(202) 재질로서 포토레지스트, 폴리이미드, 파릴렌 등의 고분자 재질을 사용할 경우에는, 스핀 코팅, 딥-코팅, 닥터-블레이드, 스프레이 코팅 등(보다 구체적으로는 스핀 코팅)과 같은 고분자층의 형성 방식을 이용할 수도 있다.According to another embodiment, when a polymer material such as photoresist, polyimide, parylene or the like is used as the material of the first insulating layer 202, spin coating, dip-coating, doctor-blade, A spin coating method) may be used.

상기 구체예에 있어서, 생성되는 제1 절연층(202)의 두께는, 예를 들면 약 50 내지 2000 nm, 구체적으로 100 내지 1000 nm, 보다 구체적으로 약 300 내지 700 nm 범위일 수 있다.In this embodiment, the thickness of the first insulating layer 202 to be produced may be in the range of, for example, about 50 to 2000 nm, specifically 100 to 1000 nm, more specifically about 300 to 700 nm.

도시된 구체예의 경우, 단계 2에서는 상기 기판 영역(예를 들면, 제1 절연층/기판) 상에 제1 전극 층(203; 바닥 전극 층)을 형성하는 바, 이때 제1 전극 층(203)은 제1 절연층(202) 표면 중 일부 영역에 걸쳐 형성 가능하며, 이를 위하여 전술한 바와 같이 당업계에서 알려진 패턴화 기술을 이용할 수 있다. 예시적으로, 마스크를 이용하여 원하는 영역에만 전극 층을 형성할 수 있다. In the illustrated embodiment, a first electrode layer 203 (bottom electrode layer) is formed on the substrate region (e.g., the first insulating layer / substrate) in step 2, May be formed over a portion of the surface of the first insulating layer 202, and a patterning technique known in the art may be used as described above. Illustratively, the electrode layer can be formed only in a desired region by using a mask.

상기 제1 전극 층(203)의 재질은 전술한 바와 같이 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 텅스텐(W) 또는 이의 조합(또는 합금)일 수 있으며, 접착력 향상을 위하여, 제1 절연층(202)과 제1 전극 층(203) 사이에 예를 들면 티타늄(Ti), 바나듐(V), 크롬(Cr), 스칸듐(Sc), 니오븀(Nb), 몰리브덴(Mo), 또는 이의 조합으로 이루어지는 중간층을 개재할 수 있다. 특정 구체예에서는 제1 전극층(203)은 중간층으로서 크롬(Cr) 층 상에 금(Au) 층이 형성된 것일 수 있다. 제1 전극층(203) 및 중간층 각각의 형성 방법 및 두께 등의 치수는 앞서 설명한 바와 같다.The material of the first electrode layer 203 may be selected from the group consisting of gold (Au), silver (Ag), platinum (Pt), copper (Cu), aluminum (Al), tungsten For example, titanium (Ti), vanadium (V), chromium (Cr), scandium (Sc), or the like may be interposed between the first insulating layer 202 and the first electrode layer 203, Niobium (Nb), molybdenum (Mo), or a combination thereof. In a specific embodiment, the first electrode layer 203 may be a gold (Au) layer formed on a chromium (Cr) layer as an intermediate layer. The dimensions such as the forming method and the thickness of the first electrode layer 203 and the intermediate layer are as described above.

한편, 단계 3에서는 상기 제1 전극층(203)에 의하여 부분적으로 덮혀 있는 제1 절연층(202) 표면 상에 제1 전극층(203)의 절연을 위하여 제2 절연층(204)이 형성된다. 상기 제2 절연층(204)은 대표적으로 SiO2 재질로 형성할 수 있으나, 전술한 바와 같이 포토레지스트, 폴리이미드, 파릴렌 등의 고분자 재질을 채택할 수도 있다. Meanwhile, in step 3, a second insulating layer 204 is formed on the surface of the first insulating layer 202 partially covered by the first electrode layer 203 for the insulation of the first electrode layer 203. The second insulating layer 204 may be formed of a SiO 2 material. However, the second insulating layer 204 may be formed of a polymer material such as photoresist, polyimide or parylene.

도시된 구체예에 있어서, 제2 전극층(204)은 하측에 위치하는 표면의 기하학적 형상에 따라 형성되는 만큼, 하측에 제1 전극층(203)이 형성된 부위는 돌출되는 형태로 단차를 나타낸다.In the illustrated embodiment, since the second electrode layer 204 is formed according to the geometrical shape of the lower surface, a portion where the first electrode layer 203 is formed on the lower side is protruded.

예시적 구체예에 따르면, 상기 제2 절연층(204)은 당업계에서 알려진 증착(예를 들면, 구체적으로 PVD(예를 들면, 스퍼터링 등), CVD(예를 들면, LPCVD, SACVD, APCVD 등), 또는 PECVD 공정) 또는 코팅 기술(스핀 코팅, 딥-코팅, 닥터-블레이드, 스프레이 코팅 등)을 이용하여 형성할 수 있다. 다만, 증착 방식을 이용할 경우, 유리하게는 PECVD 공정에 의하여 형성될 수 있는 바, 이는 SiO2 재질 대신에 고분자 재질을 사용할 경우에도 비교적 저온에서 박막을 형성할 수 있기 때문이다.According to an exemplary embodiment, the second insulating layer 204 may be formed using a method known in the art such as PVD (e.g., sputtering), CVD (e.g., LPCVD, SACVD, APCVD, ), Or a PECVD process) or coating techniques (spin coating, dip-coating, doctor-blade, spray coating, etc.). However, when the deposition method is used, it can be advantageously formed by a PECVD process because a thin film can be formed at a relatively low temperature even when a polymer material is used instead of SiO 2 material.

예시적으로, 절연층으로서 SiO2 재질을 사용할 경우, SiH4 및 N2O를 증착 전구체로서 플라즈마 내에 도입할 경우, 플라즈마에 의하여 형성된 Si 및 O 라디컬이 주된 종(species)을 형성하고 하기 반응식 3에 의하여 SiO2를 형성하게 된다.Illustratively, when SiO 2 material is used as the insulating layer, when SiH 4 and N 2 O are introduced as a deposition precursor into the plasma, the Si and O radicals formed by the plasma form the main species, 3 to form SiO 2 .

[반응식 3][Reaction Scheme 3]

Si(g) + 2O(g) → SiO2(s)Si (g) + 2O (g) SiO 2 (s)

특정 구체예에 따르면, 상기 제2 절연층(204)의 두께는, 예를 들면 약 10 내지 10000 nm, 구체적으로 약 50 내지 1000 nm, 보다 구체적으로 약 150 내지 500 nm 범위일 수 있다. 또한, 제2 절연층(204)으로서 고분자 재질을 사용할 경우에는 낮은 온도에서 공정을 수행할 수도 있을 것이다. 예시적으로, 제2 절연층(204)은 전술한 제1 절연층(202)과 재질, 치수 및/또는 물성 면에서 동일하거나 다를 수 있다.According to a particular embodiment, the thickness of the second insulating layer 204 may range, for example, from about 10 to 10000 nm, specifically about 50 to 1000 nm, more specifically about 150 to 500 nm. In addition, when a polymer material is used as the second insulating layer 204, the process may be performed at a low temperature. Illustratively, the second insulating layer 204 may be the same or different in material, dimensions and / or physical properties from the first insulating layer 202 described above.

전술한 바와 같이, 제2 절연층(204)은 단차로 형성되는 바, 후속 단계에서는 단차를 형성하며 돌출되어 있는 제2 절연층(204)의 부위를 제거하는 평탄화 테크닉(제1 평탄화 단계)이 적용될 수 있다(단계 4). 그 결과, 제1 전극층(203)은 평탄화된 제2 절연층(204') 내에 매립되어 있는 상태에 있게 된다. 이러한 평탄화 단계는 후속 리소그래피 또는 마스킹 공정에서 조사 과정 중 소위 깊이 집중(depth focus) 방지하기 위하여 수행된다. 전형적으로 당업계에서 알려진 평탄화 방식, 예를 들면 CMP(chemical mechanical polishing) 방식에 의하여 수행 가능하며, 따라서 양호한 평탄화 표면을 얻을 수 있다. As described above, the second insulating layer 204 is planarized by removing a portion of the second insulating layer 204 which is formed by a step difference and which forms a step in a subsequent step (a first planarization step) (Step 4). As a result, the first electrode layer 203 is in a state of being embedded in the planarized second insulation layer 204 '. This planarization step is performed to prevent so-called depth focus during the irradiation process in a subsequent lithography or masking process. Typically, it can be performed by a planarization method known in the art, for example, a chemical mechanical polishing (CMP) method, and thus a good planarized surface can be obtained.

이와 관련하여, CMP 공정은, 처리 대상물의 표면을 통상적으로 폴리우레탄으로 제조된 폴리싱 패드에 밀착시킨 상태에서 수백 nm 크기의 폴리싱제(abrasive)가 함유된 슬러리를 폴리싱 패드의 표면에 분산시켜 박막의 화학적 반응을 유도하면서 폴리싱 플래튼(polishing platen)을 고속 회전시켜 개질된 표면을 기계적으로 제거하는 방식으로 알려져 있다. CMP 공정에 사용되는 장치 및 조건은 당업계에 공지되어 있으며, 상기 구체예에서는 통상의 CMP 조건을 채택할 수 있다. In this connection, in the CMP process, a slurry containing abrasive of a size of several hundred nanometers is dispersed on the surface of the polishing pad while the surface of the object to be treated is normally in contact with a polishing pad made of polyurethane, It is known in the art to mechanically remove the modified surface by rotating the polishing platen at high speed while inducing a chemical reaction. Apparatus and conditions used in the CMP process are well known in the art, and conventional CMP conditions can be employed in the above embodiments.

제1 평탄화 단계가 종료된 이후에는 평탄화된 제2 절연층(204') 상에 제2 전극층(205; 상부 전극 층)을 형성한다(단계 5). 구체적으로, 제1 전극층(203)에서와 유사하게 제2 전극 층(205)은 제2 절연층(204') 표면 중 일부 영역에 걸쳐 형성되도록 패턴화 과정을 거칠 수 있는 바, 전형적으로는 마스크를 이용하여 원하는 영역에만 전극이 형성될 수 있다. 또한, 제2 전극층(205)은 제1 전극층(203)과 재질 및 치수(특히, 두께) 면에서 서로 같거나 다를 수 있나, 전형적으로는 서로 같은 재질 및/또는 두께를 가질 수 있다. After the first planarization step is completed, a second electrode layer 205 (upper electrode layer) is formed on the planarized second insulating layer 204 '(step 5). In detail, the second electrode layer 205 may be patterned to be formed over a part of the surface of the second insulating layer 204 ', similar to the first electrode layer 203, An electrode can be formed only in a desired region. The second electrode layer 205 may be the same as or different from the first electrode layer 203 in terms of material and size (particularly, thickness), but typically may have the same material and / or thickness.

다만, 제1 전극층(203) 및 제2 전극층(205)은 후술하는 바와 같이 서로 이격되어 있는 한 쌍의 로드 각각에 전기적으로 접촉되어야 하는 만큼, 제2 전극층(205)은 평면 상으로 관찰 시 제1 전극층(203)과 겹치지 않는 제2 절연층(204')의 영역(부위), 보다 전형적으로는 평면 상으로 관찰 시 서로 일정 간격(예를 들면, 약 10 nm 내지 약 50 ㎛, 구체적으로 약 100 nm 내지 약 10 ㎛, 보다 구체적으로 약 200 내지 500 nm)을 두거나 유지하면서 배열될 수 있다.However, since the first electrode layer 203 and the second electrode layer 205 must be in electrical contact with each of the pair of rods spaced from each other as described later, the second electrode layer 205 is formed in a planar manner, (For example, about 10 nm to about 50 mu m, specifically about < RTI ID = 0.0 > about < / RTI > about < RTI ID = 100 nm to about 10 탆, more specifically about 200 to 500 nm).

한편, 제2 전극층(205)이 형성된 후에는 제2 전극층(205)에 의하여 부분적으로 덮혀 있는 제2 절연층(204')의 표면 상에 절연층으로서 제3 절연층(206)을 형성한다(단계 6). 제3 절연층(206)을 SiO2 재질로 구성할 경우에는 전술한 바와 같이 증착(구체적으로 PVD(예를 들면, 스퍼터링 등), CVD(예를 들면, LPCVD, SACVD, APCVD 등), 또는 PECVD 공정) 또는 코팅(스핀 코팅, 딥-코팅, 닥터-블레이드, 스프레이 코팅 등) 공정에 의하여 형성할 수 있다. 택일적으로, 제3 절연층(206)으로서 고분자 재질을 사용할 경우, SiO2 재질에 비하여 낮은 온도에서 형성될 수 있다. 상기 제3 절연층(206)의 두께는, 예를 들면 약 10 내지 10000 nm, 구체적으로 약 50 내지 1000 nm, 보다 구체적으로 약 150 내지 500 nm 범위일 수 있다. 예시적으로, 제3 절연층(206)은 전술한 제2 절연층(204)과 동일 재질 및/또는 동일 치수 및/또는 동일 물성을 가질 수 있다.On the other hand, after the second electrode layer 205 is formed, a third insulating layer 206 is formed as an insulating layer on the surface of the second insulating layer 204 'partially covered with the second electrode layer 205 Step 6). When the third insulating layer 206 is made of SiO 2 material, it may be formed by evaporation (specifically PVD (e.g., sputtering), CVD (e.g., LPCVD, SACVD, APCVD) (Spin coating, dip-coating, doctor-blade, spray coating, etc.) process. Alternatively, when a polymer material is used as the third insulating layer 206, it can be formed at a lower temperature than the SiO 2 material. The thickness of the third insulating layer 206 may be in the range of, for example, about 10 to 10000 nm, specifically about 50 to 1000 nm, more specifically about 150 to 500 nm. Illustratively, the third insulating layer 206 may have the same material and / or the same dimensions and / or the same physical properties as the second insulating layer 204 described above.

제2 절연층(204)에서와 유사하게, 제2 전극층(205)이 부분적으로 덮혀 있는 제2 절연층(204)의 표면 상에 절연층을 형성하는 만큼, 도시된 바와 같이 제3 절연층(206)은 하측에 위치하는 표면의 기하학적 형상을 따라 형성되며, 하측에 제2 전극층(205)이 형성된 부위는 돌출되는 형태로 단차를 갖게 된다. 따라서, 전술한 바와 같이 평탄화 테크닉(제2 평탄화 단계)을 통하여 상측에 위치하게 되는 센서 층의 표면을 균일하도록 한다(단계 7). 상기 제2 평탄화 단계 역시 제1 평탄화 단계에서 채택 가능한 폴리싱 방식, 구체적으로 CMP 공정을 이용할 수 있을 것이다. 그 결과, 평탄화된 제2 절연층(204')의 상측 표면 상에는 제2 전극층(205) 및 평탄화된 제3 절연층(206')이 균일한 두께(또는 높이)로 존재하며, 특히 제2 전극층(205)은 상측에 노출되어 있다.Similarly to the second insulating layer 204, the insulating layer is formed on the surface of the second insulating layer 204 partially covered with the second electrode layer 205, so that the third insulating layer 206 are formed along the geometric shape of the lower surface and the portions where the second electrode layer 205 is formed on the lower side are stepped in a protruding form. Accordingly, the surface of the sensor layer positioned on the upper side is uniformized through the planarization technique (second planarization step) as described above (step 7). The second planarizing step may also be a polishing method that can be adopted in the first planarizing step, specifically, a CMP process. As a result, the second electrode layer 205 and the planarized third insulating layer 206 'exist at a uniform thickness (or height) on the upper surface of the planarized second insulating layer 204' (205) is exposed on the upper side.

그 다음, 제2 전극층(205) 및 평탄화된 제3 절연층(206') 상에 추후 스트레인 센서 구조를 형성하기 위한 희생층(sacrificial layer; 207)을 형성한다(단계 8). 이러한 희생층은, 이후의 공정에서 용이하게 제거 가능하도록, 예를 들면 무기질 재료, 구체적으로 SiO2(절연성 재료)로 형성될 수 있다.A sacrificial layer 207 is then formed on the second electrode layer 205 and the planarized third insulating layer 206 'to form a later strain sensor structure (step 8). This sacrificial layer may be formed of, for example, an inorganic material, specifically, SiO 2 (insulating material) so that it can be easily removed in a subsequent step.

택일적 구체예에 따르면, 전술한 포토레지스트, 폴리이미드, 파릴렌 등의 고분자 재료 역시 희생층 재질로 사용 가능하며, 다만 SiO2 재질과 비교하면, 제거 방식에 있어서 구별될 수 있다. 상기 희생층(207) 역시 전술한 바와 같이 증착(구체적으로 PVD(예를 들면, 스퍼터링 등), CVD(예를 들면, LPCVD, SACVD, APCVD 등), 또는 PECVD 공정) 또는 코팅(스핀 코팅, 딥-코팅, 닥터-블레이드, 스프레이 코팅 등) 방식에 의하여 형성될 수 있다. 희생층(207)의 두께는, 추후 형성되는 로드의 높이에 직접적인 영향을 미치는 요인으로서, 예를 들면 약 10 내지 50,000 nm, 구체적으로 약 100 내지 40,000 nm, 보다 구체적으로 약 5000 내지 35,000 nm 범위일 수 있다.According to alternative embodiments, the polymeric materials such as photoresist, polyimide, and parylene can also be used as the sacrificial layer material, but they can be distinguished in the removal method compared to the SiO 2 material. The sacrificial layer 207 may also be formed by evaporation (specifically, PVD (e.g., sputtering), CVD (e.g., LPCVD, SACVD, APCVD, Coating, doctor-blade, spray coating, etc.). The thickness of the sacrificial layer 207 is a factor that directly affects the height of the rod to be formed later, for example, about 10 to 50,000 nm, specifically about 100 to 40,000 nm, more specifically about 5000 to 35,000 nm .

희생층(207) 형성 후, 수직 방향으로 제1 전극층(203) 및 제2 전극층(205)의 일 표면이 노출되도록 제1 및 제2 홀 또는 플러그 홀(208, 209)을 각각 형성한다(단계 9). 상기 단계는 스트레인 센서 구조의 형성을 위한 앵커(anchor) 공정에 해당되는 바, 예를 들면 건식 에칭(dry etching), 습식 에칭(wet etching) 등을 이용하여 홀을 형성할 수 있다. 상기 홀(208, 209)의 사이즈(또는 직경) 각각은, 후술하는 제1 로드 및 제2 로드의 사이즈(또는 직경)에 대응되는 바, 예를 들면 제1 홀(208)의 깊이는 약 10 nm 내지 760 ㎛(구체적으로 약 50 nm 내지 300 ㎛, 보다 구체적으로 약 100 nm 내지 10 ㎛) 범위일 수 있는 한편, 제2 홀(209)의 깊이는 약 10 nm 내지 760 ㎛(구체적으로 약 50 nm 내지 300 ㎛, 보다 구체적으로 약 100 nm 내지 10 ㎛) 범위일 수 있다. 또한, 제1 홀(208)과 제2 홀(209) 간의 거리는 이후 형성될 제1 로드와 제2 로드 간의 간격(또는 거리)에 대응될 것이다.After the sacrifice layer 207 is formed, first and second holes or plug holes 208 and 209 are formed so as to expose one surface of the first electrode layer 203 and the second electrode layer 205 in the vertical direction 9). The above step corresponds to an anchor process for forming a strain sensor structure. For example, a hole may be formed by dry etching, wet etching, or the like. Each of the sizes (or diameters) of the holes 208 and 209 corresponds to the size (or diameter) of the first rod and the second rod described later. For example, the depth of the first hole 208 is about 10 while the depth of the second hole 209 may range from about 10 nm to 760 占 퐉 (specifically, about 50 nm to 760 占 퐉 (specifically about 50 nm to 300 占 퐉, and more particularly, about 100 nm to 10 占 퐉) nm to 300 m, more specifically about 100 nm to 10 m). In addition, the distance between the first hole 208 and the second hole 209 will correspond to the distance (or distance) between the first rod and the second rod to be formed later.

일 구체예에 따르면, 단계 9 이후에는, 제1 홀(208) 및 제2 홀(209)을 충진하면서 스트레인 센서 구조를 형성하는 단계가 수행된다. 다만, 이러한 스트레인 센서 구조 중 제1 로드(제1 홀(208)에 대응됨) 및 제2 로드(제2 홀(209)에 대응됨)에 도전성 또는 반도전성을 부여하는 방식에 따라, 도 5 및 도 6에 도시된 구체예로 각각 구분될 수 있다. 이하에서는 각각 "도핑 증착 방식" 및 "이온 주입 방식"으로 구분하여 설명한다.According to one embodiment, after step 9, a step of forming a strain sensor structure is performed while filling the first hole 208 and the second hole 209. [ According to a method of imparting conductivity or semiconducting property to the first rod (corresponding to the first hole 208) and the second rod (corresponding to the second hole 209) of the strain sensor structure, And specific examples shown in Fig. 6, respectively. Hereinafter, each of them will be described as "doping deposition method" and "ion implantation method".

(1) 도핑 증착 방식 (1) Doping deposition method

도 4를 참조하면, 예를 들면 반도체 재료, 구체적으로 폴리실리콘, 고분자 등을 증착 또는 부착(도포)하면서 도판트를 혼입하는 방식으로 제1 및 제2 홀(208, 209)을 충진하면서 스트레인 센서의 프레임 구성층(210)을 형성한다(단계 10a). 이때, 희생층(207) 상에 형성되는 프레임 구성층(210)의 두께는, 예를 들면 약 10 내지 5,000 nm, 구체적으로 약 100 내지 2,000 nm, 보다 구체적으로 약 300 내지 1,000 nm 범위일 수 있다.Referring to FIG. 4, the first and second holes 208 and 209 are filled with a dopant while vapor-depositing or attaching (applying) a semiconductor material, specifically, polysilicon, (Step 10a). The thickness of the framing layer 210 formed on the sacrificial layer 207 may be in the range of, for example, about 10 to 5,000 nm, specifically about 100 to 2,000 nm, more specifically about 300 to 1,000 nm .

예시적 구체예에 따르면, 이러한 스트레인 센서의 프레임 구성층(210)은, 예를 들면 증착(CVD)에 의하여 형성될 수 있고, 증착 과정 중 p-형 도판트 또는 n-형 도펀트를 사용하여 프레임 구성층(210)을 도핑할 수 있다. 이때, p-형 도판트의 대표적인 예는 붕소인 한편, n-형 도판트의 대표적인 예는 인을 들 수 있다. 구체적으로, 실란(SiH4) 또는 TEOS 가스에 도판트 가스로서 디보란(B2H6) 또는 포스핀(PH3)을 첨가(주입)하여 수행할 수 있는 바, 다만, 붕소계 도판트의 혼입은 일반적으로 증착율을 증가시키는 반면, 인계 도판트의 혼입은 증착율을 감소시키는 경향을 나타낼 수 있다. 한편, 프레임 구성층(210) 내 도판트의 농도는, 예를 들면 대략 약 5e19 at/cm3 내지 약 5e21 at/cm3, 구체적으로 약 1e10 at/cm3 내지 약 9e20 at/cm3 범위일 수 있다.According to an exemplary embodiment, the frame layer 210 of this strain sensor may be formed, for example, by deposition (CVD) and may be formed using a p-type dopant or an n-type dopant during the deposition process, The constituent layer 210 may be doped. Herein, a representative example of the p-type dopant is boron, while a typical example of the n-type dopant is phosphorus. Specifically, diborane (B 2 H 6 ) or phosphine (PH 3 ) can be added (injected) into a silane (SiH 4 ) or a TEOS gas as a dopant gas, The incorporation generally increases the deposition rate, while the incorporation of the phosphorous dopant may tend to reduce the deposition rate. The concentration of the dopant in the frame structure layer 210 may range, for example, from about 5 e 19 at / cm 3 to about 5 e 21 at / cm 3 , specifically from about 1 e 10 at / cm 3 to about 9 e 20 at / cm 3 .

상기 프레임 구성층(210)의 형성 시 증착 공정은, 예를 들면 약 50 내지 900 ℃, 구체적으로 약 450 내지 800 ℃, 보다 구체적으로 약 600 내지 700℃ 범위의 온도 조건 하에서 수행될 수 있다.The deposition process for forming the frame layer 210 may be performed under a temperature condition of, for example, about 50 to 900 占 폚, specifically about 450 to 800 占 폚, more specifically about 600 to 700 占 폚.

이와 같이, 증착 과정 중 도판트를 혼입시킴으로써 프레임 구성층(210)은 도전성 또는 반도전성을 나타낼 수 있는 바, 이의 저항(resistance)은, 예를 들면 약 100 MΩ 이하, 구체적으로 약 1 MΩ 이하, 보다 구체적으로 약 5 kΩ 이하의 범위일 수 있다. 상술한 프레임 구성층(210)의 형성 후에는 최종 제조되는 스트레인 센서 구조 중 플레이트(213)의 사이즈에 따라 제1 전극층(203) 및 제2 전극층(205) 각각의 표면에 도달할 때까지 에칭을 수행할 수 있다(단계 11a). 따라서, 도시된 바와 같이, 바닥 전극에 상당하는 제1 전극층(203)까지 도달하기 위하여는 프레임 구성층(210), 희생층(207), 평탄화된 제3 절연층(206') 및 제2 평탄화된 절연층(204')까지 에칭이 수행될 수 있는 한편, 상측 전극에 상당하는 제2 전극층(205)까지 도달하기 위하여는 프레임 구성층(210) 및 희생층(207)까지 에칭이 수행될 수 있다. 그 결과, 스트레인 센서 구조, 구체적으로 플레이트(210')의 모서리 부근의 아래 공간, 그리고 제1 로드(211)와 제2 로드(212) 사이의 공간에는 여전히 잔여 희생층이 남게 된다.Thus, by incorporating the dopant during the deposition process, the frame structure layer 210 can exhibit conductivity or semiconductivity, and the resistance thereof is, for example, about 100 M or less, specifically about 1 M or less, And more specifically less than or equal to about 5 k [Omega]. After the frame structure layer 210 is formed, etching is performed until the surface of each of the first electrode layer 203 and the second electrode layer 205 reaches the surface of each of the first electrode layer 203 and the second electrode layer 205, (Step 11a). Therefore, in order to reach the first electrode layer 203 corresponding to the bottom electrode, the frame structure layer 210, the sacrificial layer 207, the planarized third insulating layer 206 ', and the second planarization layer 206' Etching can be performed up to the insulating layer 204 'to reach the second electrode layer 205 corresponding to the upper electrode while etching can be performed up to the frame layer 210 and the sacrifice layer 207 have. As a result, there remains a residual sacrificial layer in the space between the first rod 211 and the second rod 212, particularly in the space below the edge of the plate 210 '.

택일적 구체예에 있어서, 필요에 따라서는 제1 전극층(203)까지 에칭하는 대신에 프레임 구성층(210) 및 희생층(207)까지만 에칭을 수행하여 추후 제1 로드(211) 및 제2 로드(212)가 같은 높이로 노출되도록 할 수도 있다.In an alternative embodiment, etching may be performed only to the frame layer 210 and the sacrifice layer 207, instead of etching to the first electrode layer 203 as necessary, so that the first rod 211 and the second rod 211 The exposed portions 212 may be exposed at the same height.

상기 에칭 공정은, 예를 들면 건식 에칭 방식에 의하여 수행될 수 있는 바, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 이용할 수 있다.The etching process can be performed, for example, by a dry etching method. For example, reactive ion etching (RIE), inductively coupled plasma reactive ion etching (ICP- RIE), chemically assisted ion beam etching (CAIBE), or the like can be used.

상술한 바와 같이, 에칭 단계가 수행된 이후, 스트레인 센서의 감도를 높이기 위하여 센서 구조 내에 존재하는 잔여 희생층 영역(207')을 제거할 수 있다(단계 12a; release 단계). As described above, after the etching step is performed, the remaining sacrificial layer region 207 'existing in the sensor structure can be removed (step 12a; release step) to increase the sensitivity of the strain sensor.

에칭을 위하여, 전형적으로 습식 에칭(wet etching)을 이용할 수 있는 바, 예를 들면 희생층으로 SiO2 재질을 사용할 경우에는 희석된 HF(HF 수용액; 예를 들면 약 5 내지 100%, 구체적으로 약 40 내지 60%)를 사용하는 것이 유리할 수 있다. 상기 에칭 공정에 수반되는 반응은 하기 반응식 4와 같이 수행될 수 있다.For etching, wet etching can typically be used. For example, when a SiO 2 material is used as a sacrificial layer, diluted HF (HF aqueous solution; for example, about 5 to 100%, specifically about 40 to 60%) may be advantageously used. The reaction accompanying the etching process can be performed as shown in the following reaction formula (4).

[반응식 4][Reaction Scheme 4]

SiO2 + 6HF → H2SiF6 + 2H2OSiO 2 + 6HF? H 2 SiF 6 + 2H 2 O

또한, 에칭 속도를 일정하게 유지하기 위하여 불화암모늄과 같은 완충제(buffering agent)를 첨가하여 전체 공정 중 HF의 농도를 일정하게 유지할 수 있다. 예시적 구체예에 따르면, 선택적으로 HF/H2O 에칭액 내에 글리세롤을 첨가하여 에칭액으로 사용할 수도 있다.In order to maintain the etching rate constant, a buffering agent such as ammonium fluoride may be added to maintain the concentration of HF in the entire process. According to an exemplary embodiment, glycerol may optionally be added to the HF / H 2 O etchant and used as an etchant.

이와 같이, 에칭 단계를 거칠 경우에는 센서 구조 내에 잔류하는 희생층 영역(207')만을 선택적으로 제거할 수 있어, 결과적으로 원하는 스트레인 센서 구조를 얻을 수 있다.In this way, when the etching step is performed, only the sacrificial layer region 207 'remaining in the sensor structure can be selectively removed, and as a result, a desired strain sensor structure can be obtained.

(2) 이온 주입 방식 (2) Ion implantation method

도 6을 참조하면, 예를 들면 반도체 재료, 구체적으로 폴리실리콘 등을 증착하되, 전술한 도핑 방식과 달리 도판트를 혼입하지 않고 홀(208, 209)를 충진시키면서 스트레인 센서의 프레임 구성층(210'')을 형성한다(단계 10b). 이때, 프레임 구성층(210'')의 치수는 앞선 구체예와 실질적으로 동일하다.Referring to FIG. 6, a semiconductor material, specifically, polysilicon, is deposited on a surface of a substrate 210 of a strain sensor 210 to fill the holes 208 and 209 without doping the dopant, '' (Step 10b). At this time, the dimensions of the frame constituting layer 210 " are substantially the same as those of the preceding specific example.

또한, 프레임 구성층(210'') 형성을 위한 증착 공정은, 전형적으로 실란(SiH4) 가스를 전구체 소스로 사용하여 수행되며, 이때 증착 공정의 온도는, 예를 들면 약 400 내지 900 ℃, 구체적으로 약 450 내지 800 ℃, 보다 구체적으로 약 600 내지 700℃ 범위일 수 있다. In addition, the deposition process for the frame configuration layer (210 '') formed, is carried out by typically using a silane (SiH 4) gas as a precursor source to, the temperature of the deposition process, for example, about 400 to 900 ℃, Specifically about 450 to 800 ° C, more specifically about 600 to 700 ° C.

상술한 바와 같이 프레임 구성층(210'')의 형성이 완료되면, 앞서 설명한 구체예에서와 동일한 방식으로 에칭(특히, 건식 에칭)하는 단계(단계 11b) 및 스트레인 센서의 감도를 높이기 위한 희생층 영역(207')의 제거 단계(단계 12b; release 단계)가 수행될 수 있다. When the formation of the frame structure layer 210 " is completed as described above, etching (in particular, dry etching) (step 11b) is performed in the same manner as in the previously described specific example and a sacrificial layer A removal step (step 12b; release step) of the region 207 'may be performed.

상기 구체예에 따르면, 전술한 프레임 구성층(210'')의 전도성이 낮기 때문에 스트레인 센서 구조에 이온을 주입하여 도전성 또는 반도전성을 부여할 수 있다(단계 13). 즉, 도판트 이온을 이온 빔에 의해 프레임 구성층(210'') 내로 주입하는 것이다. 이온 주입을 위하여는, 도판트 원소를 이온화하여 수백 keV의 운동에너지로 가속시킨 다음, 스트레인 센서 구조를 향하도록 한다. 이러한 방식을 통하여 제1 로드(211), 제2 로드(212) 및 플레이트(213)에 전도성이 증가하게 되며, 전하 캐리어 밀도는 주입되는 불순물의 원자가에 따라 증가할 수 있다. 이와 관련하여, 주입되는 도판트의 경우, n-형 도판트로서, 예를 들면 안티몬, 비소 및 인을 사용할 수 있는 한편, p-형 도판트로서, 예를 들면 붕소를 사용할 수 있다. 이러한 이온 주입 방식의 경우, 도판트인 불순물을 량을 용이하게 조절할 수 있고, 도핑 프로파일을 보다 용이하게 재현할 수 있으며, 그리고 공정 온도를 낮출 수 있는 장점을 가질 수 있다.According to this embodiment, since the conductivity of the frame structure layer 210 " described above is low, ions can be implanted into the strain sensor structure to impart conductivity or semiconductivity (Step 13). That is, dopant ions are implanted into the framing layer 210 " by an ion beam. For ion implantation, the dopant element is ionized, accelerated with kinetic energy of several hundred keV, and then directed to the strain sensor structure. In this way, conductivity is increased in the first rod 211, the second rod 212, and the plate 213, and the charge carrier density may increase with the valence of the impurity to be implanted. In this connection, antimony, arsenic and phosphorus can be used as the n-type dopant in the dopant to be implanted, and boron can be used as the p-type dopant, for example. In the case of such an ion implantation method, it is possible to easily control the amount of dopant as the dopant, to easily reproduce the doping profile, and to lower the process temperature.

한편, 예시적인 이온 주입 공정에 있어서, 예를 들면 약 1keV 내지 약 1.4MeV, 구체적으로 약 5 내지 20 keV의 에너지를 갖는 이온주입기(ion implanter)를 사용할 수 있다. 표면에 대하여 수직인 이온의 속도는 주입된 이온 분포의 투사 범위(projected range)에 의하여 결정되는 바, 만약 이온 주입 대상물이 이온 빔에 대하여 큰 각도로 기울어져 있는 경우에는 유효한 이온 에너지가 급격하게 감소할 수 있다. 따라서, 예시적 구체예에 따르면, 틸트 각(tilt angle)으로서, 예를 들면 약 7° 및 약 30°를 사용할 수 있을 것이다.Meanwhile, in an exemplary ion implantation process, an ion implanter having an energy of, for example, about 1 keV to about 1.4 MeV, specifically about 5 to 20 keV, may be used. The velocity of ions perpendicular to the surface is determined by the projected range of the implanted ion distribution. If the ion implanted object is tilted at a large angle with respect to the ion beam, the effective ion energy is rapidly reduced can do. Thus, according to exemplary embodiments, for example, about 7 degrees and about 30 degrees may be used as the tilt angle.

도판트 분포는 이온의 질량 및 주입되는 이온 에너지에 의하여 주로 결정되는데, 예시적 구체예에 있어서, 센서 구조 내에 도입되는 도판트의 농도는, 약 5e19 at/cm3 내지 약 5e21 at/cm3, 구체적으로 약 1e10 at/cm3 내지 약 9e20 at/cm3 범위일 수 있다.The dopant distribution is predominantly determined by the mass of the ions and the ion energy injected. In an exemplary embodiment, the concentration of the dopant introduced into the sensor structure may range from about 5 e 19 at / cm 3 to about 5 e 21 at / cm 3 , Specifically from about 1 e 10 at / cm 3 to about 9 e 20 at / cm 3 .

이와 같이, 이온 주입된 스트레인 센서 구조는 도전성 또는 반도전성을 나타낼 수 있는 바, 이의 저항(resistance)은, 예를 들면 약 100 MΩ 이하, 구체적으로 약 1 MΩ 이하, 보다 구체적으로 약 5 kΩ 이하의 범위일 수 있다.Thus, the ion implanted strain sensor structure can exhibit conductivity or semiconductivity, the resistance of which is, for example, about 100 M? Or less, specifically about 1 M? Or less, more specifically about 5 k? Lt; / RTI >

본 개시 내용의 일 구체예에 따르면, 기판 상에 복수의 스트레인 센서 구조가 형성되는 바, 이러한 스트레인 센싱 시스템은 다양한 용도, 예를 들면 변형, 하중, 압력, 진동, 변위, 비틀림 센서 등에 적용될 수 있다. According to one embodiment of the present disclosure, a plurality of strain sensor structures are formed on a substrate, and such strain sensing systems can be applied to various applications, such as deformation, load, pressure, vibration, displacement, .

전술한 용도 중 대표적인 예는 미생물 및/또는 세포의 생장 또는 거동을 모니터링하는 것을 포함할 수 있다. 이와 관련하여, 도 6은 본 개시 내용의 일 구체예에 있어서, 스트레인 센싱 시스템을 이용하여 세포의 거동을 모니터링하는 원리를 개략적으로 도시하는 도면이다.Representative examples of the aforementioned applications may include monitoring microbial and / or cell growth or behavior. In this regard, FIG. 6 is a diagram schematically illustrating the principle of monitoring the behavior of cells using a strain sensing system, in one embodiment of the present disclosure.

도시된 구체예에 따르면, 스트레인 센싱 시스템(300) 중 복수의 스트레인 센서 구조 의 플레이트 상에 세포(301)가 부착되거나 지지된다. 통상적으로 세포 및 MEMS 기술은 유사한 스케일을 갖고 있으며, 세포는 인공 표면 상에서도 생존할 수 있다. 이와 같이 부착 또는 지지된 세포(301)는 생장 또는 대사 작용을 하면서 생장 변화에 따라 상호 마주보는 방향으로 견인력(traction)을 작용할 경우, 하측에 부착되어 있는 스트레인 센서 구조, 특히 스트레인 센서 구조 중 제1 로드 및 제2 로드가 견인력에 의하여 변형되며 이의 전기적 특성(예를 들면, 저항 값)이 변화하게 된다. 이때, 측정된 전기적 특성 값(또는 전기적 신호)의 변화를 모니터링하여 분석함으로써 세포 거동에 의하여 유래되는 스트레인을 구할 수 있고, 이는 세포의 생장 또는 거동에 대한 정보를 제공할 수 있다.According to the illustrated embodiment, the cells 301 are attached or supported on a plate of a plurality of strain sensor structures in the strain sensing system 300. Cells and MEMS techniques typically have similar scales, and cells can survive on artificial surfaces. When the cells 301 attached or supported in this way act in a direction opposite to each other due to a change in growth while undergoing growth or metabolism, the cells 301 attached to or supported by the strain sensor structure, particularly, The load and the second rod are deformed by the traction force and their electrical characteristics (for example, resistance value) are changed. At this time, the strain derived from the cell behavior can be obtained by monitoring and analyzing the change of the measured electrical characteristic value (or electrical signal), and it can provide information on the growth or behavior of the cell.

본 발명의 단순한 변형 내지 변경은 이 분야의 통상의 지식을 가진 자에 의하여 용이하게 이용될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

Claims (23)

기판 상에 배열된 복수의 스트레인 센서 구조의 어레이를 포함하며,
여기서, 상기 스트레인 센서 구조는,
상기 기판 상에 위치하는 제1 전극 층;
상기 기판 상에 위치하며 상기 제1 전극 층과 공간적으로 분리 형성되어 있는 제2 전극 층;
상기 제1 전극 층 및 상기 제2 전극 층 각각에 전기적으로 접촉하고, 변형 가능하여 저항의 변화를 유도하는 도전성 또는 반도전성의 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드; 및
상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면에 의하여 지지되거나 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면과 일체화되어 있고, 외부 힘 또는 압력에 의하여 하측에 위치하는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드가 변형되도록 외부 힘 또는 압력의 작용 면을 제공하는 플레이트;
를 포함하며,
상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드는 각각 도판트를 함유하며, 이때 도판트의 농도는 5e19 at/㎤ 내지 5e21 at/㎤ 범위인 스트레인 센싱 시스템.
An array of a plurality of strain sensor structures arranged on a substrate,
Here, the strain sensor structure includes:
A first electrode layer disposed on the substrate;
A second electrode layer located on the substrate and spatially separated from the first electrode layer;
At least one first rod and at least one conductive or semi-conducting rod that electrically contacts each of the first electrode layer and the second electrode layer and is deformable to induce a change in resistance; And
Wherein the at least one first rod and the at least one second rod are either supported by an upper surface of each of the at least one first rod and the at least one second rod or integrated with an upper surface of each of the at least one first rod and the at least one second rod, At least one first rod positioned underneath by pressure and a plate providing an acting surface of external force or pressure such that the at least one second rod deforms;
/ RTI >
Wherein the at least one first rod and the at least one second rod each contain a dopant, wherein the concentration of the dopant ranges from 5e19 at / cm3 to 5e21 at / cm3.
제1항에 있어서, 상기 기판은 실리콘 기판, 석영 기판, 글래스 기판, 또는 세라믹 기판인 것을 특징으로 하는 스트레인 센싱 시스템.The strain sensing system of claim 1, wherein the substrate is a silicon substrate, a quartz substrate, a glass substrate, or a ceramic substrate. 제1항에 있어서, 상기 제1 전극층 및 상기 제2 전극층은 각각 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 텅스텐(W) 또는 이의 조합(또는 합금) 재질인 것을 특징으로 하는 스트레인 센싱 시스템.The method of claim 1, wherein the first electrode layer and the second electrode layer are formed of gold (Au), silver (Ag), platinum (Pt), copper (Cu), aluminum (Al), tungsten (W) Or alloy) material. 제1항에 있어서, 상기 제1 전극 층 및 상기 제2 전극 층은 절연층에 의하여 서로 절연되어 있는 것을 특징으로 하는 스트레인 센싱 시스템. The strain sensing system of claim 1, wherein the first electrode layer and the second electrode layer are insulated from each other by an insulating layer. 제4항에 있어서, 상기 절연층은 SiO2, 포토레지스트, 폴리이미드, 파릴렌, 및 질화규소(Si3N4) 재료로부터 선택되며, 이들 재료를 단독으로 또는 조합하여 이루어진 것을 특징으로 하는 스트레인 센싱 시스템.The method of claim 4, wherein the insulating layer is SiO 2, photoresist, polyimide, parylene, and silicon nitride (Si 3 N 4) is selected from a material, strain sensing, characterized in that made in these materials, alone or in combination system. 제1항에 있어서, 상기 기판 상과 제1 전극 층 사이에 절연층으로서 SiO2 층이 개재되며, 상기 개재되는 절연층의 두께는 50 내지 5000 nm 범위인 것을 특징으로 하는 스트레인 센싱 시스템.The strain sensing system according to claim 1, wherein an SiO 2 layer is interposed between the substrate and the first electrode layer as an insulating layer, and the thickness of the interposed insulating layer is in a range of 50 to 5000 nm. 제4항에 있어서, 상기 제1 전극 층과 상기 절연층 사이, 그리고 상기 제2 전극 층과 상기 절연층 사이에 개재된 중간층을 더 포함하고, 상기 중간층은 티타늄(Ti), 바나듐(V), 크롬(Cr), 스칸듐(Sc), 니오븀(Nb), 몰리브덴(Mo) 또는 이의 조합으로 이루어진 것을 특징으로 하는 스트레인 센싱 시스템. 5. The semiconductor device according to claim 4, further comprising an intermediate layer interposed between the first electrode layer and the insulating layer, and between the second electrode layer and the insulating layer, wherein the intermediate layer is made of titanium (Ti), vanadium (V) Chromium (Cr), scandium (Sc), niobium (Nb), molybdenum (Mo), or combinations thereof. 제7항에 있어서, 상기 제1 전극 층 및 상기 제2 전극 층 각각의 두께는 10 nm 내지 2 ㎛ 범위인 것을 특징으로 하는 스트레인 센싱 시스템. 8. The strain sensing system of claim 7, wherein the thickness of each of the first electrode layer and the second electrode layer ranges from 10 nm to 2 [mu] m. 제1항에 있어서, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 저항(resistance)은 100 MΩ 이하인 것을 특징으로 하는 스트레인 센싱 시스템.2. The strain sensing system of claim 1, wherein the resistance of each of the at least one first rod and the at least one second rod is less than or equal to 100 MΩ. 제1항에 있어서, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 단면 사이즈(직경)는 1 nm 내지 50 ㎛ 범위인 것을 특징으로 하는 스트레인 센싱 시스템.The strain sensing system of claim 1, wherein the cross-sectional size (diameter) of each of the at least one first rod and the at least one second rod ranges from 1 nm to 50 탆. 제1항에 있어서, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 길이는 10 nm 내지 760 ㎛ 범위이고, 상기 제1 로드 및 상기 제2 로드 각각의 종횡비는 100:1 내지 5:1 범위인 것을 특징으로 하는 스트레인 센싱 시스템.2. The method of claim 1 wherein the length of each of the at least one first rod and the at least one second rod is in the range of 10 nm to 760 탆 and the aspect ratio of each of the first rod and the second rod is 100: 5: 1. ≪ / RTI > 제1항에 있어서, 상기 플레이트의 사이즈 및 두께는 10 nm 내지 100 ㎛ 범위인 것을 특징으로 하는 스트레인 센싱 시스템.The strain sensing system of claim 1, wherein the plate has a size and thickness ranging from 10 nm to 100 탆. 제1항에 있어서, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드는 도핑된 폴리실리콘 재질인 것을 특징으로 하는 스트레인 센싱 시스템.2. The strain sensing system of claim 1, wherein the at least one first rod and the at least one second rod are doped polysilicon materials. a) 기판 표면에 제1 절연층을 형성하는 단계;
b) 상기 기판 상에 형성된 제1 절연층의 표면의 일부 영역에 제1 전극 층을 형성하는 단계;
c) 상기 제1 전극 층이 형성된 표면 상에 제2 절연층을 형성한 후에 평탄화하는 단계, 여기서 상기 제1 전극 층은 상기 평탄화된 제2 절연층 내에 매립됨;
d) 평면 상으로 상기 제1 전극층과 겹치지 않고 일정 간격을 유지하면서 제2 절연층 상의 일부 영역에 제2 전극 층을 형성하는 단계;
e) 상기 제2 전극 층이 형성된 표면 상에 제3 절연층을 형성한 후에 평탄화하는 단계, 여기서 상기 평탄화된 제3 절연층은 상기 제2 절연층의 표면 중 상기 제2 전극 층 이외의 영역에 형성됨;
f) 상기 제2 전극 층 및 상기 제3 절연층을 포함하는 표면 상에 희생층을 형성하는 단계;
g) 상기 제1 전극 층의 표면 및 상기 제2 전극 층의 표면 각각에 도달하는 적어도 하나의 제1 홀 및 적어도 하나의 제2 홀을 형성하는 단계;
h) 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀을 채우면서 도전성 또는 반도전성 재료의 층을 형성하는 단계, 여기서 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀에 대응하면서 채워진 도전성 또는 반도전성 재료는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드를 형성함;
i) 상기 도전성 또는 반도전성 재료 층을 에칭하여, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 상에 플레이트가 형성된 구조를 얻는 단계; 및
j) 상기 단계 i)로부터 형성된 구조 내에 남아 있는 희생층 재료를 제거하여 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 길이 방향 일부를 노출시키는 단계;
를 포함하는, 기판 상에 배열된 복수의 스트레인 센서 구조를 포함하는 스트레인 센싱 시스템의 제조 방법.
a) forming a first insulating layer on a substrate surface;
b) forming a first electrode layer on a portion of the surface of the first insulating layer formed on the substrate;
c) forming a second insulating layer on the surface of the first electrode layer and then planarizing the first insulating layer, wherein the first electrode layer is buried in the planarized second insulating layer;
d) forming a second electrode layer in a partial area on the second insulating layer while keeping a constant spacing without overlapping with the first electrode layer in plan view;
e) forming a third insulating layer on the surface of the second electrode layer, and then planarizing the third insulating layer, wherein the planarized third insulating layer is formed on the surface of the second insulating layer in a region other than the second electrode layer Formed;
f) forming a sacrificial layer on a surface including the second electrode layer and the third insulating layer;
g) forming at least one first hole and at least one second hole to reach the surface of the first electrode layer and the surface of the second electrode layer, respectively;
h) forming a layer of conductive or semiconductive material while filling said at least one first hole and said at least one second hole, wherein said at least one first hole and said at least one second hole Wherein the filled conductive or semiconductive material forms at least one first rod and at least one second rod;
i) etching the conductive or semiconductive material layer to obtain a structure in which a plate is formed on the at least one first rod and the at least one second rod; And
j) exposing a longitudinal portion of each of said at least one first rod and said at least one second rod by removing sacrificial layer material remaining in the structure formed from said step i);
And a plurality of strain sensor structures arranged on the substrate, wherein the plurality of strain sensor structures are arranged on the substrate.
a') 기판 표면에 제1 절연층을 형성하는 단계;
b') 상기 기판 상에 형성된 제1 절연층의 표면의 일부 영역에 제1 전극 층을 형성하는 단계;
c') 상기 제1 전극 층이 형성된 표면 상에 제2 절연층을 형성하는 단계, 여기서 상기 제1 전극 층은 상기 제2 절연층 내에 매립됨;
d') 평면 상으로 상기 제1 전극층과 겹치지 않고 일정 간격을 유지하면서 제2 절연층 상의 일부 영역에 제2 전극 층을 형성하는 단계;
e') 상기 제2 절연층의 표면 중 상기 제2 전극 층 이외의 영역에 제3 절연층을 형성하는 단계;
f') 상기 제2 전극 층 및 상기 제3 절연층을 포함하는 표면 상에 희생층을 형성하는 단계;
g') 상기 제1 전극 층의 표면 및 상기 제2 전극 층의 표면 각각에 도달하는 적어도 하나의 제1 홀 및 적어도 하나의 제2 홀을 형성하는 단계;
h') 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀을 채우면서 비도전성 재료의 층을 형성하는 단계, 여기서 상기 적어도 하나의 제1 홀 및 상기 적어도 하나의 제2 홀에 대응하면서 채워진 비도전성 재료는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드를 형성함;
i') 상기 비도전성 재료 층을 에칭하여, 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 상에 플레이트가 형성된 구조를 얻는 단계;
j') 상기 단계 i')로부터 형성된 구조 내에 남아 있는 희생층 재료를 제거하여 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 길이 방향 일부를 노출시키는 단계; 및
k') 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드, 그리고 상기 플레이트에 대하여 이온주입을 통하여 도전성 또는 반도전성을 부여하는 단계;
를 포함하는, 기판 상에 배열된 복수의 스트레인 센서 구조를 포함하는 스트레인 센싱 시스템의 제조 방법.
a ') forming a first insulating layer on a substrate surface;
b ') forming a first electrode layer on a part of the surface of the first insulating layer formed on the substrate;
c ') forming a second insulating layer on the surface on which the first electrode layer is formed, wherein the first electrode layer is embedded in the second insulating layer;
d ') forming a second electrode layer on a part of the second insulating layer while keeping a predetermined distance without overlapping with the first electrode layer in plan view;
e ') forming a third insulating layer on the surface of the second insulating layer in a region other than the second electrode layer;
f ') forming a sacrificial layer on the surface including the second electrode layer and the third insulating layer;
g ') forming at least one first hole and at least one second hole to reach the surface of the first electrode layer and the surface of the second electrode layer, respectively;
h ') forming a layer of non-conductive material while filling said at least one first hole and said at least one second hole, wherein said at least one first hole and said at least one second hole The filled non-conductive material forms at least one first rod and at least one second rod;
i ') etching the non-conductive material layer to obtain a structure in which a plate is formed on the at least one first rod and the at least one second rod;
j ') removing the sacrificial layer material remaining in the structure formed from step i') to expose a longitudinal portion of each of the at least one first rod and the at least one second rod; And
k ') applying the at least one first rod and the at least one second rod, and the plate to a conductive or semiconductive through ion implantation;
And a plurality of strain sensor structures arranged on the substrate, wherein the plurality of strain sensor structures are arranged on the substrate.
제14항 또는 제15항에 있어서, 상기 제1 절연층의 두께는 100 내지 1000 nm 범위인 것을 특징으로 하는 방법.16. The method of claim 14 or 15, wherein the thickness of the first insulating layer is in the range of 100 to 1000 nm. 제16항에 있어서, 상기 기판 및 상기 제1 절연층은 각각 실리콘 재질 및 SiO2 재질이며,
여기서, 제1 절연층은 (i) 실리콘 기판의 열 산화 또는 (ii) SiO2의 증착에 의하여 형성되는 것을 특징으로 하는 방법.
17. The method of claim 16 wherein the substrate and the first insulating layer are each made of silicone material, and SiO 2,
Wherein the first insulating layer is formed by (i) thermal oxidation of the silicon substrate or (ii) deposition of SiO 2 .
제16항에 있어서, 상기 제2 절연층 및 상기 제3 절연층 중 적어도 하나는 (i) SiO2 재질 또는 (ii) 포토레지스트, 폴리이미드 또는 파릴렌의 고분자 재질인 것을 특징으로 하는 방법. The method of claim 16 wherein the second insulating layer, and a method according to the third insulating at least one of the layers is characterized in that (i) SiO 2 material, or (ii) a photoresist, polyimide, or a polymer material for the parylene. 삭제delete 제15항에 있어서, 상기 단계 c') 이후에 제2 절연층을 평탄화하는 단계, 그리고 상기 단계 e') 이후에 제3 절연층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 방법.16. The method of claim 15, further comprising: planarizing the second insulating layer after step c ') and planarizing the third insulating layer after step e'). 제14항 또는 제15항에 있어서, 상기 희생층은 SiO2 재질로서, 10 내지 50,000 nm의 두께를 갖는 것을 특징으로 하는 방법.The method according to claim 14 or 15, wherein the sacrificial layer is made of SiO 2 and has a thickness of 10 to 50,000 nm. 제14항에 있어서, 상기 단계 h)는 도핑 증착 방식에 의하여 수행되며,
여기서 도판트의 농도는 5e19 at/cm3 내지 5e21 at/cm3 범위이고, 증착 온도는 50 내지 900 ℃ 범위인 것을 특징으로 하는 방법.
15. The method of claim 14, wherein step (h) is performed by a doping deposition method,
The concentration of the dopant is 5e19 at / cm 3 to 5e21 at / cm 3 range, the deposition temperature is characterized in that in the range of 50 to 900 ℃.
스트레인 센싱 시스템을 이용하여 미생물 및 세포 중 적어도 하나의 거동을 모니터링하는 방법으로서,
상기 스트레인 센싱 시스템은 기판 상에 배열된 복수의 스트레인 센서 구조를 포함하며,
여기서, 상기 스트레인 센서 구조는,
상기 기판 상에 위치하는 제1 전극 층;
상기 기판 상에 위치하며 상기 제1 전극 층과 공간적으로 분리 형성되어 있는 제2 전극 층;
상기 제1 전극 층 및 상기 제2 전극 층 각각에 전기적으로 접촉하고, 변형 가능하여 저항의 변화를 유도하는 도전성 또는 반도전성의 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드, 여기서 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드는 각각 도판트를 함유하며, 이때 도판트의 농도는 5e19 at/㎤ 내지 5e21 at/㎤ 범위임; 및
상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면에 의하여 지지되거나 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드 각각의 상측 면과 일체화되어 있고, 외부 힘 또는 압력에 의하여 하측에 위치하는 적어도 하나의 제1 로드 및 적어도 하나의 제2 로드가 변형되도록 외부 힘 또는 압력의 작용 면을 제공하는 플레이트;
를 포함하며,
상기 미생물 및 세포 중 적어도 하나는 플레이트 상에 위치하여 이의 거동에 따른 힘 또는 압력을 상기 플레이트에 작용하도록 하고, 상기 작용된 힘 또는 압력이 상기 스트레인 센서 구조 중 상기 적어도 하나의 제1 로드 및 상기 적어도 하나의 제2 로드를 변형시켜 이의 전기적 특성을 변화시키며, 그리고 상기 변화된 전기적 특성을 측정하여 분석함으로써 미생물 및 세포 중 적어도 하나의 거동을 모니터링하는 방법.
A method for monitoring the behavior of at least one of a microorganism and a cell using a strain sensing system,
The strain sensing system includes a plurality of strain sensor structures arranged on a substrate,
Here, the strain sensor structure includes:
A first electrode layer disposed on the substrate;
A second electrode layer located on the substrate and spatially separated from the first electrode layer;
At least one first rod and at least one second rod of conductive or semiconductive conductivity and electrically connected to each of the first electrode layer and the second electrode layer and deformable to induce a change in resistance, Wherein the first rod and the at least one second rod each contain a dopant wherein the concentration of the dopant ranges from 5e19 at / cm3 to 5e21 at / cm3; And
Wherein the at least one first rod and the at least one second rod are either supported by an upper surface of each of the at least one first rod and the at least one second rod or integrated with an upper surface of each of the at least one first rod and the at least one second rod, At least one first rod positioned underneath by pressure and a plate providing an acting surface of external force or pressure such that the at least one second rod deforms;
/ RTI >
Wherein at least one of said microorganisms and cells is located on a plate such that a force or pressure according to its behavior acts on said plate and said actuated force or pressure is applied to said at least one first rod and said at least one of said strain sensor structures And modifying one of the second loads to change its electrical characteristics and measuring and analyzing the altered electrical characteristics to monitor the behavior of at least one of the microbe and the cell.
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