KR101884641B1 - Electrode materials and interface layers to minimize chalcogenide interface resistance - Google Patents
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Abstract
감소된 전극-칼코게나이드 인터페이스 저항을 가진 상변화 메모리 셀 및 그러한 상변화 메모리 셀을 제조하는 방법이 개시된다: 전극 층과 칼코게나이드 층 사이에 인터페이스 층이 형성되어 칼코게나이드 기반 상변화 메모리 층과 전극 층 사이에 감소된 저항을 제공한다. 예시적인 실시예들은 인터페이스 층이 텅스텐 탄화물, 몰리브덴 탄화물, 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하는 것을 규정한다. 하나의 예시적인 실시예에서, 인터페이스 층은 약 1 nm와 약 10 nm 사이의 두께를 포함한다.A phase change memory cell with reduced electrode-chalcogenide interface resistance and a method of fabricating such a phase change memory cell are disclosed. An interface layer is formed between the electrode layer and the chalcogenide layer to form a chalcogenide- Thereby providing a reduced resistance between the layer and the electrode layer. Exemplary embodiments provide that the interface layer comprises tungsten carbide, molybdenum carbide, tungsten boride, or molybdenum boride, or combinations thereof. In one exemplary embodiment, the interface layer comprises a thickness between about 1 nm and about 10 nm.
Description
본 명세서에 기술된 시스템들 및 기법들의 실시예들은 메모리 디바이스에 관한 것이다. 더 상세하게는, 본 명세서에 기술된 시스템들 및 기법들의 실시예들은 감소된 전극-칼코게나이드 인터페이스 저항을 제공하는 재료를 포함하는 상변화 크로스포인트 메모리 시스템들(phase-change cross-point memory systems)에 관한 것이다.Embodiments of the systems and techniques described herein relate to memory devices. More particularly, embodiments of the systems and techniques described herein may be applied to phase-change cross-point memory systems (" MEMS ") including materials that provide reduced electrode- ).
칼코게나이드 기반 상변화 메모리들에서 전극-칼코게나이드 인터페이스에서의 높은 저항은 더 높은 동작 전압이 사용될 것 또는 칼코게나이드 상변화를 위해 감소된 구동 전압이 이용 가능할 것을 요구한다. 게다가, 상변화 메모리의 동작과 관련되는 높은 국소 온도들(600C 초과)은 디바이스 성능에 악영향을 주는 전극-칼코게나이드 반응을 개연성 있게 만든다.The high resistance at the electrode-chalcogenide interface in the chalcogenide-based phase change memories requires that a higher operating voltage be used or a reduced driving voltage be available for the chalcogenide phase change. In addition, the high local temperatures (in excess of 600 C) associated with the operation of the phase change memory make the electrode-chalcogenide reaction likely to adversely affect device performance.
본 명세서에 개시되는 실시예들은 유사한 참조 번호들이 유사한 구성요소들을 지시하는 첨부 도면들의 도들에서, 제한적으로가 아니라 예시적으로 도시된다.
도 1은 본 명세서에 개시되는 주제에 따른 텅스텐 및 몰리브덴 탄화물 및 붕화물 인터페이스 층들을 포함하는 칼코게나이드 기반 상변화 크로스포인트 메모리의 일부의 하나의 예시적인 실시예의 사시도를 묘사한다;
도 2는 본 명세서에 개시되는 주제에 따른 인터페이스 층들을 포함하는 칼코게나이드 기반 상변화 크로스포인트 메모리를 형성하기 위한 예시적인 실시예의 흐름도이다;
도 3a-3b는 각각 크로스포인트 메모리 열(기둥) 어레이를 형성하기 전과, 크로스포인트 메모리 열(기둥) 어레이를 형성한 후의, 본 명세서에 개시되는 주제에 따른 칼코게나이드 기반 상변화 크로스포인트 메모리 구조물의 예시적인 실시예를 묘사한다;
도 4는 본 명세서에 개시되는 주제에 따른 복수의 칼코게나이드 기반 상변화 메모리 셀들을 포함하는 크로스포인트 메모리 어레이의 예시적인 실시예의 개략도를 묘사한다;
도 5는 본 명세서에 개시되는 주제에 따른 칼코게나이드 기반 상변화 크로스포인트 메모리 어레이를 포함하는 전자 시스템의 예시적인 실시예의 기능 블록도를 묘사한다.
예시의 간략성 및/또는 명확성을 위해, 도면들에 도시된 구성요소들이 반드시 축척대로 그려진 것은 아니라는 점이 이해될 것이다. 예를 들어, 일부 구성요소들의 치수들은 명료성을 위해 다른 구성요소들에 대하여 과장될 수 있다. 도면들의 축척이 본 명세서에 도시되는 다양한 구성요소들의 정확한 치수들 및/또는 치수 비율들을 나타내는 것은 아니다. 또한, 적절하다고 생각되는 경우, 대응하는 및/또는 유사한 구성요소들을 나타내기 위해 도면들 사이에 참조 번호들이 반복되었다.The embodiments disclosed herein are illustrated by way of example, and not by way of limitation, in the figures of the accompanying drawings in which like reference numerals designate like elements.
Figure 1 depicts a perspective view of one exemplary embodiment of a portion of a chalcogenide-based phase change cross-point memory including tungsten and molybdenum carbide and boride interface layers according to the subject matter disclosed herein;
2 is a flow diagram of an exemplary embodiment for forming a chalcogenide-based phase change crosspoint memory including interface layers according to the subject matter disclosed herein;
3A-3B illustrate a chalcogenide-based phase change cross-point memory structure (not shown) according to the subject matter disclosed herein before forming a cross point memory column array, and after forming a cross point memory column array, ≪ / RTI >
4 depicts a schematic diagram of an exemplary embodiment of a cross-point memory array including a plurality of chalcogenide-based phase change memory cells according to the subject matter disclosed herein;
FIG. 5 illustrates a functional block diagram of an exemplary embodiment of an electronic system including a chalcogenide-based phase change cross-point memory array according to the subject matter disclosed herein.
It will be appreciated that for simplicity and / or clarity of illustration, the components shown in the figures are not necessarily drawn to scale. For example, the dimensions of some components may be exaggerated relative to other components for clarity. The scale of the drawings does not represent exact dimensions and / or dimensional ratios of the various components shown herein. Also, where considered appropriate, reference numerals have been repeated among the figures to indicate corresponding and / or similar elements.
본 명세서에 기술된 기법들의 실시예들은 반도체 메모리들에 관한 것이고, 더 상세하게는, 본 명세서에 기술된 시스템들 및 기법들은 감소된 전극-칼코게나이드 인터페이스 저항을 제공하는 재료를 포함하는 상변화 크로스포인트 메모리 시스템들에 관한 것이다. 이하의 설명에서는, 본 명세서에 개시되는 실시예들의 철저한 이해를 제공하기 위해 수많은 특정 상세들이 개시된다. 그러나, 관련 기술분야의 숙련자는, 본 명세서에 개시되는 실시예들이 이러한 특정 상세들 중 하나 이상이 없이, 또는 다른 방법들, 컴포넌트들, 재료들 및 기타 등등에 의해 실시될 수 있다는 점을 인식할 것이다. 다른 경우들에서, 공지된 구조들, 재료들, 또는 동작들은 명세서의 양태들을 불명료하게 하는 것을 회피하기 위해 상세히 도시되거나 또는 설명되지 않는다.Embodiments of the techniques described herein relate to semiconductor memories, and more particularly, the systems and techniques described herein include a phase change memory that includes a material that provides reduced electrode-chalcogenide interface resistance To cross-point memory systems. In the following description, numerous specific details are set forth in order to provide a thorough understanding of the embodiments disclosed herein. However, those skilled in the relevant art will recognize that the embodiments disclosed herein may be practiced without one or more of these specific details, or with other methods, components, materials, and so forth will be. In other instances, well-known structures, materials, or operations are not shown or described in detail to avoid obscuring aspects of the specification.
본 명세서 전반에 걸쳐 "하나의 실시예" 또는 "일 실시예"에 대한 참조는 해당 실시예와 관련하여 설명되는 특정 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에 걸쳐 여러 곳들에서 "하나의 실시예에서" 또는 "일 실시예에서"라는 어구의 출현이 반드시 모두 동일한 실시예를 참조하는 것은 아니다. 또한, 특정 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 또한, "예시적인"이란 단어는 본 명세서에서 "예, 경우, 또는 예시로서의 역할을 하는"을 의미하는 데 사용된다. "예시적인" 것으로서 본 명세서에 설명되는 임의의 실시예가 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로서 해석되어야 하는 것은 아니다.Reference throughout this specification to "one embodiment" or "one embodiment " means that a particular feature, structure, or characteristic described in connection with the embodiment is included in at least one embodiment. Thus, the appearances of the phrase "in one embodiment" or "in one embodiment" in various places throughout this specification are not necessarily all referring to the same embodiment. Furthermore, certain features, structures, or characteristics may be combined in any suitable manner in one or more embodiments. Furthermore, the word "exemplary" is used herein to mean "serving as an example, instance, or illustration. &Quot; Any embodiment described herein as "exemplary " is not necessarily to be construed as preferred or advantageous over other embodiments.
다양한 동작들이 다수의 이산 동작들로서 차례로, 그리고 청구되는 주제의 이해에 가장 도움이 되는 방식으로 설명될 수 있다. 그러나, 설명의 순서는 이들 동작이 반드시 순서 종속적이라는 것을 암시하는 것으로 해석해서는 안 된다. 특히, 이러한 동작들은 제시의 순서로 수행될 필요는 없다. 설명되는 동작들은 설명되는 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가 동작들이 수행될 수 있고/있거나, 설명되는 동작들은 추가 실시예들에서 생략될 수 있다.Various operations may be described in turn as a number of discrete operations, and in a manner that is most helpful in understanding the claimed subject matter. However, the order of description should not be construed as implying that these operations are necessarily order dependent. In particular, these operations need not be performed in the order of presentation. The operations described may be performed in a different order than the illustrated embodiment. Various additional operations may be performed and / or the operations described may be omitted in further embodiments.
본 명세서에 개시되는 주제는 감소된 전극-칼코게나이드 인터페이스 저항을 제공하고 칼코게나이드 메모리의 상변화 동작에 적합한 방법들, 재료들 및 구조물들과 관련 있다. 더 다 구체적으로, 본 명세서에 개시되는 주제는 본 명세서에 개시되는 주제의 인터페이스 층이 없는 전극-칼코게나이드 인터페이스와 비교하여 감소된 저항을 제공하는 전극 층과 칼코게나이드 층 사이에 인터페이스 층을 포함하는 방법들, 재료들 및 구조물들과 관련 있다. 본 명세서에 개시되는 주제의 실시예들은 복합 전극들과 칼코게나이드 메모리 셀 층들 사이에 형성되는 텅스텐(W) 및/또는 몰리브덴(Mo)(W/Mo)의 탄화물들 및/또는 붕화물들을 포함하는 인터페이스 층들을 이용한다. 하나의 예시적인 실시예에서, W/Mo 탄화물 및/또는 붕화물 인터페이스 층들은 벤젠 및 아세틸렌과 같은 불포화 유기 탄소 화합물들과 텅스텐 및/또는 몰리브덴을 이용한 반응성 물리 기상 증착(PVD) 기법(예를 들어, 반응성 스퍼터링)에 의해 형성된다. 다른 예시적인 실시예에서, W/Mo 탄화물 및/또는 붕화물 인터페이스 층들은 W/Mo 탄화물 및/또는 붕화물 타겟들로부터의 비반응성 스퍼터링에 의해 형성된다.The subject matter disclosed herein relates to methods, materials, and structures that provide reduced electrode-chalcogenide interface resistance and are suitable for phase change operation of chalcogenide memory. More specifically, the subject matter disclosed herein provides an interface layer between the electrode layer and the chalcogenide layer that provides a reduced resistance compared to the electrode-chalcogenide interface without the interface layer of the subject matter disclosed herein Materials, and structures that may be involved. Embodiments of the subject matter disclosed herein include carbides and / or borides of tungsten (W) and / or molybdenum (Mo) (W / Mo) formed between the composite electrodes and the chalcogenide memory cell layers Lt; / RTI > In one exemplary embodiment, the W / Mo carbide and / or boride interface layers are formed by a reactive physical vapor deposition (PVD) technique using tungsten and / or molybdenum with unsaturated organic carbon compounds such as benzene and acetylene , Reactive sputtering). In other exemplary embodiments, the W / Mo carbide and / or boride interface layers are formed by non-reactive sputtering from W / Mo carbide and / or boride targets.
텔루르(Te) 및 셀레늄(Se)과 같은 칼코게나이드들은 높은 온도들에서 텅스텐(W) 및 몰리브덴(Mo)과 쉽게 반응한다. 텅스텐(W)은 C와 다양한 GST 기반(게르마늄-안티몬-텔루르) 상변화 메모리 재료들 사이의 인터페이스 저항을 감소시키는 것으로 알려져 있다. 몰리브덴도 유사한 특성을 나타낸다. 그러나, Se 및 Te와의 반응성은 기본적인 텅스텐 및 몰리브덴을 전극-칼코게나이드 인터페이스 층들로서 부적합하게 만드는데 그 이유는 상변화 메모리의 동작과 관련되는 높은 국소 온도들(600C 초과)은 전극-칼코게나이드 반응을 가능성 있게 만들기 때문이다. 따라서, 1200C를 초과하는 온도에서 녹는, 도전성 탄화물 및 붕화물과 같은, 높은 용융 온도를 포함하는 내열성 재료들이 그러한 고온 응용들에 적합하다.Chalcogenides such as tellurium (Te) and selenium (Se) readily react with tungsten (W) and molybdenum (Mo) at high temperatures. Tungsten (W) is known to reduce the interface resistance between C and various GST-based (germanium-antimony-tellurium) phase change memory materials. Molybdenum also exhibits similar properties. However, the reactivity with Se and Te makes basic tungsten and molybdenum unsuitable as electrode-chalcogenide interface layers because the high local temperatures (in excess of 600 C) associated with the operation of the phase change memory are due to the electrode-chalcogenide reaction . Thus, refractory materials, including high melting temperatures, such as conductive carbides and borides, which melt at temperatures above 1200C, are suitable for such high temperature applications.
텅스텐 및 몰리브덴 탄화물들을 퇴적하기 위한 기법들은 벤젠(C6H6), 아세틸렌(C2H2)과 같은 유기 화합물들, 또는 에탄, 프로펜, 디시아노아세틸렌(dicyanoacetylene), 및 시안기(cyanogens)와 같은 불포화 탄소 결합 유기 화합물들, 및 Ar과 텅스텐(W) 및/또는 몰리브덴(Mo)(W/Mo) 타겟을 이용한 반응성 스퍼터링, 또는 탄화물 타겟으로부터의 직접 스퍼터를 포함한다. 유사하게, 텅스텐 및 몰리브덴 붕화물들은 디보란/Ar을 이용하여 유사한 타겟들로부터 반응성 스퍼터링되거나 붕화물 타겟들로부터 퇴적될 수 있다. 본 명세서에 개시되는 주제에 따르면, W/Mo 탄화물 및 붕화물 인터페이스 층들은 W, Mo와 탄소 또는 붕소의 단순 혼합물들이 아니다. 대신에, W/Mo 탄화물 및 붕화물 층들은 결합된 재료들이고 그와 같이 퇴적되는데 그 이유는 단순 어닐(anneals)을 이용하여 웨이퍼 상에 인터페이스 층들을 형성하는 데 요구되는 온도들은 실용적이지 않고, 즉, 실리콘이 녹기 때문이다. 게다가, 텅스텐 및 몰리브덴의 탄화물들 및 붕화물들의 비교적 두꺼운 인터페이스 층들은 거칠 수 있고; 따라서, 본 명세서에 개시되는 주제의 실시예들은 전극들과 칼코게나이드 메모리 셀 사이에 두께가 약 1 nm 내지 10 nm 범위의 얇은 층들을 이용한다. 하나의 예시적인 실시예에서, W/아세틸렌으로부터의 반응성 스퍼터링된 막들은 매끄럽고(그리고 비결정질이고), 경도가 기본적인 텅스텐을 초과하고 화학량론이 텅스텐 탄화물(WC)과 일치한다.Techniques for depositing tungsten and molybdenum carbides include organic compounds such as benzene (C 6 H 6 ), acetylene (C 2 H 2 ), or organic compounds such as ethane, propene, dicyanoacetylene, and cyanogens, And reactive sputtering with Ar and tungsten (W) and / or molybdenum (Mo) (W / Mo) targets, or direct sputtering from a carbide target. Similarly, tungsten and molybdenum borides can be reactive sputtered from similar targets or deposited from boride targets using diborane / Ar. According to the subject matter disclosed herein, W / Mo carbide and boride interface layers are not simple mixtures of W, Mo and carbon or boron. Instead, the W / Mo carbide and boride layers are bonded materials and deposited as such because the temperatures required to form the interface layers on the wafer using simple anneals are not practical, , Because silicon melts. In addition, relatively thick interface layers of carbides and borides of tungsten and molybdenum may be harsh; Thus, embodiments of the subject matter disclosed herein utilize thin layers between electrodes and a chalcogenide memory cell in a thickness range of about 1 nm to 10 nm. In one exemplary embodiment, the reactive sputtered films from W / acetylene are smooth (and amorphous), the hardness exceeds the basic tungsten and the stoichiometry matches the tungsten carbide (WC).
도 1은 본 명세서에 개시되는 주제에 따른 텅스텐 및/또는 몰리브덴 탄화물 및/또는 붕화물 인터페이스 층들을 포함하는 칼코게나이드 기반 상변화 크로스포인트 메모리 어레이(100)의 일부의 하나의 예시적인 실시예의 사시도를 묘사한다. 본 명세서에 개시되는 주제에 따르면, 인터페이스 층들은 전극 층들과 칼코게나이드 층들 사이에 형성되고 탄화물 및/또는 붕화물 기반의 인터페이스 층이 없는 전극-칼코게나이드 인터페이스와 비교하여 감소된 저항을 제공한다. 크로스포인트 메모리(100)는 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이버의 일부일 수 있지만, 이에 제한되지는 않는다. 크로스포인트 메모리(100)는 각각이 열(또는 기둥)로 배열되는 복수의 메모리 셀(101)을 포함하고, 그 중 소수만이 나타나 있다. 게다가, 보통은 메모리 셀들(101) 사이에 있는 유전체 재료가 명료성을 위해 도 1에 도시되어 있지 않다는 것을 이해해야 한다.FIG. 1 is a perspective view of one exemplary embodiment of a portion of a chalcogenide-based phase change cross-point
각각의 메모리 셀(101)은 워드 라인 금속화물(102) 상에 형성된 전극(104)을 포함한다. 전극(104) 상에는 전극-칼코게나이드 인터페이스 층(105)이 형성된다. 인터페이스 층(104) 상에 스위칭 디바이스(SD)(106)가 형성된다. SD(106) 상에 전극-칼코게나이드 인터페이스 층(107)이 형성된다. 인터페이스 층(107) 상에 전극(108)이 형성된다. 전극(108) 상에 전극-칼코게나이드 인터페이스 층(109)이 형성된다. 인터페이스 층(109) 상에 칼코게나이드 메모리 셀(MC)(110)이 형성된다. MC(110) 상에 전극-칼코게나이드 인터페이스 층(111)이 형성된다. 인터페이스 층(111) 상에 전극(112)이 형성된다. 전극(112) 상에 비트 라인 금속화물 층(113)이 형성된다.Each
본 명세서에 개시되는 주제의 실시예들에서, 워드 라인 금속화물 층(102)과 비트 라인 금속화물 층(113)은, 예를 들어, 텅스텐, 구리 및/또는 알루미늄으로 형성된다. 하나의 예시적인 실시예에서, 전극 층들(104, 108 및 112)은, 예를 들어, 탄소(C) 및/또는 티탄 질화물(TiN)로 형성되는 복합 전극들이다. 하나의 예시적인 실시예에서, 스위칭 디바이스(SD)(106)는, 예를 들어, Te 및 Se와 같은, 그러나 이에 제한되지 않는, 칼코게나이드들과, 비소(As), 게르마늄(Ge) 및 실리콘(Si)과 같은, 그러나 이에 제한되지 않는, 유리 형성 첨가물들의 유리질 혼합물을 포함하는 OTS(Ovonic Threshold Switch)로 형성된다. 이것은 칼코게나이드들 또는 유리 형성 첨가물들의 포괄적인 목록이 아니라는 점에 유의한다. 하나의 예시적인 실시예에서, 칼코게나이드 메모리 셀(110)은, 예들 들어, Ge2Sb2Te5(GST) 및 In3SbTe2(IST)로 형성되지만, 이에 제한되지는 않는다.In embodiments of the subject matter disclosed herein, the
하나의 예시적인 실시예에서, 전극-칼코게나이드 인터페이스 층들(105, 107, 109 및 111)은 텅스텐(W) 및/또는 몰리브덴(Mo)의 탄화물들 및/또는 붕화물들로 형성된다. 하나의 예시적인 실시예에서, 인터페이스 층들(105, 107, 109 및 111)은, 예를 들어, 벤젠 및 아세틸렌과 같은, 불포화 유기 탄소 화합물들을 이용한 W/Mo 타겟들로부터의 반응성 물리 기상 증착(PVD)(예를 들어, 반응성 스퍼터링)을 이용하여 형성된다. 다른 예시적인 실시예에서, 인터페이스 층들(105, 107, 109 및 111)은 W/Mo 탄화물 및 붕화물 타겟들로부터 스퍼터링되는 것에 의해 비반응성으로 형성된다. 인터페이스 층들(105, 107, 109 및 111)이 도 1에 묘사되어 있지만, 대안의 예시적인 실시예들은 더 적은 수의 인터페이스 층을 가질 수 있다는 것을 이해해야 한다. 즉, 대안의 예시적인 실시예들은 각각의 전극 층과 칼코게나이드 층 사이에 본 명세서에 개시되는 주제에 따른 인터페이스 층을 갖지 않을 수 있다.In one exemplary embodiment, the electrode-
퇴적된 텅스텐 및/또는 몰리브덴 탄화물 및/또는 붕화물 층들은 도전성이 높은 내열성 재료들이고 거칠 수 있다(탄화물/붕화물 타겟들로부터 스퍼터링되고 W/C6H6로부터 반응성 스퍼터링될 때); 따라서, 본 명세서에 개시되는 주제의 실시예들은 탄소(C) 또는 티탄 질화물(TiN)의 복합 전극 스택들과 칼코게나이드 메모리 셀 사이에 형성된 약 1 nm 내지 10 nm 범위의 얇은 층들을 이용한다.Deposited tungsten and / or molybdenum carbide and / or boride layers can be highly conductive and refractory materials (when sputtered from carbide / boride targets and reactive sputtered from W / C 6 H 6 ); Thus, embodiments of the subject matter disclosed herein utilize thin layers in the range of about 1 nm to 10 nm formed between the composite electrode stacks of carbon (C) or titanium nitride (TiN) and the chalcogenide memory cells.
또한, 흑연질 탄소 전도(graphitic carbon conduction)는 종종 필라멘트이거나, 가늘거나 심지어 불연속적이기 때문에, 인터페이스 텅스텐 및/또는 몰리브덴 탄화물 및/또는 붕화물 층들은 전극/칼코게나이드 접촉 저항을 감소시키기에 적합하다.Also, since graphitic carbon conduction is often filamentary, thin or even discontinuous, interface tungsten and / or molybdenum carbide and / or boride layers are suitable for reducing electrode / chalcogenide contact resistance .
도 2는 본 명세서에 개시되는 주제에 따른 인터페이스 층들을 포함하는 칼코게나이드 기반 상변화 크로스포인트 메모리를 형성하기 위한 예시적인 실시예의 흐름도(200)이다. 도 3a-3b는 각각 크로스포인트 메모리 열(기둥) 어레이를 형성하기 전과, 크로스포인트 메모리 열(기둥) 어레이를 형성한 후의, 본 명세서에 개시되는 주제에 따른 칼코게나이드 기반 상변화 크로스포인트 메모리 구조물(300)의 예시적인 실시예를 묘사한다.FIG. 2 is a flow diagram 200 of an exemplary embodiment for forming a chalcogenide-based phase change crosspoint memory including interface layers according to the subject matter disclosed herein. 3A-3B illustrate a chalcogenide-based phase change cross-point memory structure (not shown) according to the subject matter disclosed herein before forming a cross point memory column array, and after forming a cross point memory column array, Lt; RTI ID = 0.0 > 300 < / RTI >
201에서, 기판(도 3a와 3b에 도시하지 않음) 상에 공지된 방식으로 워드 라인들(302)이 형성되고 패터닝된다. 하나의 예시적인 실시예에서, 워드 라인들(302)은, 예를 들어, 텅스텐, 구리 및/또는 알루미늄으로 형성될 수 있다. 워드 라인들(302) 상에 공지된 방식으로 실리콘 이산화물(SiOx), 실리콘 질화물(SiNx) 또는 다른 전기 절연 재료와 같은 유전체 재료(303)가 형성된다.At 201, word lines 302 are formed and patterned in a known manner on a substrate (not shown in Figs. 3A and 3B). In one exemplary embodiment, the word lines 302 may be formed of, for example, tungsten, copper, and / or aluminum. A
202에서, 워드 라인들(302) 상에 공지된 방식으로 제1 전극 층(304)이 형성된다. 하나의 예시적인 실시예에서, 제1 전극 층(304)은, 예를 들어, 탄소(C) 및/또는 티탄 질화물(TiN)로 형성된다. 203에서, 제1 전극 층(304) 상에 그와 접촉하여 제1 전극-칼코게나이드 인터페이스 층(305)이 형성된다. 하나의 예시적인 실시예에서, 제1 인터페이스 층(305)은, 예를 들어, 벤젠 및 아세틸렌과 같은, 불포화 유기 탄소 화합물들을 이용한 W/Mo 타겟들로부터의 반응성 물리 기상 증착(PVD)(예를 들어, 반응성 스퍼터링)을 이용하여 형성된다. 다른 예시적인 실시예에서, 제1 인터페이스 층(305)은 W/Mo 탄화물 및/또는 붕화물 타겟들로부터 스퍼터링되는 것에 의해 비반응성으로 형성된다.At 202, the
204에서, 제1 인터페이스 층(305) 상에 그와 접촉하여 공지된 방식으로 스위칭 디바이스(SD) 층(306)이 형성된다. 하나의 예시적인 실시예에서, 스위칭 디바이스(SD) 층(306)은, 예를 들어, Te 및 Se와 같은, 그러나 이에 제한되지 않는, 칼코게나이드들과, 비소(As), 게르마늄(Ge) 및 실리콘(Si)과 같은, 그러나 이에 제한되지 않는, 유리 형성 첨가물들의 유리질 혼합물을 포함하는 OTS(Ovonic Threshold Switch)로 형성될 수 있다. 205에서, SD 층(306) 상에 그와 접촉하여 제2 전극-칼코게나이드 인터페이스 층(307)이 형성된다. 하나의 예시적인 실시예에서, 제2 인터페이스 층(307)은, 예를 들어, 벤젠 및 아세틸렌과 같은, 불포화 유기 탄소 화합물들을 이용한 W/Mo 타겟들로부터의 반응성 물리 기상 증착(PVD)(예를 들어, 반응성 스퍼터링)을 이용하여 형성된다. 다른 예시적인 실시예에서, 제2 인터페이스 층(307)은 W/Mo 탄화물 및/또는 붕화물 타겟들로부터 스퍼터링되는 것에 의해 비반응성으로 형성된다.At 204, a switching device (SD)
206에서, 제2 인터페이스 층(307) 상에 그와 접촉하여 공지된 방식으로 제2 전극 층(308)이 형성된다. 하나의 예시적인 실시예에서, 제2 전극 층(308)은, 예를 들어, 탄소(C) 및/또는 티탄 질화물(TiN)로 형성된다. 207에서, 제2 전극 층 상에 그와 접촉하여 제3 전극-칼코게나이드 인터페이스 층(309)이 형성된다. 하나의 예시적인 실시예에서, 제3 인터페이스 층(309)은, 예를 들어, 벤젠 및 아세틸렌과 같은, 불포화 유기 탄소 화합물들을 이용한 W/Mo 타겟들로부터의 반응성 물리 기상 증착(PVD)(예를 들어, 반응성 스퍼터링)을 이용하여 형성된다. 다른 예시적인 실시예에서, 제3 인터페이스 층(307)은 W/Mo 탄화물 및/또는 붕화물 타겟들로부터 스퍼터링되는 것에 의해 비반응성으로 형성된다.At 206, a
208에서, 제3 인터페이스 층(309) 상에 그와 접촉하여 공지된 방식으로 칼코게나이드 메모리 셀(MC) 층(310)이 형성된다. 하나의 예시적인 실시예에서, 칼코게나이드 메모리 셀(MC) 층(310)은, 예를 들어, Ge2Sb2Te5(GST) 및 In3SbTe2(IST)로 형성될 수 있지만, 이에 제한되지는 않는다. 209에서, 메모리 셀 층(310) 상에 그와 접촉하여 제4 전극-칼코게나이드 인터페이스 층(311)이 형성된다. 하나의 예시적인 실시예에서, 제4 인터페이스 층(311)은, 예를 들어, 벤젠 및 아세틸렌과 같은, 불포화 유기 탄소 화합물들을 이용한 W/Mo 타겟들로부터의 반응성 물리 기상 증착(PVD)(예를 들어, 반응성 스퍼터링)을 이용하여 형성된다. 다른 예시적인 실시예에서, 제4 인터페이스 층(311)은 W/Mo 탄화물 및/또는 붕화물 타겟들로부터 스퍼터링되는 것에 의해 비반응성으로 형성된다.At 208, a chalcogenide memory cell (MC)
210에서, 제4 인터페이스 층(311) 상에 그와 접촉하여 공지된 방식으로 제3 전극 층(312)이 형성된다. 하나의 예시적인 실시예에서, 제3 전극 층(312)은, 예를 들어, 탄소(C) 및/또는 티탄 질화물(TiN)로 형성된다. 211에서, 제3 전극 층(312) 상에 공지된 방식으로 하드 마스크(315)가 형성되고, 도 1에 묘사된 것과 유사한 배열을 포함하는 크로스포인트 메모리가 될 기둥 배열을 형성하도록 공지된 방식으로 구조물(300)이 에칭된다. 도 3a는 에칭 전에 형성된 구조물(300)을 묘사한다.At 210, a
도 3b는 크로스포인트 메모리 열(기둥) 어레이를 형성하도록 에칭한 후의 구조물(300)을 묘사한다. 212에서, 전극(312) 상에 비트 라인 금속화물 층(313)이 형성된다. 도 3b는 또한 각각의 열(기둥) 상에 형성된 유전체 재료(314)와, 구조물(300)의 열들(기둥들) 사이에 공지된 방식으로 형성된 유전체 재료(316)를 묘사한다는 것을 이해해야 한다. 314를 위해 이용되는 유전체 재료들은 칼코게나이드 층들을 통한 전기 전도를 강제하도록 절연성이고 SiOx 및 SiNx를 포함하지만, 이에 제한되지 않는 비도전성 산화물들 및 질화물들로 형성될 수 있다. 인터페이스 층들(305, 307, 309 및 311)이 도 3a 및 3b에 묘사되어 있지만, 대안의 예시적인 실시예들은 더 적은 수의 인터페이스 층을 가질 수 있다는 것을 이해해야 한다. 즉, 대안의 예시적인 실시예들은 각각의 전극 층과 칼코게나이드 층 사이에 본 명세서에 개시되는 주제에 따른 인터페이스 층을 갖지 않을 수 있다. 대안으로, 본 명세서에 개시되는 주제에 따른 인터페이스 층들은 단일 칼코게나이드 디바이스들에서도 이용될 수 있다.FIG. 3B depicts the
도 4는 본 명세서에 개시되는 주제에 따른 복수의 칼코게나이드 기반 상변화 메모리 셀(401)을 포함하는 크로스포인트 메모리 어레이(400)의 예시적인 실시예의 개략도를 묘사한다. 하나의 예시적인 실시예에서, 적어도 하나의 메모리 셀(401)은 본 명세서에 개시되는 주제에 따른 텅스텐 및/또는 몰리브덴 탄화물 및/또는 붕화물 인터페이스 층들을 포함한다. 도 4에 도시된 바와 같이, 메모리 셀들(401)은 열 신호 라인들(402)(예를 들어, 비트 라인들) 및 행 신호 라인들(403)(예를 들어, 워드 라인들)의 교차점들에 위치한다. 개별 열 및/또는 행 신호 라인들은 공지된 방식으로 메모리 제어기(도시하지 않음)에 전기적으로 접속되어, 공지된 방식으로 메모리 셀들(401)을 선택적으로 동작시킨다. 메모리 어레이(400)가 컴퓨터 시스템 또는 정보 처리 시스템(도시하지 않음)에 공지된 방식으로 결합되는 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이브의 일부를 포함할 수 있다는 것을 이해해야 한다.FIG. 4 depicts a schematic diagram of an exemplary embodiment of a
도 5는 본 명세서에 개시되는 주제에 따른 칼코게나이드 기반 상변화 크로스포인트 메모리 어레이를 포함하는 전자 시스템(500)의 예시적인 실시예의 기능 블록도를 묘사한다. 시스템(500)은 제어/주소 라인들(503)과 데이터 라인들(504)을 통하여 메모리 디바이스(510)에 결합되는 프로세서(501)를 포함한다. 일부 예시적인 실시예들에서, 데이터 및 제어는 동일한 물리적 라인들을 이용할 수 있다. 일부 예시적인 실시예들에서, 프로세서(501)는 외부 마이크로프로세서, 마이크로컨트롤러, 또는 어떤 다른 유형의 외부 제어 회로일 수 있다. 다른 예시적인 실시예들에서, 프로세서(501)는 메모리 디바이스(510)와 동일한 패키지에 또는 심지어 동일한 다이에 통합될 수 있다. 일부 예시적인 실시예들에서, 프로세서(501)는 제어 회로(511)와 통합될 수 있으며, 그에 따라 동일한 회로의 일부가 양쪽 기능들에 사용되게 할 수 있다. 프로세서(501)는, 프로그램 저장 및 중간 데이터를 위해 사용되는, 랜덤 액세스 메모리(RAM)(도시하지 않음) 및/또는 판독 전용 메모리(ROM)(도시하지 않음)와 같은 외부 메모리를 가질 수 있다. 대안적으로, 프로세서(501)는 내부 RAM 또는 ROM을 가질 수 있다. 일부 예시적인 실시예들에서, 프로세서(501)는 프로그램 또는 데이터 저장을 위해 메모리 디바이스(510)를 사용할 수 있다. 프로세서(501) 상에서 실행되는 프로그램은 운영 체제, 파일 시스템, 결함 청크 리매핑(defective chunk remapping), 및 에러 관리를 포함하지만 이에 제한되지 않는 많은 상이한 기능들을 구현할 수 있다.FIG. 5 depicts a functional block diagram of an exemplary embodiment of an
일부 예시적인 실시예들에서, 프로세서(501)가 외부 디바이스들(도시하지 않음)과 통신하게 해주는 외부 접속(502)이 제공된다. 추가적인 I/O 회로(도시하지 않음)가 외부 접속(502)을 프로세서(501)에 결합시키기 위해 사용될 수 있다. 전자 시스템(500)이 저장 시스템이면, 외부 접속(502)은 외부 디바이스에게 비휘발성 저장을 제공하는 데 사용될 수 있다. 하나의 예시적인 실시예에서, 전자 시스템(500)은, 솔리드-스테이트 드라이브(solid-state drive)(SSD), USB 썸(thumb) 드라이브, 보안 디지털 카드(SD 카드), 또는 임의의 다른 타입의 저장 시스템일 수 있지만, 이것으로 제한되지 않는다. 표준 또는 독점적(proprietary) 통신 프로토콜을 사용하여, 컴퓨터, 또는 예컨대, 셀 폰 또는 디지털 카메라와 같은 다른 지능형 디바이스에 접속하기 위해 외부 접속(502)이 사용될 수 있다. 외부 접속(502)과 호환 가능할 수 있는 예시적인 컴퓨터 통신 프로토콜들은 다음의 프로토콜들의 임의의 버전을 포함하지만 여기에 한정되지는 않는다: USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interconnect), 파이버 채널(Fibre Channel), PATA(Parallel Advanced Technology Attachment), IDE(Integrated Drive Electronics), 이더넷, IEEE-1394, 보안 디지털 카드 인터페이스(SD 카드), 콤팩트 플래시 인터페이스, 메모리 스틱 인터페이스, PCI(Peripheral Component Interconnect) 또는 PCI Express.In some exemplary embodiments, an
전자 시스템(500)이 컴퓨팅 시스템, 예를 들어 이동 전화, 태블릿, 노트북 컴퓨터, 셋톱 박스, 또는 어떤 다른 유형의 컴퓨팅 시스템이면, 외부 접속(502)은 다음의 프로토콜들 중 임의의 버전과 같은, 그러나 여기에 한정되지는 않는 네트워크 접속일 수 있다: IEEE(Institute of Electrical and Electronic Engineers) 802.3, IEEE 802.11, DOCSIS(Data Over Cable Service Interface Specification), DVB(Digital Video Broadcasting)와 같은 디지털 텔레비전 표준들 - 지상파(Terrestrial), DVB-케이블, ATSC(Advanced Television Committee Standard), 및 GSM(Global System for Mobile Communication)과 같은 이동 전화 통신 프로토콜들, CDMA2000과 같은 CDMA(code division multiple access)에 기초한 프로토콜들, 및 LTE(Long Term Evolution).If the
메모리 디바이스(510)는 메모리 셀들의 어레이(517)을 포함할 수 있다. 메모리 셀 어레이(517)는 2차원 또는 3차원 크로스포인트 어레이로서 조직될 수 있고, 상변화 메모리(PCM), 스위치를 구비한 상변화 메모리(PCMS), 저항성 메모리, 나노와이어 메모리, 강전기 트랜지스터 랜덤 액세스 메모리(FeTRAM), 플래시 메모리, 멤리스터(memristor) 기술을 포함하는 자기저항성 랜덤 액세스 메모리(MRAM), 스핀 전달 토크(STT)-MRAM, 또는 크로스포인트 어레이로서 구성된 임의의 다른 유형의 메모리일 수 있다. 하나의 예시적인 실시예에서, 메모리 셀 어레이(517)는 본 명세서에 개시되는 주제에 따른 텅스텐 및/또는 몰리브덴 탄화물 및/또는 붕화물 인터페이스 층들을 포함하는 칼코게나이드 기반 상변화 크로스포인트 메모리 어레이를 포함한다. 크로스포인트 어레이(517)는 워드 라인 드라이버들(514) 및/또는 비트 라인 드라이버들(515), 및/또는 감지 증폭기들(516)에 공지된 방식으로 결합될 수 있다. 어드레스 라인들 및 제어 라인들(503)이 제어 회로(511), I/O 회로(513), 및 어드레스 회로(512)에 의해 수신되고 디코딩될 수 있으며, 이는 메모리 어레이(517)에 대한 제어를 제공할 수 있다. I/O 회로(513)는 데이터 라인들(504)에 결합될 수 있고 그에 따라 데이터가 프로세서(501)로부터 수신되고 그에 송신되게 할 수 있다. 메모리 어레이(517)로부터 판독된 데이터는 일시적으로 판독 버퍼들(519)에 저장될 수 있다. 메모리 어레이(517)에 기입될 데이터는 메모리 어레이(517)에 전달되기 전에 기입 버퍼들(518)에 일시적으로 저장될 수 있다.The
도 5에 도시된 전자 시스템(500)이 시스템의 특징들의 기본적인 이해를 용이하게 하기 위해 간략화되었다는 점을 이해해야 한다. 더 많은 저장 공간을 제공하도록 복수의 메모리 디바이스(510)를 제어하기 위해 단일 프로세서(501)를 이용하는 것을 포함하는 많은 상이한 실시예들이 가능하다. 디스플레이를 구동하는 비디오 그래픽 제어기, 및 인간 지향의 I/O를 위한 다른 디바이스들과 같은 추가적인 기능들이 일부 예시적인 실시예들에 포함될 수 있다.It should be appreciated that the
이러한 변형들은 상기 상세 설명을 고려하여 이루어질 수 있다. 이하 청구항들에 사용되는 용어들은 본 명세서 및 청구항들에 개시되는 특정 실시예들의 범위를 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 명세서에 개시되는 실시예들의 범위는 이하의 청구항들에 의해서 결정되어야 하고, 이는 특허청구범위 해석의 확립된 정책에 따라서 해석되어야 한다.These modifications may be made in light of the above detailed description. The terms used in the following claims should not be construed as limiting the scope of the specific embodiments disclosed in the specification and claims. Rather, the scope of the embodiments disclosed herein should be determined by the following claims, which should be construed in accordance with established policies of claim interpretation.
Claims (25)
칼코게나이드 기반 상변화 메모리 층;
제1 전극 층;
상기 칼코게나이드 기반 상변화 메모리 층과 상기 제1 전극 층 사이에 있고 상기 칼코게나이드 기반 상변화 메모리 층 및 상기 제1 전극 층 각각과 접촉하는 제1 인터페이스 층 - 상기 제1 인터페이스 층은 상기 칼코게나이드 기반 상변화 메모리 층과 상기 제1 전극 층 사이의 저항을 감소시키는 붕화물을 포함함 -;
상기 칼코게나이드 기반 상변화 메모리 층과 제2 전극 층 사이에 있고 상기 칼코게나이드 기반 상변화 메모리 층 및 상기 제2 전극 층 각각과 접촉하는 제2 인터페이스 층 - 상기 제2 인터페이스 층은 상기 칼코게나이드 기반 상변화 메모리 층과 상기 제2 전극 층 사이의 저항을 감소시키는 붕화물을 포함함 -;
OTS(Ovonic Threshold Switch)를 포함하는 스위칭 디바이스 층;
제3 전극 층;
상기 스위칭 디바이스 층과 상기 제2 전극 층 사이에 있고 상기 스위칭 디바이스 층 및 상기 제2 전극 층 각각과 접촉하는 제3 인터페이스 층; 및
상기 스위칭 디바이스 층과 상기 제3 전극 층 사이에 있고 상기 스위칭 디바이스 층 및 상기 제3 전극 층 각각과 접촉하는 제4 인터페이스 층
을 포함하는, 상변화 메모리 셀.As a phase change memory cell,
A chalcogenide-based phase change memory layer;
A first electrode layer;
A first interface layer between the chalcogenide-based phase change memory layer and the first electrode layer and in contact with each of the chalcogenide-based phase change memory layer and the first electrode layer, A boron that reduces the resistance between the first electrode layer and the coganide-based phase change memory layer;
A second interface layer between the chalcogenide-based phase change memory layer and the second electrode layer, the second interface layer contacting the chalcogenide-based phase change memory layer and the second electrode layer, A boride that reduces the resistance between the second base layer and the second electrode layer;
A switching device layer comprising an Ovonic Threshold Switch (OTS);
A third electrode layer;
A third interface layer between the switching device layer and the second electrode layer and in contact with the switching device layer and the second electrode layer, respectively; And
A fourth interface layer between the switching device layer and the third electrode layer and in contact with each of the switching device layer and the third electrode layer,
/ RTI >
상기 제1 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하는, 상변화 메모리 셀.The method according to claim 1,
Wherein the first interface layer comprises tungsten boride, or molybdenum boride, or combinations thereof.
상기 제1 인터페이스 층은 1 nm와 10 nm 사이의 두께를 포함하는, 상변화 메모리 셀.The method according to claim 1,
Wherein the first interface layer comprises a thickness between 1 nm and 10 nm.
상기 제2 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하는, 상변화 메모리 셀.The method according to claim 1,
Wherein the second interface layer comprises tungsten boride, or molybdenum boride, or combinations thereof.
상기 제2 인터페이스 층은 1 nm와 10 nm 사이의 두께를 포함하는, 상변화 메모리 셀.The method according to claim 1,
Wherein the second interface layer comprises a thickness between 1 nm and 10 nm.
상기 제3 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하고,
상기 제4 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하고,
상기 칼코게나이드 기반 상변화 메모리 층은 Ge2Sb2Te5 또는 In3SbTe2를 포함하는, 상변화 메모리 셀.The method according to claim 1,
Wherein the third interface layer comprises tungsten boride, or molybdenum boride, or a combination thereof,
Wherein the fourth interface layer comprises tungsten boride, or molybdenum boride, or a combination thereof,
Wherein the chalcogenide-based phase change memory layer comprises Ge 2 Sb 2 Te 5 or In 3 SbTe 2 .
칼코게나이드 기반 상변화 메모리 층을 형성하는 단계 - 상기 칼코게나이드 기반 상변화 메모리 층은 제1 면과 제2 면을 포함함 -;
제1 면과 제2 면을 포함하는 제1 인터페이스 층을 형성하는 단계 - 상기 제1 인터페이스 층의 제1 면은 상기 칼코게나이드 기반 상변화 메모리 층의 제1 면과 접촉함 -;
제1 면과 제2 면을 포함하는 제1 전극 층을 형성하는 단계 - 상기 제1 전극의 제1 면은 상기 제1 인터페이스 층의 제2 면과 접촉하고, 상기 제1 인터페이스 층은 상기 칼코게나이드 기반 상변화 메모리 층과 상기 제1 전극 층 사이의 저항을 감소시키는 붕화물을 포함함 -;
제1 면과 제2 면을 포함하는 제2 인터페이스 층을 형성하는 단계 - 상기 제2 인터페이스 층의 제1 면은 상기 칼코게나이드 기반 상변화 메모리 층의 제2 면과 접촉함 -;
제1 면과 제2 면을 포함하는 제2 전극 층을 형성하는 단계 - 상기 제2 전극의 제1 면은 상기 제2 인터페이스 층의 제2 면과 접촉하고, 상기 제2 인터페이스 층은 상기 칼코게나이드 기반 상변화 메모리 층과 상기 제2 전극 층 사이의 저항을 감소시키는 붕화물을 포함함 -;
제1 면과 제2 면을 포함하는 제3 인터페이스 층을 형성하는 단계 - 상기 제3 인터페이스 층의 제1 면은 상기 제2 전극 층의 제2 면과 접촉함 -;
제1 면과 제2 면을 포함하는 스위칭 디바이스 층을 형성하는 단계 - 상기 스위칭 디바이스의 제1 면은 상기 제3 인터페이스 층의 제2 면과 접촉함 -;
제1 면과 제2 면을 포함하는 제4 인터페이스 층을 형성하는 단계 - 상기 제4 인터페이스 층의 제1 면은 상기 스위칭 디바이스 층의 제2 면과 접촉함 -; 및
제1 면과 제2 면을 포함하는 제3 전극 층을 형성하는 단계 - 상기 제3 전극 층의 제1 면은 상기 제4 인터페이스 층의 제2 면과 접촉함 -
를 포함하는, 상변화 메모리 셀을 형성하는 방법.A method of forming a phase change memory cell,
Forming a chalcogenide-based phase change memory layer, wherein the chalcogenide-based phase change memory layer comprises a first side and a second side;
Forming a first interface layer comprising a first side and a second side, the first side of the first interface layer contacting a first side of the chalcogenide-based phase change memory layer;
Forming a first electrode layer comprising a first side and a second side, the first side of the first electrode being in contact with a second side of the first interface layer, A boride that reduces the resistance between the first electrode layer and the first electrode layer;
Forming a second interface layer comprising a first side and a second side, the first side of the second interface layer contacting a second side of the chalcogenide-based phase change memory layer;
Forming a second electrode layer comprising a first side and a second side, the first side of the second electrode being in contact with a second side of the second interface layer, A boride that reduces the resistance between the second base layer and the second electrode layer;
Forming a third interface layer comprising a first side and a second side, the first side of the third interface layer contacting a second side of the second electrode layer;
Forming a switching device layer comprising a first side and a second side, the first side of the switching device contacting a second side of the third interface layer;
Forming a fourth interface layer comprising a first side and a second side, the first side of the fourth interface layer contacting a second side of the switching device layer; And
Forming a third electrode layer comprising a first side and a second side, the first side of the third electrode layer contacting a second side of the fourth interface layer,
/ RTI > A method of forming a phase change memory cell,
상기 제1 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein the first interface layer comprises tungsten boride, or molybdenum boride, or combinations thereof.
상기 제1 인터페이스 층을 형성하는 단계는 불포화 탄소 화합물을 이용하여, 텅스텐 타겟 또는 몰리브덴 타겟, 또는 이들의 조합을 반응성으로 스퍼터링하는 단계를 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein forming the first interface layer comprises reactively sputtering a tungsten target or a molybdenum target, or a combination thereof, using an unsaturated carbon compound.
상기 제1 인터페이스 층은 1 nm와 10 nm 사이의 두께를 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein the first interface layer comprises a thickness between 1 nm and 10 nm.
상기 제2 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein the second interface layer comprises tungsten boride, or molybdenum boride, or a combination thereof.
상기 제2 인터페이스 층은 1 nm와 10 nm 사이의 두께를 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein the second interface layer comprises a thickness between 1 nm and 10 nm.
상기 제3 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하고,
상기 제4 인터페이스 층은 텅스텐 붕화물, 또는 몰리브덴 붕화물, 또는 이들의 조합을 포함하고,
상기 칼코게나이드 기반 상변화 메모리 층은 Ge2Sb2Te5 또는 In3SbTe2를 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein the third interface layer comprises tungsten boride, or molybdenum boride, or a combination thereof,
Wherein the fourth interface layer comprises tungsten boride, or molybdenum boride, or a combination thereof,
Wherein the chalcogenide-based phase change memory layer comprises Ge 2 Sb 2 Te 5 or In 3 SbTe 2 .
상기 인터페이스 층들을 형성하는 단계는 불포화 탄소 화합물을 이용하여, 텅스텐 타겟 또는 몰리브덴 타겟, 또는 이들의 조합을 반응성으로 스퍼터링하는 단계를 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein forming the interface layers comprises reactively sputtering a tungsten target or a molybdenum target, or a combination thereof, using an unsaturated carbon compound.
상기 인터페이스 층들을 형성하는 단계는 텅스텐 탄화물 타겟, 몰리브덴 탄화물 타겟, 텅스텐 붕화물 타겟, 또는 몰리브덴 붕화물 타겟, 또는 이들의 조합을 비반응성으로 스퍼터링하는 단계를 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein forming the interface layers comprises sputtering a tungsten carbide target, a molybdenum carbide target, a tungsten boride target, or a molybdenum boride target, or a combination thereof in a non-reactive manner. .
상기 상변화 메모리 셀은 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이브의 일부를 포함하는, 상변화 메모리 셀을 형성하는 방법.10. The method of claim 9,
Wherein the phase change memory cell comprises a portion of a solid-state memory array or a solid-state drive.
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