JP5364407B2 - Nonvolatile memory device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、不揮発性記憶装置及びその製造方法に関する。 The present invention relates to a nonvolatile memory device and a manufacturing method thereof.
NAND型フラッシュメモリに代表される不揮発性記憶装置は、大容量データ格納用として、携帯電話、デジタルスチルカメラ、USB(Universal Serial Bus)メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。 Non-volatile storage devices represented by NAND flash memory are widely used in mobile phones, digital still cameras, USB (Universal Serial Bus) memories, silicon audio, etc. for storing large volumes of data, and are rapidly miniaturized. Continues to expand the market by reducing manufacturing costs per bit. New applications are also emerging rapidly, and a virtuous cycle of finding new markets through miniaturization and reduced manufacturing costs has been realized.
特にNAND型フラッシュメモリは、複数のアクティブエリア(「AA」)がゲートコンダクタ(「GC」)を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年NAND型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも60nm以下に達している。 In particular, NAND flash memory realizes a substantial cross-point cell by sharing a gate conductor (“GC”) with a plurality of active areas (“AA”), and due to its simple structure, it is rapidly miniaturized. Is underway. For this reason, in recent years, NAND flash memories have led the fine processing of semiconductors, and the minimum processing dimension has reached 60 nm or less even at the mass production level.
しかしながら、NAND型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性記憶装置の開発が望まれている。 However, the NAND flash memory uses a transistor operation for storing information by threshold fluctuation, and there is a limit to further uniform characteristics, high reliability, high speed operation, and high integration in the future. It is said that development of a new nonvolatile memory device is desired.
その中で、例えば、抵抗変化素子や相変化メモリ素子(以下、抵抗変化素子等)を用いた不揮発性記憶装置は、抵抗材料の可変抵抗状態を利用して動作するために、書込み/消去動作にトランジスタ動作が不要になる。また、抵抗材料のサイズを微細化するほど素子特性が改善することから、特性の高均一化、高信頼性化、高速動作化及び高密度化を実現するものとして期待されている。 Among them, for example, a nonvolatile memory device using a resistance change element or a phase change memory element (hereinafter referred to as a resistance change element) operates using a variable resistance state of a resistance material. Therefore, the transistor operation becomes unnecessary. Further, since the device characteristics are improved as the size of the resistance material is made finer, it is expected to realize high uniformity of characteristics, high reliability, high speed operation, and high density.
このような不揮発性記憶装置の記憶部の記憶セル(記憶用単位要素)においては、クロスポイントセルであるために、不揮発性メモリの平面において、第1の方向に第1の配線を加工した後、第1の方向から略直角に回転させた第2の方向に第2の配線を加工する必要がある。そして、各セル間を絶縁するために、セル間に素子分離層が配置されている。さらに、セル内においては、抵抗変化素子等と整流素子とが直列に接続した構造が開示されている(例えば、特許文献1参照)。 Since the memory cell (memory unit element) of the memory unit of such a nonvolatile memory device is a cross-point cell, after processing the first wiring in the first direction in the plane of the nonvolatile memory It is necessary to process the second wiring in the second direction rotated substantially at a right angle from the first direction. And in order to insulate between each cell, the element isolation layer is arrange | positioned between cells. Furthermore, in the cell, a structure in which a variable resistance element or the like and a rectifying element are connected in series is disclosed (for example, see Patent Document 1).
しかしながら、抵抗変化素子等と整流素子とが直列に接続した構造では、整流素子の主成分(整流素子の主成分元素)が抵抗変化素子等に拡散してしまう場合がある。 However, in a structure in which the variable resistance element and the rectifying element are connected in series, the main component of the rectifying element (the main component element of the rectifying element) may diffuse into the variable resistance element or the like.
例えば、整流素子は成膜により形成するため、成膜後に整流素子の活性化処理(例えば、アニール処理)が必要になる。このような処理を施すと、抵抗変化素子等と整流素子とが直列に接続した構造では、整流素子の主成分(例えば、半導体材)が抵抗変化素子等に拡散してしまう。これにより、不揮発性記憶装置の動作不良、特性のばらつきを引き起すという問題があった。 For example, since the rectifying element is formed by film formation, activation processing (for example, annealing treatment) of the rectifying element is necessary after film formation. When such a process is performed, in the structure in which the variable resistance element and the rectifying element are connected in series, the main component (for example, a semiconductor material) of the rectifying element diffuses into the variable resistance element and the like. As a result, there has been a problem that non-volatile memory devices malfunction and cause variations in characteristics.
本発明は、上記の問題を解決するものである。 The present invention solves the above problems.
本発明の一態様によれば、複数の単位記憶セルを積層した不揮発性記憶装置であって、前記単位記憶セルのそれぞれは、第1の方向に延在する第1の配線と、前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、前記第1の配線と第2の配線との間に設けられた記憶素子と、前記第1の配線または前記第2の配線と、前記記憶素子と、の間に配置され、前記記憶素子に直列に接続された整流素子と、を有し、前記記憶素子と前記整流素子との間に、前記整流素子の主成分を含有した中間層が設けられ、前記主成分は、前記中間層内において、前記中間層の固溶限界以下に含有され、前記中間層内における前記主成分の濃度の分布は、前記整流素子から前記記憶素子に向かう方向に従って前記主成分の濃度が低くなる傾斜を有していることを特徴とする不揮発性記憶装置が提供される。 According to one aspect of the present invention, there is provided a nonvolatile memory device in which a plurality of unit memory cells are stacked, each of the unit memory cells including a first wiring extending in a first direction and the first memory cell. A second wiring extending in a second direction non-parallel to the first direction, a memory element provided between the first wiring and the second wiring, and the first wiring or the A rectifying element disposed between the second wiring and the memory element and connected in series to the memory element, and the rectifying element between the memory element and the rectifying element. An intermediate layer containing a main component is provided , the main component is contained in the intermediate layer below the solid solution limit of the intermediate layer, and the concentration distribution of the main component in the intermediate layer is the rectification The concentration of the main component decreases according to the direction from the element toward the memory element. The nonvolatile memory device, characterized in that is is provided.
また、本発明の一態様によれば、第1の方向に延在する第1の配線と、前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、前記第1の配線と第2の配線との間に記憶素子と前記記憶素子に直列に接続された整流素子を有する不揮発性記憶装置の製造方法であって、前記整流素子上に、金属膜を形成する工程と、前記金属膜上に、前記整流素子の主成分を含有する中間層を形成する工程と、前記中間層上に、前記記憶素子を形成する工程と、を備え、前記中間層内における前記主成分の濃度の分布を、前記整流素子から前記記憶素子に向かう方向に従って前記主成分の濃度が低くなる傾斜を有するように形成することを特徴とする不揮発性記憶装置の製造方法が提供される。 Further, according to one embodiment of the present invention, a first wiring extending in a first direction, a second wiring extending in a second direction non-parallel to the first direction, A method of manufacturing a nonvolatile memory device having a memory element and a rectifying element connected in series to the memory element between the first wiring and the second wiring, wherein a metal film is formed on the rectifying element. Forming the intermediate layer containing the main component of the rectifying element on the metal film, and forming the memory element on the intermediate layer, The non-volatile memory device manufacturing method is characterized in that the concentration distribution of the main component is formed to have a slope in which the concentration of the main component decreases in the direction from the rectifying element toward the memory element. Is done.
本発明では、不揮発性記憶装置の動作不良、特性のばらつきが抑制される。 According to the present invention, malfunction of the nonvolatile memory device and variation in characteristics are suppressed.
以下、図面を参照しつつ、本発明の実施の形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、不揮発性記憶装置の記憶セル部の要部断面模式図である。図1(a)及び図1(b)には、不揮発性記憶装置の一例として、クロスポイント構造のReRAM(Resistance Random Access Memory)メモリのReRAMメモリセルアレイ1a,1bが例示されている。また、図1(a)及び図1(b)では、ReRAMメモリセルが複数段に積層された構造が示されている。
FIG. 1 is a schematic cross-sectional view of an essential part of a memory cell portion of a nonvolatile memory device. FIGS. 1A and 1B illustrate ReRAM
図1(a)に示すように、ReRAMメモリセルアレイ1aの各セル(単位記憶セル)80においては、第1のビッドラインである配線BL1(下部配線)を下地とし、下層から上層に向かって、第1のバリアメタル膜10、第1の整流素子であるダイオード20、オーミックコンタクト用の第1のメタル膜30、中間層である第2のバリアメタル膜40、第1の記憶素子である抵抗変化膜50、第2のメタル膜60を配置している。そして、メタル膜60上には、CMP(Chemical Mechanical Polishing)用のストッパ配線膜70を配置し、各セル80におけるストッパ配線膜70同士を第1のワードラインである配線WL1(上部配線)で接続している。
As shown in FIG. 1A, in each cell (unit storage cell) 80 of the ReRAM
ここで、配線WL1は、第1の方向(図中のX軸方向)に延在し、配線BL1は、前記第1の方向に対して非平行な第2の方向(図中のY軸方向)に延在している。すなわち、抵抗変化膜50は、互いにクロスした配線BL1と配線WL1との間に配置されている。そして、各セル80においては、第1のダイオード20と抵抗変化膜50とが直列に接続されて、セル80の一方向に電流が流れる構成となっている。
Here, the wiring WL1 extends in the first direction (X-axis direction in the drawing), and the wiring BL1 extends in the second direction (Y-axis direction in the drawing) that is non-parallel to the first direction. ). That is, the
さらに、ReRAMメモリセルアレイ1aにおいては、配線WL1上に層間絶縁膜90が配置され、層間絶縁膜90上に、第2のビッドラインである配線BL2が配置されている。また、配線BL2上に、上述したセル80が配置されている。
Further, in the ReRAM
すなわち、配線BL2上に、第3のバリアメタル膜10、第2の整流素子であるダイオード20、オーミックコンタクト用の第3のメタル膜30、第4のバリアメタル膜40、第2の記憶素子である抵抗変化膜50、第4のメタル膜60を配置している。そして、メタル膜60上にストッパ配線膜70を配置して、各セル80におけるストッパ配線膜70同士が第2のワードラインである配線WL2により接続されている。
That is, on the wiring BL2, the third
このように、ReRAMメモリセルアレイ1aにおいては、セル80が配線を介し、複数段に積層された構造になっている。また、隣接するセル間には、各セル間の絶縁を確保するために、素子分離層が周期的に配置されている(図示しない)。
そして、ワードラインとビッドラインとを介して、それぞれの抵抗変化膜50に電流が供給されると、抵抗変化膜50は、第1の状態と第2の状態との間を可逆的に遷移することができる。
As described above, the ReRAM
When a current is supplied to each
また、このようなReRAMメモリセルアレイは、図1(a)に示すReRAMメモリセルアレイ1aのほか、図1(b)に示すReRAMメモリセルアレイ1bであってもよい。
ReRAMメモリセルアレイ1bの構造においては、ワード線である配線WL1を各段毎に独立にして配置するのではなく、配線WL1を共通化して、セル80を複数段に積層している。
In addition to the ReRAM
In the structure of the ReRAM
すなわち、配線WL1から下方のセル80並びに配線BL1については、図1(a)と同様の配置をしているが、配線WL1上には、その下層からメタル膜60、記憶素子である抵抗変化膜50、バリアメタル膜40、オーミックコンタクト用のメタル膜30、ダイオード20、バリアメタル膜10が配置している。そして、バリアメタル膜10上に、ビッドラインである配線BL2を配置している。
このような構造によれば、記憶密度の向上のほか、配線WL1の共通化により、当該配線WL1への印加電圧遅延の抑制、書き込み動作及び消去動作の迅速化、素子面積の低減等が期待される。
That is, the
According to such a structure, in addition to the improvement of the storage density, the common use of the wiring WL1 is expected to suppress the applied voltage delay to the wiring WL1, to speed up the write operation and the erase operation, and to reduce the element area. The
なお、配線WL1,WL2,BL1、ストッパ配線膜70の材質は、例えば、タングステン(W)、窒化タングステン(WN)、炭化タングステン(WC)が適用される。
また、バリアメタル膜10、メタル膜60の材質は、例えば、チタン(Ti)、窒化チタン(TiN)等が適用される。
For example, tungsten (W), tungsten nitride (WN), or tungsten carbide (WC) is applied as the material of the wirings WL1, WL2, BL1, and the
Further, as the material of the
また、本実施の形態では、記憶素子の一例として、抵抗変化型素子を用いた場合を例示しているが、抵抗変化膜50の代わりに相変化膜を用いて相変化型記憶素子としてもよい。
In the present embodiment, a resistance change element is used as an example of the memory element. However, a phase change film may be used instead of the
次に、上述したセル80の構造についてより詳細に説明する。
図2は、不揮発性記憶装置の記憶セル部の要部断面模式図である。図2では、配線BL1,WL1を含めたセル80の拡大図が示されている。
図2に示すように、セル80は、抵抗変化膜50の上層と下層に、電極であるメタル膜30,60を備えている。当該メタル膜30,60を配置することにより、メタル膜30,60を介しての抵抗変化膜50との電気的な接続を図ることができる。
Next, the structure of the
FIG. 2 is a schematic cross-sectional view of an essential part of a memory cell portion of the nonvolatile memory device. FIG. 2 shows an enlarged view of the
As shown in FIG. 2, the
また、メタル膜30とダイオード20との安定したオーミックコンタクトを確保するために、メタル膜30とダイオード20との界面にメタル膜30とは成分の異なる層を形成させてもよい。当該層としては、例えば、金属シリサイド膜が挙げられる。このような金属シリサイド膜は、メタル膜30及びダイオード20にアニール処理(例えば、550℃)を施すことにより形成される。
また、メタル膜30,60においては、抵抗変化膜50への不純物の拡散を防止するバリア層としての機能を持たしてもよい。
In order to ensure a stable ohmic contact between the
Further, the
そして、抵抗変化膜50は、配線WL1と配線BL1とに与える電位の組み合わせによって、抵抗変化膜50の主面間に印加される電圧が変化し、抵抗変化膜50の特性(例えば、抵抗値)によって、情報を記憶したり消去したりすることができる。このため、抵抗変化膜50には、印加される電圧によって特性が変化する任意の材料を用いることができる。
In the
例えば、抵抗変化膜50の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。
For example, the material of the
具体的な抵抗変化膜50の材質としては、ZnMnxOy、ZnFexOy、NbOx、CrドープSrTiO3−x、PrxCayMnOz、ZrOx、NiOx、TiドープNiOx膜、ZnOx、TiOx、TiOxNy、CuOx、GdOx、CuTex、HfOx、HfAlOx、C(炭素)、CN(窒化炭素)、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のGST(GexSbyTez)、GSTにドーピングを施したNドープトGST、OドープトGST、GexSby、InxGeyTez等から選択された少なくとも1つを含む材料が適用される。 As the material of the specific resistance change film 50, ZnMn x O y, ZnFe x O y, NbO x, Cr -doped SrTiO 3-x, Pr x Ca y MnO z, ZrO x, NiO x, Ti -doped NiO x film , ZnO x , TiO x , TiO x N y , CuO x , GdO x , CuTe x , HfO x , HfAlOx, C (carbon), CN (carbon nitride), resistance due to Joule heat generated by the voltage applied to both ends state changes of chalcogenide GST (Ge x Sb y Te z ), N doped subjected to doping GST GST, O doped GST, Ge x Sb y, at least one selected from in x Ge y Te z, etc. The containing material is applied.
さらに、抵抗変化膜50の構成としては、それ自体をMIM(Metal-Insulator-Metal)構造としてもよい。
例えば、上述した酸化膜またはカルコゲナイド系材料を中間に配置し、その上下に、窒化タングステン(WN)、窒化チタン(TiN)、窒化チタンアルミニウム(AlTiN)、窒化タンタル(TaN)、窒化チタンシリサイド(TiNSi)、炭化タンタル(TaC)、チタンシリサイド(TiSi)、タングステンシリサイド(WSi)、コバルトシリサイド(CoSi)、ニッケルシリサイド(NiSi)、ニッケル白金シリサイド(NiPtSi)、白金(Pt)、ルテニウム(Ru)、白金ロジウム(PtRh)、イリジウム(In)等から選択された少なくとも1つを含む材料を配置した構造であってもよい。
Furthermore, as a configuration of the
For example, the above-described oxide film or chalcogenide-based material is disposed in the middle, and tungsten nitride (WN), titanium nitride (TiN), titanium aluminum nitride (AlTiN), tantalum nitride (TaN), titanium nitride silicide (TiNSi) are disposed above and below the oxide film or chalcogenide material. ), Tantalum carbide (TaC), titanium silicide (TiSi), tungsten silicide (WSi), cobalt silicide (CoSi), nickel silicide (NiSi), nickel platinum silicide (NiPtSi), platinum (Pt), ruthenium (Ru), platinum A structure in which a material containing at least one selected from rhodium (PtRh), iridium (In), and the like is disposed may be used.
また、セル80は、整流素子としてのダイオード20を備えている。これにより、配線WL1及び配線BL1の組み合わせによって、任意のセル80が選択されても、当該セル80内に流れる電流の方向が規制される。
The
ダイオード20の材質は、例えば、ポリシリコン(poly-Si)を主成分としている。また、ダイオード20としては、例えば、PIN型ダイオード、PN接合ダイオード、ショットキーダイオード、ツェナーダイオード等が適用される。
The material of the
また、本実施の形態のセル80においては、メタル膜30と抵抗変化膜50との間に、中間層としてのバリアメタル膜40を備えている。
ここで、バリアメタル膜40の材質は、白金(Pt)、窒化チタン(TiN)、窒化アルミニウム(AlN)、窒化チタンアルミニウム(TiAlN)、窒化タンタル(TaN)、窒化タンタルアルミニウム(TaAlN)、炭化タンタル(TaC)、ニッケル(Ni)、窒化タングステン(WN)、タングステン(W)、モリブデン(Mo)、ルテニウム(Ru)、酸化ルテニウム(RuO2)のいずれかに、ダイオード20の主成分(例えば、シリコン(Si))が固溶限界以下にドーピングされた材料が適用される。また、バリアメタル膜40の材質としては、前記各材料を少なくとも1つを含む材料であってもよい。
In the
Here, the material of the
このようなバリアメタル膜40をダイオード20と抵抗変化膜50との間に介設することにより、抵抗変化膜50を構成する成分とダイオード20を構成する成分との相互拡散が抑制される。
By interposing such a
すなわち、ダイオード20の主成分がバリアメタル膜40内に含有している場合は、ダイオード20の主成分がバリアメタル膜40内に含有していない場合に比べ、ダイオード20と抵抗変化膜50との間において、ダイオード20の主成分の濃度差が小さい。このような構成であれば、ダイオード20の活性化を図るために、当該ダイオード20にアニール処理(例えば、750℃での熱処理)を施しても、ダイオード20の主成分の抵抗変化膜50内への拡散が抑制される。
これにより、抵抗変化膜50及びダイオード20の組成変化が生じ難くなり、不揮発性記憶装置の動作不良、特性のばらつきが起き難くなる。
That is, when the main component of the
As a result, the composition change of the
なお、ダイオード20としては、シリコン(Si)の他、ゲルマニウム(Ge)等の半導体材料、NiO、TiO、CuO、InZnO等の金属酸化物の半導体材料を組み合わせて用いてもよい。この場合、バリアメタル膜40には、前記材料がその固溶限界以下にドーピングされる。
The
また、図2では、抵抗変化膜50とダイオード20との間隙に、メタル膜30とバリアメタル膜40とを介設させた2層構造を例示したが、抵抗変化膜50とダイオード20との間隙に介設させる被膜の層数に関しては、この数に限定されるものではない。例えば、バリアメタル膜40としては、上記材料を複数積層させたものであってもよい。
また、リセット(消去)動作において抵抗変化膜50の加熱を効率よく行うために、抵抗変化膜50の近傍にヒートシンク層を介設してもよい(図示しない)。
2 illustrates a two-layer structure in which the
In order to efficiently heat the
次に、不揮発性記憶装置の記憶セル部の製造工程について説明する。ここでは、ダイオード20、メタル膜30、バリアメタル膜40及び抵抗変化膜50が積層される製造工程について説明する。
Next, a manufacturing process of the memory cell portion of the nonvolatile memory device will be described. Here, a manufacturing process in which the
図3には、不揮発性記憶装置の記憶セル部の製造工程のフローが例示されている。
まず、シラン(SiH4)等とドーピング用ガス(PH3、B2H6)等を用いて、低圧CVD(Chemical Vapor Deposition)法により、約500℃の条件で配線BL1の上層にダイオード20が形成される(ステップS1)。
この工程では、例えば、シリコン(Si)が主成分のPINダイオードが形成される。また、ダイオード20の厚み(長さ)は、例えば、100nmである。
FIG. 3 illustrates a flow of the manufacturing process of the memory cell portion of the nonvolatile memory device.
First, the
In this step, for example, a PIN diode mainly composed of silicon (Si) is formed. The thickness (length) of the
次に、スパッタリング法またはCVD法により、ダイオード20上にメタル膜30が形成される(ステップS2)。メタル膜30の膜厚は、例えば、5nmである。
Next, the
なお、上述したように、メタル膜30にアニール処理(例えば、550℃)を施して、メタル膜30とダイオード20との界面にシリサイド膜を形成させてもよい。なお、後述するダイオード20の活性化処理の際にもメタル膜30のシリサイド化が促進する。
Note that as described above, the
次に、ダイオード20の主成分(例えば、シリコン(Si))が20wt%以上に含有された窒化タンタル(TaN)ターゲットを用いて、メタル膜30上に、シリコン(Si)が20wt%にドーピングされたバリアメタル膜40がスパッタリング法により形成される(ステップS3)。
Next, 20 wt% of silicon (Si) is doped on the
なお、シリコン(Si)がドーピングされたバリアメタル膜40は、上述したターゲットを用いて形成するほか、シリコン(Si)ターゲット並びに窒化タンタル(TaN)ターゲットを用いて、2元スパッタリング法により形成させてもよい。あるいは、窒化タンタル(TaN)膜を形成した後に、イオン注入法によりシリコン(Si)を窒化タンタル(TaN)膜に注入してもよい。
In addition, the
ただし、この段階でのシリコン(Si)は、バリアメタル膜40の固溶限界以下にドーピングされる。シリコン(Si)がバリアメタル膜40の固溶限を超えてしまうと、バリアメタル膜40とは異なる固溶体が析出するためである。すなわち、本実施の形態のバリアメタル膜40では、シリコン(Si)元素がバリアメタル膜40内に均一に分散された構造となっている。そして、バリアメタル膜40の膜厚は、例えば、10nmに形成される。
However, silicon (Si) at this stage is doped below the solid solution limit of the
次に、スパッタリング法またはCVD法により、バリアメタル膜40上に抵抗変化膜50が形成される(ステップS4)。
例えば、ZnMnxOy膜等がバリアメタル膜40上に形成される。抵抗変化膜50の膜厚は、例えば、20nmである。
Next, the
For example, a ZnMn x O y film or the like is formed on the
なお、本実施の形態では、ダイオード20が配線BL1側に配置され、抵抗変化膜50が配線WL1側に配置された構造を例示しているが、デバイスの駆動条件によっては、この配置を反転してもよい。この場合は、抵抗変化膜50が成膜された後、バリアメタル膜40、メタル膜30、ダイオード20の順に成膜される。
In this embodiment, the structure in which the
そして、成膜直後のダイオード20の活性化を図るために、高温のアニール処理(例えば、750℃)が施される(ステップS5)。これにより、ダイオード20の主成分は、ポリシリコン(poly-Si)状になる。
Then, in order to activate the
このようなアニール処理を施しても、バリアメタル膜40内には、ダイオード20の主成分であるシリコン(Si)が均一に分散されている。従って、抵抗変化膜50を構成する成分とダイオード20を構成する成分との相互拡散が抑制され、抵抗変化膜50及びダイオード20の組成変化が生じ難くなる。その結果、抵抗変化素子及び整流素子が共に正常に機能し、不揮発性記憶装置の動作不良、特性のばらつきが起き難くなる。
Even when such an annealing process is performed, silicon (Si), which is a main component of the
このような工程によって、メタル膜30及びバリアメタル膜40を介し、ダイオード20と抵抗変化膜50が直列に接続したセル80が形成される。
By such a process, the
次に、セルの構成の変形例について説明する。
図4は、不揮発性記憶装置の記憶セル部の要部断面模式図である。
図4(a)に示すように、セル81は、抵抗変化膜50の上層と下層に、電極であるメタル膜30,60を備えている。当該メタル膜30,60を配置することにより、メタル膜30,60を介しての抵抗変化膜50との電気的な接続を図ることができる。
Next, a modified example of the cell configuration will be described.
FIG. 4 is a schematic cross-sectional view of the relevant part of the memory cell portion of the nonvolatile memory device.
As shown in FIG. 4A, the cell 81 includes
また、メタル膜30とダイオード20との安定したオーミックコンタクトを確保するために、メタル膜30とダイオード20との界面に、金属シリサイド膜を形成させてもよい。また、メタル膜30,60においては、抵抗変化膜50への不純物の拡散を防止するバリア層としての機能を持たしてもよい。
Further, in order to ensure a stable ohmic contact between the
また、セル81は、整流素子としてのダイオード20を備えている。これにより、配線WL1及び配線BL1の組み合わせによって、任意のセル81が選択されても、当該セル81内に流れる電流の方向が規制される。
The cell 81 includes a
また、本実施の形態のセル81においては、メタル膜30と抵抗変化膜50との間に、バリアメタル膜40を備えている。そして、バリアメタル膜40内に含有させたシリコン(Si)は、図4(b)に示すように、その濃度分布にダイオード20から抵抗変化膜50に向かう方向で傾斜を持たせている。
In the cell 81 of the present embodiment, the
具体的には、バリアメタル膜40とメタル膜30との界面側(Aの位置)がシリコン(Si)の濃度が最も高く、徐々に濃度が低くなり、バリアメタル膜40と抵抗変化膜50との界面側(Bの位置)がシリコン(Si)の濃度が最も低い構成になっている。
Specifically, the interface side (position A) between the
このようなバリアメタル膜40をダイオード20と抵抗変化膜50との間に介設することにより、抵抗変化膜50を構成する成分とダイオード20を構成する成分との相互拡散が抑制される。
By interposing such a
すなわち、ダイオード20の主成分がバリアメタル膜40内に含有している場合は、ダイオード20の主成分がバリアメタル膜40内に含有していない場合に比べ、ダイオード20と抵抗変化膜50との間において、ダイオード20の主成分の濃度差が小さい。特に、この変形例においては、バリアメタル膜40内において、ダイオード20側のシリコン(Si)の濃度を抵抗変化膜50側のシリコン(Si)の濃度よりも高くしている。
That is, when the main component of the
従って、バリアメタル膜40とメタル膜30との界面付近においては、上記濃度差が図2に示す構成より小さくなり、ダイオード20の主成分の抵抗変化膜50内への拡散がより抑制される。
これにより、抵抗変化膜50及びダイオード20の組成変化が生じ難くなり、不揮発性記憶装置の動作不良、特性のばらつきが起き難くなる。
Therefore, in the vicinity of the interface between the
As a result, the composition change of the
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. In other words, those specific examples that have been appropriately modified by those skilled in the art are also included in the scope of the present invention as long as they have the characteristics of the present invention. For example, the elements included in each of the specific examples described above and their arrangement, materials, conditions, shapes, sizes, and the like are not limited to those illustrated, but can be changed as appropriate.
In addition, each element included in each of the above-described embodiments can be combined as long as technically possible, and combinations thereof are also included in the scope of the present invention as long as they include the features of the present invention.
In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
1a,1b メモリセルアレイ、10,40 バリアメタル膜、20 ダイオード、30,60 メタル膜、50 抵抗変化膜、70 ストッパ配線膜、80,81 セル、90 層間絶縁膜、WL1,WL2,BL1, BL2 配線 1a, 1b memory cell array, 10, 40 barrier metal film, 20 diode, 30, 60 metal film, 50 resistance change film, 70 stopper wiring film, 80, 81 cell, 90 interlayer insulating film, WL1, WL2, BL1, BL2 wiring
Claims (7)
前記単位記憶セルのそれぞれは、
第1の方向に延在する第1の配線と、
前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、
前記第1の配線と第2の配線との間に設けられた記憶素子と、
前記第1の配線または前記第2の配線と、前記記憶素子と、の間に配置され、前記記憶素子に直列に接続された整流素子と、
を有し、
前記記憶素子と前記整流素子との間に、前記整流素子の主成分を含有した中間層が設けられ、
前記主成分は、前記中間層内において、前記中間層の固溶限界以下に含有され、
前記中間層内における前記主成分の濃度の分布は、前記整流素子から前記記憶素子に向かう方向に従って前記主成分の濃度が低くなる傾斜を有していることを特徴とする不揮発性記憶装置。 A non-volatile memory device in which a plurality of unit memory cells are stacked,
Each of the unit storage cells is
A first wiring extending in a first direction;
A second wiring extending in a second direction non-parallel to the first direction;
A memory element provided between the first wiring and the second wiring;
A rectifying element disposed between the first wiring or the second wiring and the memory element and connected in series to the memory element;
Have
An intermediate layer containing the main component of the rectifying element is provided between the memory element and the rectifying element ,
The main component is contained in the intermediate layer below the solid solution limit of the intermediate layer,
The nonvolatile memory device according to claim 1, wherein the concentration distribution of the main component in the intermediate layer has a slope in which the concentration of the main component decreases in a direction from the rectifying element toward the storage element .
前記第1の方向に対して非平行な第2の方向に延在する第2の配線と、
前記第1の配線と第2の配線との間に記憶素子と前記記憶素子に直列に接続された整流素子を有する不揮発性記憶装置の製造方法であって、
前記整流素子上に、金属膜を形成する工程と、
前記金属膜上に、前記整流素子の主成分を含有する中間層を形成する工程と、
前記中間層上に、前記記憶素子を形成する工程と、
を備え、
前記中間層内における前記主成分の濃度の分布を、前記整流素子から前記記憶素子に向かう方向に従って前記主成分の濃度が低くなる傾斜を有するように形成することを特徴とする不揮発性記憶装置の製造方法。 A first wiring extending in a first direction;
A second wiring extending in a second direction non-parallel to the first direction;
A method of manufacturing a nonvolatile memory device having a memory element and a rectifying element connected in series to the memory element between the first wiring and the second wiring,
Forming a metal film on the rectifying element;
Forming an intermediate layer containing the main component of the rectifying element on the metal film;
Forming the memory element on the intermediate layer;
Equipped with a,
A non-volatile memory device , wherein the concentration distribution of the main component in the intermediate layer is formed so as to have a slope in which the concentration of the main component decreases in a direction from the rectifying element toward the memory element . Production method.
a)前記中間層の主成分と前記整流素子の主成分とを有するターゲット材を用いて、スパッタリング法により形成する方法、
b)前記中間層の主成分で構成されたターゲット材と、前記整流素子の主成分で構成された別のターゲット材とを用いて、スパッタリング法により形成する方法、
c)前記中間層の主成分で構成された被膜を形成した後、前記整流素子の主成分を注入して形成する方法、
の何れかにより形成することを特徴とする請求項5に記載の不揮発性記憶装置の製造方法。 The intermediate layer,
a) a method of forming by a sputtering method using a target material having a main component of the intermediate layer and a main component of the rectifying element;
b) A method of forming by sputtering using a target material composed of the main component of the intermediate layer and another target material composed of the main component of the rectifying element,
c) a method of forming a film composed of the main component of the intermediate layer and then injecting the main component of the rectifying element;
The method of manufacturing a nonvolatile memory device according to claim 5 , wherein the nonvolatile memory device is formed by any one of the above.
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