KR101876941B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 기술은 특정 영역에서 금속 배선들이 단선되도록 형성할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 절연막 상에 하드 마스크막을 형성하는 단계; 연결부와 상기 연결부로부터 일측 방향과 상기 일측 방향의 반대 방향으로 연장된 라인부들을 포함하는 적어도 하나의 브릿지 스페이서와, 상기 라인부들에 인접하여 상기 라인부에 나란하게 형성된 라인 스페이서를 상기 하드 마스크막 상에 형성하는 단계; 상기 연결부 상에 분리 마스크 패턴을 형성하는 단계; 상기 브릿지 스페이서, 상기 라인 스페이서, 및 상기 분리 마스크 패턴을 식각 베리어로 상기 하드 마스크막의 노출된 영역을 식각하여 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각 베리어로 상기 절연막의 노출된 영역을 식각하는 단계; 및 상기 절연막이 제거된 영역을 도전 물질로 채워서 상기 분리 마스크 패턴이 형성된 영역에서 분리된 금속 배선들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention relates to a method of fabricating a semiconductor device capable of forming metal lines in a specific region to be disconnected, comprising the steps of: forming a hard mask film on an insulating film; At least one bridge spacer including a connecting portion and line portions extending in a direction opposite to the one direction from the connecting portion and a line spacer adjacent to the line portions and formed in parallel with the line portion, ; Forming an isolation mask pattern on the connection portion; Forming a hard mask pattern by etching the exposed area of the hard mask film with the bridge spacer, the line spacer, and the isolation mask pattern with an etching barrier; Etching the exposed region of the insulating layer with the hard mask pattern using an etching barrier; And filling the region where the insulating film is removed with a conductive material to form metal wirings separated in the region where the separation mask pattern is formed.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}TECHNICAL FIELD The present invention relates to a method of manufacturing a semiconductor device,

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선들을 포함하는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device including metal wires.

반도체 소자의 셀 어레이 영역에는 메모리 셀들이 컬럼 방향과 로우 방향을 따라 매트릭스 형태로 배열된다. 로우 방향의 메모리 셀들은 동일한 워드 라인에 연결되고, 컬럼 방향의 메모리 셀들은 동일한 비트 라인에 연결된다. 다수의 비트 라인들은 소정 방향을 따라 반복적으로 배열된다. 다수의 비트 라인들은 주변 영역의 페이지 버퍼에 연결된다. 페이지 버퍼는 비트 라인을 선택하기 위한 다수의 트랜지스터들을 포함한다.In a cell array region of a semiconductor device, memory cells are arranged in a matrix form along a column direction and a row direction. The memory cells in the row direction are connected to the same word line, and the memory cells in the column direction are connected to the same bit line. The plurality of bit lines are repeatedly arranged along a predetermined direction. The plurality of bit lines are connected to the page buffer of the peripheral region. The page buffer includes a plurality of transistors for selecting a bit line.

페이지 버퍼를 구성하는 다수의 트랜지스터들은 비트 라인 하부 층의 주변 영역에 배열된다. 페이지 버퍼의 트랜지스터들은 서로 연결될 수 있다. 예를 들어, 페이지 버퍼의 고전압 트랜지스터와 저전압 트랜지스터의 활성 영역은 그들 상에 각각 형성된 하부 콘택 플러그들, 하부 콘택 플러그 상에 형성된 하부 배선, 하부 배선 상에 형성된 상부 콘택 플러그들, 및 상부 콘택 플러그들 상에 형성되며 비트 라인과 동일층에 형성된 금속 배선들을 통해 서로 연결될 수 있다.The plurality of transistors constituting the page buffer are arranged in the peripheral region of the bit line lower layer. The transistors of the page buffer can be connected to each other. For example, the active areas of the high and low voltage transistors of the page buffer may include lower contact plugs formed on each of them, lower wiring formed on the lower contact plug, upper contact plugs formed on the lower wiring, And may be connected to each other through metal wirings formed on the same layer as the bit lines.

도 1은 페이지 버퍼의 금속 배선들을 나타낸 평면도이다. 도 1은 설명의 편의를 위해 페이지 버퍼의 일부만을 도시하였다.1 is a plan view showing metal wirings of a page buffer. FIG. 1 shows only a part of the page buffer for convenience of explanation.

도 1을 참조하면, 금속 배선들(ML)은 주변 회로의 연결 구조를 구성하는 특정 콘택 패드(MP)와 동일층에 형성될 수 있다. 이 경우, 금속 배선들(ML)은 단선 영역(AR)을 사이에 두고 콘택 패드(MP)와 분리된다. Referring to FIG. 1, metal wirings ML may be formed on the same layer as a specific contact pad MP constituting a connection structure of a peripheral circuit. In this case, the metal interconnects ML are separated from the contact pads MP with the breakaway region AR therebetween.

상기에서 금속 배선들(ML)은 도면에 도시되지 않은 셀 어레이 영역의 비트 라인과 동일한 제1 폭(W1)으로 형성되며, 콘택 패드(MP)는 제1 폭(W1)보다 넓은 제2 폭(W2)으로 형성될 수 있다. 그리고 금속 배선들(ML)은 비트 라인들과 동일한 피치로 형성될 수 있다. 비트 라인들과 동일한 층에 형성되는 금속 배선들(ML)과 콘택 패드(MP)는 비트 라인들과 동시에 형성된다. The metal wirings ML are formed at the same first width W1 as the bit lines of the cell array region not shown in the figure and the contact pads MP have a second width W1 that is wider than the first width W1 W2. And the metal wirings ML may be formed at the same pitch as the bit lines. The metal wirings ML and the contact pads MP formed in the same layer as the bit lines are formed simultaneously with the bit lines.

반도체 소자의 디자인 룰이 감소됨에 따라, 감소된 디자인 룰에 따르는 미세 패턴을 구현하기 위하여 다양한 패턴 형성방법이 적용되고 있다. 특히, 리소그래피 기술을 통해 제공될 수 있는 노광 장비 및 노광 기술만으로는 구현하기 어려운 미세 패턴을 구현하기 위하여, 스페이서 패터닝(SPT: spacer patterning technology) 기술이 제안된바 있다. 스페이서 패터닝 기술을 이용하여 미세 패턴을 형성하는 경우, 미세 패턴들은 라인 형태로 평행하게 형성된다. 이러한 스페이서 패터닝 기술을 이용하여 미세 패턴들을 형성하는 경우, 단선 영역(AR)에서와 같이 미세 패턴의 불필요한 부분을 제거하기 위한 공정이 수행되어야 한다. 하지만, 미세 패턴들의 간격이 너무 좁아서 미세 패턴의 특정 부분만을 선택적으로 제거하기 어려운 문제가 있다.As the design rule of a semiconductor device is reduced, various pattern forming methods are applied to realize a fine pattern conforming to a reduced design rule. Particularly, a spacer patterning technology (SPT) technique has been proposed in order to realize a fine pattern that is difficult to be realized by only exposure equipment and exposure technology that can be provided through a lithography technique. When a fine pattern is formed using the spacer patterning technique, the fine patterns are formed in parallel in a line form. In the case of forming fine patterns using such a spacer patterning technique, a process for removing unnecessary portions of the fine pattern, such as in the disconnection area AR, must be performed. However, there is a problem that it is difficult to selectively remove only a specific portion of the fine pattern because the interval between the fine patterns is too narrow.

본 발명의 실시 예는 특정 영역에서 금속 배선들이 단선되도록 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.An embodiment of the present invention provides a method of manufacturing a semiconductor device capable of forming metal wires in a specific region to be disconnected.

본 발명의 실시 예에 따른 반도체 소자의 제조방법은 절연막 상에 하드 마스크막을 형성하는 단계; 연결부와 상기 연결부로부터 일측 방향과 상기 일측 방향의 반대 방향으로 연장된 라인부들을 포함하는 적어도 하나의 브릿지 스페이서와, 상기 라인부들에 인접하여 상기 라인부에 나란하게 형성된 라인 스페이서를 상기 하드 마스크막 상에 형성하는 단계; 상기 연결부 상에 분리 마스크 패턴을 형성하는 단계; 상기 브릿지 스페이서, 상기 라인 스페이서, 및 상기 분리 마스크 패턴을 식각 베리어로 상기 하드 마스크막의 노출된 영역을 식각하여 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각 베리어로 상기 절연막의 노출된 영역을 식각하는 단계; 및 상기 절연막이 제거된 영역을 도전 물질로 채워서 상기 분리 마스크 패턴이 형성된 영역에서 분리된 금속 배선들을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes: forming a hard mask film on an insulating film; At least one bridge spacer including a connecting portion and line portions extending in a direction opposite to the one direction from the connecting portion and a line spacer adjacent to the line portions and formed in parallel with the line portion, ; Forming an isolation mask pattern on the connection portion; Forming a hard mask pattern by etching the exposed area of the hard mask film with the bridge spacer, the line spacer, and the isolation mask pattern with an etching barrier; Etching the exposed region of the insulating layer with the hard mask pattern using an etching barrier; And filling the region from which the insulating film is removed with a conductive material to form metal wirings separated in the region where the separation mask pattern is formed.

본 기술은 연결부와, 연결부로부터 일측 방향과 그의 반대 방향으로 연장된 라인부들을 포함하는 브릿지 스페이서의 연결부 상에 분리 마스크 패턴을 형성한 후, 분리 마스크 패턴과 브릿지 스페이서에 의해 개구된 영역에 금속 배선이 형성되도록 공정을 수행한다. 이로써, 본 기술은 금속 배선이 분리 마스크 패턴이 형성된 영역에서 단선되도록 할 수 있다.The present invention is characterized in that after forming a separation mask pattern on the connecting portion of the bridge spacer including the connecting portion and the line portions extending in the direction opposite to the one direction from the connecting portion and then forming the metal mask on the region opened by the separation mask pattern and the bridge spacer, Is formed. As a result, the present technique can cause the metal wiring to be disconnected in the region where the separation mask pattern is formed.

또한, 본 기술은 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 연결부가 형성되는 영역의 면적을 넓게 형성함으로써 분리 마스크 패턴의 정렬 오차를 줄일 수 있다.In addition, the present invention can reduce the alignment error of the separation mask pattern by enlarging the area of the region where the connection portion is formed so as to secure the alignment margin of the separation mask pattern.

도 1은 페이지 버퍼의 금속 배선들을 나타낸 평면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.1 is a plan view showing metal wirings of a page buffer.
2A to 2H are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 2a 내지 도 2g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 도 2a 내지 도 2g는 설명의 편의를 위해, 셀 어레이 영역의 비트 라인들과 동일층에 형성되는 페이지 버퍼의 금속 배선들과 콘택 패드일부의 평면도와, 평면도를 A-A'방향으로 절취한 단면도를 도시하였다.2A to 2G are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention. 2A to 2G are plan views of a part of a metal pad and a contact pad of a page buffer formed on the same layer as the bit lines of the cell array region and a sectional view taken along the line A-A ' Respectively.

도 2a를 참조하면, 하부 구조가 형성된 기판(101) 상에 절연막(103d)을 형성하고, 절연막(103d) 상에 하드 마스크막(105)을 형성한다.Referring to FIG. 2A, an insulating film 103d is formed on a substrate 101 having a lower structure, and a hard mask film 105 is formed on an insulating film 103d.

하부 구조는 기판(101) 상에 형성된 게이트 절연막(103a), 도면에 도시되진 않았으나 게이트 절연막(103a)을 포함하여 페이지 버퍼 영역과 같은 주변 회로 영역에 형성된 다수의 트랜지스터들, 게이트 절연막(103a)을 포함하여 셀 어레이 영역에 형성된 메모리 셀들을 포함한다. 또한 하부 구조는 다수의 트랜지스터들과 메모리 셀들 상에 적층된 하나 이상의 층간 절연막들(103b, 103c)과, 도면에 도시되진 않았으나 층간 절연막들(103b, 103c) 중 적어도 어느 하나의 내부에 형성된 하부 배선 또는 콘택 플러그를 더 포함할 수 있다. 상술한 하부 구조는 통상의 공정에 의해 형성되므로 하부 구조를 형성하는 방법에 대한 상세한 설명은 생략한다.The lower structure includes a gate insulating film 103a formed on the substrate 101 and a plurality of transistors formed in a peripheral circuit region such as a page buffer region including a gate insulating film 103a though not shown in the figure, And memory cells formed in the cell array region. In addition, the lower structure includes at least one interlayer insulating films 103b and 103c stacked on a plurality of transistors and memory cells, and a lower wiring (not shown) formed in at least one of the interlayer insulating films 103b and 103c Or a contact plug. Since the above-described substructure is formed by a normal process, a detailed description of the method of forming the substructure is omitted.

절연막(103d)은 셀 어레이 영역의 비트 라인들 및, 비트 라인들과 동일층에 형성되는 페이지 버퍼의 금속 배선들 및 콘택 패드 사이를 절연하기 위한 것이다.The insulating film 103d is for insulating the bit lines of the cell array region and the metal wirings and the contact pads of the page buffer formed in the same layer as the bit lines.

하드 마스크막(105)은 단일 물질막으로 형성되거나 경우에 따라 서로 다른 식각 선택비를 가진 2층 이상의 물질막으로 형성될 수 있다. 하드 마스크막(105)은 절연막(103d)에 대한 식각 선택비를 갖는 물질로 형성된다.The hard mask film 105 may be formed of a single material film or may be formed of two or more material films having different etch selectivities, as the case may be. The hard mask film 105 is formed of a material having an etch selectivity to the insulating film 103d.

이어서, 하드 마스크막(105) 상에 제1 내지 제4 몰드 마스크 패턴들(109A~109D)을 서로 이격되게 형성한다. 제1 내지 제4 몰드 마스크 패턴들(109A~109D)은 하드 마스크막(105)에 대해 식각 선택비를 갖는 물질로 형성된다. 제1 내지 제4 몰드 마스크 패턴들(109A~109D)을 형성하기 위해 포토리소그래피 공정을 수행하여 몰드 마스크 패턴용 물질막을 패터닝할 수 있다. 상기에서 제1 내지 제4 몰드 마스크 패턴들(109A~109D)은 동일한 폭으로 형성할 수 있다.Then, first to fourth mold mask patterns 109A to 109D are formed on the hard mask film 105 to be spaced apart from each other. The first to fourth mold mask patterns 109A to 109D are formed of a material having an etch selectivity with respect to the hard mask film 105. [ A photolithography process may be performed to form the first to fourth mold mask patterns 109A to 109D to pattern the material film for the mold mask pattern. The first to fourth mold mask patterns 109A to 109D may have the same width.

제1 몰드 마스크 패턴(109A)은 서로 이격된 한 쌍의 라인부(P1), 및 한 쌍의 라인부(P1) 일단에 연결된 연결부(P2)를 포함한다. 제2 몰드 마스크 패턴(109B)은 서로 이격된 한 쌍의 라인부(P3), 및 한 쌍의 라인부(P3) 일단에 연결된 연결부(P4)를 포함한다. 제1 몰드 마스크 패턴(109A)의 연결부(P2) 및 제2 몰드 마스크 마스크 패턴(109B)의 연결부(P4)는 서로 마주하도록 형성된다. 제1 몰드 마스크 패턴(109A)의 라인부(P1) 및 제2 몰드 마스크 패턴(109B)의 라인부(P3)은 서로 반대 방향을 따라 연장된다. 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)은 후속에서 형성될 콘택 패드의 폭을 정의한다. 제2 몰드 마스크 패턴(109B)을 구성하는 한 쌍의 라인부(P3) 간 간격(L2)은 후속에서 형성될 금속 배선의 폭을 정의한다. 금속 배선을 콘택 패드보다 미세하게 형성하기 위해서, 제2 몰드 마스크 패턴(109B)을 구성하는 한 쌍의 라인부(P3) 간 간격(L2)을 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)보다 좁게 형성한다.The first mold mask pattern 109A includes a pair of line portions P1 spaced apart from each other and a connecting portion P2 connected to one end of the pair of line portions P1. The second mold mask pattern 109B includes a pair of line portions P3 spaced from each other and a connecting portion P4 connected to one end of the pair of line portions P3. The connecting portion P2 of the first mold mask pattern 109A and the connecting portion P4 of the second mold mask pattern 109B are formed to face each other. The line portion P1 of the first mold mask pattern 109A and the line portion P3 of the second mold mask pattern 109B extend in directions opposite to each other. The interval L1 between the pair of line portions P1 constituting the first mold mask pattern 109A defines the width of the contact pad to be formed subsequently. The interval L2 between the pair of line portions P3 constituting the second mold mask pattern 109B defines the width of the metal wiring to be formed subsequently. The interval L2 between the pair of line portions P3 constituting the second mold mask pattern 109B is set to be equal to the distance L2 between the pair of the first mold mask patterns 109A constituting the first mold mask pattern 109A Is smaller than the interval (L1) between the line portions (P1).

제3 몰드 마스크 패턴(109C)은 제2 몰드 마스크 패턴(109B)으로부터 이격되어 제2 몰드 마스크 패턴(109B) 외부를 감싸며 제2 몰드 마스크 패턴(109B)과 나란하게 형성된다. 제4 몰드 마스크 패턴(109D)은 라인부들(P1, P3)와 나란한 방향으로 연장된 라인 형태로 형성되며, 제1 내지 제3 몰드 마스크 패턴들(109A~109C) 양측에 배치된다. 서로 인접한 제4 몰드 마스크 패턴(109D) 사이의 간격(L3)과, 제1 몰드 마스크 패턴(109A)의 라인부(P1)와 이에 인접한 제4 몰드 마스크 패턴(109D) 사이의 간격(L4), 서로 인접한 제3 몰드 마스크 패턴(109C)과 제4 몰드 마스크 패턴(109D) 사이의 간격(L5), 제2 몰드 마스크 패턴(109B)의 라인부(P3)와 이에 인접한 제3 몰드 마스크 패턴(109C) 사이의 간격(L6)은 금속 배선의 폭을 정의한다. 상술한 간격들(L3~L6)은 동일하게 형성할 수 있다. 또한, 금속 배선을 콘택 패드보다 미세하게 형성하기 위해서, 상술한 간격들(L3~L6)을 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)보다 좁게 형성한다.The third mold mask pattern 109C is formed apart from the second mold mask pattern 109B and surrounding the second mold mask pattern 109B and in parallel with the second mold mask pattern 109B. The fourth mold mask pattern 109D is formed in a line form extending in a direction parallel to the line portions P1 and P3 and disposed on both sides of the first to third mold mask patterns 109A to 109C. The interval L3 between the fourth mold mask pattern 109D adjacent to the first mold mask pattern 109A and the interval L4 between the line portion P1 of the first mold mask pattern 109A and the fourth mold mask pattern 109D adjacent thereto, The interval L5 between the third mold mask pattern 109C and the fourth mold mask pattern 109D which are adjacent to each other and the interval between the line portion P3 of the second mold mask pattern 109B and the third mold mask pattern 109C ) Defines the width of the metal wiring. The above-described intervals L3 to L6 can be formed in the same manner. In order to form the metal wiring more finely than the contact pad, the above-described intervals L3 to L6 are narrower than the interval L1 between the pair of line portions P1 constituting the first mold mask pattern 109A .

도면에서는 설명의 편의를 위해 제2 몰드 마스크 패턴(109B) 외부에 한 겹의 제3 몰드 마스크 패턴(109C)이 형성된 경우를 예로 들어 설명하였으나, 제3 몰드 마스크 패턴(109C)은 제2 몰드 마스크 패턴(109B) 및 제4 몰드 마스크 패턴(109D) 사이의 간격에 따라 제2 몰드 마스크 패턴(109B) 외부에 한겹 이상으로 형성될 수 있다. 다수 겹의 제3 몰드 마스크 패턴들이 형성된 경우, 최외각의 제3 몰드 마스크 패턴은 제1 몰드 마스크 패턴(109A)과 대칭된 형태로 형성하며, 서로 인접한 제3 몰드 마스크 패턴들간 간격은 상술한 L3~L6와 동일하게 형성할 수 있다.Although a third mold mask pattern 109C is formed on the outside of the second mold mask pattern 109B for the convenience of explanation, the third mold mask pattern 109C is formed on the second mold mask 109C, The first mold mask pattern 109B and the fourth mold mask pattern 109D may be formed more than one layer outside the second mold mask pattern 109B according to the distance between the pattern 109B and the fourth mold mask pattern 109D. When a plurality of third mold mask patterns are formed, the outermost third mold mask pattern is formed symmetrically with the first mold mask pattern 109A, and the interval between the adjacent third mold mask patterns is L3 To L6.

상기에서 제1 몰드 마스크 패턴(109A)의 연결부(P2)가 형성된 영역으로부터 제2 몰드 마스크 패턴(109B)의 연결부(P4)가 형성된 영역까지 단선 영역(AR)으로 예정된 영역 내 배치된다. 그리고, 제1 내지 제3 몰드 마스크 패턴들(109A~109C)을 사이에 두고 인접한 한 쌍의 제4 몰드 마스크 패턴(109D)은 단선 영역(AR)으로 예정된 영역을 사이에 두고 마주한다.The first mold mask pattern 109A is disposed within the predetermined region from the region where the connection portion P2 of the first mold mask pattern 109A is formed to the region where the connection portion P4 of the second mold mask pattern 109B is formed. A pair of fourth mold mask patterns 109D adjacent to each other with the first to third mold mask patterns 109A to 109C therebetween faces the predetermined region in the burn-out region AR.

제1 몰드 마스크 패턴(109A)의 연결부(P2)와 제2 몰드 마스크 패턴(109B)의 연결부(P4) 사이의 간격(L8)은 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성한다. 제1 내지 제3 몰드 마스크 패턴들(109A~109C)을 사이에 두고 인접한 한 쌍의 제4 몰드 마스크 패턴(109D) 사이의 간격(L7)은 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)보다 넓게 형성된다. 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)은 콘택 패턴의 폭을 정의하는 것으로 정렬 마진을 확보할 수 있을 만큼 충분히 크게 형성된다. 따라서, 제1 내지 제3 몰드 마스크 패턴들(109A~109C)을 사이에 두고 인접한 한 쌍의 제4 몰드 마스크 패턴(109D) 사이의 간격(L7) 또한 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 크다.The distance L8 between the connecting portion P2 of the first mold mask pattern 109A and the connecting portion P4 of the second mold mask pattern 109B is set to be large enough to secure the alignment margin of the separation mask pattern to be formed subsequently It is formed sufficiently wide. The interval L7 between the pair of fourth mold mask patterns 109D adjacent to each other with the first to third mold mask patterns 109A to 109C therebetween is smaller than the interval L7 between the pair of the first mold mask patterns 109A, (L1) between the line portions (P1) The interval L1 between the pair of line portions P1 constituting the first mold mask pattern 109A is formed to be sufficiently large enough to secure the alignment margin by defining the width of the contact pattern. Therefore, the interval L7 between the pair of fourth mold mask patterns 109D adjacent to each other with the first to third mold mask patterns 109A to 109C therebetween is also set to be the same as the alignment margin of the separation mask pattern to be formed subsequently It is big enough to be secured.

도면에 도시하진 않았으나, 셀 어레이 영역에도 제4 몰드 마스크 패턴들(109D)과 동일한 폭 및 간격의 몰드 마스크 패턴들이 형성되어 비트 라인이 형성될 영역을 정의한다.Although not shown in the drawing, mold mask patterns having the same width and spacing as the fourth mold mask patterns 109D are formed in the cell array region to define regions where the bit lines are to be formed.

도 2b를 참조하면, 제1 내지 제4 몰드 마스크 패턴들(109A~109D) 사이의 공간을 희생층(111)으로 채운다. 희생층(111)은 몰드 마스크 패턴용 물질막에 대한 식각 선택비를 갖는 물질로 형성한다. 희생층(111)은 제1 내지 제4 몰드 마스크 패턴들(109A~109C) 사이의 공간을 매립할 만큼 충분한 두께의 희생층용 물질막을 형성한 후, 제1 내지 제4 몰드 마스크 패턴들(109A~109C)의 상면이 노출될 때 까지 희생층용 물질막을 평탄화함으로써 형성할 수 있다. 도면에 도시하진 않았으나, 셀 어레이 영역에 형성된 몰드 마스크 패턴들 사이 또한 희생층(111)으로 채워진다.Referring to FIG. 2B, a space between the first to fourth mold mask patterns 109A to 109D is filled with a sacrificial layer 111. The sacrificial layer 111 is formed of a material having an etch selectivity to a material film for a mold mask pattern. The sacrificial layer 111 is formed to have a thickness sufficient to fill a space between the first to fourth mold mask patterns 109A to 109C, 109C may be formed by planarizing the sacrificial layer material film until the upper surface thereof is exposed. Although not shown in the drawings, the sacrificial layer 111 is also filled between the mold mask patterns formed in the cell array region.

도 2c를 참조하면, 제1 내지 제4 몰드 마스크 패턴(109A~109D)만을 선택적으로 식각하는 물질을 이용한 식각 공정으로 제1 내지 제4 몰드 마스크 패턴(109A~109D)만을 제거한다. 이로써, 희생층(111)의 측벽이 노출된다.Referring to FIG. 2C, only the first to fourth mold mask patterns 109A to 109D are removed by an etching process using a material that selectively etches only the first to fourth mold mask patterns 109A to 109D. As a result, the side walls of the sacrificial layer 111 are exposed.

도 2d를 참조하면, 희생층(111)과 선택비가 다른 물질로 측벽이 노출된 희생층(111)을 포함하는 전체 구조 표면을 따라 스페이서막을 증착한 후, 희생층(111)의 상면이 노출될 때 까지 스페이서막을 에치백 공정으로 식각한다. 이로써, 희생층(111)의 측벽에 스페이서들(113A~113F)이 형성된다. 이 때, 스페이서막의 증착 두께를 조절하여 희생층(111) 측벽들 사이의 중앙부가 스페이서막에 의해 채워지지 않도록 할 수 있으며, 스페이서들(113A~113F) 각각의 폭을 노광 해상도 한계보다 좁게 형성할 수 있다.Referring to FIG. 2D, after the spacer film is deposited along the entire structure surface including the sacrificial layer 111 whose sidewalls are exposed by a material having a different selectivity from the sacrificial layer 111, the upper surface of the sacrificial layer 111 is exposed The spacer film is etched by an etch-back process. As a result, the spacers 113A to 113F are formed on the sidewalls of the sacrificial layer 111. At this time, the deposition thickness of the spacer film may be adjusted so that the central portion between the sidewalls of the sacrificial layer 111 is not filled by the spacer film, and the width of each of the spacers 113A to 113F is narrower than the exposure resolution limit .

스페이서들은 연결부와, 연결부로부터 일측 방향과 그 반대 방향으로 연장된 라인부들을 포함하는 적어도 하나의 브릿지 스페이서(113A~113E), 그리고 브릿지 스페이서(113A~113E)의 라인부에 나란하게 형성된 라인 스페이서를(113F)를 포함한다.The spacers include at least one bridge spacer 113A to 113E including a connecting portion, line portions extending in a direction opposite to the one direction from the connecting portion, and a line spacer formed in parallel to the line portions of the bridge spacers 113A to 113E (113F).

브릿지 스페이서는 제1 내지 제5 브릿지 스페이서(113A~113E)를 포함한다. 제1 브릿지 스페이서(113A)는 서로 이격된 한 쌍의 라인부(P11), 및 한 쌍의 라인부(P11) 일단에 연결된 연결부(P12)를 포함한다. 제2 브릿지 스페이서(113B)는 서로 이격된 한 쌍의 라인부(P13), 및 한 쌍의 라인부(P13) 일단에 연결된 연결부(P14)를 포함한다. 제1 브릿지 스페이서(113A)의 연결부(P12) 및 제2 브릿지 스페이서(113B)의 연결부(P14)는 서로 마주하도록 형성된다. 제1 브릿지 스페이서(113A)의 라인부(P11) 및 제2 브릿지 스페이서(113B)의 라인부(P13)는 서로 반대 방향을 따라 연장된다. 제1 브릿지 스페이서(113A)를 구성하는 한 쌍의 라인부(P11) 간 간격(L11)은 후속에서 형성될 콘택 패드의 폭을 정의하며 상술한 제1 몰드 마스크 패턴(109A)를 구성하는 한 쌍의 라인부(P1) 간 간격(L1)에 의해 결정된다. 제2 브릿지 스페이서(113B)를 구성하는 한 쌍의 라인부(P13) 간 간격(L12)은 후속에서 형성될 금속 배선의 폭을 정의하며, 상술한 제2 몰드 마스크 패턴(109B)을 구성하는 한 쌍의 라인부(P2)간 간격(L2)에 의해 결정된다. 제1 및 제2 몰드 마스크 패턴들(109A, 109B)을 형성할 때, L2를 L1보다 좁게 형성하였으므로, 금속 배선의 폭을 정의하는 L12 콘택 패드의 폭을 정의하는 L11 보다 좁게 형성될 수 있다.The bridge spacer includes first to fifth bridge spacers 113A to 113E. The first bridge spacer 113A includes a pair of line portions P11 spaced from each other and a connection portion P12 connected to one end of the pair of line portions P11. The second bridge spacer 113B includes a pair of line portions P13 spaced from each other and a connection portion P14 connected to one end of the pair of line portions P13. The connection portion P12 of the first bridge spacer 113A and the connection portion P14 of the second bridge spacer 113B are formed to face each other. The line portion P11 of the first bridge spacer 113A and the line portion P13 of the second bridge spacer 113B extend in directions opposite to each other. The interval L11 between the pair of line portions P11 constituting the first bridge spacer 113A defines the width of the contact pad to be formed subsequently and is a pair of the first mold mask pattern 109A (L1) between the line portions P1 of the first and second lines. The interval L12 between the pair of line portions P13 constituting the second bridge spacer 113B defines the width of the metal wiring to be formed subsequently and the interval L12 between the pair of line portions P13 forming the second mold mask pattern 109B Is determined by the interval L2 between the line portions P2 of the pair. When forming the first and second mold mask patterns 109A and 109B, since L2 is formed narrower than L1, it can be formed to be narrower than L11, which defines the width of the L12 contact pad defining the width of the metal wiring.

제3 브릿지 스페이서(113C)는 제1 브릿지 스페이서(113A)로부터 이격되어 제1 브릿지 스페이서(113A) 외부를 감싸며 제1 브릿지 스페이서(113A)와 나란하게 형성된다. 제4 브릿지 스페이서(113D)는 제2 브릿지 스페이서(116B)로부터 이격되어 제2 브릿지 스페이서(113B) 외부를 감싸며 제2 브릿지 스페이서(113B)와 나란하게 형성된다. 제5 브릿지 스페이서들(113E)은 서로 이격되어 짝수 겹으로 형성되며, 제4 브릿지 스페이서(113D)로부터 이격되어 제4 브릿지 스페이서(113D) 외부를 감싸며 제4 브릿지 스페이서(113D)와 나란하게 형성된다. 제5 브릿지 스페이서들(113E)의 형성 개수는 상술한 제3 몰드 마스크 패턴(109C)의 형성 개수에 비례하여 2개씩 증가한다. 예를 들어 제3 몰드 마스크 패턴(109C)이 1개 형성된 경우, 2개의 제5 브릿지 스페이서들(113E)이 형성되며, 제3 몰드 마스크 패턴(109C)이 2개 형성된 경우 4개의 제5 브릿지 스페이서들(113E)이 형성된다. 이 때, 최외각에 형성된 제5 브릿지 스페이서는 제3 브릿지 스페이서(113C)와 대칭된 형태로 형성된다.The third bridge spacer 113C is spaced apart from the first bridge spacer 113A and surrounds the outside of the first bridge spacer 113A and is formed in parallel with the first bridge spacer 113A. The fourth bridge spacer 113D is formed apart from the second bridge spacer 116B to surround the outside of the second bridge spacer 113B and in parallel with the second bridge spacer 113B. The fifth bridge spacers 113E are spaced apart from each other and formed to be evenly spaced apart from the fourth bridge spacer 113D to surround the outside of the fourth bridge spacer 113D and to be in parallel with the fourth bridge spacer 113D . The number of the fifth bridge spacers 113E is increased by two in proportion to the number of the above-described third mold mask patterns 109C. For example, when one third mold mask pattern 109C is formed, two fifth bridge spacers 113E are formed, and when two third mold mask patterns 109C are formed, four fifth bridge spacers 113C, Are formed. At this time, the fifth bridge spacer formed at the outermost periphery is formed in a symmetrical shape with the third bridge spacer 113C.

라인 스페이서들(113F)은 라인부들(P11, P13)과 나란한 방향으로 연장된 라인 형태로 형성되며, 제1 내지 제5 몰드 마스크 패턴들(113A~113E) 양측에 배치된다. 서로 인접한 라인 스페이서들(113F) 사이의 간격과, 제1 브릿지 스페이서(113A)의 라인부(P11)와 이에 인접한 제3 브릿지 스페이서(113C) 사이의 간격, 서로 인접한 제3 브릿지 스페이서(113C)와 라인 스페이서(113F) 사이의 간격, 제2 브릿지 스페이서(113B)의 라인부(P13)와 이에 인접한 제4 브릿지 스페이서(113D) 사이의 간격, 서로 인접한 제4 브릿지 스페이서(113D)와 제5 브릿지 스페이서(113E) 사이의 간격, 서로 인접한 제5 브릿지 스페이서들(113E) 사이의 간격, 및 서로 인접한 제5 브릿지 스페이서(113E)와 라인 스페이서(113F) 사이의 간격은 금속 배선의 폭을 정의한다. 상술한 간격들은 금속 배선을 콘택 패드보다 미세하게 형성하기 위해서, 제1 브릿지 스페이서(113A)를 구성하는 한 쌍의 라인부(P11) 간 간격(L11)보다 좁게 형성할 수 있으며, 스페이서막의 형성두께를 제어하여 노광 해상도 한계보다 좁게 형성할 수 있다. The line spacers 113F are formed in a line form extending in a direction parallel to the line portions P11 and P13 and disposed on both sides of the first to fifth mold mask patterns 113A to 113E. The interval between the adjacent line spacers 113F and the interval between the line portion P11 of the first bridge spacer 113A and the third bridge spacer 113C adjacent to the third bridge spacer 113C, The distance between the line spacer P13 of the second bridge spacer 113B and the fourth bridge spacer 113D adjacent thereto, the distance between the fourth bridge spacer 113D and the fifth bridge spacer 113D adjacent to each other, The interval between the fifth bridge spacers 113E adjacent to each other, and the interval between the fifth bridge spacers 113E adjacent to each other and the line spacer 113F adjacent to each other define the width of the metal wiring. Described intervals can be formed to be narrower than the interval L11 between the pair of line portions P11 constituting the first bridge spacer 113A in order to finely form the metal interconnection line than the contact pad, To be narrower than the exposure resolution limit.

상기에서 제1 브릿지 스페이서(113A)의 연결부(P12)가 형성된 영역으로부터 제2 브릿지 스페이서(113B)의 연결부(P14)가 형성된 영역까지 단선 영역(AR)으로 예정된 영역 내 배치된다. 그리고, 제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F)는 단선 영역(AR)으로 예정된 영역을 사이에 두고 마주한다.The first bridge spacer 113A is disposed within the predetermined region from the region where the connection P12 of the first bridge spacer 113A is formed to the region where the connection portion P14 of the second bridge spacer 113B is formed. A pair of line spacers 113F adjacent to each other with the first through fifth bridge spacers 113A through 113E therebetween faces the predetermined region in the single line area AR.

제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F) 사이의 간격과 제1 브릿지 스페이서(113A)의 연결부(P12)와 제2 브릿지 스페이서(113B)의 연결부(P14) 사이의 간격은 도 2a에서 상술한 L7 및 L8에 의해 정의된다. L7 및 L8은 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성되었다. 이에 따라, 제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F) 사이의 간격과 제1 브릿지 스페이서(113A)의 연결부(P12)와 제2 브릿지 스페이서(113B)의 연결부(P14) 사이의 간격은 또한, 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성된다.The gap between the pair of adjacent line spacers 113F with the first to fifth bridge spacers 113A to 113E interposed therebetween and the distance between the connecting portion P12 of the first bridge spacer 113A and the second bridge spacer 113B, Is defined by L7 and L8 described above in Fig. 2A. L7 and L8 are formed to be wide enough to ensure the alignment margin of the separation mask pattern to be formed at the subsequent time. Accordingly, the distance between the pair of adjacent line spacers 113F via the first to fifth bridge spacers 113A to 113E and the distance between the connecting portion P12 of the first bridge spacer 113A and the second bridge spacer 113A, The spacing between the connection portions P14 of the contact hole 113B is also formed to be sufficiently wide to secure the alignment margin of the separation mask pattern to be formed subsequently.

도 2e를 참조하면, 희생층(111)을 선택적으로 식각하는 식각 물질로 희생층(111)을 제거한다. Referring to FIG. 2E, the sacrificial layer 111 is removed with an etching material that selectively etches the sacrificial layer 111.

도 2f를 참조하면, 제1 브릿지 스페이서(113A)의 연결부(P12)와 상기 제2 브릿지 스페이서(113B) 사이를 차단하는 분리 마스크 패턴(115)을 제1 내지 제5 브릿지 스페이서(113A~113E)와 라인 스페이서(113F)가 형성된 전체 구조 상부에 형성한다. 분리 마스크 패턴(115)은 단선 영역(AR)을 정의하는 패턴으로서, 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있다.Referring to FIG. 2F, the first to fifth bridge spacers 113A to 113E are separated from each other by a separation mask pattern 115 blocking the connection between the connection P12 of the first bridge spacer 113A and the second bridge spacer 113B. And the line spacers 113F are formed. The separation mask pattern 115 is a pattern defining the disconnection area AR and may be a photoresist pattern formed through a photolithography process.

제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F) 사이의 간격과 제1 브릿지 스페이서(113A)의 연결부(P12)와 제2 브릿지 스페이서(113B)의 연결부(P14) 사이의 간격은 분리 마스크 패턴(115)의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성된 상태이다. 이에 따라, 분리 마스크 패턴(115)의 정렬 오차를 줄일 수 있다.The gap between the pair of adjacent line spacers 113F with the first to fifth bridge spacers 113A to 113E interposed therebetween and the distance between the connecting portion P12 of the first bridge spacer 113A and the second bridge spacer 113B, And the connection portions P14 of the separation mask pattern 115 are formed to be wide enough to secure the alignment margin of the separation mask pattern 115. [ Accordingly, the misalignment of the separation mask pattern 115 can be reduced.

도 2g를 참조하면, 제1 내지 제5 브릿지 스페이서들(113A~113E), 라인 스페이서(113F), 및 분리 마스크 패턴(115)을 식각 베리어로 하드 마스크막(105)의 노출된 영역을 식각하여 하드 마스크 패턴(105A)을 형성한다. 하드 마스크 패턴(105A)을 형성하는 과정에서 분리 마스크 패턴(115), 제1 내지 제5 브릿지 스페이서들(113A~113E), 및 라인 스페이서(113F)가 제거될 수 있다.Referring to FIG. 2G, the exposed areas of the hard mask film 105 are etched using the first to fifth bridge spacers 113A to 113E, the line spacers 113F, and the separation mask pattern 115 as etching barriers Thereby forming a hard mask pattern 105A. The separation mask pattern 115, the first to fifth bridge spacers 113A to 113E, and the line spacer 113F may be removed in the process of forming the hard mask pattern 105A.

이어서, 하드 마스크 패턴(105A)을 식각 베리어로 절연막(103d)의 노출된 영역을 식각하여 금속 배선 및 콘택 패드가 형성될 영역인 트렌치들(T)을 형성한다.Then, the exposed region of the insulating film 103d is etched using the hard mask pattern 105A as an etching barrier to form the trenches T, which are regions where the metal wiring and the contact pad are to be formed.

도 2h를 참조하면, 트렌치들(T)을 도전물질로 채워 금속 배선들(ML) 및 콘택 패드(MP)를 형성한다. 구체적으로 제1 브릿지 스페이서(113A)를 구성하는 한 쌍의 라인부(P11) 사이에 대응하는 영역에 정의된 트렌치 내에는 콘택 패드(MP)가 형성된다. 그리고, 제2 브릿지 스페이서(113B)를 구성하는 한 쌍의 라인부(P11) 사이에 대응되는 영역과 분리 마스크 패턴(115)에 의해 차단되지 않으며 서로 인접한 제1 내지 제5 브릿지 스페이서들(113A~113E) 사이, 및 라인 스페이서들(113F) 사이에 대응되는 영역에 금속 배선들(ML)이 형성된다. 또한 금속 배선(ML)과 콘택 패드(MP) 사이 단선 영역(AR)을 사이에 두고 분리되며, 단선 영역(AR)은 분리 마스크 패턴(115)이 형성된 영역에 대응된다. 그리고, 단선 영역(AR)에 인접한 금속 배선(ML)의 일측이 단선 영역(AR) 쪽으로 돌출된 패드부(ML_P)를 더 포함할 수 있다.Referring to FIG. 2H, trenches T are filled with a conductive material to form metal interconnects ML and contact pads MP. Specifically, a contact pad MP is formed in a trench defined in a region corresponding to a space between a pair of line portions P11 constituting the first bridge spacer 113A. The first to fifth bridge spacers 113A to 113D which are not blocked by the separation mask pattern 115 and the regions corresponding to the space between the pair of line portions P11 constituting the second bridge spacer 113B, And metal interconnection lines ML are formed in the regions corresponding to between the line spacers 113E and 113E and the line spacers 113F. Also, the disconnection area AR is separated by a disconnection area AR between the metal interconnection ML and the contact pad MP, and the disconnection area AR corresponds to an area where the isolation mask pattern 115 is formed. The semiconductor device may further include a pad portion ML_P having one side of the metal wiring ML adjacent to the disconnection region AR protruding toward the disconnection region AR.

상기에서 하드 마스크 패턴(105A)은 금속 배선들(ML) 및 콘택 패드(MP)를 형성하기 전 제거될 수 있다.
In this case, the hard mask pattern 105A may be removed before forming the metal wirings ML and the contact pad MP.

101: 기판 103d: 절연막
105: 하드 마스크막 109A~109D: 제1 내지 제4 몰드 마스크 패턴
111: 희생층 113A~113E: 제1 내지 제5 브릿지 스페이서
113F: 라인 스페이서 105A: 하드 마스크 패턴
ML: 금속 배선 MP: 콘택 패드
AR: 단선 영역
P1, P11, P3, P13: 라인부 P2, P12, P4, P14: 연결부101: substrate 103d: insulating film
105: hard mask films 109A to 109D: first to fourth mold mask patterns
111: sacrificial layer 113A to 113E: first to fifth bridge spacers
113F: Line spacer 105A: Hard mask pattern
ML: Metal wiring MP: Contact pad
AR: disconnection area
P1, P11, P3, P13: Line portions P2, P12, P4, P14:

Claims (7)

절연막 상에 하드 마스크막을 형성하는 단계;
연결부와 상기 연결부로부터 일측 방향과 상기 일측 방향의 반대 방향으로 연장된 라인부들을 포함하는 적어도 하나의 브릿지 스페이서와, 상기 라인부들에 인접하여 상기 라인부에 나란하게 형성된 라인 스페이서를 상기 하드 마스크막 상에 형성하는 단계;
상기 연결부 상에 분리 마스크 패턴을 형성하는 단계;
상기 브릿지 스페이서, 상기 라인 스페이서, 및 상기 분리 마스크 패턴을 식각 베리어로 상기 하드 마스크막의 노출된 영역을 식각하여 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴을 식각 베리어로 상기 절연막의 노출된 영역을 식각하는 단계; 및
상기 절연막이 제거된 영역을 도전 물질로 채워서 상기 분리 마스크 패턴이 형성된 영역에서 단선된 금속 배선들을 형성하는 단계를 포함하고,
상기 브릿지 스페이서는
제1 간격으로 이격되며 서로 나란한 한 쌍의 제1 라인부, 상기 한 쌍의 제1 라인부 일단에 연결된 제1 연결부를 포함하는 제1 브릿지 스페이서;
상기 제1 연결부에 마주하는 제2 연결부, 상기 제2 연결부 양단에 연결되어 상기 제1 라인부와 반대 방향으로 서로 나란하게 연장되며 상기 제1 간격보다 좁은 제2 간격으로 이격된 한 쌍의 제2 라인부를 포함하는 제2 브릿지 스페이서;
상기 제1 브릿지 스페이서 외부를 감싸는 제3 브릿지 스페이서;
상기 제2 브릿지 스페이서 외부를 감싸는 제4 브릿지 스페이서; 및
상기 제4 브릿지 스페이서 외부를 짝수 겹으로 감싸는 제5 브릿지 스페이서들을 포함하는 반도체 소자의 제조방법.Forming a hard mask film on the insulating film;
At least one bridge spacer including a connecting portion and line portions extending in a direction opposite to the one direction from the connecting portion and a line spacer adjacent to the line portions and formed in parallel with the line portion, ;
Forming an isolation mask pattern on the connection portion;
Forming a hard mask pattern by etching the exposed area of the hard mask film with the bridge spacer, the line spacer, and the isolation mask pattern with an etching barrier;
Etching the exposed region of the insulating layer with the hard mask pattern using an etching barrier; And
Filling the region from which the insulating film is removed with a conductive material to form disconnection metal wirings in the region where the separation mask pattern is formed,
The bridge spacer
A first bridge spacer including a pair of first line portions spaced apart from each other by a first distance and connected to one end of the pair of first line portions;
A second connection portion facing the first connection portion, a pair of second connection portions connected to both ends of the second connection portion, extending in parallel to each other in a direction opposite to the first line portion, and spaced apart from each other by a second gap smaller than the first gap, A second bridge spacer including a line portion;
A third bridge spacer surrounding the outside of the first bridge spacer;
A fourth bridge spacer surrounding the outside of the second bridge spacer; And
And fifth bridge spacers surrounding the fourth bridge spacer in even-numbered pads. 삭제delete [청구항 3은(는) 설정등록료 납부시 포기되었습니다.][Claim 3 is abandoned upon payment of the registration fee.] 제 1 항에 있어서,
상기 분리 마스크 패턴은 상기 제1 및 제2 연결부 사이를 차단하는 반도체 소자의 제조방법.The method according to claim 1,
Wherein the separation mask pattern cuts off between the first and second connection portions. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.][Claim 4 is abandoned upon payment of the registration fee.] 제 1 항에 있어서,
상기 제1 및 제3 브릿지 스페이서 사이의 간격, 상기 제2 및 제4 브릿지 스페이서 사이의 간격, 및 서로 인접한 상기 제4 및 제5 브릿지 스페이서 사이의 간격은 상기 제1 간격보다 좁게 형성된 반도체 소자의 제조방법.The method according to claim 1,
Wherein the distance between the first and third bridge spacers, the distance between the second and fourth bridge spacers, and the distance between the fourth and fifth bridge spacers adjacent to each other are narrower than the first spacing Way. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.][Claim 5 is abandoned upon payment of registration fee.] 제 1 항에 있어서,
상기 브릿지 스페이서 및 상기 라인 스페이서를 형성하는 단계는
상기 하드 마스크 막 상에 제3 간격으로 이격되며 서로 나란한 한 쌍의 제3 라인부, 상기 한 쌍의 제3 라인부 일단에 연결된 제3 연결부를 포함하는 제1 몰드 마스크 패턴, 상기 제3 연결부에 마주하는 제4 연결부, 상기 제4 연결부 양단에 연결되어 상기 제3 라인부와 반대 방향으로 서로 나란하게 연장되며 상기 제3 간격보다 좁은 제4 간격으로 이격된 한 쌍의 제4 라인부를 포함하는 제2 몰드 마스크 패턴, 상기 제2 몰드 마스크 패턴 외부를 감싸는 적어도 한 겹의 제3 몰드 마스크 패턴들, 상기 제3 및 제4 라인부와 나란한 방향으로 연장되며 상기 제1 내지 제3 몰드 마스크 패턴들 양측에 배치된 제4 몰드 마스크 패턴들을 상기 하드 마스크막 상부에 서로 이격되게 형성하는 단계;
상기 제1 내지 제4 몰드 마스크 패턴들 사이의 공간을 희생층으로 채우는 단계;
상기 제1 내지 제4 몰드 마스크 패턴들을 제거하여 상기 희생층의 측벽을 노출시키는 단계;
상기 제1 내지 제4 몰드 마스크 패턴들이 제거된 전체 구조 표면을 따라 스페이서막을 형성하는 단계;
상기 희생층이 노출되도록 상기 스페이서막을 식각하는 단계; 및
상기 희생층을 제거하는 단계를 포함하는 반도체 소자의 제조방법.The method according to claim 1,
The step of forming the bridge spacer and the line spacer
A first mold mask pattern including a pair of third line portions spaced apart from each other by a third gap on the hard mask layer and connected to one end of the pair of third line portions, And a pair of fourth line portions connected to both ends of the fourth connection portion and extending in parallel to each other in a direction opposite to the third line portion and spaced apart from each other by a fourth interval smaller than the third interval, A first mold mask pattern, a second mold mask pattern, at least one third mold mask patterns surrounding the second mold mask pattern, and a second mold mask pattern extending in parallel with the third and fourth line portions, Forming a fourth mold mask pattern disposed on the hard mask film so as to be spaced apart from each other on the hard mask film;
Filling a space between the first through fourth mold mask patterns with a sacrificial layer;
Exposing side walls of the sacrificial layer by removing the first to fourth mold mask patterns;
Forming a spacer film along the entire structure surface from which the first to fourth mold mask patterns are removed;
Etching the spacer film to expose the sacrificial layer; And
And removing the sacrificial layer. 절연막 상에 하드 마스크막을 형성하는 단계;
상기 하드 마스크막 상에 라인 스페이서들 및 상기 라인 스페이서들 사이에서 서로 상반된 방향으로 연장되고 서로 마주하는 제1 및 제2 브릿지 스페이서들을 형성하는 단계;
상기 제1 브릿지 스페이서 상부로부터 상기 제2 브릿지 스페이서 상부로 연장된 분리 마스크 패턴을 형성하는 단계;
상기 분리 마스크 패턴, 상기 제1 브릿지 스페이서, 상기 제2 브릿지 스페이서, 및 상기 라인 스페이서들을 식각 베리어로 상기 하드 마스크막의 노출된 영역을 식각하여 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴을 식각 베리어로 상기 절연막의 노출된 영역을 식각하는 단계; 및
상기 절연막이 제거된 영역을 도전 물질로 채우는 단계를 포함하고,
상기 제1 브릿지 스페이서는 제1 간격으로 이격되며 서로 나란한 한 쌍의 제1 라인부, 상기 한 쌍의 제1 라인부 일단에 연결된 제1 연결부를 포함하고,
상기 제2 브릿지 스페이서는 상기 제1 연결부에 마주하는 제2 연결부, 상기 제2 연결부 양단에 연결되어 상기 제1 라인부와 반대 방향으로 서로 나란하게 연장되며 상기 제1 간격보다 좁은 제2 간격으로 이격된 한 쌍의 제2 라인부를 포함하는 반도체 소자의 제조방법.Forming a hard mask film on the insulating film;
Forming line spacers on the hard mask film and first and second bridge spacers extending in opposite directions and facing each other between the line spacers;
Forming an isolation mask pattern extending from above the first bridge spacer to overlying the second bridge spacer;
Forming a hard mask pattern by etching the exposed mask regions of the hard mask film with the isolation mask pattern, the first bridge spacer, the second bridge spacer, and the line spacers;
Etching the exposed region of the insulating layer with the hard mask pattern using an etching barrier; And
Filling the region from which the insulating film is removed with a conductive material,
Wherein the first bridge spacer includes a pair of first line portions spaced apart from each other by a first distance and aligned with each other, and a first connection portion connected to one end of the pair of first line portions,
The second bridge spacer includes a second connection portion facing the first connection portion, a second connection portion connected to both ends of the second connection portion and extending in parallel to the first line portion in a direction opposite to the first line portion, And a second line portion formed on the semiconductor substrate. 절연막 상에 하드 마스크막을 형성하는 단계;
상기 하드 마스크막 상에 라인 스페이서들, 및 상기 라인 스페이서들 사이에서 서로 상반된 방향으로 연장된 제1 그룹과 제2 그룹으로 구분되는 브릿지 스페이서들을 형성하는 단계;
상기 제1 그룹과 상기 제2 그룹 사이의 공간을 차단하도록 상기 브릿지 스페이서들 상에 분리 마스크 패턴을 형성하는 단계;
상기 분리 마스크 패턴, 상기 브릿지 스페이서들 및 상기 라인 스페이서들을 식각 베리어로 상기 하드 마스크막의 노출된 영역을 식각하여 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴을 식각 베리어로 상기 절연막의 노출된 영역을 식각하는 단계; 및
상기 절연막이 제거된 영역을 도전 물질로 채우는 단계를 포함하고,
상기 브릿지 스페이서들 각각은 서로 나란한 한 쌍의 라인부 및 상기 한 쌍의 라인부 일단에 연결된 연결부를 포함하고,
상기 제1 그룹을 구성하는 상기 브릿지 스페이서들의 개수보다, 상기 제2 그룹을 구성하는 상기 브릿지 스페이서들의 개수가 더 많은 반도체 소자의 제조방법.Forming a hard mask film on the insulating film;
Forming line spacers on the hard mask film and bridge spacers divided into a first group and a second group extending in directions opposite to each other between the line spacers;
Forming an isolation mask pattern on the bridge spacers to block a space between the first group and the second group;
Etching the exposed portions of the hard mask layer with the isolation mask pattern, the bridge spacers, and the line spacers to form a hard mask pattern;
Etching the exposed region of the insulating layer with the hard mask pattern using an etching barrier; And
Filling the region from which the insulating film is removed with a conductive material,
Wherein each of the bridge spacers includes a pair of line portions parallel to each other and a connection portion connected to one end of the pair of line portions,
Wherein the number of the bridge spacers constituting the second group is larger than the number of the bridge spacers constituting the first group.
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