KR20130072672A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR20130072672A
KR20130072672A KR1020110140202A KR20110140202A KR20130072672A KR 20130072672 A KR20130072672 A KR 20130072672A KR 1020110140202 A KR1020110140202 A KR 1020110140202A KR 20110140202 A KR20110140202 A KR 20110140202A KR 20130072672 A KR20130072672 A KR 20130072672A
Authority
KR
South Korea
Prior art keywords
spacer
bridge
line
mask pattern
layer
Prior art date
Application number
KR1020110140202A
Other languages
Korean (ko)
Other versions
KR101876941B1 (en
Inventor
김재택
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110140202A priority Critical patent/KR101876941B1/en
Publication of KR20130072672A publication Critical patent/KR20130072672A/en
Application granted granted Critical
Publication of KR101876941B1 publication Critical patent/KR101876941B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to reduce alignment error by forming a connection part of wide area. CONSTITUTION: A hard mask layer (105) is formed on an insulating layer (103d). A bridge spacer and a line spacer are formed on the hard mask layer. A separation mask pattern (115) is formed on a connection part. The exposed region of the hard mask layer is etched to form a hard mask pattern.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선들을 포함하는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including metal wires.

반도체 소자의 셀 어레이 영역에는 메모리 셀들이 컬럼 방향과 로우 방향을 따라 매트릭스 형태로 배열된다. 로우 방향의 메모리 셀들은 동일한 워드 라인에 연결되고, 컬럼 방향의 메모리 셀들은 동일한 비트 라인에 연결된다. 다수의 비트 라인들은 소정 방향을 따라 반복적으로 배열된다. 다수의 비트 라인들은 주변 영역의 페이지 버퍼에 연결된다. 페이지 버퍼는 비트 라인을 선택하기 위한 다수의 트랜지스터들을 포함한다.In the cell array region of the semiconductor device, memory cells are arranged in a matrix along column and row directions. Memory cells in the row direction are connected to the same word line, and memory cells in the column direction are connected to the same bit line. The plurality of bit lines are repeatedly arranged along a predetermined direction. The plurality of bit lines are connected to the page buffer of the peripheral area. The page buffer includes a plurality of transistors for selecting bit lines.

페이지 버퍼를 구성하는 다수의 트랜지스터들은 비트 라인 하부 층의 주변 영역에 배열된다. 페이지 버퍼의 트랜지스터들은 서로 연결될 수 있다. 예를 들어, 페이지 버퍼의 고전압 트랜지스터와 저전압 트랜지스터의 활성 영역은 그들 상에 각각 형성된 하부 콘택 플러그들, 하부 콘택 플러그 상에 형성된 하부 배선, 하부 배선 상에 형성된 상부 콘택 플러그들, 및 상부 콘택 플러그들 상에 형성되며 비트 라인과 동일층에 형성된 금속 배선들을 통해 서로 연결될 수 있다.The plurality of transistors constituting the page buffer are arranged in the peripheral region of the bit line lower layer. Transistors of the page buffer may be connected to each other. For example, the active regions of the high voltage transistor and the low voltage transistor of the page buffer may include lower contact plugs formed on them, lower wiring formed on the lower contact plug, upper contact plugs formed on the lower wiring, and upper contact plugs, respectively. It is formed on the bit line and may be connected to each other through metal wires formed on the same layer.

도 1은 페이지 버퍼의 금속 배선들을 나타낸 평면도이다. 도 1은 설명의 편의를 위해 페이지 버퍼의 일부만을 도시하였다.1 is a plan view illustrating metal lines of a page buffer. 1 illustrates only a part of a page buffer for convenience of description.

도 1을 참조하면, 금속 배선들(ML)은 주변 회로의 연결 구조를 구성하는 특정 콘택 패드(MP)와 동일층에 형성될 수 있다. 이 경우, 금속 배선들(ML)은 단선 영역(AR)을 사이에 두고 콘택 패드(MP)와 분리된다. Referring to FIG. 1, the metal lines ML may be formed on the same layer as a specific contact pad MP constituting a connection structure of a peripheral circuit. In this case, the metal lines ML are separated from the contact pads MP with the disconnection area AR therebetween.

상기에서 금속 배선들(ML)은 도면에 도시되지 않은 셀 어레이 영역의 비트 라인과 동일한 제1 폭(W1)으로 형성되며, 콘택 패드(MP)는 제1 폭(W1)보다 넓은 제2 폭(W2)으로 형성될 수 있다. 그리고 금속 배선들(ML)은 비트 라인들과 동일한 피치로 형성될 수 있다. 비트 라인들과 동일한 층에 형성되는 금속 배선들(ML)과 콘택 패드(MP)는 비트 라인들과 동시에 형성된다. In the above, the metal lines ML are formed to have the same first width W1 as the bit line of the cell array region, which is not shown in the drawing, and the contact pad MP has a second width (W) wider than the first width W1. W2). The metal lines ML may be formed at the same pitch as the bit lines. The metal lines ML and the contact pads MP formed on the same layer as the bit lines are formed at the same time as the bit lines.

반도체 소자의 디자인 룰이 감소됨에 따라, 감소된 디자인 룰에 따르는 미세 패턴을 구현하기 위하여 다양한 패턴 형성방법이 적용되고 있다. 특히, 리소그래피 기술을 통해 제공될 수 있는 노광 장비 및 노광 기술만으로는 구현하기 어려운 미세 패턴을 구현하기 위하여, 스페이서 패터닝(SPT: spacer patterning technology) 기술이 제안된바 있다. 스페이서 패터닝 기술을 이용하여 미세 패턴을 형성하는 경우, 미세 패턴들은 라인 형태로 평행하게 형성된다. 이러한 스페이서 패터닝 기술을 이용하여 미세 패턴들을 형성하는 경우, 단선 영역(AR)에서와 같이 미세 패턴의 불필요한 부분을 제거하기 위한 공정이 수행되어야 한다. 하지만, 미세 패턴들의 간격이 너무 좁아서 미세 패턴의 특정 부분만을 선택적으로 제거하기 어려운 문제가 있다.As the design rule of the semiconductor device is reduced, various pattern forming methods are applied to implement a fine pattern according to the reduced design rule. In particular, spacer patterning technology (SPT) has been proposed in order to realize a fine pattern that is difficult to implement using only the exposure apparatus and the exposure technique that can be provided through a lithography technique. When the fine patterns are formed using the spacer patterning technique, the fine patterns are formed in parallel in the form of lines. When the fine patterns are formed using the spacer patterning technique, a process for removing unnecessary portions of the fine pattern, such as in the disconnection region AR, must be performed. However, there is a problem that it is difficult to selectively remove only a specific portion of the fine pattern because the interval between the fine patterns is too narrow.

본 발명의 실시 예는 특정 영역에서 금속 배선들이 단선되도록 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.An embodiment of the present invention provides a method of manufacturing a semiconductor device that can be formed so that metal wires are disconnected in a specific region.

본 발명의 실시 예에 따른 반도체 소자의 제조방법은 절연막 상에 하드 마스크막을 형성하는 단계; 연결부와 상기 연결부로부터 일측 방향과 상기 일측 방향의 반대 방향으로 연장된 라인부들을 포함하는 적어도 하나의 브릿지 스페이서와, 상기 라인부들에 인접하여 상기 라인부에 나란하게 형성된 라인 스페이서를 상기 하드 마스크막 상에 형성하는 단계; 상기 연결부 상에 분리 마스크 패턴을 형성하는 단계; 상기 브릿지 스페이서, 상기 라인 스페이서, 및 상기 분리 마스크 패턴을 식각 베리어로 상기 하드 마스크막의 노출된 영역을 식각하여 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각 베리어로 상기 절연막의 노출된 영역을 식각하는 단계; 및 상기 절연막이 제거된 영역을 도전 물질로 채워서 상기 분리 마스크 패턴이 형성된 영역에서 분리된 금속 배선들을 형성하는 단계를 포함한다.Method of manufacturing a semiconductor device according to an embodiment of the present invention comprises the steps of forming a hard mask film on the insulating film; At least one bridge spacer including a connecting portion, and line portions extending in one direction from the connecting portion in a direction opposite to the one direction, and a line spacer formed in parallel with the line portions adjacent to the line portions, on the hard mask layer; Forming on; Forming a separation mask pattern on the connection portion; Etching the exposed area of the hard mask layer using the bridge spacer, the line spacer, and the separation mask pattern as an etch barrier to form a hard mask pattern; Etching the exposed region of the insulating layer using the hard mask pattern as an etching barrier; And forming metal wires separated from the region in which the isolation mask pattern is formed by filling the region from which the insulating layer is removed with a conductive material.

본 기술은 연결부와, 연결부로부터 일측 방향과 그의 반대 방향으로 연장된 라인부들을 포함하는 브릿지 스페이서의 연결부 상에 분리 마스크 패턴을 형성한 후, 분리 마스크 패턴과 브릿지 스페이서에 의해 개구된 영역에 금속 배선이 형성되도록 공정을 수행한다. 이로써, 본 기술은 금속 배선이 분리 마스크 패턴이 형성된 영역에서 단선되도록 할 수 있다.The present technology forms a separation mask pattern on a connection portion of a bridge spacer including a connection portion and line portions extending in one direction and the opposite direction from the connection portion, and then the metal wiring is formed in the area opened by the separation mask pattern and the bridge spacer. The process is carried out so that it is formed. As a result, the present technology allows the metal wiring to be disconnected in the region where the separation mask pattern is formed.

또한, 본 기술은 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 연결부가 형성되는 영역의 면적을 넓게 형성함으로써 분리 마스크 패턴의 정렬 오차를 줄일 수 있다.In addition, the present technology can reduce the alignment error of the separation mask pattern by forming a large area of the region where the connection portion is formed so as to secure the alignment margin of the separation mask pattern.

도 1은 페이지 버퍼의 금속 배선들을 나타낸 평면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.1 is a plan view illustrating metal lines of a page buffer.
2A to 2H are diagrams for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 2a 내지 도 2g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 도 2a 내지 도 2g는 설명의 편의를 위해, 셀 어레이 영역의 비트 라인들과 동일층에 형성되는 페이지 버퍼의 금속 배선들과 콘택 패드일부의 평면도와, 평면도를 A-A'방향으로 절취한 단면도를 도시하였다.2A to 2G are diagrams for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. 2A to 2G are plan views illustrating metal wirings and contact pads of a page buffer formed on the same layer as bit lines of a cell array region, and a plan view taken along the line A-A 'for convenience of description. Is shown.

도 2a를 참조하면, 하부 구조가 형성된 기판(101) 상에 절연막(103d)을 형성하고, 절연막(103d) 상에 하드 마스크막(105)을 형성한다.Referring to FIG. 2A, an insulating film 103d is formed on a substrate 101 on which a lower structure is formed, and a hard mask film 105 is formed on the insulating film 103d.

하부 구조는 기판(101) 상에 형성된 게이트 절연막(103a), 도면에 도시되진 않았으나 게이트 절연막(103a)을 포함하여 페이지 버퍼 영역과 같은 주변 회로 영역에 형성된 다수의 트랜지스터들, 게이트 절연막(103a)을 포함하여 셀 어레이 영역에 형성된 메모리 셀들을 포함한다. 또한 하부 구조는 다수의 트랜지스터들과 메모리 셀들 상에 적층된 하나 이상의 층간 절연막들(103b, 103c)과, 도면에 도시되진 않았으나 층간 절연막들(103b, 103c) 중 적어도 어느 하나의 내부에 형성된 하부 배선 또는 콘택 플러그를 더 포함할 수 있다. 상술한 하부 구조는 통상의 공정에 의해 형성되므로 하부 구조를 형성하는 방법에 대한 상세한 설명은 생략한다.The lower structure includes a gate insulating film 103a formed on the substrate 101, a plurality of transistors formed in a peripheral circuit region such as a page buffer region, including the gate insulating film 103a, and a gate insulating film 103a, which are not illustrated in the drawing. Including memory cells formed in the cell array region. In addition, the lower structure includes one or more interlayer insulating films 103b and 103c stacked on a plurality of transistors and memory cells, and a lower wiring formed inside at least one of the interlayer insulating films 103b and 103c although not shown in the drawing. Or it may further include a contact plug. Since the above-described substructure is formed by a conventional process, a detailed description of the method of forming the substructure is omitted.

절연막(103d)은 셀 어레이 영역의 비트 라인들 및, 비트 라인들과 동일층에 형성되는 페이지 버퍼의 금속 배선들 및 콘택 패드 사이를 절연하기 위한 것이다.The insulating film 103d is for insulating between the bit lines of the cell array region and the metal wirings and the contact pads of the page buffer formed on the same layer as the bit lines.

하드 마스크막(105)은 단일 물질막으로 형성되거나 경우에 따라 서로 다른 식각 선택비를 가진 2층 이상의 물질막으로 형성될 수 있다. 하드 마스크막(105)은 절연막(103d)에 대한 식각 선택비를 갖는 물질로 형성된다.The hard mask layer 105 may be formed of a single material film or two or more material films having different etching selectivity in some cases. The hard mask film 105 is formed of a material having an etch selectivity with respect to the insulating film 103d.

이어서, 하드 마스크막(105) 상에 제1 내지 제4 몰드 마스크 패턴들(109A~109D)을 서로 이격되게 형성한다. 제1 내지 제4 몰드 마스크 패턴들(109A~109D)은 하드 마스크막(105)에 대해 식각 선택비를 갖는 물질로 형성된다. 제1 내지 제4 몰드 마스크 패턴들(109A~109D)을 형성하기 위해 포토리소그래피 공정을 수행하여 몰드 마스크 패턴용 물질막을 패터닝할 수 있다. 상기에서 제1 내지 제4 몰드 마스크 패턴들(109A~109D)은 동일한 폭으로 형성할 수 있다.Subsequently, the first to fourth mold mask patterns 109A to 109D are formed to be spaced apart from each other on the hard mask film 105. The first to fourth mold mask patterns 109A to 109D are formed of a material having an etch selectivity with respect to the hard mask layer 105. The material layer for the mold mask pattern may be patterned by performing a photolithography process to form the first to fourth mold mask patterns 109A to 109D. The first to fourth mold mask patterns 109A to 109D may have the same width.

제1 몰드 마스크 패턴(109A)은 서로 이격된 한 쌍의 라인부(P1), 및 한 쌍의 라인부(P1) 일단에 연결된 연결부(P2)를 포함한다. 제2 몰드 마스크 패턴(109B)은 서로 이격된 한 쌍의 라인부(P3), 및 한 쌍의 라인부(P3) 일단에 연결된 연결부(P4)를 포함한다. 제1 몰드 마스크 패턴(109A)의 연결부(P2) 및 제2 몰드 마스크 마스크 패턴(109B)의 연결부(P4)는 서로 마주하도록 형성된다. 제1 몰드 마스크 패턴(109A)의 라인부(P1) 및 제2 몰드 마스크 패턴(109B)의 라인부(P3)은 서로 반대 방향을 따라 연장된다. 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)은 후속에서 형성될 콘택 패드의 폭을 정의한다. 제2 몰드 마스크 패턴(109B)을 구성하는 한 쌍의 라인부(P3) 간 간격(L2)은 후속에서 형성될 금속 배선의 폭을 정의한다. 금속 배선을 콘택 패드보다 미세하게 형성하기 위해서, 제2 몰드 마스크 패턴(109B)을 구성하는 한 쌍의 라인부(P3) 간 간격(L2)을 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)보다 좁게 형성한다.The first mold mask pattern 109A includes a pair of line portions P1 spaced apart from each other, and a connection portion P2 connected to one end of the pair of line portions P1. The second mold mask pattern 109B includes a pair of line portions P3 spaced apart from each other, and a connection portion P4 connected to one end of the pair of line portions P3. The connecting portion P2 of the first mold mask pattern 109A and the connecting portion P4 of the second mold mask mask pattern 109B are formed to face each other. The line portion P1 of the first mold mask pattern 109A and the line portion P3 of the second mold mask pattern 109B extend in opposite directions. The distance L1 between the pair of line portions P1 constituting the first mold mask pattern 109A defines the width of the contact pad to be subsequently formed. The interval L2 between the pair of line portions P3 constituting the second mold mask pattern 109B defines the width of the metal wiring to be subsequently formed. In order to form the metal wiring finer than the contact pad, the pair of pairs constituting the first mold mask pattern 109A may have a gap L2 between the pairs of line portions P3 constituting the second mold mask pattern 109B. It is formed narrower than the space | interval L1 between the line parts P1 of.

제3 몰드 마스크 패턴(109C)은 제2 몰드 마스크 패턴(109B)으로부터 이격되어 제2 몰드 마스크 패턴(109B) 외부를 감싸며 제2 몰드 마스크 패턴(109B)과 나란하게 형성된다. 제4 몰드 마스크 패턴(109D)은 라인부들(P1, P3)와 나란한 방향으로 연장된 라인 형태로 형성되며, 제1 내지 제3 몰드 마스크 패턴들(109A~109C) 양측에 배치된다. 서로 인접한 제4 몰드 마스크 패턴(109D) 사이의 간격(L3)과, 제1 몰드 마스크 패턴(109A)의 라인부(P1)와 이에 인접한 제4 몰드 마스크 패턴(109D) 사이의 간격(L4), 서로 인접한 제3 몰드 마스크 패턴(109C)과 제4 몰드 마스크 패턴(109D) 사이의 간격(L5), 제2 몰드 마스크 패턴(109B)의 라인부(P3)와 이에 인접한 제3 몰드 마스크 패턴(109C) 사이의 간격(L6)은 금속 배선의 폭을 정의한다. 상술한 간격들(L3~L6)은 동일하게 형성할 수 있다. 또한, 금속 배선을 콘택 패드보다 미세하게 형성하기 위해서, 상술한 간격들(L3~L6)을 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)보다 좁게 형성한다.The third mold mask pattern 109C is spaced apart from the second mold mask pattern 109B to surround the outside of the second mold mask pattern 109B and is formed to be parallel to the second mold mask pattern 109B. The fourth mold mask pattern 109D is formed in a line shape extending in parallel with the line portions P1 and P3 and disposed on both sides of the first to third mold mask patterns 109A to 109C. An interval L3 between the fourth mold mask patterns 109D adjacent to each other, an interval L4 between the line portion P1 of the first mold mask pattern 109A and the fourth mold mask pattern 109D adjacent thereto, An interval L5 between the third mold mask pattern 109C and the fourth mold mask pattern 109D adjacent to each other, the line portion P3 of the second mold mask pattern 109B, and the third mold mask pattern 109C adjacent thereto The gap L6 between) defines the width of the metal wiring. The above-described gaps L3 to L6 may be formed in the same manner. In addition, in order to form the metal wiring finer than the contact pad, the above-described gaps L3 to L6 are narrower than the gap L1 between the pair of line portions P1 constituting the first mold mask pattern 109A. Form.

도면에서는 설명의 편의를 위해 제2 몰드 마스크 패턴(109B) 외부에 한 겹의 제3 몰드 마스크 패턴(109C)이 형성된 경우를 예로 들어 설명하였으나, 제3 몰드 마스크 패턴(109C)은 제2 몰드 마스크 패턴(109B) 및 제4 몰드 마스크 패턴(109D) 사이의 간격에 따라 제2 몰드 마스크 패턴(109B) 외부에 한겹 이상으로 형성될 수 있다. 다수 겹의 제3 몰드 마스크 패턴들이 형성된 경우, 최외각의 제3 몰드 마스크 패턴은 제1 몰드 마스크 패턴(109A)과 대칭된 형태로 형성하며, 서로 인접한 제3 몰드 마스크 패턴들간 간격은 상술한 L3~L6와 동일하게 형성할 수 있다.In the drawing, for convenience of description, a case in which one layer of the third mold mask pattern 109C is formed outside the second mold mask pattern 109B has been described as an example, but the third mold mask pattern 109C is referred to as the second mold mask. One or more layers may be formed outside the second mold mask pattern 109B according to a gap between the pattern 109B and the fourth mold mask pattern 109D. When the plurality of third mold mask patterns are formed, the outermost third mold mask pattern is formed in a symmetrical form with the first mold mask pattern 109A, and the spacing between the adjacent third mold mask patterns is L3 described above. It can form similarly to -L6.

상기에서 제1 몰드 마스크 패턴(109A)의 연결부(P2)가 형성된 영역으로부터 제2 몰드 마스크 패턴(109B)의 연결부(P4)가 형성된 영역까지 단선 영역(AR)으로 예정된 영역 내 배치된다. 그리고, 제1 내지 제3 몰드 마스크 패턴들(109A~109C)을 사이에 두고 인접한 한 쌍의 제4 몰드 마스크 패턴(109D)은 단선 영역(AR)으로 예정된 영역을 사이에 두고 마주한다.In the above, the area is formed in the predetermined region as the disconnection area AR from the region where the connection portion P2 of the first mold mask pattern 109A is formed to the region where the connection portion P4 of the second mold mask pattern 109B is formed. In addition, the adjacent pair of fourth mold mask patterns 109D with the first to third mold mask patterns 109A to 109C therebetween may face each other with a region predetermined as the disconnection region AR.

제1 몰드 마스크 패턴(109A)의 연결부(P2)와 제2 몰드 마스크 패턴(109B)의 연결부(P4) 사이의 간격(L8)은 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성한다. 제1 내지 제3 몰드 마스크 패턴들(109A~109C)을 사이에 두고 인접한 한 쌍의 제4 몰드 마스크 패턴(109D) 사이의 간격(L7)은 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)보다 넓게 형성된다. 제1 몰드 마스크 패턴(109A)을 구성하는 한 쌍의 라인부(P1) 간 간격(L1)은 콘택 패턴의 폭을 정의하는 것으로 정렬 마진을 확보할 수 있을 만큼 충분히 크게 형성된다. 따라서, 제1 내지 제3 몰드 마스크 패턴들(109A~109C)을 사이에 두고 인접한 한 쌍의 제4 몰드 마스크 패턴(109D) 사이의 간격(L7) 또한 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 크다.The distance L8 between the connection portion P2 of the first mold mask pattern 109A and the connection portion P4 of the second mold mask pattern 109B is large enough to secure an alignment margin of the separation mask pattern to be formed later. Form wide enough. A gap L7 between the adjacent pair of fourth mold mask patterns 109D with the first to third mold mask patterns 109A to 109C interposed therebetween constitutes the first mold mask pattern 109A. It is formed wider than the distance (L1) between the line portions (P1) of. The distance L1 between the pair of line portions P1 constituting the first mold mask pattern 109A is large enough to define the width of the contact pattern so as to secure an alignment margin. Accordingly, the gap L7 between the adjacent pair of fourth mold mask patterns 109D with the first to third mold mask patterns 109A to 109C interposed therebetween also provides alignment margin of the separation mask pattern to be subsequently formed. Big enough to be secured.

도면에 도시하진 않았으나, 셀 어레이 영역에도 제4 몰드 마스크 패턴들(109D)과 동일한 폭 및 간격의 몰드 마스크 패턴들이 형성되어 비트 라인이 형성될 영역을 정의한다.Although not shown in the drawing, mold mask patterns having the same width and spacing as those of the fourth mold mask patterns 109D are formed in the cell array region to define a region in which a bit line is to be formed.

도 2b를 참조하면, 제1 내지 제4 몰드 마스크 패턴들(109A~109D) 사이의 공간을 희생층(111)으로 채운다. 희생층(111)은 몰드 마스크 패턴용 물질막에 대한 식각 선택비를 갖는 물질로 형성한다. 희생층(111)은 제1 내지 제4 몰드 마스크 패턴들(109A~109C) 사이의 공간을 매립할 만큼 충분한 두께의 희생층용 물질막을 형성한 후, 제1 내지 제4 몰드 마스크 패턴들(109A~109C)의 상면이 노출될 때 까지 희생층용 물질막을 평탄화함으로써 형성할 수 있다. 도면에 도시하진 않았으나, 셀 어레이 영역에 형성된 몰드 마스크 패턴들 사이 또한 희생층(111)으로 채워진다.Referring to FIG. 2B, the space between the first to fourth mold mask patterns 109A to 109D is filled with the sacrificial layer 111. The sacrificial layer 111 is formed of a material having an etch selectivity with respect to the material film for a mold mask pattern. The sacrificial layer 111 forms a material layer for sacrificial layer having a thickness sufficient to fill a space between the first to fourth mold mask patterns 109A to 109C, and then the first to fourth mold mask patterns 109A to It can be formed by planarizing the sacrificial layer material film until the top surface of 109C) is exposed. Although not shown in the drawings, the sacrificial layer 111 is also filled between the mold mask patterns formed in the cell array region.

도 2c를 참조하면, 제1 내지 제4 몰드 마스크 패턴(109A~109D)만을 선택적으로 식각하는 물질을 이용한 식각 공정으로 제1 내지 제4 몰드 마스크 패턴(109A~109D)만을 제거한다. 이로써, 희생층(111)의 측벽이 노출된다.Referring to FIG. 2C, only the first to fourth mold mask patterns 109A to 109D may be removed by an etching process using a material for selectively etching only the first to fourth mold mask patterns 109A to 109D. As a result, sidewalls of the sacrificial layer 111 are exposed.

도 2d를 참조하면, 희생층(111)과 선택비가 다른 물질로 측벽이 노출된 희생층(111)을 포함하는 전체 구조 표면을 따라 스페이서막을 증착한 후, 희생층(111)의 상면이 노출될 때 까지 스페이서막을 에치백 공정으로 식각한다. 이로써, 희생층(111)의 측벽에 스페이서들(113A~113F)이 형성된다. 이 때, 스페이서막의 증착 두께를 조절하여 희생층(111) 측벽들 사이의 중앙부가 스페이서막에 의해 채워지지 않도록 할 수 있으며, 스페이서들(113A~113F) 각각의 폭을 노광 해상도 한계보다 좁게 형성할 수 있다.Referring to FIG. 2D, after the spacer layer is deposited along the entire structure surface including the sacrificial layer 111 having the sidewalls exposed by a material having a different selectivity from the sacrificial layer 111, the top surface of the sacrificial layer 111 may be exposed. The spacer film is etched by an etch back process until As a result, spacers 113A to 113F are formed on sidewalls of the sacrificial layer 111. In this case, the deposition thickness of the spacer film may be adjusted to prevent the center portion between the sidewalls of the sacrificial layer 111 from being filled by the spacer film, and the width of each of the spacers 113A to 113F may be smaller than the exposure resolution limit. Can be.

스페이서들은 연결부와, 연결부로부터 일측 방향과 그 반대 방향으로 연장된 라인부들을 포함하는 적어도 하나의 브릿지 스페이서(113A~113E), 그리고 브릿지 스페이서(113A~113E)의 라인부에 나란하게 형성된 라인 스페이서를(113F)를 포함한다.The spacers include at least one bridge spacer 113A to 113E including a connecting portion, line portions extending in one direction and the opposite direction from the connecting portion, and line spacers formed parallel to the line portions of the bridge spacers 113A to 113E. (113F).

브릿지 스페이서는 제1 내지 제5 브릿지 스페이서(113A~113E)를 포함한다. 제1 브릿지 스페이서(113A)는 서로 이격된 한 쌍의 라인부(P11), 및 한 쌍의 라인부(P11) 일단에 연결된 연결부(P12)를 포함한다. 제2 브릿지 스페이서(113B)는 서로 이격된 한 쌍의 라인부(P13), 및 한 쌍의 라인부(P13) 일단에 연결된 연결부(P14)를 포함한다. 제1 브릿지 스페이서(113A)의 연결부(P12) 및 제2 브릿지 스페이서(113B)의 연결부(P14)는 서로 마주하도록 형성된다. 제1 브릿지 스페이서(113A)의 라인부(P11) 및 제2 브릿지 스페이서(113B)의 라인부(P13)는 서로 반대 방향을 따라 연장된다. 제1 브릿지 스페이서(113A)를 구성하는 한 쌍의 라인부(P11) 간 간격(L11)은 후속에서 형성될 콘택 패드의 폭을 정의하며 상술한 제1 몰드 마스크 패턴(109A)를 구성하는 한 쌍의 라인부(P1) 간 간격(L1)에 의해 결정된다. 제2 브릿지 스페이서(113B)를 구성하는 한 쌍의 라인부(P13) 간 간격(L12)은 후속에서 형성될 금속 배선의 폭을 정의하며, 상술한 제2 몰드 마스크 패턴(109B)을 구성하는 한 쌍의 라인부(P2)간 간격(L2)에 의해 결정된다. 제1 및 제2 몰드 마스크 패턴들(109A, 109B)을 형성할 때, L2를 L1보다 좁게 형성하였으므로, 금속 배선의 폭을 정의하는 L12 콘택 패드의 폭을 정의하는 L11 보다 좁게 형성될 수 있다.The bridge spacer includes first to fifth bridge spacers 113A to 113E. The first bridge spacer 113A includes a pair of line portions P11 spaced apart from each other, and a connection portion P12 connected to one end of the pair of line portions P11. The second bridge spacer 113B includes a pair of line portions P13 spaced apart from each other, and a connection portion P14 connected to one end of the pair of line portions P13. The connecting portion P12 of the first bridge spacer 113A and the connecting portion P14 of the second bridge spacer 113B are formed to face each other. The line portion P11 of the first bridge spacer 113A and the line portion P13 of the second bridge spacer 113B extend along opposite directions. The distance L11 between the pair of line portions P11 constituting the first bridge spacer 113A defines the width of the contact pad to be formed subsequently and the pair constituting the first mold mask pattern 109A described above. It is determined by the distance L1 between the line portions P1 of. The distance L12 between the pair of line portions P13 constituting the second bridge spacer 113B defines the width of the metal wiring to be subsequently formed, and as long as the above-described second mold mask pattern 109B is constituted. It is determined by the interval L2 between the pair of line portions P2. When forming the first and second mold mask patterns 109A and 109B, since L2 is formed to be narrower than L1, the first and second mold mask patterns 109A and 109B may be narrower than L11 which defines the width of the L12 contact pad which defines the width of the metal wiring.

제3 브릿지 스페이서(113C)는 제1 브릿지 스페이서(113A)로부터 이격되어 제1 브릿지 스페이서(113A) 외부를 감싸며 제1 브릿지 스페이서(113A)와 나란하게 형성된다. 제4 브릿지 스페이서(113D)는 제2 브릿지 스페이서(116B)로부터 이격되어 제2 브릿지 스페이서(113B) 외부를 감싸며 제2 브릿지 스페이서(113B)와 나란하게 형성된다. 제5 브릿지 스페이서들(113E)은 서로 이격되어 짝수 겹으로 형성되며, 제4 브릿지 스페이서(113D)로부터 이격되어 제4 브릿지 스페이서(113D) 외부를 감싸며 제4 브릿지 스페이서(113D)와 나란하게 형성된다. 제5 브릿지 스페이서들(113E)의 형성 개수는 상술한 제3 몰드 마스크 패턴(109C)의 형성 개수에 비례하여 2개씩 증가한다. 예를 들어 제3 몰드 마스크 패턴(109C)이 1개 형성된 경우, 2개의 제5 브릿지 스페이서들(113E)이 형성되며, 제3 몰드 마스크 패턴(109C)이 2개 형성된 경우 4개의 제5 브릿지 스페이서들(113E)이 형성된다. 이 때, 최외각에 형성된 제5 브릿지 스페이서는 제3 브릿지 스페이서(113C)와 대칭된 형태로 형성된다.The third bridge spacer 113C is spaced apart from the first bridge spacer 113A, surrounds the outside of the first bridge spacer 113A, and is formed to be parallel to the first bridge spacer 113A. The fourth bridge spacer 113D is spaced apart from the second bridge spacer 116B to surround the outside of the second bridge spacer 113B and is formed to be parallel to the second bridge spacer 113B. The fifth bridge spacers 113E are spaced apart from each other to form an even layer, and are spaced apart from the fourth bridge spacer 113D to surround the outside of the fourth bridge spacer 113D and are formed to be parallel to the fourth bridge spacer 113D. . The number of formation of the fifth bridge spacers 113E increases by two in proportion to the number of formation of the third mold mask pattern 109C described above. For example, when the third mold mask pattern 109C is formed, two fifth bridge spacers 113E are formed. When the third mold mask pattern 109C is formed, four fifth bridge spacers are formed. Fields 113E are formed. At this time, the fifth bridge spacer formed at the outermost portion is formed in a symmetrical form with the third bridge spacer 113C.

라인 스페이서들(113F)은 라인부들(P11, P13)과 나란한 방향으로 연장된 라인 형태로 형성되며, 제1 내지 제5 몰드 마스크 패턴들(113A~113E) 양측에 배치된다. 서로 인접한 라인 스페이서들(113F) 사이의 간격과, 제1 브릿지 스페이서(113A)의 라인부(P11)와 이에 인접한 제3 브릿지 스페이서(113C) 사이의 간격, 서로 인접한 제3 브릿지 스페이서(113C)와 라인 스페이서(113F) 사이의 간격, 제2 브릿지 스페이서(113B)의 라인부(P13)와 이에 인접한 제4 브릿지 스페이서(113D) 사이의 간격, 서로 인접한 제4 브릿지 스페이서(113D)와 제5 브릿지 스페이서(113E) 사이의 간격, 서로 인접한 제5 브릿지 스페이서들(113E) 사이의 간격, 및 서로 인접한 제5 브릿지 스페이서(113E)와 라인 스페이서(113F) 사이의 간격은 금속 배선의 폭을 정의한다. 상술한 간격들은 금속 배선을 콘택 패드보다 미세하게 형성하기 위해서, 제1 브릿지 스페이서(113A)를 구성하는 한 쌍의 라인부(P11) 간 간격(L11)보다 좁게 형성할 수 있으며, 스페이서막의 형성두께를 제어하여 노광 해상도 한계보다 좁게 형성할 수 있다. The line spacers 113F are formed in a line shape extending in parallel with the line portions P11 and P13 and disposed on both sides of the first to fifth mold mask patterns 113A to 113E. The distance between the line spacers 113F adjacent to each other, the distance between the line portion P11 of the first bridge spacer 113A and the third bridge spacer 113C adjacent thereto, and the third bridge spacer 113C adjacent to each other; Space between the line spacer 113F, space between the line portion P13 of the second bridge spacer 113B and the fourth bridge spacer 113D adjacent thereto, and the fourth bridge spacer 113D and the fifth bridge spacer adjacent to each other. The spacing between 113E, the spacing between the fifth bridge spacers 113E adjacent to each other, and the spacing between the fifth bridge spacer 113E and the line spacer 113F adjacent to each other define the width of the metal wiring. The above-described gaps may be formed to be narrower than the gap L11 between the pair of line portions P11 constituting the first bridge spacer 113A in order to form the metal wiring finer than the contact pad, and the thickness of the spacer film may be formed. Can be made narrower than the exposure resolution limit.

상기에서 제1 브릿지 스페이서(113A)의 연결부(P12)가 형성된 영역으로부터 제2 브릿지 스페이서(113B)의 연결부(P14)가 형성된 영역까지 단선 영역(AR)으로 예정된 영역 내 배치된다. 그리고, 제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F)는 단선 영역(AR)으로 예정된 영역을 사이에 두고 마주한다.In the above, the area is formed in the predetermined region as the disconnection region AR from the region where the connection portion P12 of the first bridge spacer 113A is formed to the region where the connection portion P14 of the second bridge spacer 113B is formed. The pair of line spacers 113F adjacent to each other with the first to fifth bridge spacers 113A to 113E face each other with a region predetermined as the disconnection region AR.

제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F) 사이의 간격과 제1 브릿지 스페이서(113A)의 연결부(P12)와 제2 브릿지 스페이서(113B)의 연결부(P14) 사이의 간격은 도 2a에서 상술한 L7 및 L8에 의해 정의된다. L7 및 L8은 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성되었다. 이에 따라, 제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F) 사이의 간격과 제1 브릿지 스페이서(113A)의 연결부(P12)와 제2 브릿지 스페이서(113B)의 연결부(P14) 사이의 간격은 또한, 후속에서 형성될 분리 마스크 패턴의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성된다.Interval between a pair of adjacent line spacers 113F with the first to fifth bridge spacers 113A to 113E interposed therebetween, and the connecting portion P12 and the second bridge spacer 113B of the first bridge spacer 113A. The spacing between the connecting portions P14 of is defined by L7 and L8 described above in FIG. 2A. L7 and L8 were formed wide enough to secure the alignment margin of the separation mask pattern to be subsequently formed. Accordingly, the distance between the pair of adjacent line spacers 113F with the first to fifth bridge spacers 113A to 113E interposed therebetween, and the connecting portion P12 and the second bridge spacer of the first bridge spacer 113A. The spacing between the connecting portions P14 of the 113B is also formed wide enough to secure the alignment margin of the separation mask pattern to be formed subsequently.

도 2e를 참조하면, 희생층(111)을 선택적으로 식각하는 식각 물질로 희생층(111)을 제거한다. Referring to FIG. 2E, the sacrificial layer 111 is removed with an etching material for selectively etching the sacrificial layer 111.

도 2f를 참조하면, 제1 브릿지 스페이서(113A)의 연결부(P12)와 상기 제2 브릿지 스페이서(113B) 사이를 차단하는 분리 마스크 패턴(115)을 제1 내지 제5 브릿지 스페이서(113A~113E)와 라인 스페이서(113F)가 형성된 전체 구조 상부에 형성한다. 분리 마스크 패턴(115)은 단선 영역(AR)을 정의하는 패턴으로서, 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있다.Referring to FIG. 2F, the separation mask pattern 115 for blocking between the connection portion P12 of the first bridge spacer 113A and the second bridge spacer 113B may include the first to fifth bridge spacers 113A to 113E. And line spacers 113F are formed on the entire structure. The separation mask pattern 115 may be a pattern defining the disconnection area AR and may be a photoresist pattern formed through a photolithography process.

제1 내지 제5 브릿지 스페이서들(113A~113E)을 사이에 두고 인접한 한 쌍의 라인 스페이서(113F) 사이의 간격과 제1 브릿지 스페이서(113A)의 연결부(P12)와 제2 브릿지 스페이서(113B)의 연결부(P14) 사이의 간격은 분리 마스크 패턴(115)의 정렬 마진을 확보할 수 있을 만큼 충분히 넓게 형성된 상태이다. 이에 따라, 분리 마스크 패턴(115)의 정렬 오차를 줄일 수 있다.Interval between a pair of adjacent line spacers 113F with the first to fifth bridge spacers 113A to 113E interposed therebetween, and the connecting portion P12 and the second bridge spacer 113B of the first bridge spacer 113A. The spacing between the connecting portions P14 is wide enough to secure the alignment margin of the separation mask pattern 115. Accordingly, the alignment error of the separation mask pattern 115 can be reduced.

도 2g를 참조하면, 제1 내지 제5 브릿지 스페이서들(113A~113E), 라인 스페이서(113F), 및 분리 마스크 패턴(115)을 식각 베리어로 하드 마스크막(105)의 노출된 영역을 식각하여 하드 마스크 패턴(105A)을 형성한다. 하드 마스크 패턴(105A)을 형성하는 과정에서 분리 마스크 패턴(115), 제1 내지 제5 브릿지 스페이서들(113A~113E), 및 라인 스페이서(113F)가 제거될 수 있다.Referring to FIG. 2G, the exposed regions of the hard mask layer 105 are etched using the first to fifth bridge spacers 113A to 113E, the line spacer 113F, and the separation mask pattern 115 as an etch barrier. The hard mask pattern 105A is formed. In the process of forming the hard mask pattern 105A, the isolation mask pattern 115, the first to fifth bridge spacers 113A to 113E, and the line spacer 113F may be removed.

이어서, 하드 마스크 패턴(105A)을 식각 베리어로 절연막(103d)의 노출된 영역을 식각하여 금속 배선 및 콘택 패드가 형성될 영역인 트렌치들(T)을 형성한다.Next, the exposed regions of the insulating layer 103d are etched using the hard mask pattern 105A as an etching barrier to form trenches T, which are regions in which metal wires and contact pads are to be formed.

도 2h를 참조하면, 트렌치들(T)을 도전물질로 채워 금속 배선들(ML) 및 콘택 패드(MP)를 형성한다. 구체적으로 제1 브릿지 스페이서(113A)를 구성하는 한 쌍의 라인부(P11) 사이에 대응하는 영역에 정의된 트렌치 내에는 콘택 패드(MP)가 형성된다. 그리고, 제2 브릿지 스페이서(113B)를 구성하는 한 쌍의 라인부(P11) 사이에 대응되는 영역과 분리 마스크 패턴(115)에 의해 차단되지 않으며 서로 인접한 제1 내지 제5 브릿지 스페이서들(113A~113E) 사이, 및 라인 스페이서들(113F) 사이에 대응되는 영역에 금속 배선들(ML)이 형성된다. 또한 금속 배선(ML)과 콘택 패드(MP) 사이 단선 영역(AR)을 사이에 두고 분리되며, 단선 영역(AR)은 분리 마스크 패턴(115)이 형성된 영역에 대응된다. 그리고, 단선 영역(AR)에 인접한 금속 배선(ML)의 일측이 단선 영역(AR) 쪽으로 돌출된 패드부(ML_P)를 더 포함할 수 있다.Referring to FIG. 2H, the trenches T may be filled with a conductive material to form metal wires ML and a contact pad MP. Specifically, a contact pad MP is formed in the trench defined in the region corresponding to the pair of line portions P11 constituting the first bridge spacer 113A. In addition, the first to fifth bridge spacers 113A ˜ adjacent to each other that are not blocked by the separation mask pattern 115 and a region corresponding to the pair of line portions P11 constituting the second bridge spacer 113B. Metal wires ML are formed in a region corresponding to between 113E and between the line spacers 113F. In addition, the disconnection area AR is separated between the metal line ML and the contact pad MP, and the disconnection area AR corresponds to an area where the isolation mask pattern 115 is formed. In addition, one side of the metal line ML adjacent to the disconnection area AR may further include a pad part ML_P protruding toward the disconnection area AR.

상기에서 하드 마스크 패턴(105A)은 금속 배선들(ML) 및 콘택 패드(MP)를 형성하기 전 제거될 수 있다.
The hard mask pattern 105A may be removed before forming the metal lines ML and the contact pad MP.

101: 기판 103d: 절연막
105: 하드 마스크막 109A~109D: 제1 내지 제4 몰드 마스크 패턴
111: 희생층 113A~113E: 제1 내지 제5 브릿지 스페이서
113F: 라인 스페이서 105A: 하드 마스크 패턴
ML: 금속 배선 MP: 콘택 패드
AR: 단선 영역
P1, P11, P3, P13: 라인부 P2, P12, P4, P14: 연결부101: substrate 103d: insulating film
105: hard mask films 109A to 109D: first to fourth mold mask patterns
111: sacrificial layers 113A to 113E: first to fifth bridge spacers
113F: Line spacer 105A: Hard mask pattern
ML: Metal Wiring MP: Contact Pad
AR: disconnection area
P1, P11, P3, P13: Line part P2, P12, P4, P14: Connection part

Claims (5)

절연막 상에 하드 마스크막을 형성하는 단계;
연결부와 상기 연결부로부터 일측 방향과 상기 일측 방향의 반대 방향으로 연장된 라인부들을 포함하는 적어도 하나의 브릿지 스페이서와, 상기 라인부들에 인접하여 상기 라인부에 나란하게 형성된 라인 스페이서를 상기 하드 마스크막 상에 형성하는 단계;
상기 연결부 상에 분리 마스크 패턴을 형성하는 단계;
상기 브릿지 스페이서, 상기 라인 스페이서, 및 상기 분리 마스크 패턴을 식각 베리어로 상기 하드 마스크막의 노출된 영역을 식각하여 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴을 식각 베리어로 상기 절연막의 노출된 영역을 식각하는 단계; 및
상기 절연막이 제거된 영역을 도전 물질로 채워서 상기 분리 마스크 패턴이 형성된 영역에서 단선된 금속 배선들을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a hard mask film on the insulating film;
At least one bridge spacer including a connecting portion, and line portions extending in one direction from the connecting portion in a direction opposite to the one direction, and a line spacer formed in parallel with the line portions adjacent to the line portions, on the hard mask layer; Forming on;
Forming a separation mask pattern on the connection portion;
Etching the exposed area of the hard mask layer using the bridge spacer, the line spacer, and the separation mask pattern as an etch barrier to form a hard mask pattern;
Etching the exposed region of the insulating layer using the hard mask pattern as an etching barrier; And
Filling the region from which the insulating layer has been removed with a conductive material to form disconnected metal lines in the region in which the isolation mask pattern is formed. 제 1 항에 있어서,
상기 브릿지 스페이서는
제1 간격으로 이격되며 서로 나란한 한 쌍의 제1 라인부, 상기 한 쌍의 제1 라인부 일단에 연결된 제1 연결부를 포함하는 제1 브릿지 스페이서;
상기 제1 연결부에 마주하는 제2 연결부, 상기 제2 연결부 양단에 연결되어 상기 제1 라인부와 반대 방향으로 서로 나란하게 연장되며 상기 제1 간격보다 좁은 제2 간격으로 이격된 한 쌍의 제2 라인부를 포함하는 제2 브릿시 스페이서;
상기 제1 브릿지 스페이서 외부를 감싸는 제3 브릿지 스페이서;
상기 제2 브릿지 스페이서 외부를 감싸는 제4 브릿지 스페이서; 및
상기 제4 브릿지 스페이서 외부를 짝수 겹으로 감싸는 제5 브릿지 스페이서들을 포함하는 반도체 소자의 제조방법.The method of claim 1,
The bridge spacer
A first bridge spacer including a pair of first line parts spaced at first intervals and parallel to each other, and a first connection part connected to one end of the pair of first line parts;
A second connection part facing the first connection part, a pair of second parts connected to both ends of the second connection part and extending in parallel with each other in a direction opposite to the first line part and spaced apart by a second gap narrower than the first gap; A second bristle spacer comprising a line portion;
A third bridge spacer surrounding the outside of the first bridge spacer;
A fourth bridge spacer surrounding the outside of the second bridge spacer; And
And manufacturing fifth bridge spacers surrounding the outside of the fourth bridge spacer with an even layer. 제 2 항에 있어서,
상기 분리 마스크 패턴은 상기 제1 및 제2 연결부 사이를 차단하는 반도체 소자의 제조방법.3. The method of claim 2,
The isolation mask pattern may block the first and second connection portions. 제 2 항에 있어서,
상기 제1 및 제3 브릿지 스페이서 사이의 간격, 상기 제2 및 제4 브릿지 스페이서 사이의 간격, 및 서로 인접한 상기 제4 및 제5 브릿지 스페이서 사이의 간격, 은 상기 제1 간격보다 좁게 형성된 반도체 소자의 제조방법.3. The method of claim 2,
A gap between the first and third bridge spacers, a gap between the second and fourth bridge spacers, and a distance between the fourth and fifth bridge spacers adjacent to each other, wherein the gap between the first and third bridge spacers is smaller than the first gap. Manufacturing method. 제 1 항에 있어서,
상기 브릿지 스페이서 및 상기 라인 스페이서를 형성하는 단계는
상기 하드 마스크 막 상에 상기 제3 간격으로 이격되며 서로 나란한 한 쌍의 제3 라인부, 상기 한 쌍의 제3 라인부 일단에 연결된 제3 연결부를 포함하는 제1 몰드 마스크 패턴, 상기 제3 연결부에 마주하는 제4 연결부, 상기 제4 연결부 양단에 연결되어 상기 제3 라인부와 반대 방향으로 서로 나란하게 연장되며 상기 제3 간격보다 좁은 제4 간격으로 이격된 한 쌍의 제4 라인부를 포함하는 제2 몰드 마스크 패턴, 상기 제2 몰드 마스크 패턴 외부를 감싸는 적어도 한 겹의 제3 몰드 마스크 패턴들, 상기 제3 및 제4 라인부와 나란한 방향으로 연장되며 상기 제1 내지 제3 몰드 마스크 패턴들 양측에 배치된 제4 몰드 마스크 패턴들을 상기 하드 마스크막 상부에 서로 이격되게 형성하는 단계;
상기 제1 내지 제4 몰드 마스크 패턴들 사이의 공간을 희생층으로 채우는 단계;
상기 제1 내지 제4 몰드 마스크 패턴들을 제거하여 상기 희생층의 측벽을 노출시키는 단계;
상기 제1 내지 제4 몰드 마스크 패턴들이 제거된 전체 구조 표면을 따라 스페이서막을 형성하는 단계;
상기 희생층이 노출되도록 상기 스페이서막을 식각하는 단계; 및
상기 희생층을 제거하는 단계를 포함하는 반도체 소자의 제조방법.The method of claim 1,
Forming the bridge spacer and the line spacer
A first mold mask pattern including a pair of third line parts spaced apart from each other on the hard mask layer and parallel to each other, and a third connection part connected to one end of the pair of third line parts; A fourth connection part facing the second connection part, and a pair of fourth line parts connected to both ends of the fourth connection part and extending in parallel with each other in a direction opposite to the third line part and spaced at a fourth interval narrower than the third interval; A second mold mask pattern, at least one layer of third mold mask patterns surrounding the outside of the second mold mask pattern, extending in a direction parallel to the third and fourth line portions, and the first to third mold mask patterns Forming fourth mold mask patterns on both sides of the hard mask layer to be spaced apart from each other;
Filling a space between the first to fourth mold mask patterns with a sacrificial layer;
Removing the first to fourth mold mask patterns to expose sidewalls of the sacrificial layer;
Forming a spacer film along the entire structure surface from which the first to fourth mold mask patterns are removed;
Etching the spacer layer to expose the sacrificial layer; And
Removing the sacrificial layer.
KR1020110140202A 2011-12-22 2011-12-22 Method of manufacturing semiconductor device KR101876941B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110140202A KR101876941B1 (en) 2011-12-22 2011-12-22 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110140202A KR101876941B1 (en) 2011-12-22 2011-12-22 Method of manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
KR20130072672A true KR20130072672A (en) 2013-07-02
KR101876941B1 KR101876941B1 (en) 2018-07-12

Family

ID=48987296

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110140202A KR101876941B1 (en) 2011-12-22 2011-12-22 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR101876941B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160082388A (en) * 2014-12-26 2016-07-08 삼성전자주식회사 A semiconductor device and method for fabricating the semiconductor device
CN111146183A (en) * 2018-11-02 2020-05-12 爱思开海力士有限公司 Semiconductor device and method of forming pattern for semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101192359B1 (en) * 2007-12-17 2012-10-18 삼성전자주식회사 NAND flash memory device and method for manufacturing the same
KR100919349B1 (en) * 2007-12-27 2009-09-25 주식회사 하이닉스반도체 Method of forming metal wiring in flash memory device
JP4789158B2 (en) * 2008-08-18 2011-10-12 株式会社東芝 Semiconductor device manufacturing method and semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160082388A (en) * 2014-12-26 2016-07-08 삼성전자주식회사 A semiconductor device and method for fabricating the semiconductor device
CN111146183A (en) * 2018-11-02 2020-05-12 爱思开海力士有限公司 Semiconductor device and method of forming pattern for semiconductor device
US11289420B2 (en) 2018-11-02 2022-03-29 SK Hynix Inc. Semiconductor device and method of forming patterns for a semiconductor device
CN111146183B (en) * 2018-11-02 2024-04-09 爱思开海力士有限公司 Semiconductor device and method of forming pattern for semiconductor device

Also Published As

Publication number Publication date
KR101876941B1 (en) 2018-07-12

Similar Documents

Publication Publication Date Title
US8759224B2 (en) Method of forming a pattern structure for a semiconductor device
KR101528823B1 (en) Semiconductor memory device and method of manufacturing the same
KR20100076704A (en) Wire structure of semiconductor device and manufacturing method therefor
KR20110092514A (en) Semiconductor device having bit line interconnection with enlarged width and lowered level on bit line contact and fabricating methods of the same
KR101717549B1 (en) Method for fabricating semiconductor device
KR20120084396A (en) A connect structure and method of manufacturing a semiconductor device using the same
KR20110028971A (en) Methods of manufacturing semiconductor device forming two different contact holes for each size by using one photo process
KR20140112701A (en) Methods of forming a pattern and methods of manufacturing a semiconductor device using the same
KR101353343B1 (en) Semiconductor Devices Having Storage Nodes Respectively Spaced away To Different Distances From One Side Of Bit Line Pattern On Active and Methods Of Forming The Same
TWI512948B (en) Method of manufacturing high-integrated semiconductor device and semiconductor device manufactured using the same
KR20130117410A (en) Semiconductor apparatus and method of manufacturing the same
JP2003023108A (en) Integrated circuit device provided with self-alignment contact pad having increased alignment margin and manufacturing method therefor
JP2013102136A (en) Semiconductor device and manufacturing method of the same
KR100819559B1 (en) Semiconductor integrated circuit devices having gate pattern suitable for physically spacing electrical nodes from each other on semiconductor substrate with the gate pattern diposed between the electrical nodes and methods of forming the same
KR101876941B1 (en) Method of manufacturing semiconductor device
US10665544B2 (en) Semiconductor device including conductive patterns
KR101203270B1 (en) Semiconductor device
KR20130026119A (en) Semiconductor device with fadless structure and method for fabricating the same
KR20140028906A (en) Semiconductor device and method for manufacturing the same
KR101120176B1 (en) Method for fabricating semiconductor device
KR101082719B1 (en) Method of manufacturing patterns for a semiconductor device
JP7539323B2 (en) Storage device and manufacturing method thereof
KR101053990B1 (en) Pattern formation method of semiconductor device
KR100348309B1 (en) Method for fabricating semiconductor device
KR100744659B1 (en) Method for fabricating the same of semiconductor device in bit line pattern

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant