KR101869241B1 - 가변 이득 위상 변위기 - Google Patents

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박진석
강승훈
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    • H—ELECTRICITY
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Abstract

가변 이득 위상 변위기는 I/Q 발생기 및 벡터 합 회로를 포함한다. I/Q 발생기는 입력 신호에 기초하여 위상 신호들을 발생한다. 벡터 합 회로는 위상 신호들, 선택 신호들 및 전류 제어 신호들에 기초하여, 제1, 제2, 제3 및 제4 동상 벡터들과 제1, 제2, 제3 및 제4 직각 위상 벡터들의 크기 및 방향을 조절하고, 이를 더하여 출력 신호를 발생한다. 벡터 합 회로는 제1, 제2, 제3 및 제4 벡터 합 셀들 및 제1, 제2, 제3 및 제4 전류 제어 회로들을 포함한다. 제1 및 제2 벡터 합 셀들은 제1 및 제2 동상 벡터들 및 제1 및 제2 직각 위상 벡터들의 방향을 조절한다. 제3 및 제4 벡터 합 셀들은 제3 및 제4 동상 벡터들 및 제3 및 제4 직각 위상 벡터들의 방향을 조절한다. 제1 및 제2 전류 제어 회로들은 제1 및 제2 벡터 합 셀들과 연결되고, 제1 전류의 크기 및 제2 전류의 크기를 조절한다. 제3 및 제4 전류 제어 회로들은 제3 및 제4 벡터 합 셀들과 연결되고, 제3 전류의 크기 및 제4 전류의 크기를 조절한다.

Description

가변 이득 위상 변위기{GAIN VARIABLE PHASE SHIFTER}
본 발명은 신호 처리에 관한 것으로서, 더욱 상세하게는 빔포밍(beam-forming)에 적용하기 위한 가변 이득 위상 변위기에 관한 것이다.
최근 연구되고 있는 5G 이동통신 시스템은, 4G 이동통신 시스템인 LTE(long term evolution)에 비해 약 수십 배에서 수백 배의 네트워크 용량을 필요로 하며, 이를 위해 여러 개의 대용량 다중 안테나(massive MIMO(multi input multi output))와 빔포밍(beam-forming) 등의 기술이 이용될 수 있다.
무선통신에서 빔포밍은 스마트 안테나(smart antenna)의 한 방식으로, 안테나의 빔이 해당 단말에게만 국한하여 비추도록 하는 기술이다. 최근에는 RF 단에서 위상 배열을 만드는 아날로그 위상배열 빔포밍이 연구되고 있으며, 특히 핵심 블록인 위상 변위 블록과 이득 조절 블록에 대한 연구가 활발하다. 위상 변위 블록은 각 신호 경로에 적합하도록 위상을 바꿔주는 역할을 수행하며, 이득 조절 블록은 각 신호 경로에 대한 이득 에러를 보상하는 역할을 수행한다.
종래에는 위상 변위 블록과 이득 조절 블록을 구분하여 설계하였으나, 이 경우 위상과 이득을 독립적으로 조절하기 어렵다는 문제가 있었다. 또한, 종래에는 이득 조절 블록으로 가변 이득 증폭기(variable gain amplifier; VGA) 또는 감쇠기(attenuator)를 이용하였으나, 이 경우 회로 크기가 증가하는 문제가 있었다.
본 발명의 일 목적은 위상과 이득을 독립적으로 한 번에 조절 가능한 가변 이득 위상 변위기를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 가변 이득 위상 변위기는 I/Q 발생기 및 벡터 합 회로를 포함한다. 상기 I/Q 발생기는 입력 신호에 기초하여 제1, 제2, 제3 및 제4 위상 신호들을 발생한다. 상기 벡터 합 회로는 상기 제1, 제2, 제3 및 제4 위상 신호들, 제1, 제2, 제3 및 제4 선택 신호들 및 제1, 제2, 제3 및 제4 전류 제어 신호들에 기초하여, 제1, 제2, 제3 및 제4 동상(in-phase) 벡터들과 제1, 제2, 제3 및 제4 직각 위상(quadrature) 벡터들의 크기 및 방향을 조절하고, 상기 제1, 제2, 제3 및 제4 동상 벡터들과 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들을 더하여 출력 신호에 대응하는 제1 및 제2 차동 출력 신호들을 발생한다. 상기 벡터 합 회로는 제1, 제2, 제3 및 제4 벡터 합 셀들 및 제1, 제2, 제3 및 제4 전류 제어 회로들을 포함한다. 상기 제1 및 제2 벡터 합 셀들은 상기 제1 및 제2 선택 신호들에 기초하여 상기 제1 및 제2 동상 벡터들 및 상기 제1 및 제2 직각 위상 벡터들의 방향을 조절한다. 상기 제3 및 제4 벡터 합 셀들은 상기 제3 및 제4 선택 신호들에 기초하여 상기 제3 및 제4 동상 벡터들 및 상기 제3 및 제4 직각 위상 벡터들의 방향을 조절한다. 상기 제1 및 제2 전류 제어 회로들은 상기 제1 및 제2 벡터 합 셀들과 연결되고, 상기 제1 및 제2 전류 제어 신호들에 기초하여 상기 제1 및 제2 동상 벡터들에 대응하는 제1 전류의 크기 및 상기 제1 및 제2 직각 위상 벡터들에 대응하는 제2 전류의 크기를 조절한다. 상기 제3 및 제4 전류 제어 회로들은 상기 제3 및 제4 벡터 합 셀들과 연결되고, 상기 제3 및 제4 전류 제어 신호들에 기초하여 상기 제3 및 제4 동상 벡터들에 대응하는 제3 전류의 크기 및 상기 제3 및 제4 직각 위상 벡터들에 대응하는 제4 전류의 크기를 조절한다.
일 실시예에서, 상기 제1 동상 벡터와 상기 제2 동상 벡터의 크기 비율 및 상기 제1 직각 위상 벡터와 상기 제2 직각 위상 벡터의 크기 비율은, 상기 제1 벡터 합 셀과 상기 제2 벡터 합 셀의 크기 비율에 기초하여 결정될 수 있다. 상기 제3 동상 벡터와 상기 제4 동상 벡터의 크기 비율 및 상기 제3 직각 위상 벡터와 상기 제4 직각 위상 벡터의 크기 비율은, 상기 제3 벡터 합 셀과 상기 제4 벡터 합 셀의 크기 비율에 기초하여 결정될 수 있다.
일 실시예에서, 상기 제1 벡터 합 셀은 제1 벡터부, 제2 벡터부, 제3 벡터부 및 제4 벡터부를 포함할 수 있다. 상기 제1 벡터부는 상기 제1 및 제2 차동 출력 신호들을 출력하는 제1 및 제2 출력 노드들과 제1 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제1 및 제2 위상 신호들을 수신할 수 있다. 상기 제2 벡터부는 상기 제1 및 제2 출력 노드들과 상기 제1 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제1 및 제2 위상 신호들을 수신할 수 있다. 상기 제3 벡터부는 상기 제1 및 제2 출력 노드들과 제2 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제3 및 제4 위상 신호들을 수신할 수 있다. 상기 제4 벡터부는 상기 제1 및 제2 출력 노드들과 상기 제2 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제3 및 제4 위상 신호들을 수신할 수 있다.
일 실시예에서, 상기 제1 전류 제어 회로는 상기 제1 노드와 접지 전압 사이에 연결되고 상기 제1 전류 제어 신호를 수신하는 게이트 전극을 가지는 제1 전류 제어 트랜지스터를 포함할 수 있다. 상기 제2 전류 제어 회로는 상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 제2 전류 제어 신호를 수신하는 게이트 전극을 가지는 제2 전류 제어 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 벡터부는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제1 스위치를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제1 출력 노드와 제3 노드 사이에 연결되고, 상기 제1 위상 신호를 수신하는 게이트 전극을 가질 수 있다. 상기 제2 트랜지스터는 상기 제2 출력 노드와 상기 제3 노드 사이에 연결되고, 상기 제2 위상 신호를 수신하는 게이트 전극을 가질 수 있다. 상기 제3 트랜지스터는 상기 제3 노드와 상기 제1 노드 사이에 연결될 수 있다. 상기 제1 스위치는 상기 제1 선택 신호에 기초하여 상기 제1 전류 제어 신호를 상기 제3 트랜지스터의 게이트 전극에 선택적으로 제공할 수 있다.
일 실시예에서, 상기 가변 이득 위상 변위기는 상기 제1, 제2, 제3 및 제4 전류 제어 신호들을 발생하는 디지털-아날로그 컨버터를 더 포함할 수 있다. 상기 디지털-아날로그 컨버터는 제1 상보적(complementary) 변환부, 제2 상보적 변환부 및 제3 상보적 변환부를 포함할 수 있다. 상기 제1 상보적 변환부는 제1 디지털 제어 비트들에 기초하여 제1 및 제2 중간 제어 신호들을 발생할 수 있다. 상기 제2 상보적 변환부는 제2 디지털 제어 비트들 및 상기 제1 중간 제어 신호에 기초하여 상기 제1 및 제2 전류 제어 신호들을 발생할 수 있다. 상기 제3 상보적 변환부는 상기 제2 디지털 제어 비트들 및 상기 제2 중간 제어 신호에 기초하여 상기 제3 및 제4 전류 제어 신호들을 발생할 수 있다.
일 실시예에서, 상기 제1 상보적 변환부는 복수의 제1 트랜지스터들, 복수의 제1 스위치들, 제1 전류 미러 트랜지스터 및 제2 전류 미러 트랜지스터를 포함할 수 있다. 상기 복수의 제1 트랜지스터들은 게이트 전극이 공통 연결될 수 있다. 상기 복수의 제1 스위치들은 상기 제1 디지털 제어 비트들에 기초하여, 상기 복수의 제1 트랜지스터들을 제1 노드 및 제2 노드 중 하나와 전기적으로 연결시킬 수 있다. 상기 제1 전류 미러 트랜지스터는 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 노드와 연결되면서 상기 제1 중간 제어 신호를 제공하는 게이트 전극을 가질 수 있다. 상기 제2 전류 미러 트랜지스터는 상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되면서 상기 제2 중간 제어 신호를 제공하는 게이트 전극을 가질 수 있다.
일 실시예에서, 상기 제2 상보적 변환부는 복수의 제2 트랜지스터들, 복수의 제2 스위치들, 제3 전류 미러 트랜지스터 및 제4 전류 미러 트랜지스터를 포함할 수 있다. 상기 복수의 제2 트랜지스터들은 게이트 전극이 공통 연결될 수 있다. 상기 복수의 제2 스위치들은 상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제2 트랜지스터들을 제3 노드 및 제4 노드 중 하나와 전기적으로 연결시킬 수 있다. 상기 제3 전류 미러 트랜지스터는 상기 제3 노드와 상기 접지 전압 사이에 연결되고, 상기 제3 노드와 연결되면서 상기 제1 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다. 상기 제4 전류 미러 트랜지스터는 상기 제4 노드와 상기 접지 전압 사이에 연결되고, 상기 제4 노드와 연결되면서 상기 제2 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다.
일 실시예에서, 상기 제3 상보적 변환부는 복수의 제3 트랜지스터들, 복수의 제3 스위치들, 제5 전류 미러 트랜지스터 및 제6 전류 미러 트랜지스터를 포함할 수 있다. 상기 복수의 제3 트랜지스터들은 게이트 전극이 공통 연결될 수 있다. 상기 복수의 제3 스위치들은 상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제3 트랜지스터들을 제5 노드 및 제6 노드 중 하나와 전기적으로 연결시킬 수 있다. 상기 제5 전류 미러 트랜지스터는 상기 제5 노드와 상기 접지 전압 사이에 연결되고, 상기 제5 노드와 연결되면서 상기 제3 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다. 상기 제6 전류 미러 트랜지스터는 상기 제6 노드와 상기 접지 전압 사이에 연결되고, 상기 제6 노드와 연결되면서 상기 제4 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 가변 이득 위상 변위기는 I/Q 발생기, 벡터 합 회로 및 디지털-아날로그 컨버터를 포함한다. 상기 I/Q 발생기는 입력 신호에 기초하여 제1, 제2, 제3 및 제4 위상 신호들을 발생한다. 상기 벡터 합 회로는 상기 제1, 제2, 제3 및 제4 위상 신호들, 제1 및 제2 선택 신호들 및 제1, 제2, 제3 및 제4 전류 제어 신호들에 기초하여, 제1 및 제2 동상(in-phase) 벡터들과 제1 및 제2 직각 위상(quadrature) 벡터들의 크기 및 방향을 조절하고, 상기 제1 및 제2 동상 벡터들과 상기 제1 및 제2 직각 위상 벡터들을 더하여 출력 신호에 대응하는 제1 및 제2 차동 출력 신호들을 발생한다. 상기 디지털-아날로그 컨버터는 상기 제1, 제2, 제3 및 제4 전류 제어 신호들을 발생한다. 상기 벡터 합 회로는 제1 및 제2 벡터 합 셀들 및 제1, 제2, 제3 및 제4 전류 제어 회로들을 포함한다. 상기 제1 벡터 합 셀은 상기 제1 선택 신호에 기초하여 상기 제1 동상 벡터 및 상기 제1 직각 위상 벡터의 방향을 조절한다. 상기 제2 벡터 합 셀은 상기 제2 선택 신호에 기초하여 상기 제2 동상 벡터 및 상기 제2 직각 위상 벡터의 방향을 조절한다. 상기 제1 및 제2 전류 제어 회로들은 상기 제1 벡터 합 셀과 연결되고, 상기 제1 및 제2 전류 제어 신호에 기초하여 상기 제1 동상 벡터에 대응하는 제1 전류의 크기 및 상기 제1 직각 위상 벡터에 대응하는 제2 전류의 크기를 조절한다. 상기 제3 및 제4 전류 제어 회로들은 상기 제2 벡터 합 셀과 연결되고, 상기 제3 및 제4 전류 제어 신호들에 기초하여 상기 제2 동상 벡터에 대응하는 제3 전류의 크기 및 상기 제2 직각 위상 벡터에 대응하는 제4 전류의 크기를 조절한다. 상기 디지털-아날로그 컨버터는 제1 상보적(complementary) 변환부, 제2 상보적 변환부 및 제3 상보적 변환부를 포함할 수 있다. 상기 제1 상보적 변환부는 제1 디지털 제어 비트들에 기초하여 제1 및 제2 중간 제어 신호들을 발생할 수 있다. 상기 제2 상보적 변환부는 제2 디지털 제어 비트들 및 상기 제1 중간 제어 신호에 기초하여 상기 제1 및 제2 전류 제어 신호들을 발생할 수 있다. 상기 제3 상보적 변환부는 상기 제2 디지털 제어 비트들 및 상기 제2 중간 제어 신호에 기초하여 상기 제3 및 제4 전류 제어 신호들을 발생할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 가변 이득 위상 변위기는, 복수의 동상 벡터들 모두와 복수의 직각 위상 벡터들 모두를 이용하며, 선택 신호들 및 전류 제어 신호들에 기초하여 상기 벡터들의 크기 및 방향을 조절하고 크기 및 방향 조절된 벡터들을 더하여 출력 신호를 발생함으로써, 하나의 블록으로 위상과 이득을 독립적으로 한 번에 효과적으로 조절할 수 있다.
구체적으로, 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 전류 분리 방식에 따라 두 개의 벡터 합 셀들 및 이와 연결되는 네 개의 전류 제어 회로들로 구현하고 두 개의 전류 제어 회로들이 하나의 벡터 합 셀을 제어하도록 구현할 수 있다. 따라서, 가변 이득 위상 변위기의 크기 및 제조 비용이 감소될 수 있고, 디지털-아날로그 컨버터의 제어 비트들을 증가시키는 것만으로 고해상도를 효과적으로 나타낼 수 있다.
또한, 벡터 합 회로를 전류 분리 방식 및 셀 분리 방식에 따라 네 개의 벡터 합 셀들 및 이와 연결되는 네 개의 전류 제어 회로들로 구현하고 두 개의 전류 제어 회로들이 두 개의 벡터 합 셀들을 제어하도록 구현할 수 있다. 따라서, 가변 이득 위상 변위기의 크기 및 제조 비용이 감소될 수 있고, 보다 큰 동적 범위 및 해상도를 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 이득 위상 변위기를 나타내는 블록도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 나타내는 회로도들이다.
도 3a 및 3b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로의 동작을 설명하기 위한 도면들이다.
도 4 및 5는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 디지털-아날로그 컨버터의 예를 나타내는 도면들이다.
도 6은 본 발명의 실시예들에 따른 가변 이득 위상 변위기를 나타내는 블록도이다.
도 7a 및 7b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 나타내는 회로도들이다.
도 8은 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로의 동작을 설명하기 위한 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 가변 이득 위상 변위기를 나타내는 블록도이다.
도 1을 참조하면, 가변 이득 위상 변위기(1000)는 I/Q 발생기(1020) 및 벡터 합 회로(1030)를 포함한다. 가변 이득 위상 변위기(1000)는 제1 전송 라인 트랜스포머(transmission line transformer; TLT)(1010), 디지털-아날로그 컨버터(digital-to-analog converter; DAC)(1040), 선택 회로(1050) 및 제2 전송 라인 트랜스포머(1060)를 더 포함할 수 있다.
제1 전송 라인 트랜스포머(1010)는 입력 신호(IS)에 기초하여 제1 및 제2 차동 입력 신호들(IS+, IS-)을 발생할 수 있다. 예를 들어, 제1 차동 입력 신호(IS+)는 입력 신호(IS)와 동일한 위상을 가질 수 있고(즉, 입력 신호(IS)와 0도의 위상 차를 가질 수 있고), 제2 차동 입력 신호(IS-)는 입력 신호(IS)와 180도의 위상 차를 가질 수 있다. 제1 전송 라인 트랜스포머(1010)는 발룬(balanced-to-unbalanced; BALUN) 및 임피던스 매칭(impedance matching) 네트워크의 역할을 수행할 수 있다.
I/Q 발생기(1020)는 입력 신호(IS)에 기초하여, 즉 입력 신호(IS)에 대응하는 제1 및 제2 차동 입력 신호들(IS+, IS-)에 기초하여 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-)을 발생한다. 예를 들어, 제1 위상 신호(I+)는 입력 신호(IS)와 동일한 위상을 가질 수 있고(즉, 입력 신호(IS)와 0도의 위상 차를 가질 수 있고), 제2 위상 신호(I-)는 입력 신호(IS)와 180도의 위상 차를 가질 수 있고, 제3 위상 신호(Q+)는 입력 신호(IS)와 90도의 위상 차를 가질 수 있으며, 제4 위상 신호(Q-)는 입력 신호(IS)와 270도의 위상 차를 가질 수 있다.
입력 신호(IS)와 0도 또는 180도의 위상 차를 가지는 제1 및 제2 위상 신호들(I+, I-) 각각은 동상(in-phase) 성분의 신호 또는 동상 신호라고 부를 수 있고, 입력 신호(IS)와 90도 또는 270도의 위상 차를 가지는 제3 및 제4 위상 신호들(Q+, Q-) 각각은 직각 위상(quadrature) 성분의 신호 또는 직각 위상 신호라고 부를 수 있다.
벡터 합 회로(1030)는 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제1 및 제2 선택 신호들(SEL1, SEL2) 및 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)에 기초하여, 제1 및 제2 동상 벡터들과 제1 및 제2 직각 위상 벡터들의 크기 및 방향을 조절하고, 상기 제1 및 제2 동상 벡터들과 상기 제1 및 제2 직각 위상 벡터들을 더하여 출력 신호(OS)에 대응하는 제1 및 제2 차동 출력 신호들(OS+, OS-)을 발생한다. 벡터 합 회로(1030)의 구체적인 구조에 대해서는 도 2a 및 2b를 참조하여 후술하도록 한다.
도 3a 및 3b를 참조하여 후술하는 것처럼, 상기 제1 및 제2 동상 벡터들은 동상 성분의 벡터들이며, 서로 동일한 방향 또는 반대 방향을 가진다. 상기 제1 및 제2 직각 위상 벡터들은 직각 위상 성분의 벡터들이며, 서로 동일한 방향 또는 반대 방향을 가진다. 벡터 합 회로(1030)는 제1 및 제2 선택 신호들(SEL1, SEL2)에 기초하여 상기 제1 및 제2 동상 벡터들 및 상기 제1 및 제2 직각 위상 벡터들의 방향을 결정하고, 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)에 기초하여 상기 제1 및 제2 동상 벡터들 및 상기 제1 및 제2 직각 위상 벡터들에 대응하는 제1, 제2 제3 및 제4 전류들의 크기를 조절함으로써, 출력 신호(OS)의 위상과 이득을 독립적으로 한 번에 조절할 수 있다.
디지털-아날로그 컨버터(1040)는 디지털 제어 비트들(CTRL)에 기초하여 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)을 발생할 수 있다. 디지털-아날로그 컨버터(1040)의 구체적인 구조에 대해서는 도 4 및 5를 참조하여 후술하도록 한다.
선택 회로(1050)는 제1 및 제2 선택 신호들(SEL1, SEL2)을 발생할 수 있다. 디지털-아날로그 컨버터(1040) 및 선택 회로(1050)는 벡터 합 회로(1030)를 제어하는 하나의 제어 회로라고 부를 수 있다.
제2 전송 라인 트랜스포머(1060)는 제1 및 제2 차동 출력 신호들(OS+, OS-)에 기초하여 출력 신호(OS)를 발생할 수 있다. 예를 들어, 제1 및 제2 차동 출력 신호들(OS+, OS-)은 서로 180도의 위상 차를 가질 수 있다. 제1 전송 라인 트랜스포머(1010)와 유사하게, 제2 전송 라인 트랜스포머(1060)는 발룬 및 임피던스 매칭 네트워크의 역할을 수행할 수 있다.
한편, 본 발명의 실시예들에 따른 가변 이득 위상 변위기는 벡터 모듈레이터라고 부를 수도 있다.
도 2a 및 2b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 나타내는 회로도들이다.
도 1, 2a 및 2b를 참조하면, 벡터 합 회로(1030)는 제1 벡터 합 셀(1110a), 제2 벡터 합 셀(1110b), 제1 전류 제어 회로(1120), 제2 전류 제어 회로(1130), 제3 전류 제어 회로(1140) 및 제4 전류 제어 회로(1150)를 포함한다.
제1 벡터 합 셀(1110a)은 제1 및 제2 전류 제어 회로들(1120, 1130)과 연결되고, 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제1 및 제2 전류 제어 신호들(I_DAC, Q_DAC) 및 제1 선택 신호(SEL1)를 수신하며, 제1 선택 신호(SEL1)에 기초하여 상기 제1 동상 벡터 및 상기 제1 직각 위상 벡터의 방향을 조절한다.
제1 전류 제어 회로(1120)는 제1 벡터 합 셀(1110a)과 연결되고, 제1 전류 제어 신호(I_DAC)에 기초하여 상기 제1 동상 벡터에 대응하는 제1 전류(iIMAIN)의 크기를 조절한다. 제2 전류 제어 회로(1130)는 제1 벡터 합 셀(1110a)과 연결되고, 제2 전류 제어 신호(Q_DAC)에 기초하여 상기 제1 직각 위상 벡터에 대응하는 제2 전류(iQMAIN)의 크기를 조절한다.
제1 벡터 합 셀(1110a)은 제1 벡터부(IMAIN(+)), 제2 벡터부(IMAIN(-)), 제3 벡터부(QMAIN(+)) 및 제4 벡터부(QMAIN(-))를 포함할 수 있다. 제1 벡터부(IMAIN(+))는 제1 및 제2 출력 노드들(NO11, NO12)과 노드(N15) 사이에 연결되고, 제1 및 제2 위상 신호들(I+, I-)을 수신할 수 있다. 제2 벡터부(IMAIN(-))는 제1 및 제2 출력 노드들(NO11, NO12)과 노드(N15) 사이에 제1 벡터부(IMAIN(+))와 병렬로 연결되고, 제1 및 제2 위상 신호들(I+, I-)을 수신할 수 있다. 제3 벡터부(QMAIN(+))는 제1 및 제2 출력 노드들(NO11, NO12)과 노드(N16) 사이에 연결되고, 제3 및 제4 위상 신호들(Q+, Q-)을 수신할 수 있다. 제4 벡터부(QMAIN(-))는 제1 및 제2 출력 노드들(NO11, NO12)과 노드(N16) 사이에 제3 벡터부(QMAIN(+))와 병렬로 연결되고, 제3 및 제4 위상 신호들(Q+, Q-)을 수신할 수 있다. 제1, 제2, 제3 및 제4 벡터부들(IMAIN(+), IMAIN(-), QMAIN(+), QMAIN(-)) 각각은 제1 선택 신호(SEL1)에 기초하여 선택적으로 활성화될 수 있다.
제1, 제2, 제3 및 제4 벡터부들(IMAIN(+), IMAIN(-), QMAIN(+), QMAIN(-)) 각각은 세 개의 트랜지스터들 및 하나의 스위치를 포함하여 구현될 수 있다. 예를 들어, 제1 벡터부(IMAIN(+))는 트랜지스터들(NT11, NT12, NT19) 및 스위치(S11)를 포함할 수 있다. 트랜지스터(NT11)는 제1 출력 노드(NO11)와 노드(N11) 사이에 연결되고, 제1 위상 신호(I+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT12)는 제2 출력 노드(NO12)와 노드(N11) 사이에 연결되고, 제2 위상 신호(I-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT19)는 노드(N11)와 노드(N15) 사이에 연결될 수 있다. 스위치(S11)는 제1 선택 신호(SEL1)에 기초하여 제1 전류 제어 신호(I_DAC)를 트랜지스터(NT19)의 게이트 전극에 선택적으로 제공할 수 있다. 제2 벡터부(IMAIN(-))는 트랜지스터들(NT13, NT14, NT1A) 및 스위치(S12)를 포함할 수 있다. 트랜지스터(NT13)는 제1 출력 노드(NO11)와 노드(N12) 사이에 연결되고, 제2 위상 신호(I-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT14)는 제2 출력 노드(NO12)와 노드(N12) 사이에 연결되고, 제1 위상 신호(I+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT1A)는 노드(N12)와 노드(N15) 사이에 연결될 수 있다. 스위치(S12)는 제1 선택 신호(SEL1)에 기초하여 제1 전류 제어 신호(I_DAC)를 트랜지스터(NT1A)의 게이트 전극에 선택적으로 제공할 수 있다.
마찬가지로, 제3 벡터부(QMAIN(+))는 트랜지스터들(NT15, NT16, NT1B) 및 스위치(S13)를 포함할 수 있다. 트랜지스터(NT15)는 제1 출력 노드(NO11)와 노드(N13) 사이에 연결되고, 제3 위상 신호(Q+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT16)는 제2 출력 노드(NO12)와 노드(N13) 사이에 연결되고, 제4 위상 신호(Q-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT1B)는 노드(N13)와 노드(N16) 사이에 연결될 수 있다. 스위치(S13)는 제1 선택 신호(SEL1)에 기초하여 제2 전류 제어 신호(Q_DAC)를 트랜지스터(NT1B)의 게이트 전극에 선택적으로 제공할 수 있다. 제4 벡터부(QMAIN(-))는 트랜지스터들(NT17, NT18, NT1C) 및 스위치(S14)를 포함할 수 있다. 트랜지스터(NT17)는 제1 출력 노드(NO11)와 노드(N14) 사이에 연결되고, 제4 위상 신호(Q-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT18)는 제2 출력 노드(NO12)와 노드(N14) 사이에 연결되고, 제3 위상 신호(Q+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT1C)는 노드(N14)와 노드(N16) 사이에 연결될 수 있다. 스위치(S14)는 제1 선택 신호(SEL1)에 기초하여 제2 전류 제어 신호(Q_DAC)를 트랜지스터(NT1C)의 게이트 전극에 선택적으로 제공할 수 있다.
상세하게 도시하지는 않았으나, 제1 벡터 합 셀(1110a)에 포함되는 스위치들(S11, S12, S13, S14) 각각은 제1 선택 신호(SEL1)의 하나의 비트를 수신할 수 있으며, 제1 선택 신호(SEL1)의 하나의 비트에 응답하여 온/오프될 수 있다.
제1 및 제2 전류 제어 회로들(1120, 1130)은 각각 하나의 트랜지스터를 포함하여 구현될 수 있다. 예를 들어, 제1 전류 제어 회로(1120)는 노드(N15)와 접지 전압(예를 들어, VSS 또는 GND 전압) 사이에 연결되고 제1 전류 제어 신호(I_DAC)를 수신하는 게이트 전극을 가지는 제1 전류 제어 트랜지스터(NT1D)를 포함할 수 있다. 제2 전류 제어 회로(1130)는 노드(N16)와 상기 접지 전압 사이에 연결되고 제2 전류 제어 신호(Q_DAC)를 수신하는 게이트 전극을 가지는 제2 전류 제어 트랜지스터(NT1E)를 포함할 수 있다.
제2 벡터 합 셀(1110b)은 제3 및 제4 전류 제어 회로들(1140, 1150)과 연결되고, 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제3 및 제4 전류 제어 신호들(I_DACAUX, Q_DACAUX) 및 제2 선택 신호(SEL2)를 수신하며, 제2 선택 신호(SEL2)에 기초하여 상기 제2 동상 벡터 및 상기 제2 직각 위상 벡터의 방향을 조절한다.
제3 전류 제어 회로(1140)는 제2 벡터 합 셀(1110b)과 연결되고, 제3 전류 제어 신호(I_DACAUX)에 기초하여 상기 제2 동상 벡터에 대응하는 제3 전류(iIAUX)의 크기를 조절한다. 제4 전류 제어 회로(1150)는 제2 벡터 합 셀(1110b)과 연결되고, 제4 전류 제어 신호(Q_DACAUX)에 기초하여 상기 제2 직각 위상 벡터에 대응하는 제4 전류(iQAUX)의 크기를 조절한다.
제2 벡터 합 셀(1110b), 제3 전류 제어 회로(1140) 및 제4 전류 제어 회로(1150)는 제1 벡터 합 셀(1110a), 제1 전류 제어 회로(1120) 및 제2 전류 제어 회로(1130)와 각각 실질적으로 동일한 구조를 가질 수 있다.
구체적으로, 제2 벡터 합 셀(1110b)은 제5 벡터부(IAUX(+)), 제6 벡터부(IAUX(-)), 제7 벡터부(QAUX(+)) 및 제8 벡터부(QAUX(-))를 포함할 수 있다. 제5 및 제6 벡터부들(IAUX(+), IAUX(-))은 제1 및 제2 출력 노드들(NO11, NO12)과 노드(N25) 사이에 병렬 연결되고, 제1 및 제2 위상 신호들(I+, I-)을 각각 수신할 수 있다. 제7 및 제8 벡터부들(QAUX(+), QAUX(-))은 제1 및 제2 출력 노드들(NO11, NO12)과 노드(N26) 사이에 병렬 연결되고, 제3 및 제4 위상 신호들(Q+, Q-)을 수신할 수 있다. 제5, 제6, 제7 및 제8 벡터부들(IAUX(+), IAUX(-), QAUX(+), QAUX(-)) 각각은 제2 선택 신호(SEL2)에 기초하여 선택적으로 활성화될 수 있다.
제5 벡터부(IAUX(+))는 트랜지스터들(NT21, NT22, NT29) 및 스위치(S21)를 포함하고, 제6 벡터부(IAUX(-))는 트랜지스터들(NT23, NT24, NT2A) 및 스위치(S22)를 포함할 수 있다. 트랜지스터(NT21)는 제1 출력 노드(NO11)와 노드(N21) 사이에 연결되고, 제1 위상 신호(I+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT22)는 제2 출력 노드(NO12)와 노드(N21) 사이에 연결되고, 제2 위상 신호(I-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT29)는 노드(N21)와 노드(N25) 사이에 연결될 수 있다. 스위치(S21)는 제2 선택 신호(SEL2)에 기초하여 제3 전류 제어 신호(I_DACAUX)를 트랜지스터(NT29)의 게이트 전극에 선택적으로 제공할 수 있다. 트랜지스터(NT23)는 제1 출력 노드(NO11)와 노드(N22) 사이에 연결되고, 제2 위상 신호(I-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT24)는 제2 출력 노드(NO12)와 노드(N22) 사이에 연결되고, 제1 위상 신호(I+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT2A)는 노드(N22)와 노드(N25) 사이에 연결될 수 있다. 스위치(S22)는 제2 선택 신호(SEL2)에 기초하여 제3 전류 제어 신호(I_DACAUX)를 트랜지스터(NT2A)의 게이트 전극에 선택적으로 제공할 수 있다.
마찬가지로, 제7 벡터부(QAUX(+))는 트랜지스터들(NT25, NT26, NT2B) 및 스위치(S23)를 포함하고, 제8 벡터부(QAUX(-))는 트랜지스터들(NT27, NT28, NT2C) 및 스위치(S24)를 포함할 수 있다. 트랜지스터(NT25)는 제1 출력 노드(NO11)와 노드(N23) 사이에 연결되고, 제3 위상 신호(Q+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT26)는 제2 출력 노드(NO12)와 노드(N23) 사이에 연결되고, 제4 위상 신호(Q-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT2B)는 노드(N23)와 노드(N26) 사이에 연결될 수 있다. 스위치(S23)는 제2 선택 신호(SEL2)에 기초하여 제4 전류 제어 신호(Q_DACAUX)를 트랜지스터(NT2B)의 게이트 전극에 선택적으로 제공할 수 있다. 트랜지스터(NT27)는 제1 출력 노드(NO11)와 노드(N24) 사이에 연결되고, 제4 위상 신호(Q-)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT28)는 제2 출력 노드(NO12)와 노드(N24) 사이에 연결되고, 제3 위상 신호(Q+)를 수신하는 게이트 전극을 가질 수 있다. 트랜지스터(NT2C)는 노드(N24)와 노드(N26) 사이에 연결될 수 있다. 스위치(S24)는 제2 선택 신호(SEL2)에 기초하여 제4 전류 제어 신호(Q_DACAUX)를 트랜지스터(NT2C)의 게이트 전극에 선택적으로 제공할 수 있다.
상세하게 도시하지는 않았으나, 제2 벡터 합 셀(1110b)에 포함되는 스위치들(S21, S22, S23, S24) 각각은 제2 선택 신호(SEL2)의 하나의 비트를 수신할 수 있으며, 제2 선택 신호(SEL2)의 하나의 비트에 응답하여 온/오프될 수 있다.
제3 전류 제어 회로(1140)는 노드(N25)와 상기 접지 전압 사이에 연결되고 제3 전류 제어 신호(I_DACAUX)를 수신하는 게이트 전극을 가지는 제3 전류 제어 트랜지스터(NT2D)를 포함할 수 있다. 제4 전류 제어 회로(1150)는 노드(N26)와 상기 접지 전압 사이에 연결되고 제4 전류 제어 신호(Q_DACAUX)를 수신하는 게이트 전극을 가지는 제4 전류 제어 트랜지스터(NT2E)를 포함할 수 있다.
제1 및 제2 벡터 합 셀들(1110a, 1110b)은 제1 및 제2 출력 노드들(NO11, NO12)에 공통으로 연결되고, 상기 제1 및 제2 동상 벡터들 및 상기 제1 및 제2 직각 위상 벡터들에 기초하여, 즉 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)에 기초하여 제1 및 제2 차동 출력 신호들(OS+, OS-)을 발생한다. 제1 및 제2 출력 노드들(NO11, NO12)은 제1 및 제2 차동 출력 신호들(OS+, OS-)을 출력할 수 있고, 제2 전송 라인 트랜스포머(1060)와 연결될 수 있다. 제2 전송 라인 트랜스포머(1060)에는 전원 전압(VDD)이 인가될 수 있다.
도 2a 및 2b에서는 트랜지스터들(NT11~NT1E, NT21~NT2E)이 모두 NMOS(n-type metal oxide semiconductor) 트랜지스터인 것으로 도시하였으나, 실시예에 따라서 벡터 합 회로(1030)에 포함되는 트랜지스터들의 종류 및 개수는 변경될 수 있다.
종래의 위상 변위기에서는, 서로 다른 방향을 갖는 두 개의 동상 벡터들 중 하나만을 선택하고, 서로 다른 방향을 갖는 두 개의 직각 위상 벡터들 중 하나만을 선택하며, 선택된 벡터들을 더하여 출력 신호를 발생하였다. 이 경우, 위상 조절에는 효과적이나 이득 조절이 어렵다는 문제가 있었다.
본 발명의 실시예들에 따른 가변 이득 위상 변위기(1000)에서는, 상기 제1 및 제2 동상 벡터들 모두와 상기 제1 및 제2 직각 위상 벡터들 모두를 이용하며, 선택 신호들(SEL1, SEL2) 및 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)에 기초하여 상기 벡터들의 크기 및 방향을 조절하고 크기 및 방향 조절된 벡터들을 더하여 출력 신호(OS)를 발생함으로써, 하나의 블록으로 위상과 이득을 독립적으로 한 번에 효과적으로 조절할 수 있다. 특히, 벡터 합 회로(1030)를 전류 분리(current separation) 방식에 따라 출력 노드들(NO11, NO12)과 공통 연결되는 두 개의 벡터 합 셀들(1110a, 1110b) 및 이와 연결되는 네 개의 전류 제어 회로들(1120, 1130, 1140, 1150)로 구현하고, 두 개의 전류 제어 회로들(예를 들어, 1120 및 1130)이 하나의 벡터 합 셀(예를 들어, 1110a)을 제어하도록 구현함으로써, 가변 이득 위상 변위기(1000)의 크기 및 제조 비용이 감소될 수 있고, 디지털-아날로그 컨버터(1040)의 제어 비트들(CTRL)을 증가시키는 것만으로 고해상도(high resolution)를 효과적으로 나타낼 수 있다.
도 3a 및 3b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로의 동작을 설명하기 위한 도면들이다.
도 2a, 2b 및 3a를 참조하면, 제1 및 제2 벡터부들(IMAIN(+), IMAIN(-)) 중 하나와 제1 전류 제어 회로(1120)는 상기 제1 동상 벡터 및 제1 전류(iIMAIN)에 대응하는 제1 경로를 제공할 수 있다. 제3 및 제4 벡터부들(QMAIN(+), QMAIN(-))중 하나와 제2 전류 제어 회로(1130)는 상기 제1 직각 위상 벡터 및 제2 전류(iQMAIN)에 대응하는 제2 경로를 제공할 수 있다. 제5 및 제6 벡터부들(IAUX(+), IAUX(-)) 중 하나와 제3 전류 제어 회로(1140)는 상기 제2 동상 벡터 및 제3 전류(iIAUX)에 대응하는 제3 경로를 제공할 수 있다. 제7 및 제8 벡터부들(QAUX(+), QAUX(-)) 중 하나와 제4 전류 제어 회로(1150)는 상기 제2 직각 위상 벡터 및 제4 전류(iQAUX)에 대응하는 제4 경로를 제공할 수 있다.
상술한 것처럼, 본 발명에서는 4개의 모든 경로들을 동시에 사용하며, 벡터의 크기 및 방향을 변경하여 위상 조절 기능 및 이득 조절 기능을 한 번에 수행할 수 있다. 이 때 전체 전류는 일정하게 유지하여 출력 임피던스를 항상 같은 값으로 유지하고, 각 경로에 흐르는 전류를 적절한 비율로 분배함으로써, 위상과 이득을 독립적으로 조절할 수 있다.
구체적으로, 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)은 하기의 [수학식 1], [수학식 2], [수학식 3] 및 [수학식 4]를 만족할 수 있다.
[수학식 1]
iIMAIN = IMAIN + (IMAIN * Δ)
[수학식 2]
iQMAIN = IMAIN - (IMAIN * Δ)
[수학식 3]
iIAUX = (ITOTAL - IMAIN) + (ITOTAL - IMAIN) * Δ
[수학식 4]
iQAUX = (ITOTAL - IMAIN) - (ITOTAL - IMAIN) * Δ
제1 벡터 합 셀(1110a)을 흐르는 전류는 (2 * IMAIN)이고, 제2 벡터 합 셀(1110b)을 흐르는 전류는 (2 * (ITOTAL - IMAIN))이며, 이 때 벡터 합 회로(1030)를 흐르는 전체 전류는 (2 * ITOTAL)로 항상 일정하다.
제1 및 제2 선택 신호들(SEL1, SEL2)에 기초하여 상기 제1 및 제2 동상 벡터들과 상기 제1 및 제2 직각 위상 벡터들의 방향을 조절하고, 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)에 기초하여 상기 제1 및 제2 동상 벡터들과 상기 제1 및 제2 직각 위상 벡터들의 크기를 조절함으로써, 출력 신호(OS)의 이득 및 위상을 조절할 수 있다.
다시 말하면, 상기의 [수학식 1], [수학식 2], [수학식 3] 및 [수학식 4]에서, Δ 값을 -1부터 1까지 바꿔주게 되면 출력 신호(OS)의 위상을 조절할 수 있고, IMAIN 값을 (0.5 * ITOTAL)부터 ITOTAL까지 바꿔주게 되면 출력 신호(OS)의 이득을 조절할 수 있으며, Δ 값과 IMAIN 값을 동시에 바꿔주게 되면 출력 신호(OS)의 위상과 이득을 모두 조절할 수 있다. 이 때, 어떠한 상황에서도 벡터 합 회로(1030)를 흐르는 전체 전류는 유지되므로, 출력 임피던스가 유지될 수 있다.
일 실시예에서, 도 3a에 도시된 것처럼 구현하기 위해, 제1 선택 신호(SEL1)에 기초하여 스위치들(S11, S13)을 닫고 스위치들(S12, S14)을 열어 제1 및 제3 벡터부들(IMAIN(+), QMAIN(+))을 선택함으로써, 정방향의 제1 동상 벡터(VIM+) 및 정방향의 제1 직각 위상 벡터(VQM+)를 선택할 수 있다. 또한, 제2 선택 신호(SEL2)에 기초하여 스위치들(S21, S23)을 닫고 스위치들(S22, S24)을 열어 제5 및 제7 벡터부들(IAUX(+), QAUX(+))을 선택함으로써, 정방향의 제2 동상 벡터(VIA+) 및 정방향의 제2 직각 위상 벡터(VQA+)를 선택할 수 있다. 제1 벡터 합 셀(1110a)만을 이용할 때의 이득 원(gain circle)(점선 표시 부분)과 비교하였을 때, 본 발명과 같이 제1 및 제2 벡터 합 셀들(1110a, 1110b)을 모두 이용할 때의 이득 원(실선 표시 부분)이 커질 수 있으며, 이득이 증가하였음을 확인할 수 있다. 이 때, 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)의 크기(또는 비율)를 조절하여 제1 사분면에서 위상을 조절할 수 있다.
다른 실시예에서, 도 3b에 도시된 것처럼 구현하기 위해, 제1 선택 신호(SEL1)에 기초하여 스위치들(S11, S13)을 닫고 스위치들(S12, S14)을 열어 제1 및 제3 벡터부들(IMAIN(+), QMAIN(+))을 선택함으로써, 정방향의 제1 동상 벡터(VIM+) 및 정방향의 제1 직각 위상 벡터(VQM+)를 선택할 수 있다. 또한, 제2 선택 신호(SEL2)에 기초하여 스위치들(S22, S24)을 닫고 스위치들(S21, S23)을 열어 제6 및 제8 벡터부들(IAUX(-), QAUX(-))을 선택함으로써, 역방향의 제2 동상 벡터(VIA-) 및 역방향의 제2 직각 위상 벡터(VQA-)를 선택할 수 있다. 제1 벡터 합 셀(1110a)만을 이용할 때의 이득 원(gain circle)(점선 표시 부분)과 비교하였을 때, 본 발명과 같이 제1 및 제2 벡터 합 셀들(1110a, 1110b)을 모두 이용할 때의 이득 원(실선 표시 부분)이 작아질 수 있으며, 이득이 감소하였음을 확인할 수 있다. 이 때, 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)의 크기(또는 비율)를 조절하여 제1 사분면에서 위상을 조절할 수 있다.
한편, 도시하지는 않았으나, 정방향의 제1 직각 위상 벡터(VQM+) 및 정방향의 제2 직각 위상 벡터(VQA+)를 선택하고, 역방향의 제1 동상 벡터 및 역방향의 제2 동상 벡터를 선택하며, 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)의 크기를 조절하여, 제2 사분면에서 위상을 조절할 수 있다. 이와 유사하게, 정방향의 제1 동상 벡터(VIM+) 및 정방향의 제2 동상 벡터(VIA+)를 선택하고, 역방향의 제1 직각 위상 벡터 및 역방향의 제2 직각 위상 벡터를 선택하며, 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)의 크기를 조절하여, 제4 사분면에서 위상을 조절할 수 있다. 역방향의 제1 및 제2 동상 벡터들 및 역방향의 제1 및 제2 직각 위상 벡터들을 선택하고, 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)의 크기를 조절하여, 제3 사분면에서 위상을 조절할 수 있다.
한편, 스위치들(S11, S12) 중 하나만을 닫고 스위치들(S13, S14) 중 하나만을 닫고 스위치들(S21, S22) 중 하나만을 닫고 스위치들(S23, S24) 중 하나만을 닫음으로써 상기 제1 및 제2 동상 벡터들과 상기 제1 및 제2 직각 위상 벡터들의 방향을 선택하는 것으로 설명하였으나, 실시예에 따라서 스위치들(S11, S12) 모두를 동시에 닫을 수도 있고, 스위치들(S13, S14) 모두를 동시에 닫을 수도 있고, 스위치들(S21, S22) 모두를 동시에 닫을 수도 있으며, 스위치들(S23, S24) 모두를 동시에 닫을 수도 있다.
도 4 및 5는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 디지털-아날로그 컨버터의 예를 나타내는 도면들이다.
도 4 및 5를 참조하면, 디지털-아날로그 컨버터(1040)는 제1 상보적(complementary) 변환부(1210a), 제2 상보적 변환부(1210b) 및 제3 상보적 변환부(1210c)를 포함할 수 있다.
제1 상보적 변환부(1210a)는 제1 디지털 제어 비트들(CTRLN)에 기초하여 제1 및 제2 중간 제어 신호들(CMAIN, CAUX)을 발생할 수 있다. 제2 상보적 변환부(1210b)는 제2 디지털 제어 비트들(CTRLM) 및 제1 중간 제어 신호(CMAIN)에 기초하여 제1 및 제2 전류 제어 신호들(I_DAC, Q_DAC)을 발생할 수 있다. 제3 상보적 변환부(1210c)는 제2 디지털 제어 비트들(CTRLM) 또는 제2 디지털 제어 비트들(CTRLM)의 반전 비트들(/CTRLM)과 제2 중간 제어 신호(CAUX)에 기초하여 제3 및 제4 전류 제어 신호들(I_DACAUX, Q_DACAUX)을 발생할 수 있다. 도 5에 도시된 것처럼, 제1, 제2 및 제3 상보적 변환부들(1210a, 1210b, 1210c)은 서로 유사한 구조를 가질 수 있고, 상호 연동하여 동작할 수 있다. 제1, 제2 및 제3 상보적 변환부들(1210a, 1210b, 1210c)에 의해 중복 사용되는 부분을 줄일 수 있으며, 따라서 크기 및 전력 소비가 감소될 수 있다.
일 실시예에서, 제1 디지털 제어 비트들(CTRLN)은 N(N은 2 이상의 자연수) 비트를 가질 수 있고, 제2 디지털 제어 비트들(CTRLM)은 M(M은 2 이상의 자연수) 비트를 가질 수 있다.
제1 상보적 변환부(1210a)는 복수의 제1 트랜지스터들(PT11, PT12, PT13, PT14, PT15, PT16), 복수의 제1 스위치들(S31, S32, S33, S34), 제1 전류 미러 트랜지스터(NT31) 및 제2 전류 미러 트랜지스터(NT32)를 포함할 수 있고, 기준 전류원(IREF)을 더 포함할 수 있다.
복수의 제1 트랜지스터들(PT11~PT16)은 게이트 전극이 공통 연결될 수 있고, 노드(N30)와 연결된 제1 전극을 포함할 수 있다. 노드(N30)에는 전원 전압이 인가될 수 있다. 기준 전류원(IREF)은 노드(N30)와 제1 트랜지스터들(PT11~PT16)의 게이트 전극 사이에 연결될 수 있다.
복수의 제1 스위치들(S31~S34)은 제1 디지털 제어 비트들(CTRLN)에 기초하여, 복수의 제1 트랜지스터들(PT11~PT16) 각각을 제1 노드(N31) 및 제2 노드(N32) 중 하나와 전기적으로 연결시킬 수 있다. 예를 들어, 스위치(S31)는 제1 디지털 제어 비트들(CTRLN) 중 하나에 기초하여 트랜지스터(PT12)를 제1 노드(N31) 및 제2 노드(N32) 중 하나와 전기적으로 연결시킬 수 있다.
상세하게 도시하지는 않았으나, 제1 스위치들(S31~S34) 각각은 제1 디지털 제어 비트들(CTRLN) 중 하나의 비트를 수신할 수 있으며, 제1 디지털 제어 비트들(CTRLN) 중 하나의 비트에 응답하여 온/오프될 수 있다.
도 5에서는 트랜지스터(PT11)는 항상 제2 노드(N32)와 연결되고 트랜지스터(PT16)는 항상 제1 노드(N31)와 연결되며, 이에 따라 제1 스위치들(S31~S34)의 개수가 제1 트랜지스터들(PT11~PT16)의 개수보다 적은 것으로 도시하였으나, 실시예에 따라서 제2 상보적 변환부(1210b)와 유사하게 상기 제1 스위치들의 개수는 상기 제1 트랜지스터들의 개수와 동일하도록 구현될 수도 있다.
제1 전류 미러 트랜지스터(NT31)는 제1 노드(N31)와 접지 전압 사이에 연결되고, 제1 노드(N31)와 연결되면서 제1 중간 제어 신호(CMAIN)를 제공하는 게이트 전극을 포함할 수 있다. 제2 전류 미러 트랜지스터(NT32)는 제2 노드(N32)와 상기 접지 전압 사이에 연결되고, 제2 노드(N32)와 연결되면서 제2 중간 제어 신호(CAUX)를 제공하는 게이트 전극을 포함할 수 있다.
제1 상보적 변환부(1210a)는 제1 디지털 제어 비트들(CTRLN)에 의한 제1 스위치들(S31~S34)의 제어에 기초하여 제1 및 제2 전류 미러 트랜지스터들(NT31, NT32)을 흐르는 전류들의 크기를 조절함으로써, 제1 및 제2 중간 제어 신호들(CMAIN, CAUX)을 발생할 수 있다. 이 때, 제1 전류 미러 트랜지스터(NT31)를 흐르는 전류와 제2 전류 미러 트랜지스터(NT32)를 흐르는 전류의 합은 항상 일정할 수 있으며, 따라서 제1 및 제2 중간 제어 신호들(CMAIN, CAUX)의 합은 항상 일정할 수 있다.
제2 상보적 변환부(1210b)는 복수의 제2 트랜지스터들(PT21, PT22, PT23), 복수의 제2 스위치들(S35, S36, S37), 제3 전류 미러 트랜지스터(NT33) 및 제4 전류 미러 트랜지스터(NT33)를 포함할 수 있다.
복수의 제2 트랜지스터들(PT21~PT23)은 게이트 전극이 공통 연결될 수 있고, 노드(N30)와 연결된 제1 전극을 포함할 수 있다.
복수의 제2 스위치들(S35~S37)은 제2 디지털 제어 비트들(CTRLM)에 기초하여, 복수의 제2 트랜지스터들(PT21~PT23) 각각을 제3 노드(N33) 및 제4 노드(N34) 중 하나와 전기적으로 연결시킬 수 있다.
도 5에서는 제2 스위치들(S35~S37)의 개수가 제2 트랜지스터들(PT21~PT23)의 개수와 동일한 것으로 도시하였으나, 실시예에 따라서 제1 상보적 변환부(1210a)와 유사하게 상기 제2 스위치들의 개수는 상기 제2 트랜지스터들의 개수보다 적도록 구현될 수도 있다.
제3 전류 미러 트랜지스터(NT33)는 제3 노드(N33)와 상기 접지 전압 사이에 연결되고, 제3 노드(N33)와 연결되면서 제1 전류 제어 신호(I_DAC)를 제공하는 게이트 전극을 포함할 수 있다. 제4 전류 미러 트랜지스터(NT34)는 제4 노드(N34)와 상기 접지 전압 사이에 연결되고, 제4 노드(N34)와 연결되면서 제2 전류 제어 신호(Q_DAC)를 제공하는 게이트 전극을 포함할 수 있다.
제3 상보적 변환부(1210c)는 제2 상보적 변환부(1210b)와 실질적으로 동일한 구조를 가질 수 있고, 복수의 제3 트랜지스터들(PT31, PT32, PT33), 복수의 제3 스위치들(S38, S39, S3A), 제5 전류 미러 트랜지스터(NT35) 및 제6 전류 미러 트랜지스터(NT36)를 포함할 수 있다.
복수의 제3 트랜지스터들(PT31~PT33)은 게이트 전극이 공통 연결될 수 있고, 노드(N30)와 연결된 제1 전극을 포함할 수 있다.
복수의 제3 스위치들(S38~S3A)은 제2 디지털 제어 비트들(CTRLM) 또는 반전 비트들(/CTRLM)에 기초하여, 복수의 제3 트랜지스터들(PT31~PT33) 각각을 제5 노드(N35) 및 제6 노드(N36) 중 하나와 전기적으로 연결시킬 수 있다.
제5 전류 미러 트랜지스터(NT35)는 제5 노드(N35)와 상기 접지 전압 사이에 연결되고, 제5 노드(N35)와 연결되면서 제3 전류 제어 신호(I_DACAUX)를 제공하는 게이트 전극을 포함할 수 있다. 제6 전류 미러 트랜지스터(NT36)는 제6 노드(N36)와 상기 접지 전압 사이에 연결되고, 제6 노드(N36)와 연결되면서 제4 전류 제어 신호(Q_DACAUX)를 제공하는 게이트 전극을 포함할 수 있다.
제2 및 제3 상보적 변환부들(1210b, 1210c) 각각은 제2 디지털 제어 비트들(CTRLM)에 의한 스위치들(S35~S3A)의 제어에 기초하여 전류 미러 트랜지스터들(NT33~NT36)을 흐르는 전류들의 크기를 조절함으로써, 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)을 발생할 수 있다. 이 때, 전류 미러 트랜지스터(NT33, NT34)를 흐르는 전류의 합 및 전류 제어 신호들(I_DAC, Q_DAC)의 합은 각각 항상 일정할 수 있고, 전류 미러 트랜지스터(NT35, NT36)를 흐르는 전류의 합 및 전류 제어 신호들(I_DACAUX, Q_DACAUX)의 합은 각각 항상 일정할 수 있다.
한편, 디지털-아날로그 컨버터(1040)는 제1 상보적 변환부(1210a)와 제2 상보적 변환부(1210b)를 연결하는 제1 연결 회로, 및 제1 상보적 변환부(1210a)와 제3 상보적 변환부(1210c)를 연결하는 제2 연결 회로를 더 포함할 수 있다. 상기 제1 연결 회로는 노드(N30)와 상기 접지 전압 사이에 직렬 연결되는 트랜지스터들(PT24, NT37)을 포함할 수 있다. 트랜지스터(PT24)의 게이트 전극은 제2 트랜지스터들(PT21~PT23)의 게이트 전극들 및 트랜지스터(PT24)의 제2 전극과 연결될 수 있고, 트랜지스터(NT37)의 게이트 전극은 제1 중간 제어 신호(CMAIN)를 수신하도록 제1 전류 미러 트랜지스터(NT31)의 게이트 전극과 연결될 수 있다. 상기 제2 연결 회로는 노드(N30)와 상기 접지 전압 사이에 직렬 연결되는 트랜지스터들(PT34, NT38)을 포함할 수 있다. 트랜지스터(PT34)의 게이트 전극은 제3 트랜지스터들(PT31~PT33)의 게이트 전극들 및 트랜지스터(PT34)의 제2 전극과 연결될 수 있고, 트랜지스터(NT38)의 게이트 전극은 제2 중간 제어 신호(CAUX)를 수신하도록 제2 전류 미러 트랜지스터(NT32)의 게이트 전극과 연결될 수 있다.
도 5에서는 트랜지스터들(PT11~PT16, PT21~PT24, PT31~PT34)이 PMOS(p-type metal oxide semiconductor) 트랜지스터이고 트랜지스터들(NT31~NT38)이 NMOS 트랜지스터인 것으로 도시하였으나, 디지털-아날로그 컨버터(1040)에 포함되는 트랜지스터들의 종류는 실시예에 따라서 변경될 수 있다.
한편, 실시예에 따라서 디지털-아날로그 컨버터(1040)에 포함되는 트랜지스터들(PT11~PT16, PT21~PT24, PT31~PT34, NT31~NT38) 및 스위치들(S31~S3A)의 종류 및 개수는 변경될 수 있다.
한편, 제1 및 제2 전류 제어 신호들(I_DAC, Q_DAC)이 하나의 상보적 변환부(1210b)에 의해 발생되고 제3 및 제4 전류 제어 신호들(I_DACAUX, Q_DACAUX)이 다른 하나의 상보적 변환부(1210c)에 의해 발생되는 경우를 설명하였으나, 실시예에 따라서 제1 및 제3 전류 제어 신호들(I_DAC, I_DACAUX)이 하나의 상보적 변환부에 의해 발생되고 제2 및 제4 전류 제어 신호들(Q_DAC, Q_DACAUX)이 다른 하나의 상보적 변환부에 의해 발생될 수도 있다. 한편, 본 발명의 실시예들에 따른 디지털-아날로그 컨버터에 포함되는 상보적 변환부는 차동(differential) 변환부라고 부를 수도 있다.
도 6은 본 발명의 실시예들에 따른 가변 이득 위상 변위기를 나타내는 블록도이다.
도 6을 참조하면, 가변 이득 위상 변위기(2000)는 I/Q 발생기(2020) 및 벡터 합 회로(2030)를 포함한다. 가변 이득 위상 변위기(2000)는 제1 전송 라인 트랜스포머(2010), 디지털-아날로그 컨버터(2040), 선택 회로(2050) 및 제2 전송 라인 트랜스포머(2060)를 더 포함할 수 있다.
벡터 합 회로(2030)의 구조가 변경되고 이에 따라 선택 회로(2050)가 변경되는 것을 제외하면, 도 6의 가변 이득 위상 변위기(2000)는 도 1의 가변 이득 위상 변위기(1000)와 실질적으로 동일할 수 있다. 도 6의 제1 전송 라인 트랜스포머(2010), I/Q 발생기(2020), 디지털-아날로그 컨버터(2040) 및 제2 전송 라인 트랜스포머(2060)는 도 1의 제1 전송 라인 트랜스포머(1010), I/Q 발생기(1020), 디지털-아날로그 컨버터(1040) 및 제2 전송 라인 트랜스포머(1060)와 각각 실질적으로 동일할 수 있다.
벡터 합 회로(2030)는 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제1, 제2, 제3 및 제4 선택 신호들(SEL1, SEL2, SEL3, SEL4) 및 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)에 기초하여, 제1, 제2, 제3 및 제4 동상 벡터들과 제1, 제2, 제3 및 제4 직각 위상 벡터들의 크기 및 방향을 조절하고, 상기 제1, 제2, 제3 및 제4 동상 벡터들과 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들을 더하여 출력 신호(OS)에 대응하는 제1 및 제2 차동 출력 신호들(OS+, OS-)을 발생한다. 벡터 합 회로(2030)의 구체적인 구조에 대해서는 도 7a 및 7b를 참조하여 후술하도록 한다.
상기 제1, 제2, 제3 및 제4 동상 벡터들은 동상 성분의 벡터들이며, 서로 동일한 방향 또는 반대 방향을 가진다. 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들은 직각 위상 성분의 벡터들이며, 서로 동일한 방향 또는 반대 방향을 가진다. 벡터 합 회로(2030)는 제1, 제2, 제3 및 제4 선택 신호들(SEL1, SEL2, SEL3, SEL4)에 기초하여 상기 제1, 제2, 제3 및 제4 동상 벡터들 및 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들의 방향을 결정하고, 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)에 기초하여 상기 제1, 제2, 제3 및 제4 동상 벡터들 및 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들에 대응하는 제1, 제2 제3 및 제4 전류들의 크기를 조절함으로써, 출력 신호(OS)의 위상과 이득을 독립적으로 한 번에 조절할 수 있다.
선택 회로(2050)는 제1, 제2, 제3 및 제4 선택 신호들(SEL1, SEL2, SEL3, SEL4)을 발생할 수 있다.
도 7a 및 7b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 나타내는 회로도들이다.
도 6, 7a 및 7b를 참조하면, 벡터 합 회로(2030)는 제1 벡터 합 셀(2110a), 제2 벡터 합 셀(2110b), 제3 벡터 합 셀(2110c), 제4 벡터 합 셀(2110d), 제1 전류 제어 회로(2120), 제2 전류 제어 회로(2130), 제3 전류 제어 회로(2140) 및 제4 전류 제어 회로(2150)를 포함한다.
제1 벡터 합 셀(2110a)은 제1 및 제2 전류 제어 회로들(2120, 2130)과 연결되고, 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제1 및 제2 전류 제어 신호들(I_DAC, Q_DAC) 및 제1 선택 신호(SEL1)를 수신하며, 제1 선택 신호(SEL1)에 기초하여 상기 제1 동상 벡터 및 상기 제1 직각 위상 벡터의 방향을 조절한다. 제2 벡터 합 셀(2110b)은 제1 및 제2 전류 제어 회로들(2120, 2130)과 연결되고, 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제1 및 제2 전류 제어 신호들(I_DAC, Q_DAC) 및 제2 선택 신호(SEL2)를 수신하며, 제2 선택 신호(SEL2)에 기초하여 상기 제2 동상 벡터 및 상기 제2 직각 위상 벡터의 방향을 조절한다.
제1 전류 제어 회로(2120)는 제1 및 제2 벡터 합 셀들(2110a, 2110b)과 연결되고, 제1 전류 제어 신호(I_DAC)에 기초하여 상기 제1 및 제2 동상 벡터들에 대응하는 제1 전류(iIMAIN)의 크기를 조절한다. 제2 전류 제어 회로(2130)는 제1 및 제2 벡터 합 셀들(2110a, 2110b)과 연결되고, 제2 전류 제어 신호(Q_DAC)에 기초하여 상기 제1 및 제2 직각 위상 벡터들에 대응하는 제2 전류(iQMAIN)의 크기를 조절한다.
제1 벡터 합 셀(2110a)은 네 개의 벡터부들(IMAIN1(+), IMAIN1(-), QMAIN1(+), QMAIN1(-))을 포함할 수 있고, 제2 벡터 합 셀(2110b)은 네 개의 벡터부들(IMAIN2(+), IMAIN2(-), QMAIN2(+), QMAIN2(-))을 포함할 수 있다. 벡터부들(IMAIN1(+), IMAIN2(+))은 각각 도 2a의 제1 벡터부(IMAIN(+))와 실질적으로 동일한 구조를 가질 수 있고, 벡터부들(IMAIN1(-), IMAIN2(-))은 각각 도 2a의 제2 벡터부(IMAIN(-))와 실질적으로 동일한 구조를 가질 수 있고, 벡터부들(QMAIN1(+), QMAIN2(+))은 각각 도 2a의 제3 벡터부(QMAIN(+))와 실질적으로 동일한 구조를 가질 수 있으며, 벡터부들(QMAIN1(-), QMAIN2(-))은 각각 도 2a의 제4 벡터부(QMAIN(-))와 실질적으로 동일한 구조를 가질 수 있다. 제1 및 제2 벡터 합 셀들(2110a, 2110b)은 제1 및 제2 출력 노드들(NO21, NO22)과 노드들(N41, N42) 사이에 병렬 연결될 수 있다.
제1 전류 제어 회로(2120)는 노드(N41)와 접지 전압 사이에 연결되고 제1 전류 제어 신호(I_DAC)를 수신하는 게이트 전극을 가지는 제1 전류 제어 트랜지스터(NT41)를 포함할 수 있다. 제2 전류 제어 회로(2130)는 노드(N42)와 상기 접지 전압 사이에 연결되고 제2 전류 제어 신호(Q_DAC)를 수신하는 게이트 전극을 가지는 제2 전류 제어 트랜지스터(NT42)를 포함할 수 있다. 제1 및 제2 벡터 합 셀들(2110a, 2110b)은 노드들(N41, N42)에 공통으로 연결되며, 따라서 제1 및 제2 전류 제어 회로들(2120, 2130)과 공통으로 연결될 수 있다.
제3 벡터 합 셀(2110c)은 제3 및 제4 전류 제어 회로들(2140, 2150)과 연결되고, 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제3 및 제4 전류 제어 신호들(I_DACAUX, Q_DACAUX) 및 제3 선택 신호(SEL3)를 수신하며, 제3 선택 신호(SEL3)에 기초하여 상기 제3 동상 벡터 및 상기 제3 직각 위상 벡터의 방향을 조절한다. 제4 벡터 합 셀(2110d)은 제3 및 제4 전류 제어 회로들(2140, 2150)과 연결되고, 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-), 제3 및 제4 전류 제어 신호들(I_DACAUX, Q_DACAUX) 및 제4 선택 신호(SEL4)를 수신하며, 제4 선택 신호(SEL4)에 기초하여 상기 제4 동상 벡터 및 상기 제4 직각 위상 벡터의 방향을 조절한다.
제3 전류 제어 회로(2140)는 제3 및 제4 벡터 합 셀들(2110c, 2110d)과 연결되고, 제3 전류 제어 신호(I_DACAUX)에 기초하여 상기 제3 및 제4 동상 벡터들에 대응하는 제3 전류(iIAUX)의 크기를 조절한다. 제4 전류 제어 회로(2150)는 제3 및 제4 벡터 합 셀들(2110c, 2110d)과 연결되고, 제4 전류 제어 신호(Q_DACAUX)에 기초하여 상기 제3 및 제4 직각 위상 벡터들에 대응하는 제4 전류(iQAUX)의 크기를 조절한다.
제3 벡터 합 셀(2110c)은 네 개의 벡터부들(IAUX1(+), IAUX1(-), QAUX1(+), QAUX1(-))을 포함할 수 있고, 제4 벡터 합 셀(2110d)은 네 개의 벡터부들(IAUX2(+), IAUX2(-), QAUX2(+), QAUX2(-))을 포함할 수 있다. 벡터부들(IAUX1(+), IAUX2(+))은 각각 도 2b의 제5 벡터부(IAUX(+))와 실질적으로 동일한 구조를 가질 수 있고, 벡터부들(IAUX1(-), IAUX2(-))은 각각 도 2b의 제6 벡터부(IAUX(-))와 실질적으로 동일한 구조를 가질 수 있고, 벡터부들(QAUX1(+), QAUX2(+))은 각각 도 2b의 제7 벡터부(QAUX(+))와 실질적으로 동일한 구조를 가질 수 있으며, 벡터부들(QAUX1(-), QAUX2(-))은 각각 도 2b의 제8 벡터부(QAUX(-))와 실질적으로 동일한 구조를 가질 수 있다. 제3 및 제4 벡터 합 셀들(2110c, 2110d)은 제1 및 제2 출력 노드들(NO21, NO22)과 노드들(N43, N44) 사이에 병렬 연결될 수 있다.
제3 전류 제어 회로(2140)는 노드(N43)와 상기 접지 전압 사이에 연결되고 제3 전류 제어 신호(I_DACAUX)를 수신하는 게이트 전극을 가지는 제3 전류 제어 트랜지스터(NT43)를 포함할 수 있다. 제4 전류 제어 회로(2150)는 노드(N44)와 상기 접지 전압 사이에 연결되고 제4 전류 제어 신호(Q_DACAUX)를 수신하는 게이트 전극을 가지는 제4 전류 제어 트랜지스터(NT44)를 포함할 수 있다. 제3 및 제4 벡터 합 셀들(2110c, 2110d)은 노드들(N43, N44)에 공통으로 연결되며, 따라서 제3 및 제4 전류 제어 회로들(2140, 2150)과 공통으로 연결될 수 있다.
제1, 제2, 제3 및 제4 벡터 합 셀들(2110a, 2110b, 2110c, 2110d)은 제1 및 제2 출력 노드들(NO21, NO22)에 공통으로 연결되고, 상기 제1, 제2, 제3 및 제4 동상 벡터들 및 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들에 기초하여, 즉 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)에 기초하여 제1 및 제2 차동 출력 신호들(OS+, OS-)을 발생한다. 제1 및 제2 출력 노드들(NO21, NO22)은 제1 및 제2 차동 출력 신호들(OS+, OS-)을 출력할 수 있고, 제2 전송 라인 트랜스포머(2060)와 연결될 수 있다. 제2 전송 라인 트랜스포머(2060)에는 전원 전압(VDD)이 인가될 수 있다.
일 실시예에서, 제1 벡터 합 셀(2110a)의 크기는 제3 벡터 합 셀(2110c)의 크기와 같고(즉, MAIN1 = AUX1), 제2 벡터 합 셀(2110b)의 크기는 제4 벡터 합 셀(2110d)의 크기와 같을 수 있다(즉, MAIN2 = AUX2). 벡터 합 셀의 크기는 벡터 합 셀에 포함되는 트랜지스터의 크기(채널 폭, 채널 길이 등)에 의해 결정될 수 있다. 다른 실시예에서, 제1 벡터 합 셀(2110a)의 크기와 제3 벡터 합 셀(2110c)의 크기의 제1 비율은 제2 벡터 합 셀(2110b)의 크기와 제4 벡터 합 셀(2110d)의 크기의 제2 비율과 실질적으로 동일할 수 있다(즉, MAIN1 : AUX1 = MAIN2 : AUX2). 이 때, 상기 제1 동상 벡터와 상기 제2 동상 벡터의 크기 비율 및 상기 제1 직각 위상 벡터와 상기 제2 직각 위상 벡터의 크기 비율은, 제1 벡터 합 셀(2110a)과 제2 벡터 합 셀(2110b)의 크기 비율에 기초하여 결정될 수 있다. 이와 유사하게, 상기 제3 동상 벡터와 상기 제4 동상 벡터의 크기 비율 및 상기 제3 직각 위상 벡터와 상기 제4 직각 위상 벡터의 크기 비율은, 제3 벡터 합 셀(2110c)과 제4 벡터 합 셀(2110d)의 크기 비율에 기초하여 결정될 수 있다.
상술한 것처럼 벡터 합 셀들의 크기가 결정된 경우에, 제1 벡터 합 셀(2110a)에서 결정되는 상기 제1 동상 벡터 및 상기 제1 직각 위상 벡터의 방향과 제2 벡터 합 셀(2110b)에서 결정되는 상기 제2 동상 벡터 및 상기 제2 직각 위상 벡터의 방향을 반대로 향하게 하면 상대적으로 큰 이득 변화가 생기는 것을 확인할 수 있다. 예를 들어, 제1 벡터 합 셀(2110a)과 제2 벡터 합 셀(2110b)의 크기 비율이 3:1인 경우에, 벡터들의 방향을 반대로 향하게 하면 벡터들의 방향을 같게 하는 것과 비교하였을 때 총 유효 전류(effective current)가 반으로 줄어 약 6dB 이득이 줄어들 수 있다. 제3 벡터 합 셀(2110c)과 제4 벡터 합 셀(2110d)에 대해서도 동일한 특성이 도출될 수 있다.
상술한 특징을 이용하여, 이득 조절의 MSB(most significant bit) 부분은 동일한 전류 제어 회로들(예를 들어, 2120 및 2130)과 공통으로 연결된 두 개의 셀들(예를 들어, 2110a 및 2110b)의 크기를 다르게 하는 방식으로 제어하고, 이득 조절의 LSB(least significant bit) 부분은 도 3a 및 3b를 참조하여 상술한 것처럼 제1, 제2, 제3 및 제4 전류들(iIMAIN, iQMAIN, iIAUX, iQAUX)을 조절하는 방식으로 제어하는 경우에, 동적 범위(dynamic range) 및 해상도를 모두 효과적으로 증가시킬 수 있다.
본 발명의 실시예들에 따른 가변 이득 위상 변위기(2000)에서는, 상기 제1, 제2, 제3 및 제4 동상 벡터들 모두와 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들 모두를 이용하며, 선택 신호들(SEL1, SEL2, SEL3, SEL4) 및 전류 제어 신호들(I_DAC, Q_DAC, I_DACAUX, Q_DACAUX)에 기초하여 상기 벡터들의 크기 및 방향을 조절하고 크기 및 방향 조절된 벡터들을 더하여 출력 신호(OS)를 발생함으로써, 위상과 이득을 독립적으로 한 번에 효과적으로 조절할 수 있다. 특히, 도 2a 및 2b의 실시예와 유사하게 벡터 합 회로(2030)를 전류 분리 방식에 따라 구현하고, 추가적으로 셀 분리(cell separation) 방식에 따라 동일한 전류 제어 회로들(예를 들어, 2120 및 2130)과 공통으로 연결된 두 개의 셀들(예를 들어, 2110a 및 2110b)을 포함하도록 구현함으로써, 보다 큰 동적 범위 및 해상도를 확보할 수 있다.
도 8은 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로의 동작을 설명하기 위한 도면이다.
도 7a, 7b 및 8을 참조하면, 제1, 제2, 제3 및 제4 동상 벡터들(VIM1, VIM2, VIA1, VIA2)과 제1, 제2, 제3 및 제4 직각 위상 벡터들(VQM1, VQM2, VQA1, VQA2)의 방향에 따라 출력 신호(OS)의 이득을 조절할 수 있다. 제1 사분면을 기준으로 설명하도록 한다.
도 8의 예에서, 제1 벡터 합 셀(2110a), 제2 벡터 합 셀(2110b), 제3 벡터 합 셀(2110c), 제4 벡터 합 셀(2110d)의 순서로 크기가 작아지는 경우를 가정하였다. 다시 말하면, 제1 벡터 합 셀(2110a)의 크기가 가장 크고, 제4 벡터 합 셀(2110d)의 크기가 가장 작을 수 있다. (예를 들어, 27:9:3:1)
첫 번째 예(GAIN_MAX)와 같이 제1, 제2, 제3 및 제4 동상 벡터들(VIM1, VIM2, VIA1, VIA2)과 제1, 제2, 제3 및 제4 직각 위상 벡터들(VQM1, VQM2, VQA1, VQA2)이 모두 정방향을 가지는 경우에, 가장 큰 이득을 가질 수 있다.
두 번째 예(GAIN_M1)와 같이 제1 및 제2 동상 벡터들(VIM1, VIM2)과 제1 및 제2 직각 위상 벡터들(VQM1, VQM2)이 정방향을 가지고 제3 및 제4 동상 벡터들(VIA1, VIA2)과 제3 및 제4 직각 위상 벡터들(VQA1, VQA2)이 역방향을 가지는 경우에, 첫 번째 예(GAIN_MAX)보다 작은 이득을 가질 수 있다.
세 번째 예(GAIN_M2)와 같이 제1 및 제3 동상 벡터들(VIM1, VIA1)과 제1 및 제3 직각 위상 벡터들(VQM1, VQA1)이 정방향을 가지고 제2 및 제4 동상 벡터들(VIM2, VIA2)과 제2 및 제4 직각 위상 벡터들(VQM2, VQA2)이 역방향을 가지는 경우에, 두 번째 예(GAIN_M1)보다 작은 이득을 가질 수 있다.
네 번째 예(GAIN_MIN)와 같이 제1 및 제4 동상 벡터들(VIM1, VIA2)과 제1 및 제4 직각 위상 벡터들(VQM1, VQA2)이 정방향을 가지고 제2 및 제3 동상 벡터들(VIM2, VIA1)과 제2 및 제3 직각 위상 벡터들(VQM2, VQA1)이 역방향을 가지는 경우에, 가장 작은 이득을 가질 수 있다.
한편, 도시하지는 않았으나, 이와 유사한 방식으로 벡터들의 방향을 조절하여 제2, 제3 및 제4 사분면에서 이득을 조절할 수 있다.
본 발명은 가변 이득 위상 변위기를 포함하는 다양한 통신 장치 및 시스템과 이를 포함하는 다양한 전자 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC(personal computer), 노트북(laptop computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(digital camera), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, 사물 인터넷(internet of things; IoT) 기기, 만물 인터넷(internet of everything; IoE) 기기, 가상 현실(virtual reality; VR) 기기, 증강 현실(augmented reality; AR) 기기 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (13)

  1. 입력 신호에 기초하여 제1, 제2, 제3 및 제4 위상 신호들을 발생하는 I/Q 발생기; 및
    상기 제1, 제2, 제3 및 제4 위상 신호들, 제1, 제2, 제3 및 제4 선택 신호들 및 제1, 제2, 제3 및 제4 전류 제어 신호들에 기초하여, 제1, 제2, 제3 및 제4 동상(in-phase) 벡터들과 제1, 제2, 제3 및 제4 직각 위상(quadrature) 벡터들의 크기 및 방향을 조절하고, 상기 제1, 제2, 제3 및 제4 동상 벡터들과 상기 제1, 제2, 제3 및 제4 직각 위상 벡터들을 더하여 출력 신호에 대응하는 제1 및 제2 차동 출력 신호들을 발생하는 벡터 합 회로를 포함하고,
    상기 벡터 합 회로는,
    상기 제1 및 제2 선택 신호들에 기초하여 상기 제1 및 제2 동상 벡터들 및 상기 제1 및 제2 직각 위상 벡터들의 방향을 조절하는 제1 및 제2 벡터 합 셀들;
    상기 제3 및 제4 선택 신호들에 기초하여 상기 제3 및 제4 동상 벡터들 및 상기 제3 및 제4 직각 위상 벡터들의 방향을 조절하는 제3 및 제4 벡터 합 셀들;
    상기 제1 및 제2 벡터 합 셀들과 연결되고, 상기 제1 및 제2 전류 제어 신호들에 기초하여 상기 제1 및 제2 동상 벡터들에 대응하는 제1 전류의 크기 및 상기 제1 및 제2 직각 위상 벡터들에 대응하는 제2 전류의 크기를 조절하는 제1 및 제2 전류 제어 회로들; 및
    상기 제3 및 제4 벡터 합 셀들과 연결되고, 상기 제3 및 제4 전류 제어 신호들에 기초하여 상기 제3 및 제4 동상 벡터들에 대응하는 제3 전류의 크기 및 상기 제3 및 제4 직각 위상 벡터들에 대응하는 제4 전류의 크기를 조절하는 제3 및 제4 전류 제어 회로들을 포함하는 가변 이득 위상 변위기.
  2. 제 1 항에 있어서,
    상기 제1 동상 벡터와 상기 제2 동상 벡터의 크기 비율 및 상기 제1 직각 위상 벡터와 상기 제2 직각 위상 벡터의 크기 비율은, 상기 제1 벡터 합 셀과 상기 제2 벡터 합 셀의 크기 비율에 기초하여 결정되고,
    상기 제3 동상 벡터와 상기 제4 동상 벡터의 크기 비율 및 상기 제3 직각 위상 벡터와 상기 제4 직각 위상 벡터의 크기 비율은, 상기 제3 벡터 합 셀과 상기 제4 벡터 합 셀의 크기 비율에 기초하여 결정되는 것을 특징으로 하는 가변 이득 위상 변위기.
  3. 제 1 항에 있어서, 상기 제1 벡터 합 셀은,
    상기 제1 및 제2 차동 출력 신호들을 출력하는 제1 및 제2 출력 노드들과 제1 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제1 및 제2 위상 신호들을 수신하는 제1 벡터부;
    상기 제1 및 제2 출력 노드들과 상기 제1 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제1 및 제2 위상 신호들을 수신하는 제2 벡터부;
    상기 제1 및 제2 출력 노드들과 제2 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제3 및 제4 위상 신호들을 수신하는 제3 벡터부; 및
    상기 제1 및 제2 출력 노드들과 상기 제2 노드 사이에 연결되고, 상기 제1 선택 신호에 기초하여 선택적으로 활성화되며, 상기 제3 및 제4 위상 신호들을 수신하는 제4 벡터부를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  4. 제 3 항에 있어서,
    상기 제1 전류 제어 회로는 상기 제1 노드와 접지 전압 사이에 연결되고 상기 제1 전류 제어 신호를 수신하는 게이트 전극을 가지는 제1 전류 제어 트랜지스터를 포함하고,
    상기 제2 전류 제어 회로는 상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 제2 전류 제어 신호를 수신하는 게이트 전극을 가지는 제2 전류 제어 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  5. 제 3 항에 있어서, 상기 제1 벡터부는,
    상기 제1 출력 노드와 제3 노드 사이에 연결되고, 상기 제1 위상 신호를 수신하는 게이트 전극을 가지는 제1 트랜지스터;
    상기 제2 출력 노드와 상기 제3 노드 사이에 연결되고, 상기 제2 위상 신호를 수신하는 게이트 전극을 가지는 제2 트랜지스터;
    상기 제3 노드와 상기 제1 노드 사이에 연결되는 제3 트랜지스터; 및
    상기 제1 선택 신호에 기초하여 상기 제1 전류 제어 신호를 상기 제3 트랜지스터의 게이트 전극에 선택적으로 제공하는 제1 스위치를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  6. 제 1 항에 있어서,
    상기 제1, 제2, 제3 및 제4 전류 제어 신호들을 발생하는 디지털-아날로그 컨버터를 더 포함하고,
    상기 디지털-아날로그 컨버터는,
    제1 디지털 제어 비트들에 기초하여 제1 및 제2 중간 제어 신호들을 발생하는 제1 상보적(complementary) 변환부;
    제2 디지털 제어 비트들 및 상기 제1 중간 제어 신호에 기초하여 상기 제1 및 제2 전류 제어 신호들을 발생하는 제2 상보적 변환부; 및
    상기 제2 디지털 제어 비트들 및 상기 제2 중간 제어 신호에 기초하여 상기 제3 및 제4 전류 제어 신호들을 발생하는 제3 상보적 변환부를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  7. 제 6 항에 있어서, 상기 제1 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제1 트랜지스터들;
    상기 제1 디지털 제어 비트들에 기초하여, 상기 복수의 제1 트랜지스터들을 제1 노드 및 제2 노드 중 하나와 전기적으로 연결시키는 복수의 제1 스위치들;
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 노드와 연결되면서 상기 제1 중간 제어 신호를 제공하는 게이트 전극을 가지는 제1 전류 미러 트랜지스터; 및
    상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되면서 상기 제2 중간 제어 신호를 제공하는 게이트 전극을 가지는 제2 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  8. 제 7 항에 있어서, 상기 제2 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제2 트랜지스터들;
    상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제2 트랜지스터들을 제3 노드 및 제4 노드 중 하나와 전기적으로 연결시키는 복수의 제2 스위치들;
    상기 제3 노드와 상기 접지 전압 사이에 연결되고, 상기 제3 노드와 연결되면서 상기 제1 전류 제어 신호를 제공하는 게이트 전극을 가지는 제3 전류 미러 트랜지스터; 및
    상기 제4 노드와 상기 접지 전압 사이에 연결되고, 상기 제4 노드와 연결되면서 상기 제2 전류 제어 신호를 제공하는 게이트 전극을 가지는 제4 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  9. 제 8 항에 있어서, 상기 제3 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제3 트랜지스터들;
    상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제3 트랜지스터들을 제5 노드 및 제6 노드 중 하나와 전기적으로 연결시키는 복수의 제3 스위치들;
    상기 제5 노드와 상기 접지 전압 사이에 연결되고, 상기 제5 노드와 연결되면서 상기 제3 전류 제어 신호를 제공하는 게이트 전극을 가지는 제5 전류 미러 트랜지스터; 및
    상기 제6 노드와 상기 접지 전압 사이에 연결되고, 상기 제6 노드와 연결되면서 상기 제4 전류 제어 신호를 제공하는 게이트 전극을 가지는 제6 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  10. 입력 신호에 기초하여 제1, 제2, 제3 및 제4 위상 신호들을 발생하는 I/Q 발생기;
    상기 제1, 제2, 제3 및 제4 위상 신호들, 제1 및 제2 선택 신호들 및 제1, 제2, 제3 및 제4 전류 제어 신호들에 기초하여, 제1 및 제2 동상(in-phase) 벡터들과 제1 및 제2 직각 위상(quadrature) 벡터들의 크기 및 방향을 조절하고, 상기 제1 및 제2 동상 벡터들과 상기 제1 및 제2 직각 위상 벡터들을 더하여 출력 신호에 대응하는 제1 및 제2 차동 출력 신호들을 발생하는 벡터 합 회로; 및
    상기 제1, 제2, 제3 및 제4 전류 제어 신호들을 발생하는 디지털-아날로그 컨버터를 포함하고,
    상기 벡터 합 회로는,
    상기 제1 선택 신호에 기초하여 상기 제1 동상 벡터 및 상기 제1 직각 위상 벡터의 방향을 조절하는 제1 벡터 합 셀;
    상기 제2 선택 신호에 기초하여 상기 제2 동상 벡터 및 상기 제2 직각 위상 벡터의 방향을 조절하는 제2 벡터 합 셀;
    상기 제1 벡터 합 셀과 연결되고, 상기 제1 및 제2 전류 제어 신호에 기초하여 상기 제1 동상 벡터에 대응하는 제1 전류의 크기 및 상기 제1 직각 위상 벡터에 대응하는 제2 전류의 크기를 조절하는 제1 및 제2 전류 제어 회로들; 및
    상기 제2 벡터 합 셀과 연결되고, 상기 제3 및 제4 전류 제어 신호들에 기초하여 상기 제2 동상 벡터에 대응하는 제3 전류의 크기 및 상기 제2 직각 위상 벡터에 대응하는 제4 전류의 크기를 조절하는 제3 및 제4 전류 제어 회로들을 포함하며,
    상기 디지털-아날로그 컨버터는,
    제1 디지털 제어 비트들에 기초하여 제1 및 제2 중간 제어 신호들을 발생하는 제1 상보적(complementary) 변환부;
    제2 디지털 제어 비트들 및 상기 제1 중간 제어 신호에 기초하여 상기 제1 및 제2 전류 제어 신호들을 발생하는 제2 상보적 변환부; 및
    상기 제2 디지털 제어 비트들 및 상기 제2 중간 제어 신호에 기초하여 상기 제3 및 제4 전류 제어 신호들을 발생하는 제3 상보적 변환부를 포함하는 가변 이득 위상 변위기.
  11. 제 10 항에 있어서, 상기 제1 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제1 트랜지스터들;
    상기 제1 디지털 제어 비트들에 기초하여, 상기 복수의 제1 트랜지스터들을 제1 노드 및 제2 노드 중 하나와 전기적으로 연결시키는 복수의 제1 스위치들;
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 노드와 연결되면서 상기 제1 중간 제어 신호를 제공하는 게이트 전극을 가지는 제1 전류 미러 트랜지스터; 및
    상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되면서 상기 제2 중간 제어 신호를 제공하는 게이트 전극을 가지는 제2 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  12. 제 11 항에 있어서, 상기 제2 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제2 트랜지스터들;
    상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제2 트랜지스터들을 제3 노드 및 제4 노드 중 하나와 전기적으로 연결시키는 복수의 제2 스위치들;
    상기 제3 노드와 상기 접지 전압 사이에 연결되고, 상기 제3 노드와 연결되면서 상기 제1 전류 제어 신호를 제공하는 게이트 전극을 가지는 제3 전류 미러 트랜지스터; 및
    상기 제4 노드와 상기 접지 전압 사이에 연결되고, 상기 제4 노드와 연결되면서 상기 제2 전류 제어 신호를 제공하는 게이트 전극을 가지는 제4 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  13. 제 12 항에 있어서, 상기 제3 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제3 트랜지스터들;
    상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제3 트랜지스터들을 제5 노드 및 제6 노드 중 하나와 전기적으로 연결시키는 복수의 제3 스위치들;
    상기 제5 노드와 상기 접지 전압 사이에 연결되고, 상기 제5 노드와 연결되면서 상기 제3 전류 제어 신호를 제공하는 게이트 전극을 가지는 제5 전류 미러 트랜지스터; 및
    상기 제6 노드와 상기 접지 전압 사이에 연결되고, 상기 제6 노드와 연결되면서 상기 제4 전류 제어 신호를 제공하는 게이트 전극을 가지는 제6 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.

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