KR101865612B1 - 가변 이득 위상 변위기 - Google Patents

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KR101865612B1
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왕승훈
박진석
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    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
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Abstract

가변 이득 위상 변위기는 I/Q 발생기 및 벡터 합 회로를 포함한다. I/Q 발생기는 입력 신호에 기초하여 위상 신호들을 발생한다. 벡터 합 회로는 위상 신호들 및 전류 제어 신호들에 기초하여, 서로 반대 방향을 가지는 동상 성분의 제1 및 제2 벡터들과 서로 반대 방향을 가지는 직각 위상 성분의 제3 및 제4 벡터들의 크기를 조절하고, 이를 더하여 출력 신호를 발생한다. 벡터 합 회로는 제1, 제2, 제3 및 제4 전류 제어 회로들 및 벡터 합 셀을 포함한다. 제1 및 제2 전류 제어 회로들은 제1 및 제2 전류 제어 신호들에 기초하여 제1 및 제2 벡터들에 대응하는 제1 및 제2 전류들의 크기를 조절한다. 제3 및 제4 전류 제어 회로들은 제3 및 제4 전류 제어 신호들에 기초하여 제3 및 제4 벡터들에 대응하는 제3 및 제4 전류들의 크기를 조절한다. 벡터 합 셀은 제1, 제2, 제3 및 제4 전류 제어 회로들 모두와 연결되고, 제1, 제2, 제3 및 제4 전류들에 기초하여 출력 신호를 발생한다.

Description

가변 이득 위상 변위기{VARIABLE GAIN PHASE SHIFTER}
본 발명은 신호 처리에 관한 것으로서, 더욱 상세하게는 빔포밍(beam-forming)에 적용하기 위한 가변 이득 위상 변위기에 관한 것이다.
최근 연구되고 있는 5G 이동통신 시스템은, 4G 이동통신 시스템인 LTE(long term evolution)에 비해 약 수십 배에서 수백 배의 네트워크 용량을 필요로 하며, 이를 위해 여러 개의 대용량 다중 안테나(massive MIMO(multi input multi output))와 빔포밍(beam-forming) 등의 기술이 이용될 수 있다.
무선통신에서 빔포밍은 스마트 안테나(smart antenna)의 한 방식으로, 안테나의 빔이 해당 단말에게만 국한하여 비추도록 하는 기술이다. 최근에는 RF 단에서 위상 배열을 만드는 아날로그 위상배열 빔포밍이 연구되고 있으며, 특히 핵심 블록인 위상 변위 블록과 이득 조절 블록에 대한 연구가 활발하다. 위상 변위 블록은 각 신호 경로에 적합하도록 위상을 바꿔주는 역할을 수행하며, 이득 조절 블록은 각 신호 경로에 대한 이득 에러를 보상하는 역할을 수행한다.
종래에는 위상 변위 블록과 이득 조절 블록을 구분하여 설계하였으나, 이 경우 위상과 이득을 독립적으로 조절하기 어렵다는 문제가 있었다. 또한, 종래에는 이득 조절 블록으로 가변 이득 증폭기(variable gain amplifier; VGA) 또는 감쇠기(attenuator)를 이용하였으나, 이 경우 회로 크기가 증가하는 문제가 있었다.
본 발명의 일 목적은 위상과 이득을 독립적으로 한 번에 조절 가능한 가변 이득 위상 변위기를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 가변 이득 위상 변위기는 I/Q 발생기 및 벡터 합 회로를 포함한다. 상기 I/Q 발생기는 입력 신호에 기초하여 제1, 제2, 제3 및 제4 위상 신호들을 발생한다. 상기 벡터 합 회로는 상기 제1, 제2, 제3 및 제4 위상 신호들 및 제1, 제2, 제3 및 제4 전류 제어 신호들에 기초하여, 서로 반대 방향을 가지는 동상(in-phase) 성분의 제1 및 제2 벡터들과 서로 반대 방향을 가지는 직각 위상(quadrature) 성분의 제3 및 제4 벡터들의 크기를 조절하고, 상기 제1, 제2, 제3 및 제4 벡터들을 더하여 출력 신호에 대응하는 제1 및 제2 차동 출력 신호들을 발생한다. 상기 벡터 합 회로는 제1, 제2, 제3 및 제4 전류 제어 회로들 및 벡터 합 셀을 포함한다. 상기 제1 전류 제어 회로는 상기 제1 및 제2 전류 제어 신호들 중 하나에 기초하여 상기 제1 벡터에 대응하는 제1 전류의 크기를 조절한다. 상기 제2 전류 제어 회로는 상기 제1 및 제2 전류 제어 신호들 중 다른 하나에 기초하여 상기 제2 벡터에 대응하는 제2 전류의 크기를 조절한다. 상기 제3 전류 제어 회로는 상기 제3 및 제4 전류 제어 신호들 중 하나에 기초하여 상기 제3 벡터에 대응하는 제3 전류의 크기를 조절한다. 상기 제4 전류 제어 회로는 상기 제3 및 제4 전류 제어 신호들 중 다른 하나에 기초하여 상기 제4 벡터에 대응하는 제4 전류의 크기를 조절한다. 상기 벡터 합 셀은 상기 제1, 제2, 제3 및 제4 전류 제어 회로들 모두와 연결되고, 상기 제1, 제2, 제3 및 제4 위상 신호들을 수신하며, 상기 제1, 제2, 제3 및 제4 전류들에 기초하여 상기 제1 및 제2 차동 출력 신호들을 발생한다.
일 실시예에서, 상기 벡터 합 셀은 제1 벡터부, 제2 벡터부, 제3 벡터부 및 제4 벡터부를 포함할 수 있다. 상기 제1 벡터부는 상기 제1 및 제2 차동 출력 신호들을 출력하는 제1 및 제2 출력 노드들과 제1 노드 사이에 연결되고, 상기 제1 및 제2 위상 신호들을 수신할 수 있다. 상기 제2 벡터부는 상기 제1 및 제2 출력 노드들과 제2 노드 사이에 연결되고, 상기 제1 및 제2 위상 신호들을 수신할 수 있다. 상기 제3 벡터부는 상기 제1 및 제2 출력 노드들과 제3 노드 사이에 연결되고, 상기 제3 및 제4 위상 신호들을 수신할 수 있다. 상기 제4 벡터부는 상기 제1 및 제2 출력 노드들과 제4 노드 사이에 연결되고, 상기 제3 및 제4 위상 신호들을 수신할 수 있다.
일 실시예에서, 상기 제1 전류 제어 회로는 상기 제1 노드와 접지 전압 사이에 연결되고 상기 제1 및 제2 전류 제어 신호들 중 하나를 수신하는 게이트 전극을 가지는 제1 전류 제어 트랜지스터를 포함할 수 있다. 상기 제2 전류 제어 회로는 상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 제1 및 제2 전류 제어 신호들 중 다른 하나를 수신하는 게이트 전극을 가지는 제2 전류 제어 트랜지스터를 포함할 수 있다. 상기 제3 전류 제어 회로는 상기 제3 노드와 상기 접지 전압 사이에 연결되고 상기 제3 및 제4 전류 제어 신호들 중 하나를 수신하는 게이트 전극을 가지는 제3 전류 제어 트랜지스터를 포함할 수 있다. 상기 제4 전류 제어 회로는 상기 제4 노드와 상기 접지 전압 사이에 연결되고 상기 제3 및 제4 전류 제어 신호들 중 다른 하나를 수신하는 게이트 전극을 가지는 제4 전류 제어 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 벡터부는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제1 출력 노드와 상기 제1 노드 사이에 연결되고, 상기 제1 위상 신호를 수신하는 게이트 전극을 가질 수 있다. 상기 제2 트랜지스터는 상기 제2 출력 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 위상 신호를 수신하는 게이트 전극을 가질 수 있다.
일 실시예에서, 상기 가변 이득 위상 변위기는 상기 제1, 제2, 제3 및 제4 전류 제어 신호들을 발생하는 디지털-아날로그 컨버터를 더 포함할 수 있다. 상기 디지털-아날로그 컨버터는 제1 상보적(complementary) 변환부, 제2 상보적 변환부 및 제3 상보적 변환부를 포함할 수 있다. 상기 제1 상보적 변환부는 제1 디지털 제어 비트들에 기초하여 제1 및 제2 중간 제어 신호들을 발생할 수 있다. 상기 제2 상보적 변환부는 제2 디지털 제어 비트들 및 상기 제1 중간 제어 신호에 기초하여 상기 제1 및 제2 전류 제어 신호들을 발생할 수 있다. 상기 제3 상보적 변환부는 상기 제2 디지털 제어 비트들 및 상기 제2 중간 제어 신호에 기초하여 상기 제3 및 제4 전류 제어 신호들을 발생할 수 있다.
일 실시예에서, 상기 가변 이득 위상 변위기는 제1 DPDT(double pole double throw) 스위치를 더 포함할 수 있다. 상기 제1 DPDT 스위치는 상기 제2 상보적 변환부의 출력단과 연결되어, 상기 제1 및 제2 전류 제어 신호들 중 하나를 상기 제1 전류 제어 회로에 제공하고 상기 제1 및 제2 전류 제어 신호들 중 다른 하나를 상기 제2 전류 제어 회로에 제공할 수 있다.
일 실시예에서, 상기 가변 이득 위상 변위기는 제2 DPDT 스위치를 더 포함할 수 있다. 상기 제2 DPDT 스위치는 상기 제3 상보적 변환부의 출력단과 연결되어, 상기 제3 및 제4 전류 제어 신호들 중 하나를 상기 제3 전류 제어 회로에 제공하고 상기 제3 및 제4 전류 제어 신호들 중 다른 하나를 상기 제4 전류 제어 회로에 제공할 수 있다.
일 실시예에서, 상기 제1 상보적 변환부는 복수의 제1 트랜지스터들, 복수의 제1 스위치들, 제1 전류 미러 트랜지스터 및 제2 전류 미러 트랜지스터를 포함할 수 있다. 상기 복수의 제1 트랜지스터들은 게이트 전극이 공통 연결될 수 있다. 상기 복수의 제1 스위치들은 상기 제1 디지털 제어 비트들에 기초하여, 상기 복수의 제1 트랜지스터들을 제1 노드 및 제2 노드 중 하나와 전기적으로 연결시킬 수 있다. 상기 제1 전류 미러 트랜지스터는 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 노드와 연결되면서 상기 제1 중간 제어 신호를 제공하는 게이트 전극을 가질 수 있다. 상기 제2 전류 미러 트랜지스터는 상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되면서 상기 제2 중간 제어 신호를 제공하는 게이트 전극을 가질 수 있다.
일 실시예에서, 상기 제2 상보적 변환부는 복수의 제2 트랜지스터들, 복수의 제2 스위치들, 제3 전류 미러 트랜지스터 및 제4 전류 미러 트랜지스터를 포함할 수 있다. 상기 복수의 제2 트랜지스터들은 게이트 전극이 공통 연결될 수 있다. 상기 복수의 제2 스위치들은 상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제2 트랜지스터들을 제3 노드 및 제4 노드 중 하나와 전기적으로 연결시킬 수 있다. 상기 제3 전류 미러 트랜지스터는 상기 제3 노드와 상기 접지 전압 사이에 연결되고, 상기 제3 노드와 연결되면서 상기 제1 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다. 상기 제4 전류 미러 트랜지스터는 상기 제4 노드와 상기 접지 전압 사이에 연결되고, 상기 제4 노드와 연결되면서 상기 제2 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다.
일 실시예에서, 상기 제3 상보적 변환부는 복수의 제3 트랜지스터들, 복수의 제3 스위치들, 제5 전류 미러 트랜지스터 및 제6 전류 미러 트랜지스터를 포함할 수 있다. 상기 복수의 제3 트랜지스터들은 게이트 전극이 공통 연결될 수 있다. 상기 복수의 제3 스위치들은 상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제3 트랜지스터들을 제5 노드 및 제6 노드 중 하나와 전기적으로 연결시킬 수 있다. 상기 제5 전류 미러 트랜지스터는 상기 제5 노드와 상기 접지 전압 사이에 연결되고, 상기 제5 노드와 연결되면서 상기 제3 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다. 상기 제6 전류 미러 트랜지스터는 상기 제6 노드와 상기 접지 전압 사이에 연결되고, 상기 제6 노드와 연결되면서 상기 제4 전류 제어 신호를 제공하는 게이트 전극을 가질 수 있다.
일 실시예에서, 상기 I/Q 발생기는 RC 래더부 및 다중 위상 필터부를 포함할 수 있다. 상기 RC 래더부는 상기 입력 신호에 대응하는 제1 및 제2 차동 입력 신호들에 기초하여 제1, 제2, 제3 및 제4 중간 위상 신호들을 발생할 수 있다. 상기 다중 위상 필터부는 상기 제1, 제2, 제3 및 제4 중간 위상 신호들에 기초하여 상기 제1, 제2, 제3 및 제4 위상 신호들을 발생할 수 있다.
일 실시예에서, 상기 RC 래더부는 제1, 제2, 제3 및 제4 커패시터들 및 제1, 제2, 제3 및 제4 저항들을 포함할 수 있다. 상기 제1 커패시터는 상기 제1 차동 입력 신호를 수신하는 제1 입력 노드와 상기 제1 중간 위상 신호를 출력하는 제1 중간 노드 사이에 연결될 수 있다. 상기 제2 커패시터는 상기 제2 차동 입력 신호를 수신하는 제2 입력 노드와 상기 제2 중간 위상 신호를 출력하는 제2 중간 노드 사이에 연결될 수 있다. 상기 제1 저항은 상기 제1 입력 노드와 상기 제3 중간 위상 신호를 출력하는 제3 중간 노드 사이에 연결될 수 있다. 상기 제2 저항은 상기 제2 입력 노드와 상기 제4 중간 위상 신호를 출력하는 제4 중간 노드 사이에 연결될 수 있다. 상기 제3 및 제4 저항들은 상기 제1 중간 노드와 상기 제2 중간 노드 사이에 직렬 연결될 수 있다. 상기 제3 및 제4 커패시터들은 상기 제3 중간 노드와 상기 제4 중간 노드 사이에 직렬 연결될 수 있다.
일 실시예에서, 상기 다중 위상 필터부는 제5, 제6, 제7 및 제8 커패시터들 및 제5, 제6, 제7 및 제8 저항들을 포함할 수 있다. 상기 제5 커패시터는 상기 제1 중간 노드와 상기 제1 위상 신호를 출력하는 제1 출력 노드 사이에 연결될 수 있다. 상기 제6 커패시터는 상기 제2 중간 노드와 상기 제2 위상 신호를 출력하는 제2 출력 노드 사이에 연결될 수 있다. 상기 제7 커패시터는 상기 제3 중간 노드와 상기 제3 위상 신호를 출력하는 제3 출력 노드 사이에 연결될 수 있다. 상기 제8 커패시터는 상기 제4 중간 노드와 상기 제4 위상 신호를 출력하는 제4 출력 노드 사이에 연결될 수 있다. 상기 제5 저항은 상기 제1 출력 노드와 상기 제3 중간 노드 사이에 연결될 수 있다. 상기 제6 저항은 상기 제2 출력 노드와 상기 제4 중간 노드 사이에 연결될 수 있다. 상기 제7 저항은 상기 제3 출력 노드와 상기 제2 중간 노드 사이에 연결될 수 있다. 상기 제8 저항은 상기 제4 출력 노드와 상기 제1 중간 노드 사이에 연결될 수 있다.
일 실시예에서, 상기 가변 이득 위상 변위기는 제1 전송 라인 트랜스포머 및 제2 전송 라인 트랜스포머를 더 포함할 수 있다. 상기 제1 전송 라인 트랜스포머는 상기 입력 신호에 기초하여 제1 및 제2 차동 입력 신호들을 발생할 수 있다. 상기 제2 전송 라인 트랜스포머는 상기 제1 및 제2 차동 출력 신호들에 기초하여 상기 출력 신호를 발생할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 가변 이득 위상 변위기는, 서로 다른 방향을 갖는 동상 성분의 제1 및 제2 벡터들 모두와 서로 다른 방향을 갖는 직각 위상 성분의 제3 및 제4 벡터들 모두를 이용하며, 벡터들의 크기를 조절하고 크기 조절된 벡터들을 더하여 출력 신호를 발생함으로써, 하나의 블록으로 위상과 이득을 독립적으로 한 번에 효과적으로 조절할 수 있다.
구체적으로, 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 하나의 벡터 합 셀 및 이와 연결되는 네 개의 전류 제어 회로들로 구현하고, 벡터 선택을 위한 별도의 선택 회로를 생략함으로써, 가변 이득 위상 변위기의 크기 및 제조 비용이 감소될 수 있다.
또한, 가변 이득 위상 변위기에 포함되는 디지털-아날로그 컨버터를 상보적 변환부들로 구현하고 DPDT 스위치를 추가적으로 포함하도록 구현함으로써, 가변 이득 위상 변위기의 크기가 감소될 수 있고, 낮은 구동 전압을 이용하는 시스템에 효과적으로 적용될 수 있다. 한편, 가변 이득 위상 변위기에 포함되는 I/Q 발생기를 RC 래더부 및 다중 위상 필터부를 모두 포함하도록 구현함으로써, 광대역 동작을 지원할 수 있고 위상 에러 및 진폭 에러 모두를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 이득 위상 변위기를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 나타내는 회로도이다.
도 3a 및 3b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로의 동작을 설명하기 위한 도면들이다.
도 4, 5, 6, 7 및 8은 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 디지털-아날로그 컨버터의 예들을 나타내는 도면들이다.
도 9는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 I/Q 발생기를 나타내는 회로도이다.
도 10a 및 10b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 I/Q 발생기의 특성을 나타내는 도면들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 가변 이득 위상 변위기를 나타내는 블록도이다.
도 1을 참조하면, 가변 이득 위상 변위기(3000)는 I/Q 발생기(3020) 및 벡터 합 회로(3030)를 포함한다. 가변 이득 위상 변위기(3000)는 제1 전송 라인 트랜스포머(transmission line transformer; TLT)(3010), 디지털-아날로그 컨버터(digital-to-analog converter; DAC)(3040) 및 제2 전송 라인 트랜스포머(3060)를 더 포함할 수 있다.
제1 전송 라인 트랜스포머(3010)는 입력 신호(IS)에 기초하여 제1 및 제2 차동 입력 신호들(IS+, IS-)을 발생할 수 있다. 예를 들어, 제1 차동 입력 신호(IS+)는 입력 신호(IS)와 동일한 위상을 가질 수 있고(즉, 입력 신호(IS)와 0도의 위상 차를 가질 수 있고), 제2 차동 입력 신호(IS-)는 입력 신호(IS)와 180도의 위상 차를 가질 수 있다. 제1 전송 라인 트랜스포머(3010)는 발룬(balanced-to-unbalanced; BALUN) 및 임피던스 매칭(impedance matching) 네트워크의 역할을 수행할 수 있다.
I/Q 발생기(3020)는 입력 신호(IS)에 기초하여, 즉 입력 신호(IS)에 대응하는 제1 및 제2 차동 입력 신호들(IS+, IS-)에 기초하여 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-)을 발생한다. 예를 들어, 제1 위상 신호(I+)는 입력 신호(IS)와 동일한 위상을 가질 수 있고(즉, 입력 신호(IS)와 0도의 위상 차를 가질 수 있고), 제2 위상 신호(I-)는 입력 신호(IS)와 180도의 위상 차를 가질 수 있고, 제3 위상 신호(Q+)는 입력 신호(IS)와 90도의 위상 차를 가질 수 있으며, 제4 위상 신호(Q-)는 입력 신호(IS)와 270도의 위상 차를 가질 수 있다. I/Q 발생기(3020)의 구체적인 구조에 대해서는 도 9를 참조하여 후술하도록 한다.
입력 신호(IS)와 0도 또는 180도의 위상 차를 가지는 제1 및 제2 위상 신호들(I+, I-) 각각은 동상(in-phase) 성분의 신호 또는 동상 신호라고 부를 수 있고, 입력 신호(IS)와 90도 또는 270도의 위상 차를 가지는 제3 및 제4 위상 신호들(Q+, Q-) 각각은 직각 위상(quadrature) 성분의 신호 또는 직각 위상 신호라고 부를 수 있다.
벡터 합 회로(3030)는 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-) 및 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC1, I_DAC2, Q_DAC1, Q_DAC2)에 기초하여, 제1, 제2, 제3 및 제4 벡터들의 크기를 조절하고, 상기 제1, 제2, 제3 및 제4 벡터들을 더하여 출력 신호(OS)에 대응하는 제1 및 제2 차동 출력 신호들(OS+, OS-)을 발생한다. 벡터 합 회로(3030)의 구체적인 구조에 대해서는 도 2를 참조하여 후술하도록 한다.
도 3a 및 3b를 참조하여 후술하는 것처럼, 상기 제1 및 제2 벡터들은 동상 성분의 벡터들이며, 서로 반대 방향을 가진다. 상기 제3 및 제4 벡터들은 직각 위상 성분의 벡터들이며, 서로 반대 방향을 가진다. 벡터 합 회로(3030)는 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC1, I_DAC2, Q_DAC1, Q_DAC2)에 기초하여 상기 제1, 제2, 제3 및 제4 벡터들에 대응하는 제1, 제2 제3 및 제4 전류들의 크기를 조절함으로써, 출력 신호(OS)의 위상과 이득을 독립적으로 한 번에 조절할 수 있다.
디지털-아날로그 컨버터(3040)는 디지털 제어 비트들(CTRL)에 기초하여 제1, 제2, 제3 및 제4 전류 제어 신호들(I_DAC1, I_DAC2, Q_DAC1, Q_DAC2)을 발생할 수 있다. 디지털-아날로그 컨버터(3040)의 구체적인 구조에 대해서는 도 4 내지 8을 참조하여 후술하도록 한다.
제2 전송 라인 트랜스포머(3060)는 제1 및 제2 차동 출력 신호들(OS+, OS-)에 기초하여 출력 신호(OS)를 발생할 수 있다. 예를 들어, 제1 및 제2 차동 출력 신호들(OS+, OS-)은 서로 180도의 위상 차를 가질 수 있다. 제1 전송 라인 트랜스포머(3010)와 유사하게, 제2 전송 라인 트랜스포머(3060)는 발룬 및 임피던스 매칭 네트워크의 역할을 수행할 수 있다.
한편, 본 발명의 실시예들에 따른 가변 이득 위상 변위기는 벡터 모듈레이터라고 부를 수도 있다.
도 2는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로를 나타내는 회로도이다.
도 1 및 2를 참조하면, 벡터 합 회로(3030)는 벡터 합 셀(3110), 제1 전류 제어 회로(3120), 제2 전류 제어 회로(3130), 제3 전류 제어 회로(3140) 및 제4 전류 제어 회로(3150)를 포함한다.
제1 전류 제어 회로(3120)는 제1 및 제2 전류 제어 신호들(I_DAC1, I_DAC2) 중 하나에 기초하여 상기 제1 벡터에 대응하는 제1 전류(iIP)의 크기를 조절한다. 제2 전류 제어 회로(3130)는 제1 및 제2 전류 제어 신호들(I_DAC1, I_DAC2) 중 다른 하나에 기초하여 상기 제2 벡터에 대응하는 제2 전류(iIM)의 크기를 조절한다. 도 2에서는 제1 전류 제어 회로(3120)가 제1 전류 제어 신호(I_DAC1)에 응답하여 동작하고 제2 전류 제어 회로(3130)가 제2 전류 제어 신호(I_DAC2)에 응답하여 동작하는 것으로 도시하였다.
제3 전류 제어 회로(3140)는 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DAC2) 중 하나에 기초하여 상기 제3 벡터에 대응하는 제3 전류(iQP)의 크기를 조절한다. 제4 전류 제어 회로(3150)는 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DAC2) 중 다른 하나에 기초하여 상기 제4 벡터에 대응하는 제4 전류(iQM)의 크기를 조절한다. 도 2에서는 제3 전류 제어 회로(3140)가 제3 전류 제어 신호(Q_DAC1)에 응답하여 동작하고 제4 전류 제어 회로(3150)가 제4 전류 제어 신호(Q_DAC2)에 응답하여 동작하는 것으로 도시하였다.
제1, 제2, 제3 및 제4 전류 제어 회로들(3120, 3130, 3140, 3150)은 각각 하나의 트랜지스터를 포함하여 구현될 수 있다. 예를 들어, 제1 전류 제어 회로(3120)는 제1 노드(N11)와 접지 전압(예를 들어, VSS 또는 GND 전압) 사이에 연결되고 상기 제1 및 제2 전류 제어 신호들(I_DAC1, I_DAC2) 중 하나를 수신하는 게이트 전극을 가지는 제1 전류 제어 트랜지스터(NT21)를 포함할 수 있다. 제2 전류 제어 회로(3130)는 제2 노드(N12)와 상기 접지 전압 사이에 연결되고 상기 제1 및 제2 전류 제어 신호들(I_DAC1, I_DAC2) 중 다른 하나를 수신하는 게이트 전극을 가지는 제2 전류 제어 트랜지스터(NT22)를 포함할 수 있다.
마찬가지로, 제3 전류 제어 회로(3140)는 제3 노드(N13)와 상기 접지 전압 사이에 연결되고 상기 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DAC2) 중 하나를 수신하는 게이트 전극을 가지는 제3 전류 제어 트랜지스터(NT23)를 포함할 수 있다. 제4 전류 제어 회로(3150)는 제4 노드(N14)와 상기 접지 전압 사이에 연결되고 상기 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DAC2) 중 다른 하나를 수신하는 게이트 전극을 가지는 제4 전류 제어 트랜지스터(NT24)를 포함할 수 있다.
벡터 합 셀(3110)은 제1, 제2, 제3 및 제4 전류 제어 회로들(3120, 3130, 3140, 3150) 모두와 연결되고, 제1, 제2, 제3 및 제4 위상 신호들(I+, I-, Q+, Q-)을 수신하며, 제1, 제2, 제3 및 제4 전류들(iIP, iIM, iQP, iQM)에 기초하여 제1 및 제2 차동 출력 신호들(OS+, OS-)을 발생한다.
벡터 합 셀(3110)은 제1 벡터부(I(+)), 제2 벡터부(I(-)), 제3 벡터부(Q(+)) 및 제4 벡터부(Q(-))를 포함할 수 있다. 제1 벡터부(I(+))는 제1 및 제2 출력 노드들(NO11, NO12)과 제1 노드(N11) 사이에 연결되고, 제1 및 제2 위상 신호들(I+, I-)을 수신할 수 있다. 제2 벡터부(I(-))는 제1 및 제2 출력 노드들(NO11, NO12)과 제2 노드(N12) 사이에 연결되고, 제1 및 제2 위상 신호들(I+, I-)을 수신할 수 있다. 제3 벡터부(Q(+))는 제1 및 제2 출력 노드들(NO11, NO12)과 제3 노드(N13) 사이에 연결되고, 제3 및 제4 위상 신호들(Q+, Q-)을 수신할 수 있다. 제4 벡터부(Q(-))는 제1 및 제2 출력 노드들(NO11, NO12)과 제4 노드(N14) 사이에 연결되고, 제3 및 제4 위상 신호들(Q+, Q-)을 수신할 수 있다.
제1, 제2, 제3 및 제4 벡터부들(I(+), I(-), Q(+), Q(-))은 각각 두 개의 트랜지스터들을 포함하여 구현될 수 있다. 예를 들어, 제1 벡터부(I(+))는 제1 트랜지스터(NT11) 및 제2 트랜지스터(NT12)를 포함할 수 있다. 제1 트랜지스터(NT11)는 제1 출력 노드(NO11)와 제1 노드(N11) 사이에 연결되고, 제1 위상 신호(I+)를 수신하는 게이트 전극을 가질 수 있다. 제2 트랜지스터(NT12)는 제2 출력 노드(NO12)와 제1 노드(N11) 사이에 연결되고, 제2 위상 신호(I-)를 수신하는 게이트 전극을 가질 수 있다. 제2 벡터부(I(-))는 제3 트랜지스터(NT13) 및 제4 트랜지스터(NT14)를 포함할 수 있다. 제3 트랜지스터(NT13)는 제1 출력 노드(NO11)와 제2 노드(N12) 사이에 연결되고, 제2 위상 신호(I-)를 수신하는 게이트 전극을 가질 수 있다. 제4 트랜지스터(NT14)는 제2 출력 노드(NO12)와 제2 노드(N12) 사이에 연결되고, 제1 위상 신호(I+)를 수신하는 게이트 전극을 가질 수 있다.
마찬가지로, 제3 벡터부(Q(+))는 제5 트랜지스터(NT15) 및 제6 트랜지스터(NT16)를 포함할 수 있다. 제5 트랜지스터(NT15)는 제1 출력 노드(NO11)와 제3 노드(N13) 사이에 연결되고, 제3 위상 신호(Q+)를 수신하는 게이트 전극을 가질 수 있다. 제6 트랜지스터(NT16)는 제2 출력 노드(NO12)와 제3 노드(N13) 사이에 연결되고, 제4 위상 신호(Q-)를 수신하는 게이트 전극을 가질 수 있다. 제4 벡터부(Q(-))는 제7 트랜지스터(NT17) 및 제8 트랜지스터(NT18)를 포함할 수 있다. 제7 트랜지스터(NT17)는 제1 출력 노드(NO11)와 제4 노드(N14) 사이에 연결되고, 제4 위상 신호(Q-)를 수신하는 게이트 전극을 가질 수 있다. 제8 트랜지스터(NT18)는 제2 출력 노드(NO12)와 제4 노드(N14) 사이에 연결되고, 제3 위상 신호(Q+)를 수신하는 게이트 전극을 가질 수 있다.
제1 및 제2 출력 노드들(NO11, NO12)은 제1 및 제2 차동 출력 신호들(OS+, OS-)을 출력할 수 있고, 제2 전송 라인 트랜스포머(3060)와 연결될 수 있다. 제2 전송 라인 트랜스포머(3060)에는 전원 전압(VDD)이 인가될 수 있다.
도 2에서는 트랜지스터들(NT11~NT18, NT21~NT24)이 모두 NMOS(n-type metal oxide semiconductor) 트랜지스터인 것으로 도시하였으나, 실시예에 따라서 벡터 합 회로(3030)에 포함되는 트랜지스터들의 종류 및 개수는 변경될 수 있다.
종래의 위상 변위기에서는, 서로 다른 방향을 갖는 동상 성분의 두 개의 벡터들 중 하나만을 선택하고, 서로 다른 방향을 갖는 직각 위상 성분의 두 개의 벡터들 중 하나만을 선택하며, 선택된 벡터들을 더하여 출력 신호를 발생하였다. 이 경우, 위상 조절에는 효과적이나 이득 조절이 어렵다는 문제가 있었다.
본 발명의 실시예들에 따른 가변 이득 위상 변위기(3000)에서는, 동상 성분의 상기 제1 및 제2 벡터들 모두와 직각 위상 성분의 상기 제3 및 제4 벡터들 모두를 이용하며, 상기 벡터들의 크기를 조절하고 크기 조절된 벡터들을 더하여 출력 신호(OS)를 발생함으로써, 하나의 블록으로 위상과 이득을 독립적으로 한 번에 효과적으로 조절할 수 있다. 특히, 벡터 합 회로(3030)를 하나의 벡터 합 셀(3110) 및 이와 연결되는 네 개의 전류 제어 회로들(3120, 3130, 3140, 3150)로 구현하고, 벡터 선택을 위한 별도의 선택 회로를 생략함으로써, 가변 이득 위상 변위기(3000)의 크기 및 제조 비용이 감소될 수 있다.
도 3a 및 3b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 벡터 합 회로의 동작을 설명하기 위한 도면들이다.
도 2 및 3a를 참조하면, 제1 벡터부(I(+)) 및 제1 전류 제어 회로(3120)는 제1 방향(예를 들어, 정방향)을 가지는 동상 성분의 상기 제1 벡터 및 제1 전류(iIP)에 대응하는 제1 경로를 제공할 수 있다. 제2 벡터부(I(-)) 및 제2 전류 제어 회로(3130)는 상기 제1 방향과 반대인 제2 방향(예를 들어, 역방향)을 가지는 동상 성분의 상기 제2 벡터 및 제2 전류(iIM)에 대응하는 제2 경로를 제공할 수 있다. 제3 벡터부(Q(+)) 및 제3 전류 제어 회로(3140)는 제3 방향(예를 들어, 정방향)을 가지는 직각 위상 성분의 상기 제3 벡터 및 제3 전류(iQP)에 대응하는 제3 경로를 제공할 수 있다. 제4 벡터부(Q(-)) 및 제4 전류 제어 회로(3150)는 상기 제3 방향과 반대인 제4 방향(예를 들어, 역방향)을 가지는 직각 위상 성분의 상기 제4 벡터 및 제4 전류(iQM)에 대응하는 제4 경로를 제공할 수 있다.
상술한 것처럼, 종래 기술과 다르게 본 발명에서는 4개의 모든 경로들을 동시에 사용하며, 반대 방향의 벡터의 크기를 이용하여 이득 조절 기능까지 수행할 수 있다. 이 때 전체 전류는 일정하게 유지하여 출력 임피던스를 항상 같은 값으로 유지하고, 각 경로에 흐르는 전류를 적절한 비율로 분배함으로써, 위상과 이득을 독립적으로 조절할 수 있다.
구체적으로, 도 3a에 도시된 것처럼 제1, 제2, 제3 및 제4 전류들(iIP, iIM, iQP, iQM)은 하기의 [수학식 1], [수학식 2], [수학식 3], [수학식 4], [수학식 5], [수학식 6] 및 [수학식 7]을 만족할 수 있다.
[수학식 1]
iIP + iIM = iITOTAL
[수학식 2]
IQP + iQM = iQTOTAL
[수학식 3]
iIP : iIM = α : (1-α) (0≤α≤1)
[수학식 4]
IQP : iQM = β : (1-β) (0≤β≤1)
[수학식 5]
α = β or (1-β)
[수학식 6]
iITOTAL : iQTOTAL = γ : (1-γ) (0≤γ≤1)
[수학식 7]
iITOTAL + iQTOTAL = iTOTAL
상술한 것처럼, 본 발명에서는 동시에 상기 제1, 제2, 제3 및 제4 경로들을 사용하므로, 동상 성분 및 직각 위상 성분 각각에 대하여 정방향 성분(예를 들어, 제1 전류(iIP)에 의한 상기 제1 벡터 및 제3 전류(iQP)에 의한 상기 제3 벡터)과 역방향 성분(예를 들어, 제2 전류(iIM)에 의한 상기 제2 벡터 및 제4 전류(iQM)에 의한 상기 제4 벡터)이 공존하게 된다. 이러한 반대 방향의 성분을 통해 신호의 크기를 감쇄시켜 전력 이득의 크기를 조절할 수 있다.
이 때, MOS 트랜지스터의 기본 수식으로부터, 게이트 전극에 입력되는 소신호 vIN 에 대하여 iOUT = gm * vIN 의 관계이며, gm 은 트랜지스터에 흐르는 DC(direct current) 전류의 제곱근에 비례한다(즉, gm ∝ (ID)1/2). 따라서, 도 3b에 도시된 제1 벡터(VI+), 제2 벡터(VI-), 제3 벡터(VQ+) 및 제4 벡터(VQ-)의 크기는 하기의 [수학식 8] 및 [수학식 9]를 만족할 수 있다.
[수학식 8]
VI+ : VI- = (α)1/2 : (1-α)1/2
[수학식 9]
VQ+ : VQ- = (β)1/2 : (1-β)1/2
전체 전류의 합인 iTOTAL 이 일정할 때, 최종적으로 발생되는 동상 성분의 벡터의 크기는 제1 벡터(VI+) 및 제2 벡터(VI-)의 크기 차이와 같고, 최종적으로 발생되는 직각 위상 성분의 벡터의 크기는 제3 벡터(VQ+) 및 제4 벡터(VQ-)의 크기 차이와 같을 수 있다. 이에 따라, 최종적으로 발생되는 출력 신호(OS)에 대응하는 출력 벡터(OV)의 크기(R)와 위상(θ)은 하기의 [수학식 10] 및 [수학식 11]을 만족할 수 있다.
[수학식 10]
Figure 112017086265740-pat00001
[수학식 11]
θ = tan-1 ((1-γ)/γ)1/2
상기의 [수학식 10]으로부터 출력 신호(OS)의 크기는 α 또는 β 와만 관련 있고, γ 와는 관련이 없음을 확인할 수 있다. 상기의 [수학식 11]로부터 출력 신호(OS)의 위상은 γ 와만 관련 있고, α 또는 β 와는 관련이 없음을 확인할 수 있다.
다시 말하면, α (또는 β)와 γ 는 독립 변수이므로, (iIP : iIM) 또는 (IQP : iQM)의 비율과 관계 있는 α 또는 β 값이 고정되면, (iITOTAL : iQTOTAL)의 비율과 관계 있는 γ 를 조절함으로써, 출력 신호(OS)의 크기를 고정한 채 위상만 조절할 수 있다. 또한, (iITOTAL : iQTOTAL)의 비율과 관계 있는 γ 값이 고정되면, (iIP : iIM) 또는 (IQP : iQM)의 비율과 관계 있는 α 또는 β 를 조절함으로써, 출력 신호(OS)의 위상을 고정한 채 크기만 조절 할 수 있다. 정성적으로 살펴보면 I와 Q 신호가 같은 비율로 감쇄되기 때문에, 출력 신호(OS)의 위상은 그대로 유지된 채로 크기만 감쇄되는 것이다.
다만, 상술한 것처럼 벡터 합 회로(3030)를 흐르는 전체 전류(iTOTAL)는 위상이나 이득에 관계 없이 항상 일정하다. 따라서, 출력 임피던스가 고정되며, 다음 단과의 임피던스 매칭이 바뀌지 않기 때문에, 이득 변화에 의한 위상 변화나 위상 변화에 의한 이득 변화가 발생하지 않아, 이득과 위상을 서로 독립적으로 조절할 수 있다.
일 실시예에서, 도 3b에 도시된 것처럼 α 및 β에 의해 출력 신호(OS)에 대응하는 출력 벡터(OV)의 위상 범위가 결정될 수 있다. 예를 들어, α = β, α > 0.5, 및 β > 0.5 인 경우에 출력 벡터(OV)는 제1 사분면에 위치할 수 있고, α = (1-β), α < 0.5, 및 β > 0.5 인 경우에 출력 벡터(OV)는 제2 사분면에 위치할 수 있고, α = β, α < 0.5, 및 β < 0.5 인 경우에 출력 벡터(OV)는 제3 사분면에 위치할 수 있으며, α = β, α > 0.5, 및 β < 0.5 인 경우에 출력 벡터(OV)는 제4 사분면에 위치할 수 있다.
도 4, 5, 6, 7 및 8은 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 디지털-아날로그 컨버터의 예들을 나타내는 도면들이다.
도 4를 참조하면, 디지털-아날로그 컨버터(3040a)는 제1 변환부(3210a), 제2 변환부(3210b), 제3 변환부(3210c) 및 제4 변환부(3210d)를 포함할 수 있다.
제1 변환부(3210a)는 제1 디지털 제어 비트들(CTRLNM1)에 기초하여 제1 전류 제어 신호(I_DAC1)를 발생할 수 있다. 제2 변환부(3210b)는 제2 디지털 제어 비트들(CTRLNM2)에 기초하여 제2 전류 제어 신호(I_DAC2)를 발생할 수 있다. 제3 변환부(3210c)는 제3 디지털 제어 비트들(CTRLNM3)에 기초하여 제3 전류 제어 신호(Q_DAC1)를 발생할 수 있다. 제4 변환부(3210d)는 제4 디지털 제어 비트들(CTRLNM4)에 기초하여 제4 전류 제어 신호(Q_DAC2)를 발생할 수 있다. 상세하게 도시하지는 않았지만, 제1, 제2, 제3 및 제4 변환부들(3210a, 3210b, 3210c, 3210d)은 서로 동일한 구조를 가질 수 있으며, 서로 개별적/독립적으로 동작할 수 있다.
일 실시예에서, 제1, 제2, 제3 및 제4 디지털 제어 비트들(CTRLNM1, CTRLNM2, CTRLNM3, CTRLNM4)은 각각 N * M(N, M은 각각 2 이상의 자연수) 비트를 가질 수 있다. 도 4의 디지털-아날로그 컨버터(3040a)는 제1, 제2, 제3 및 제4 디지털 제어 비트들(CTRLNM1, CTRLNM2, CTRLNM3, CTRLNM4)에 기초하여 M 비트의 이득 조절 및 N 비트의 위상 제어를 수행할 수 있다.
도 5 및 6을 참조하면, 디지털-아날로그 컨버터(3040b)는 제1 상보적(complementary) 변환부(3230a), 제2 상보적 변환부(3230b) 및 제3 상보적 변환부(3230c)를 포함할 수 있다.
제1 상보적 변환부(3230a)는 제1 디지털 제어 비트들(CTRLN)에 기초하여 제1 및 제2 중간 제어 신호들(I_DAC, Q_DAC)을 발생할 수 있다. 제2 상보적 변환부(3230b)는 제2 디지털 제어 비트들(CTRLM) 및 제1 중간 제어 신호(I_DAC)에 기초하여 제1 및 제2 전류 제어 신호들(I_DAC1, I_DAC2)을 발생할 수 있다. 제3 상보적 변환부(3230c)는 제2 디지털 제어 비트들(CTRLM) 또는 제2 디지털 제어 비트들(CTRLM)의 반전 비트들(/CTRLM)과 제2 중간 제어 신호(Q_DAC)에 기초하여 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DAC2)을 발생할 수 있다. 도 6에 도시된 것처럼, 제1, 제2 및 제3 상보적 변환부들(3230a, 3230b, 3230c)은 서로 유사한 구조를 가질 수 있고, 상호 연동하여 동작할 수 있다.
일 실시예에서, 제1 디지털 제어 비트들(CTRLN)은 N 비트를 가질 수 있고, 제2 디지털 제어 비트들(CTRLM)은 M 비트를 가질 수 있다. 도 5의 디지털-아날로그 컨버터(3040b)는 제1 및 제2 디지털 제어 비트들(CTRLN, CTRLM)에 기초하여, 도 4의 디지털-아날로그 컨버터(3040a)보다 간단한 구조를 가지면서 M 비트의 이득 조절 및 N 비트의 위상 제어를 수행할 수 있고, 따라서 크기 및 전력 소비가 감소될 수 있다.
제1 상보적 변환부(3230a)는 복수의 제1 트랜지스터들(PT11, PT12, PT13, PT14, PT15, PT16), 복수의 제1 스위치들(S11, S12, S13, S14), 제1 전류 미러 트랜지스터(NT31) 및 제2 전류 미러 트랜지스터(NT32)를 포함할 수 있고, 기준 전류원(IREF)을 더 포함할 수 있다.
복수의 제1 트랜지스터들(PT11~PT16)은 게이트 전극이 공통 연결될 수 있고, 노드(N20)와 연결된 제1 전극을 포함할 수 있다. 노드(N20)에는 전원 전압이 인가될 수 있다. 기준 전류원(IREF)은 노드(N20)와 제1 트랜지스터들(PT11~PT16)의 게이트 전극 사이에 연결될 수 있다.
복수의 제1 스위치들(S11~S14)은 제1 디지털 제어 비트들(CTRLN)에 기초하여, 복수의 제1 트랜지스터들(PT11~PT16) 각각을 제1 노드(N21) 및 제2 노드(N22) 중 하나와 전기적으로 연결시킬 수 있다. 예를 들어, 스위치(S11)은 제1 디지털 제어 비트들(CTRLN) 중 하나에 기초하여 트랜지스터(PT12)를 제1 노드(N21) 및 제2 노드(N22) 중 하나와 전기적으로 연결시킬 수 있다.
상세하게 도시하지는 않았으나, 제1 스위치들(S11~S14) 각각은 제1 디지털 제어 비트들(CTRLN) 중 하나의 비트를 수신할 수 있으며, 제1 디지털 제어 비트들(CTRLN) 중 하나의 비트에 응답하여 온/오프될 수 있다.
도 6에서는 트랜지스터(PT11)는 항상 제2 노드(N22)와 연결되고 트랜지스터(PT16)는 항상 제1 노드(N21)와 연결되며, 이에 따라 제1 스위치들(S11~S14)의 개수가 제1 트랜지스터들(PT11~PT16)의 개수보다 적은 것으로 도시하였으나, 실시예에 따라서 제2 상보적 변환부(3230b)와 유사하게 상기 제1 스위치들의 개수는 상기 제1 트랜지스터들의 개수와 동일하도록 구현될 수도 있다.
제1 전류 미러 트랜지스터(NT31)는 제1 노드(N21)와 접지 전압 사이에 연결되고, 제1 노드(N21)와 연결되면서 제1 중간 제어 신호(I_DAC)를 제공하는 게이트 전극을 포함할 수 있다. 제2 전류 미러 트랜지스터(NT32)는 제2 노드(N22)와 상기 접지 전압 사이에 연결되고, 제2 노드(N22)와 연결되면서 제2 중간 제어 신호(Q_DAC)를 제공하는 게이트 전극을 포함할 수 있다.
제1 상보적 변환부(3230a)는 제1 디지털 제어 비트들(CTRLN)에 의한 제1 스위치들(S11~S14)의 제어에 기초하여 제1 및 제2 전류 미러 트랜지스터들(NT31, NT32)을 흐르는 전류들의 크기를 조절함으로써, 제1 및 제2 중간 제어 신호들(I_DAC, Q_DAC)을 발생할 수 있다. 이 때, 제1 전류 미러 트랜지스터(NT31)를 흐르는 전류와 제2 전류 미러 트랜지스터(NT32)를 흐르는 전류의 합은 항상 일정할 수 있으며, 따라서 제1 및 제2 중간 제어 신호들(I_DAC, Q_DAC)의 합은 항상 일정할 수 있다.
제2 상보적 변환부(3230b)는 복수의 제2 트랜지스터들(PT21, PT22, PT23), 복수의 제2 스위치들(S21, S22, S23), 제3 전류 미러 트랜지스터(NT33) 및 제4 전류 미러 트랜지스터(NT33)를 포함할 수 있다.
복수의 제2 트랜지스터들(PT21~PT23)은 게이트 전극이 공통 연결될 수 있고, 노드(N20)와 연결된 제1 전극을 포함할 수 있다.
복수의 제2 스위치들(S21~S23)은 제2 디지털 제어 비트들(CTRLM)에 기초하여, 복수의 제2 트랜지스터들(PT21~PT23) 각각을 제3 노드(N23) 및 제4 노드(N24) 중 하나와 전기적으로 연결시킬 수 있다.
도 6에서는 제2 스위치들(S21~S23)의 개수가 제2 트랜지스터들(PT21~PT23)의 개수와 동일한 것으로 도시하였으나, 실시예에 따라서 제1 상보적 변환부(3230a)와 유사하게 상기 제2 스위치들의 개수는 상기 제2 트랜지스터들의 개수보다 적도록 구현될 수도 있다.
제3 전류 미러 트랜지스터(NT33)는 제3 노드(N23)와 상기 접지 전압 사이에 연결되고, 제3 노드(N23)와 연결되면서 제1 전류 제어 신호(I_DAC1)를 제공하는 게이트 전극을 포함할 수 있다. 제4 전류 미러 트랜지스터(NT34)는 제4 노드(N24)와 상기 접지 전압 사이에 연결되고, 제4 노드(N24)와 연결되면서 제2 전류 제어 신호(I_DAC2)를 제공하는 게이트 전극을 포함할 수 있다.
제3 상보적 변환부(3230c)는 제2 상보적 변환부(3230b)와 실질적으로 동일한 구조를 가질 수 있고, 복수의 제3 트랜지스터들(PT31, PT32, PT33), 복수의 제3 스위치들(S31, S32, S33), 제5 전류 미러 트랜지스터(NT35) 및 제6 전류 미러 트랜지스터(NT36)를 포함할 수 있다.
복수의 제3 트랜지스터들(PT31~PT33)은 게이트 전극이 공통 연결될 수 있고, 노드(N20)와 연결된 제1 전극을 포함할 수 있다.
복수의 제3 스위치들(S31~S33)은 제2 디지털 제어 비트들(CTRLM) 또는 반전 비트들(/CTRLM)에 기초하여, 복수의 제3 트랜지스터들(PT31~PT33) 각각을 제5 노드(N25) 및 제6 노드(N26) 중 하나와 전기적으로 연결시킬 수 있다.
제5 전류 미러 트랜지스터(NT35)는 제5 노드(N25)와 상기 접지 전압 사이에 연결되고, 제5 노드(N25)와 연결되면서 제3 전류 제어 신호(Q_DAC1)를 제공하는 게이트 전극을 포함할 수 있다. 제6 전류 미러 트랜지스터(NT36)는 제6 노드(N26)와 상기 접지 전압 사이에 연결되고, 제6 노드(N26)와 연결되면서 제4 전류 제어 신호(Q_DAC2)를 제공하는 게이트 전극을 포함할 수 있다.
제2 및 제3 상보적 변환부들(3230b, 3230c) 각각은 제2 디지털 제어 비트들(CTRLM)에 의한 스위치들(S21~S23, S31~S33)의 제어에 기초하여 전류 미러 트랜지스터들(NT33~NT36)을 흐르는 전류들의 크기를 조절함으로써, 전류 제어 신호들(I_DAC1, I_DAC2, Q_DAC1, Q_DAC2)을 발생할 수 있다. 이 때, 전류 미러 트랜지스터(NT33, NT34)를 흐르는 전류의 합 및 전류 제어 신호들(I_DAC1, I_DAC2)의 합은 각각 항상 일정할 수 있고, 전류 미러 트랜지스터(NT35, NT36)를 흐르는 전류의 합 및 전류 제어 신호들(Q_DAC1, Q_DAC2)의 합은 각각 항상 일정할 수 있다.
한편, 디지털-아날로그 컨버터(3040b)는 제1 상보적 변환부(3230a)와 제2 상보적 변환부(3230b)를 연결하는 제1 연결 회로, 및 제1 상보적 변환부(3230a)와 제3 상보적 변환부(3230c)를 연결하는 제2 연결 회로를 더 포함할 수 있다. 상기 제1 연결 회로는 노드(N20)와 상기 접지 전압 사이에 직렬 연결되는 트랜지스터들(PT24, NT37)을 포함할 수 있다. 트랜지스터(PT24)의 게이트 전극은 제2 트랜지스터들(PT21~PT23)의 게이트 전극들 및 트랜지스터(PT24)의 제2 전극과 연결될 수 있고, 트랜지스터(NT37)의 게이트 전극은 제1 중간 제어 신호(I_DAC)를 수신하도록 제1 전류 미러 트랜지스터(NT31)의 게이트 전극과 연결될 수 있다. 상기 제2 연결 회로는 노드(N20)와 상기 접지 전압 사이에 직렬 연결되는 트랜지스터들(PT34, NT38)을 포함할 수 있다. 트랜지스터(PT34)의 게이트 전극은 제3 트랜지스터들(PT31~PT33)의 게이트 전극들 및 트랜지스터(PT34)의 제2 전극과 연결될 수 있고, 트랜지스터(NT38)의 게이트 전극은 제2 중간 제어 신호(Q_DAC)를 수신하도록 제2 전류 미러 트랜지스터(NT32)의 게이트 전극과 연결될 수 있다.
도 6에서는 트랜지스터들(PT11~PT16, PT21~PT24, PT31~PT34)이 PMOS(p-type metal oxide semiconductor) 트랜지스터이고 트랜지스터들(NT31~NT38)이 NMOS 트랜지스터인 것으로 도시하였으나, 디지털-아날로그 컨버터(3040b)에 포함되는 트랜지스터들의 종류는 실시예에 따라서 변경될 수 있다.
한편, 실시예에 따라서 디지털-아날로그 컨버터(3040b)에 포함되는 트랜지스터들(PT11~PT16, PT21~PT24, PT31~PT34, NT31~NT38) 및 스위치들(S11~S14, S21~S23, S31~S33)의 종류 및 개수는 변경될 수 있다.
도 7을 참조하면, 디지털-아날로그 컨버터(3040c)는 제1 상보적(complementary) 변환부(3230a), 제2 상보적 변환부(3230b) 및 제3 상보적 변환부(3230c)를 포함할 수 있고, 제1 DPDT(double pole double throw) 스위치(3250a)를 더 포함할 수 있다.
제1 DPDT 스위치(3250a)를 더 포함하는 것을 제외하면, 도 7의 디지털-아날로그 컨버터(3040c)는 도 5 및 6의 디지털-아날로그 컨버터(3040b)와 실질적으로 동일할 수 있다. 도 7의 제1 및 제2 상보적 변환부들(3230a, 3230b)은 각각 도 5 및 6의 제1 및 제2 상보적 변환부들(3230a, 3230b)과 실질적으로 동일할 수 있다. 도 7의 제3 상보적 변환부(3230c)는 제2 디지털 제어 비트들(CTRLM)에만 기초하여 동작하는 것을 제외하면 도 5 및 6의 제3 상보적 변환부(3230c)와 실질적으로 동일할 수 있다.
제1 DPDT 스위치(3250a)는 제2 상보적 변환부(3230b)의 출력단과 연결되며, 제1 선택 신호(SEL1)에 기초하여 제1 및 제2 전류 제어 신호들(I_DAC1, I_DCA2) 중 하나를 제1 전류 제어 회로(3120)에 제공하고 제1 및 제2 전류 제어 신호들(I_DAC1, I_DCA2) 중 다른 하나를 제2 전류 제어 회로(3130)에 제공할 수 있다.
도 7의 디지털-아날로그 컨버터(3040c)는 제2 디지털 제어 비트들(CTRLM)의 반전 비트들(/CTRLM)을 발생할 필요 없이, 제1 DPDT 스위치(3250a)를 이용하여 I 신호의 정방향 성분인 제1 전류(iIP)와 역방향 성분인 제2 전류(iIM)의 크기를 서로 바꿀 수 있다.
도 8을 참조하면, 디지털-아날로그 컨버터(3040c)는 제1 상보적 변환부(3230a), 제2 상보적 변환부(3230b) 및 제3 상보적 변환부(3230c)를 포함할 수 있고, 제1 DPDT 스위치(3250a) 및 제2 DPDT 스위치(3250b)를 더 포함할 수 있다.
제2 DPDT 스위치(3250b)를 더 포함하는 것을 제외하면, 도 8의 디지털-아날로그 컨버터(3040d)는 도 7의 디지털-아날로그 컨버터(3040c)와 실질적으로 동일할 수 있다.
제2 DPDT 스위치(3250b)는 제3 상보적 변환부(3230c)의 출력단과 연결되며, 제2 선택 신호(SEL2)에 기초하여 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DCA2) 중 하나를 제3 전류 제어 회로(3140)에 제공하고 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DCA2) 중 다른 하나를 제4 전류 제어 회로(3150)에 제공할 수 있다.
도 8의 디지털-아날로그 컨버터(3040d)는 제2 디지털 제어 비트들(CTRLM)의 반전 비트들(/CTRLM)을 발생할 필요 없이, 제1 DPDT 스위치(3250a)를 이용하여 I 신호의 정방향 성분인 제1 전류(iIP)와 역방향 성분인 제2 전류(iIM)의 크기를 서로 바꾸거나, 제2 DPDT 스위치(3250b)를 이용하여 Q 신호의 정방향 성분인 제3 전류(iQP)와 역방향 성분인 제4 전류(iQM)의 크기를 서로 바꿀 수 있다.
다시 말하면, 상보적 변환부 및/또는 DPDT 스위치를 이용하여, I 신호의 정방향 성분과 역방향 성분을 서로 바꾸거나, Q 신호의 정방향 성분과 역방향 성분을 서로 바꾸거나, 또는 I 신호 및 Q 신호의 정방향 성분과 역방향 성분을 모두 바꿈으로써, 180도 위상 천이 및 90도 위상 천이를 효과적으로 수행할 수 있고, 도 3b에 도시된 제1 내지 제4 사분면들을 효과적으로 표현할 수 있다. 또한, DPDT 스위치의 경우, 벡터 합 회로(3030)의 DC 경로에 배치되지 않으므로, 낮은 구동 전압을 이용하는 시스템에 효과적으로 적용될 수 있다.
한편, 도시하지는 않았지만, 본 발명의 실시예들에 따른 디지털-아날로그 컨버터는 제1 상보적 변환부(3230a), 제2 상보적 변환부(3230b), 제3 상보적 변환부(3230c) 및 제2 DPDT 스위치(3250b)만을 포함하여 구현될 수도 있다.
도 5, 6, 7 및 8을 참조하여 제1 및 제2 전류 제어 신호들(I_DAC1, I_DAC2)이 하나의 상보적 변환부(3230b)에 의해 발생되고 제3 및 제4 전류 제어 신호들(Q_DAC1, Q_DAC2)이 다른 하나의 상보적 변환부(3230c)에 의해 발생되는 경우를 설명하였으나, 실시예에 따라서 제1 및 제3 전류 제어 신호들(I_DAC1, Q_DAC1)이 하나의 상보적 변환부에 의해 발생되고 제2 및 제4 전류 제어 신호들(I_DAC2, Q_DAC2)이 다른 하나의 상보적 변환부에 의해 발생될 수도 있다. 한편, 본 발명의 실시예들에 따른 디지털-아날로그 컨버터에 포함되는 상보적 변환부는 차동(differential) 변환부라고 부를 수도 있다.
도 9는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 I/Q 발생기를 나타내는 회로도이다.
도 9를 참조하면, I/Q 발생기(3020)는 RC 래더(ladder)부(3310) 및 다중 위상 필터(poly phase filter)부(3320)를 포함할 수 있다.
RC 래더부(3310)는 제1 및 제2 차동 입력 신호들(IS+, IS-)에 기초하여 제1, 제2, 제3 및 제4 중간 위상 신호들(MI+, MI-, MQ+, MQ-)을 발생할 수 있다.
RC 래더부(3310)는 제1, 제2, 제3 및 제4 커패시터들(C11, C12, C13, C14)과 제1, 제2, 제3 및 제4 저항들(R11, R12, R13, R14)을 포함할 수 있다. 제1 커패시터(C11)는 제1 차동 입력 신호(IS+)를 수신하는 제1 입력 노드(N31)와 제1 중간 위상 신호(MI+)를 출력하는 제1 중간 노드(N33) 사이에 연결될 수 있다. 제2 커패시터(C12)는 제2 차동 입력 신호(IS-)를 수신하는 제2 입력 노드(N32)와 제2 중간 위상 신호(MI-)를 출력하는 제2 중간 노드(N34) 사이에 연결될 수 있다. 제1 저항(R11)은 제1 입력 노드(N31)와 제3 중간 위상 신호(MQ+)를 출력하는 제3 중간 노드(N35) 사이에 연결될 수 있다. 제2 저항(R12)은 제2 입력 노드(N32)와 제4 중간 위상 신호(MQ-)를 출력하는 제4 중간 노드(N36) 사이에 연결될 수 있다. 제3 및 제4 저항들(R13, R14)은 제1 중간 노드(N33)와 제2 중간 노드(N34) 사이에 직렬 연결될 수 있다. 제3 및 제4 커패시터들(C13, C14)은 제3 중간 노드(N35)와 제4 중간 노드 사이(N36)에 직렬 연결될 수 있다.
다중 위상 필터부(3320)는 제5, 제6, 제7 및 제8 커패시터들(C15, C16, C17, C18)과 제5, 제6, 제7 및 제8 저항들(R15, R15, R15, R15)을 포함할 수 있다. 제5 커패시터(C15)는 제1 중간 노드(N33)와 제1 위상 신호(I+)를 출력하는 제1 출력 노드(N37) 사이에 연결될 수 있다. 제6 커패시터(C16)는 제2 중간 노드(N34)와 제2 위상 신호(I-)를 출력하는 제2 출력 노드(N38) 사이에 연결될 수 있다. 제7 커패시터(C17)는 제3 중간 노드(N35)와 제3 위상 신호(Q+)를 출력하는 제3 출력 노드(N39) 사이에 연결될 수 있다. 제8 커패시터(C18)는 제4 중간 노드(N36)와 제4 위상 신호(Q-)를 출력하는 제4 출력 노드(N40) 사이에 연결될 수 있다. 제5 저항(R15)은 제1 출력 노드(N37)와 제3 중간 노드(N35) 사이에 연결될 수 있다. 제6 저항(R16)은 제2 출력 노드(N38)와 제4 중간 노드(N36) 사이에 연결될 수 있다. 제7 저항(R17)은 제3 출력 노드(N39)와 제2 중간 노드(N34) 사이에 연결될 수 있다. 제8 저항(R18)은 제4 출력 노드(N40)와 제1 중간 노드(N33) 사이에 연결될 수 있다.
도 10a 및 10b는 본 발명의 실시예들에 따른 가변 이득 위상 변위기에 포함되는 I/Q 발생기의 특성을 나타내는 도면들이다.
도 9, 10a 및 10b를 참조하면, I/Q 발생기(3020)는 전 주파수 대역에서 I 신호와 Q 신호의 위상차가 항상 90도로 유지되어 위상 에러(phase error)를 줄일 수 있다. 또한, I/Q 발생기(3020)는 I 신호와 Q 신호의 진폭이 약 5 내지 6GHz 대역에서 거의 일정하며(약 0.03dB 에러), 따라서 진폭 에러(amplitude error)를 줄일 수 있다.
RC 래더 구조만을 포함하는 경우에는 위상 에러는 없지만 중심 주파수에서 멀어질수록 진폭 에러가 증가한다. 또한, 다중 위상 필터 구조만을 포함하는 경우에는 진폭 에러는 없지만 중심 주파수에서 멀어질수록 위상 에러가 증가한다.
본 발명의 실시예들에 따른 I/Q 발생기(3020)는 RC 래더부(3310) 및 다중 위상 필터부(3320)가 직렬로 연결됨에 따라, 위상 에러 및 진폭 에러 모두를 획기적으로 줄일 수 있다.
본 발명은 가변 이득 위상 변위기를 포함하는 다양한 통신 장치 및 시스템과 이를 포함하는 다양한 전자 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC(personal computer), 노트북(laptop computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(digital camera), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, 사물 인터넷(internet of things; IoT) 기기, 만물 인터넷(internet of everything; IoE) 기기, 가상 현실(virtual reality; VR) 기기, 증강 현실(augmented reality; AR) 기기 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (14)

  1. 입력 신호에 기초하여 제1, 제2, 제3 및 제4 위상 신호들을 발생하는 I/Q 발생기; 및
    상기 제1, 제2, 제3 및 제4 위상 신호들 및 제1, 제2, 제3 및 제4 전류 제어 신호들에 기초하여, 서로 반대 방향을 가지는 동상(in-phase) 성분의 제1 및 제2 벡터들과 서로 반대 방향을 가지는 직각 위상(quadrature) 성분의 제3 및 제4 벡터들의 크기를 조절하고, 상기 제1, 제2, 제3 및 제4 벡터들을 더하여 출력 신호에 대응하는 제1 및 제2 차동 출력 신호들을 발생하는 벡터 합 회로를 포함하고,
    상기 벡터 합 회로는,
    상기 제1 및 제2 전류 제어 신호들 중 하나에 기초하여 상기 제1 벡터에 대응하는 제1 전류의 크기를 조절하는 제1 전류 제어 회로;
    상기 제1 및 제2 전류 제어 신호들 중 다른 하나에 기초하여 상기 제2 벡터에 대응하는 제2 전류의 크기를 조절하는 제2 전류 제어 회로;
    상기 제3 및 제4 전류 제어 신호들 중 하나에 기초하여 상기 제3 벡터에 대응하는 제3 전류의 크기를 조절하는 제3 전류 제어 회로;
    상기 제3 및 제4 전류 제어 신호들 중 다른 하나에 기초하여 상기 제4 벡터에 대응하는 제4 전류의 크기를 조절하는 제4 전류 제어 회로; 및
    상기 제1, 제2, 제3 및 제4 전류 제어 회로들 모두와 연결되고, 상기 제1, 제2, 제3 및 제4 위상 신호들을 수신하며, 상기 제1, 제2, 제3 및 제4 전류들에 기초하여 상기 제1 및 제2 차동 출력 신호들을 발생하는 벡터 합 셀을 포함하는 가변 이득 위상 변위기.
  2. 제 1 항에 있어서, 상기 벡터 합 셀은,
    상기 제1 및 제2 차동 출력 신호들을 출력하는 제1 및 제2 출력 노드들과 제1 노드 사이에 연결되고, 상기 제1 및 제2 위상 신호들을 수신하는 제1 벡터부;
    상기 제1 및 제2 출력 노드들과 제2 노드 사이에 연결되고, 상기 제1 및 제2 위상 신호들을 수신하는 제2 벡터부;
    상기 제1 및 제2 출력 노드들과 제3 노드 사이에 연결되고, 상기 제3 및 제4 위상 신호들을 수신하는 제3 벡터부; 및
    상기 제1 및 제2 출력 노드들과 제4 노드 사이에 연결되고, 상기 제3 및 제4 위상 신호들을 수신하는 제4 벡터부를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  3. 제 2 항에 있어서,
    상기 제1 전류 제어 회로는 상기 제1 노드와 접지 전압 사이에 연결되고 상기 제1 및 제2 전류 제어 신호들 중 하나를 수신하는 게이트 전극을 가지는 제1 전류 제어 트랜지스터를 포함하고,
    상기 제2 전류 제어 회로는 상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 제1 및 제2 전류 제어 신호들 중 다른 하나를 수신하는 게이트 전극을 가지는 제2 전류 제어 트랜지스터를 포함하고,
    상기 제3 전류 제어 회로는 상기 제3 노드와 상기 접지 전압 사이에 연결되고 상기 제3 및 제4 전류 제어 신호들 중 하나를 수신하는 게이트 전극을 가지는 제3 전류 제어 트랜지스터를 포함하며,
    상기 제4 전류 제어 회로는 상기 제4 노드와 상기 접지 전압 사이에 연결되고 상기 제3 및 제4 전류 제어 신호들 중 다른 하나를 수신하는 게이트 전극을 가지는 제4 전류 제어 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  4. 제 2 항에 있어서, 상기 제1 벡터부는,
    상기 제1 출력 노드와 상기 제1 노드 사이에 연결되고, 상기 제1 위상 신호를 수신하는 게이트 전극을 가지는 제1 트랜지스터; 및
    상기 제2 출력 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 위상 신호를 수신하는 게이트 전극을 가지는 제2 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  5. 제 1 항에 있어서,
    상기 제1, 제2, 제3 및 제4 전류 제어 신호들을 발생하는 디지털-아날로그 컨버터를 더 포함하고,
    상기 디지털-아날로그 컨버터는,
    제1 디지털 제어 비트들에 기초하여 제1 및 제2 중간 제어 신호들을 발생하는 제1 상보적(complementary) 변환부;
    제2 디지털 제어 비트들 및 상기 제1 중간 제어 신호에 기초하여 상기 제1 및 제2 전류 제어 신호들을 발생하는 제2 상보적 변환부; 및
    상기 제2 디지털 제어 비트들 및 상기 제2 중간 제어 신호에 기초하여 상기 제3 및 제4 전류 제어 신호들을 발생하는 제3 상보적 변환부를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  6. 제 5 항에 있어서,
    상기 제2 상보적 변환부의 출력단과 연결되어, 상기 제1 및 제2 전류 제어 신호들 중 하나를 상기 제1 전류 제어 회로에 제공하고 상기 제1 및 제2 전류 제어 신호들 중 다른 하나를 상기 제2 전류 제어 회로에 제공하는 제1 DPDT(double pole double throw) 스위치를 더 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  7. 제 6 항에 있어서,
    상기 제3 상보적 변환부의 출력단과 연결되어, 상기 제3 및 제4 전류 제어 신호들 중 하나를 상기 제3 전류 제어 회로에 제공하고 상기 제3 및 제4 전류 제어 신호들 중 다른 하나를 상기 제4 전류 제어 회로에 제공하는 제2 DPDT 스위치를 더 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  8. 제 5 항에 있어서, 상기 제1 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제1 트랜지스터들;
    상기 제1 디지털 제어 비트들에 기초하여, 상기 복수의 제1 트랜지스터들을 제1 노드 및 제2 노드 중 하나와 전기적으로 연결시키는 복수의 제1 스위치들;
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 노드와 연결되면서 상기 제1 중간 제어 신호를 제공하는 게이트 전극을 가지는 제1 전류 미러 트랜지스터; 및
    상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되면서 상기 제2 중간 제어 신호를 제공하는 게이트 전극을 가지는 제2 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  9. 제 8 항에 있어서, 상기 제2 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제2 트랜지스터들;
    상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제2 트랜지스터들을 제3 노드 및 제4 노드 중 하나와 전기적으로 연결시키는 복수의 제2 스위치들;
    상기 제3 노드와 상기 접지 전압 사이에 연결되고, 상기 제3 노드와 연결되면서 상기 제1 전류 제어 신호를 제공하는 게이트 전극을 가지는 제3 전류 미러 트랜지스터; 및
    상기 제4 노드와 상기 접지 전압 사이에 연결되고, 상기 제4 노드와 연결되면서 상기 제2 전류 제어 신호를 제공하는 게이트 전극을 가지는 제4 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  10. 제 9 항에 있어서, 상기 제3 상보적 변환부는,
    게이트 전극이 공통 연결된 복수의 제3 트랜지스터들;
    상기 제2 디지털 제어 비트들에 기초하여, 상기 복수의 제3 트랜지스터들을 제5 노드 및 제6 노드 중 하나와 전기적으로 연결시키는 복수의 제3 스위치들;
    상기 제5 노드와 상기 접지 전압 사이에 연결되고, 상기 제5 노드와 연결되면서 상기 제3 전류 제어 신호를 제공하는 게이트 전극을 가지는 제5 전류 미러 트랜지스터; 및
    상기 제6 노드와 상기 접지 전압 사이에 연결되고, 상기 제6 노드와 연결되면서 상기 제4 전류 제어 신호를 제공하는 게이트 전극을 가지는 제6 전류 미러 트랜지스터를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  11. 제 1 항에 있어서, 상기 I/Q 발생기는,
    상기 입력 신호에 대응하는 제1 및 제2 차동 입력 신호들에 기초하여 제1, 제2, 제3 및 제4 중간 위상 신호들을 발생하는 RC 래더부; 및
    상기 제1, 제2, 제3 및 제4 중간 위상 신호들에 기초하여 상기 제1, 제2, 제3 및 제4 위상 신호들을 발생하는 다중 위상 필터부를 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  12. 제 11 항에 있어서, 상기 RC 래더부는,
    상기 제1 차동 입력 신호를 수신하는 제1 입력 노드와 상기 제1 중간 위상 신호를 출력하는 제1 중간 노드 사이에 연결되는 제1 커패시터;
    상기 제2 차동 입력 신호를 수신하는 제2 입력 노드와 상기 제2 중간 위상 신호를 출력하는 제2 중간 노드 사이에 연결되는 제2 커패시터;
    상기 제1 입력 노드와 상기 제3 중간 위상 신호를 출력하는 제3 중간 노드 사이에 연결되는 제1 저항;
    상기 제2 입력 노드와 상기 제4 중간 위상 신호를 출력하는 제4 중간 노드 사이에 연결되는 제2 저항;
    상기 제1 중간 노드와 상기 제2 중간 노드 사이에 직렬 연결되는 제3 및 제4 저항들; 및
    상기 제3 중간 노드와 상기 제4 중간 노드 사이에 직렬 연결되는 제3 및 제4 커패시터들을 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  13. 제 12 항에 있어서, 상기 다중 위상 필터부는,
    상기 제1 중간 노드와 상기 제1 위상 신호를 출력하는 제1 출력 노드 사이에 연결되는 제5 커패시터;
    상기 제2 중간 노드와 상기 제2 위상 신호를 출력하는 제2 출력 노드 사이에 연결되는 제6 커패시터;
    상기 제3 중간 노드와 상기 제3 위상 신호를 출력하는 제3 출력 노드 사이에 연결되는 제7 커패시터;
    상기 제4 중간 노드와 상기 제4 위상 신호를 출력하는 제4 출력 노드 사이에 연결되는 제8 커패시터;
    상기 제1 출력 노드와 상기 제3 중간 노드 사이에 연결되는 제5 저항;
    상기 제2 출력 노드와 상기 제4 중간 노드 사이에 연결되는 제6 저항;
    상기 제3 출력 노드와 상기 제2 중간 노드 사이에 연결되는 제7 저항; 및
    상기 제4 출력 노드와 상기 제1 중간 노드 사이에 연결되는 제8 저항을 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.
  14. 제 1 항에 있어서,
    상기 입력 신호에 기초하여 제1 및 제2 차동 입력 신호들을 발생하는 제1 전송 라인 트랜스포머; 및
    상기 제1 및 제2 차동 출력 신호들에 기초하여 상기 출력 신호를 발생하는 제2 전송 라인 트랜스포머를 더 포함하는 것을 특징으로 하는 가변 이득 위상 변위기.

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