KR101863367B1 - Method of fabricating for 3D-nonvolatile memory device - Google Patents

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Abstract

본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법은 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막, 상기 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계; 상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계; 상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계; 상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및 상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함한다.A method for fabricating a three-dimensional nonvolatile memory device according to the present invention includes the steps of: forming a plurality of insulating films and conductive films alternately stacked on a top of a pipe gate film, Forming a laminated structure including a hard mask pattern stacked on top of the film and being different from the sacrificial film; Forming a pair of channel holes exposing the sacrificial layer by removing exposed regions of the insulating layer and the conductive layer using the hard mask pattern as a mask; Forming a protective film on the sidewall of the channel hole, and removing the sacrificial layer to expose the trench; Removing the protective film, forming a laminated film of a tunnel insulating film, a charge storage film, and a blocking insulating film along a surface of the entire structure including the trench and the channel hole, and then forming a channel film on the laminated film; And removing the channel film and the laminated film on the hard mask pattern by a planarization process that stops when the hard mask pattern is exposed.

Description

3차원 불휘발성 메모리 소자의 제조방법{Method of fabricating for 3D-nonvolatile memory device}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of fabricating a three-dimensional nonvolatile memory device,

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 3차원 불휘발성 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a three-dimensional nonvolatile memory device.

불휘발성 메모리 소자 등의 메모리 소자 분야 산업이 고도로 발전함에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 종래에는 반도체 기판의 상부에 2차원적으로 배열된 메모리 셀 들의 크기를 줄이는 방법을 통해 일정 면적 내에서의 메모리 소자의 집적도를 높여왔다. 그러나, 메모리 셀 들의 크기를 줄이는 데에는 물리적으로 한계가 있다. 이 때문에 최근에는 메모리 셀 들을 반도체 기판 상부에 3차원적으로 배열하여 메모리 소자를 고집적화하는 방안이 제안되고 있다. 이와 같이 3차원적으로 메모리 셀 들을 배열하면, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다. 특히, 고집적화에 유리한 낸드 플래시 메모리 소자의 메모리 스트링을 3차원으로 배열하여 3차원 낸드 플래시 메모리 소자를 구현하면, 메모리 소자의 집적도를 극대화시킬 수 있을 것으로 예상되므로 3차원 낸드 플래시 메모리 소자에 대한 개발이 요구된다.2. Description of the Related Art As a memory device field such as a nonvolatile memory device is highly developed, there is an increasing demand for high integration of memory devices. Conventionally, the degree of integration of memory devices within a certain area has been increased by reducing the size of memory cells arranged two-dimensionally on a semiconductor substrate. However, there are physical limitations in reducing the size of memory cells. Therefore, in recent years, a method of highly integrating memory devices by arranging memory cells three-dimensionally on a semiconductor substrate has been proposed. By arranging the memory cells three-dimensionally as described above, the area of the semiconductor substrate can be efficiently utilized and the degree of integration can be improved as compared with the case of arranging the memory cells two-dimensionally. Particularly, when a memory string of a NAND flash memory device advantageous for high integration is arranged in three dimensions to realize a three-dimensional NAND flash memory device, it is expected that the integration degree of the memory device can be maximized. Therefore, Is required.

3차원 불휘발성 메모리 소자 중 U자형 메모리 스트링을 가지는 3차원 불휘발성 메모리 소자는 U자형 채널홀 내부에 형성된 채널막을 포함할 수 있다.A three-dimensional non-volatile memory device having a U-shaped memory string may include a channel film formed in a U-shaped channel hole.

도 1a 내지 도 1d는 U자형 메모리 스트링을 가지는 3차원 불휘발성 메모리 소자의 채널막 형성방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a channel film of a three-dimensional nonvolatile memory device having a U-shaped memory string.

도 1a를 참조하면, 기판(1) 상부에 절연막(3)을 형성한 후, 절연막(3) 상부에 파이프 게이트막(5)을 형성한다. 파이프 게이트막(5)은 파이프 트랜지스터의 파이프 게이트로 이용되는 도전막이다.1A, an insulating film 3 is formed on a substrate 1, and then a pipe gate film 5 is formed on an insulating film 3. The pipe gate film 5 is a conductive film used as a pipe gate of a pipe transistor.

이 후, 파이프 게이트막(5)을 식각하여 트렌치(T)를 형성한 후, 트렌치(T) 내부를 희생막(7)으로 매립한다. 희생막(7)의 조성물질은 후속에서 형성된 적층 구조(ML)의 절연막(9)인 산화막에 대한 식각 선택비를 고려하여 선택되는 것이 바람직하다. 일반적으로 희생막(7)은 질화막이다.Thereafter, the trench T is formed by etching the pipe gate film 5, and then the inside of the trench T is filled with the sacrificial film 7. Then, as shown in Fig. It is preferable that the composition material of the sacrificial layer 7 is selected in consideration of the etch selectivity to the oxide film which is the insulating film 9 of the subsequently formed laminated structure ML. Generally, the sacrificial layer 7 is a nitride layer.

이어서, 희생막(7)이 매립된 결과물 상부에 복수의 절연막(9) 및 복수의 게이트 막(11)이 교대로 적층하여 적층 구조(ML)를 형성한다. 적층 구조(ML)의 복수의 게이트 막(11) 중 최상층 게이트 막은 셀렉트 게이트막으로 이용되며, 그 하부의 나머지 게이트 막은 셀 게이트막으로 이용될 수 있다.Subsequently, a plurality of insulating films 9 and a plurality of gate films 11 are alternately stacked on the resultant product in which the sacrificial film 7 is embedded to form a laminated structure ML. The uppermost gate film among the plurality of gate films 11 in the stacked structure ML is used as the select gate film, and the remaining gate film under the uppermost gate film can be used as the cell gate film.

이 후, 적층 구조(ML) 상부에 하드 마스크 패턴(13)을 형성한다. 하드 마스크 패턴(13)은 적층 구조(ML)의 일부를 관통하는 채널홀(H)을 형성하기 위한 식각 공정 진행시 식각 마스크 역할을 하는 패턴이다. 이러한 하드 마스크 패턴(13)은 적층 구조(ML)에 대한 식각 선택비를 고려하여 선택되는 것이 바람직하다. 일반적으로 하드 마스크 패턴(13)은 희생막(7)과 동일한 질화막이다.Thereafter, a hard mask pattern 13 is formed on the laminated structure ML. The hard mask pattern 13 is a pattern serving as an etching mask in the course of the etching process for forming a channel hole H penetrating a part of the multilayer structure ML. It is preferable that the hard mask pattern 13 is selected in consideration of the etching selectivity for the laminated structure ML. Generally, the hard mask pattern 13 is the same nitride film as the sacrificial film 7.

하드 마스크 패턴(13) 형성 후, 하드 마스크 패턴(13)에 의해 노출된 적층 구조(ML)를 제거하여 채널홀(H)을 형성한다. 트렌치(T)에는 한 쌍의 채널홀(H)이 연결된다.After the hard mask pattern 13 is formed, the multilayer structure ML exposed by the hard mask pattern 13 is removed to form the channel hole H. A pair of channel holes (H) are connected to the trench (T).

도 1b를 참조하면, 희생막(7)을 제거하여 트렌치(T)를 개구시킨다. 이로써, 채널이 형성될 U자형 채널홀이 개구된다. U자형 채널홀은 트렌치(T) 및 트렌치(T)에 연결된 한 쌍의 채널홀(H)로 구성된다. 질화막으로 형성된 희생막(7)은 산화막(9) 및 도전막(5, 11)에 대한 식각 선택비를 가지는 인산에 의해 제거된다. 이 때, 희생막(7)과 동일하게 질화막으로 형성된 하드 마스크 패턴(13) 또한 제거되어 적층 구조(ML)를 구성하는 복수의 절연막(9) 중 최상층의 절연막이 노출된다.Referring to FIG. 1B, the sacrificial layer 7 is removed to open the trench T. As shown in FIG. Thereby, the U-shaped channel hole in which the channel is to be formed is opened. The U-shaped channel hole is composed of a trench T and a pair of channel holes H connected to the trench T. The sacrifice film 7 formed of a nitride film is removed by phosphoric acid having an etching selection ratio to the oxide film 9 and the conductive films 5 and 11. [ At this time, the hard mask pattern 13 formed of the nitride film is also removed in the same manner as the sacrifice film 7, and the uppermost insulating film among the plurality of insulating films 9 constituting the multilayer structure ML is exposed.

도 1c를 참조하면, 트렌치(T) 및 채널홀(H)이 형성된 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)을 순차적으로 형성한다. 이어서, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)의 표면을 따라 채널막(17)을 형성한다. 이 후, 트렌치(T) 및 채널홀(H)의 잔류하는 영역이 채워지도록 갭-필 절연막(19)을 형성한다. 갭-필 절연막(19)은 주로 산화막으로 형성된다.Referring to FIG. 1C, a tunnel insulating film, a charge storage film, and a blocking insulating film 15 are sequentially formed along the surface of the entire structure in which the trench T and the channel hole H are formed. Subsequently, a channel film 17 is formed along the surfaces of the tunnel insulating film, the charge storage film, and the blocking insulating film 15. Thereafter, a gap-fill insulating film 19 is formed so that the remaining regions of the trench T and the channel hole H are filled. The gap-fill insulating film 19 is mainly formed of an oxide film.

상기에서 갭-필 절연막(19)을 형성하지 않고, 트렌치(T) 및 채널홀(H) 내부를 채널막(17)으로 채울 수 있다.The inside of the trench T and the channel hole H can be filled with the channel film 17 without forming the gap-fill insulating film 19 in the above.

도 1d를 참조하면, 갭-필 절연막(19)과, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)이 트렌치(T) 및 채널홀(H) 내부에만 잔류되도록 적층 구조(ML)의 상부면에 적층된 갭-필 절연막(19)과, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)의 불필요한 영역을 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방법 등의 평탄화 공정으로 제거한다. 이 때, 적층 구조(ML)를 구성하는 복수의 절연막(9) 중 최상층의 절연막 두께를 균일화하기 위해서 복수의 절연막(9) 중 최상층의 절연막을 식각 정지막으로 이용해야 하나, 산화막으로 형성된 절연막(9)을 갭-필 절연막(19)과, 터널 절연막, 전하 저장막, 및 블로킹 절연막(15)의 평탄화 공정의 식각 정지막으로 이용할 수 없다. 이 때문에 평탄화 공정을 제어하기 어려워 평탄화 공정 후 잔류하는 절연막(9)의 두께가 불균일해져 소자의 전기적 특성이 열화될 수 있다.1D, a gap-fill insulating film 19 is formed on the upper portion of the stacked structure ML such that the tunnel insulating film, the charge storage film, and the blocking insulating film 15 are left only in the trench T and the channel hole H, An unnecessary region of the tunnel insulating film, the charge storage film, and the blocking insulating film 15 is removed by a planarization process such as a chemical mechanical polishing (CMP) method. At this time, the uppermost insulating film among the plurality of insulating films 9 should be used as the etching stopper film in order to equalize the thickness of the insulating film of the uppermost layer among the plurality of insulating films 9 constituting the laminated structure ML, 9 can not be used as the etching stopper film in the planarization process of the gap-fill insulating film 19, the tunnel insulating film, the charge storage film, and the blocking insulating film 15. [ Therefore, it is difficult to control the planarization process, so that the thickness of the insulating film 9 remaining after the planarization process becomes uneven, and the electrical characteristics of the device may deteriorate.

본 발명은 U자형 메모리 스트링을 가진 3차원 불휘발성 메모리 소자의 제조 공정시 평탄화 공정의 안정성을 개선할 수 있는 3차원 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.The present invention relates to a three-dimensional nonvolatile memory device capable of improving the stability of a planarization process in a process of manufacturing a three-dimensional nonvolatile memory device having a U-shaped memory string and a method of manufacturing the same.

본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법은 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막, 상기 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계; 상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계; 상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계; 상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및 상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함한다.A method for fabricating a three-dimensional nonvolatile memory device according to the present invention includes the steps of: forming a plurality of insulating films and conductive films alternately stacked on a top of a pipe gate film, Forming a laminated structure including a hard mask pattern stacked on top of the film and being different from the sacrificial film; Forming a pair of channel holes exposing the sacrificial layer by removing exposed regions of the insulating layer and the conductive layer using the hard mask pattern as a mask; Forming a protective film on the sidewall of the channel hole, and removing the sacrificial layer to expose the trench; Removing the protective film, forming a laminated film of a tunnel insulating film, a charge storage film, and a blocking insulating film along a surface of the entire structure including the trench and the channel hole, and then forming a channel film on the laminated film; And removing the channel film and the laminated film on the hard mask pattern by a planarization process that stops when the hard mask pattern is exposed.

상기 다수의 절연막 및 도전막을 교대로 적층하는 단계 이전, 상기 제1 파이프 게이트막 상부에 제2 파이프 게이트막을 형성하는 단계를 더 포함한다. 이 경우, 상기 채널홀을 형성하는 단계에서 상기 다수의 절연막 및 도전막의 노출된 영역을 제거한 후, 상기 제2 파이프 게이트막을 더 제거한다.And forming a second pipe gate film on the first pipe gate film prior to the step of alternately laminating the plurality of insulating films and the conductive film. In this case, in the step of forming the channel holes, the exposed regions of the insulating films and the conductive films are removed, and then the second pipe gate film is further removed.

상기 보호막은 상기 하드 마스크 패턴과 동일한 물질로 형성할 수 있다. 상기 보호막은 상기 하드 마스크 패턴보다 얇은 두께로 형성하는 것이 바람직하다.The protective layer may be formed of the same material as the hard mask pattern. It is preferable that the protective film is formed to be thinner than the hard mask pattern.

상기 채널막은 상기 적층막의 표면을 따라 형성되며, 상기 채널막을 형성하는 단계 이후, 상기 채널막의 상부에 상기 트렌치 및 채널홀을 매립하는 갭-필 절연막을 형성하는 단계를 더 포함할 수 있다.The channel layer may be formed along the surface of the laminated layer. After forming the channel layer, a gap-fill insulating layer may be formed on the channel layer to fill the trench and the channel hole.

상기 희생막, 절연막, 및 갭-필 절연막은 산화막이며, 상기 하드 마스크 패턴 및 상기 보호막은 질화막으로 형성할 수 있다.The sacrificial layer, the insulating layer, and the gap-fill insulating layer are oxide layers, and the hard mask pattern and the protective layer may be formed of a nitride layer.

본 발명은 다수의 절연막 및 도전막이 교대로 적층된 적층 구조를 관통하는 채널홀을 패터닝하기 위한 하드 마스크 패턴과 채널홀 하부의 트렌치 내에 형성된 희생막을 서로 다른 물질로 형성함으로써, 후속 공정에서 채널홀을 통해 희생막을 선택적으로 제거하고 하드 마스크 패턴을 잔류시킬 수 있다. 그 결과, 희생막 제거 후 전체 구조 표면을 따라 적층막을 형성한 후, 적층막을 평탄화하는 공정을 하드 마스크막 노출시 정지할 수 있다. 따라서, 평탄화 공정 동안 적층 구조의 최상층에 형성된 절연막 두께가 손실되는 것을 방지할 수 있으므로 적층 구조의 최상층에 형성된 절연막 두께가 불균일해지는 현상을 개선할 수 있다.A hard mask pattern for patterning a channel hole passing through a multilayer structure in which a plurality of insulating films and conductive films are alternately stacked and a sacrifice film formed in a trench below the channel hole are formed of different materials, The sacrificial film can be selectively removed and the hard mask pattern can be remained. As a result, after the sacrificial film is removed, the laminated film is formed along the entire structure surface, and then the step of planarizing the laminated film can be stopped when the hard mask film is exposed. Therefore, it is possible to prevent the thickness of the insulating film formed on the uppermost layer of the laminated structure from being lost during the planarization process, thereby making it possible to improve the phenomenon that the thickness of the insulating film formed on the uppermost layer of the laminated structure becomes uneven.

도 1a 내지 도 1d는 U자형 메모리 스트링을 가지는 3차원 불휘발성 메모리 소자의 채널막 형성방법을 도시한 단면도들이다.
도 2a 내지 도 2i는 본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a channel film of a three-dimensional nonvolatile memory device having a U-shaped memory string.
2A to 2I are cross-sectional views illustrating a method of manufacturing a three-dimensional nonvolatile memory device according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, in the case where a film is described as being on the other film or the semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. Also, the thickness and size of each layer in the drawings are exaggerated for clarity and convenience of explanation. Wherein like reference numerals refer to like elements throughout.

도 2a 내지 도 2i는 본 발명에 따른 3차원 불휘발성 메모리 소자의 제조방법을 도시한 단면도들이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a three-dimensional nonvolatile memory device according to the present invention.

도 2a를 참조하면, 기판(101) 상부에 제1 절연막(103)을 형성한 후, 제1 절연막(103)의 상부에 제1 파이프 게이트막(105a)을 형성한다. 이 후, 포토리소그래피 공정을 통해 제1 파이프 게이트막(105a) 상부에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 의해 노출된 제1 파이프 게이트막(105a)의 일부를 식각하여 제1 파이프 게이트막(105a)에 트렌치(T)를 형성한다. 포토레지스트 패턴은 트렌치(T) 형성 후 제거할 수 있다.Referring to FIG. 2A, a first insulating film 103 is formed on a substrate 101, and a first pipe gate film 105a is formed on a first insulating film 103. Thereafter, a photoresist pattern is formed on the first pipe gate film 105a through a photolithography process, a part of the first pipe gate film 105a exposed by the photoresist pattern is etched to form a first pipe gate film 105a, The trench T is formed in the trench 105a. The photoresist pattern can be removed after forming the trench (T).

이 후, 트렌치(T) 내부를 채울 수 있을 정도로 충분한 두께의 희생막(107)을 형성하고, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방식 등으로 제1 파이프 게이트막(105a)이 노출되도록 희생막(107)을 평탄화한다. 이로써 트렌치(T) 내부가 희생막(107)으로 매립되며, 트렌치(T)가 형성되지 않은 제1 파이프 게이트막(105a)의 일부 영역 상에 형성된 희생막(107)이 제거된다. Thereafter, a sacrifice film 107 having a sufficient thickness to fill the trench T is formed, sacrificed to expose the first pipe gate film 105a by a chemical mechanical polishing (CMP) method or the like The film 107 is planarized. Thereby, the inside of the trench T is filled with the sacrifice film 107, and the sacrifice film 107 formed on a part of the first pipe gate film 105a where the trench T is not formed is removed.

이어서, 희생막(107)으로 트렌치(T)가 매립된 전체 구조물 상부에 제2 파이프 게이트막(105b)을 형성한다.Subsequently, a second pipe gate film 105b is formed on the entire structure in which the trench T is buried with the sacrificial film 107. Then,

제1 및 제2 파이프 게이트막(105a, 105b)은 파이프 트랜지스터의 게이트를 위한 것이다. 제1 파이프 게이트막(105a)은 트렌치(T)의 측벽 및 저면을 감싸도록 형성되며, 제2 파이프 게이트막(105b)은 트렌치(T)를 채우는 희생막(107) 전체를 덮도록 형성된다. 제1 및 제2 파이프 게이트막(105a, 105b)은 도전막이며, 예를 들어 폴리 실리콘막일 수 있다.The first and second pipe gate films 105a and 105b are for the gate of the pipe transistor. The first pipe gate film 105a is formed so as to surround the sidewalls and the bottom surface of the trench T and the second pipe gate film 105b is formed to cover the entirety of the sacrifice film 107 filling the trench T. The first and second pipe gate films 105a and 105b are conductive films, for example, polysilicon films.

본 발명에 따른 희생막(107)은 채널홀을 통해 노출된 적층 구조의 측벽을 보호하기 위해 후속 공정에서 형성될 하드 마스크 패턴 및 보호막과 식각 선택비를 고려하여 하드 마스크 패턴 및 보호막과 다른 물질로 형성하는 것이 바람직하여, 예를 들어 희생막(107)은 산화막으로 형성할 수 있다.The sacrificial layer 107 according to the present invention may be formed using a hard mask pattern and a material different from the protective layer in consideration of the hard mask pattern to be formed in the subsequent process and the protective film and the etch selectivity in order to protect the sidewalls of the laminated structure exposed through the channel holes. For example, the sacrifice film 107 may be formed of an oxide film.

도 2b를 참조하면, 복수의 제2 절연막(109) 및 복수의 도전막(111)을 교대로 적층하여 제2 파이프 게이트막(105b) 상부에 적층 구조(ML)를 형성한다. Referring to FIG. 2B, a plurality of second insulating films 109 and a plurality of conductive films 111 are alternately stacked to form a stacked structure ML on the second pipe gate film 105b.

복수의 도전막(111) 중 최상층의 도전막은 셀렉트 트랜지스터의 게이트막으로 이용될 수 있으며, 그 하부의 도전막들은 메모리 셀의 게이트막으로 이용될 수 있다. 이 경우, 메모리 셀 게이트용 도전막에 비해 셀렉트 게이트용 도전막의 두께가 더 두껍게 형성될 수 있다. 한편, 복수의 도전막(111)은 모두 메모리 셀의 게이트막으로 이용될 수 있다. 이러한 복수의 도전막(111)은 폴리 실리콘막으로 형성될 수 있다. The conductive film of the uppermost one of the plurality of conductive films 111 may be used as the gate film of the select transistor, and the conductive films thereunder may be used as the gate film of the memory cell. In this case, the thickness of the conductive film for the select gate can be made thicker than that of the conductive film for the memory cell gate. On the other hand, the plurality of conductive films 111 may all be used as a gate film of a memory cell. The plurality of conductive films 111 may be formed of a polysilicon film.

제2 절연막(109)은 기판(101) 상에 형성된 파이프 게이트와 메모리 셀 게이트 사이, 그리고 기판(101) 상에 적층될 메모리 셀 게이트들 사이, 그리고 메모리 셀 게이트와 셀렉트 게이트 사이를 서로 격리시키기 위해 형성되는 층간 절연막으로서 산화막으로 형성할 수 있다. 상기에서 파이프 게이트와 메모리 셀 게이트 사이, 그리고, 메모리 셀 게이트와 셀렉트 게이트 사이를 격리시키기 위한 제2 절연막(109)의 두께는 메모리 셀 게이트들 사이를 격리시키기 위한 제2 절연막(109)의 두께보다 두껍게 형성될 수 있다. The second insulating film 109 is formed on the substrate 101 to isolate the memory cell gates and the select gates between the pipe gates and the memory cell gates formed on the substrate 101 and between the memory cell gates to be laminated on the substrate 101 And may be formed of an oxide film as an interlayer insulating film to be formed. The thickness of the second insulating film 109 for isolating the pipe gate and the memory cell gate and the memory cell gate and the select gate is greater than the thickness of the second insulating film 109 for isolating the memory cell gates from each other It can be formed thick.

이 후, 적층 구조(ML) 상부에 제1 하드 마스크 패턴(113)을 형성한다. 제1 하드 마스크 패턴(113)은 채널홀(H)이 형성될 적층 구조(ML)의 일부 영역을 노출시키는 패턴으로 형성된다. 이러한 제1 하드 마스크 패턴(113)은 후속 평탄화 공정 시 식각 정지막 역할을 할 수 있는 질화막으로 형성되는 것이 바람직하다.Thereafter, a first hard mask pattern 113 is formed on the stacked structure ML. The first hard mask pattern 113 is formed in a pattern exposing a part of the layer structure ML in which the channel hole H is to be formed. It is preferable that the first hard mask pattern 113 is formed of a nitride film which can serve as an etch stop layer in a subsequent planarization process.

이어서, 식각 공정으로 적층 구조(ML)의 노출된 영역을 제거한다. 이 때, 적층 구조(ML) 하부의 제2 파이프 게이트막(105b)까지 제거하여 희생막(107)을 노출시킨다. 이로써, 적층 구조(ML) 및 제2 파이프 게이트막(105b)을 관통하는 채널홀(H)이 형성된다. 트렌치(T)에는 한 쌍의 채널홀(H)이 연결된다. 채널홀(H)을 통해 희생막(107)이 노출될 뿐 아니라, 채널홀(H)의 측벽을 통해 적층 구조(ML)의 제2 절연막(109) 및 도전막(111)이 노출된다.Then, the exposed region of the laminate structure ML is removed by an etching process. At this time, the second pipe gate film 105b under the laminated structure ML is also removed to expose the sacrifice film 107. [ Thereby, a channel hole H penetrating the laminated structure ML and the second pipe gate film 105b is formed. A pair of channel holes (H) are connected to the trench (T). Not only the sacrifice film 107 is exposed through the channel hole H but also the second insulating film 109 and the conductive film 111 of the multilayer structure ML are exposed through the side wall of the channel hole H. [

도 2c를 참조하면, 본 발명의 실시 예에서 예시한 바와 같이 희생막(107)과 적층 구조(ML)의 제2 절연막(109)을 동일한 산화막으로 형성한 경우, 채널홀(H)의 측벽을 통해 노출된 적층 구조(ML)의 제2 절연막(109)이 희생막(107)을 제거하기 위한 후속 식각 공정 동안 제거되지 않도록 보호되어야 한다. 이를 위해, 채널홀(H)의 표면을 포함한 전체 구조의 표면을 따라 희생막(107)에 대한 식각 선택비를 고려하여 희생막(107)과 다른 물질로 보호막(114)을 형성한다.Referring to FIG. 2C, when the sacrificial layer 107 and the second insulating layer 109 of the stacked structure ML are formed of the same oxide layer as in the embodiment of the present invention, The second insulating film 109 of the exposed laminated structure ML must be protected from being removed during the subsequent etching process for removing the sacrificial film 107. [ For this, the protective film 114 is formed of a material different from that of the sacrifice film 107 in consideration of the etch selectivity to the sacrifice film 107 along the surface of the entire structure including the surface of the channel hole H.

보호막(114)은 산화막에 대해 고선택비를 가지는 질화막으로 형성하는 것이 바람직하다. 또한, 본 발명에 예시된 바와 같이 보호막(114)이 제1 하드 마스크 패턴(113)과 동일한 질화막으로 형성되는 경우, 보호막(114)의 두께는 보호막(114)을 제거하기 위한 후속 공정에서 제1 하드 마스크 패턴(113)이 제거되지 않고 잔류될 수 있도록 하기 위해 제1 하드 마스크 패턴(113)보다 두꺼운 두께로 형성되는 것이 바람직하다. The protective film 114 is preferably formed of a nitride film having a high selectivity to the oxide film. When the protective film 114 is formed of the same nitride film as that of the first hard mask pattern 113 as shown in the present invention, the thickness of the protective film 114 may be equal to or greater than the thickness of the first hard mask pattern 113 in the subsequent process for removing the protective film 114. [ in order to ensure that the residual hard mask pattern 113 is not removed and is preferably formed to a thicker thickness than that of the first hard mask pattern 113.

도 2d를 참조하면, 채널홀(H)의 측벽 상에 형성된 보호막(114)의 손실을 최소화하고 희생막(107)의 표면을 따라 형성된 보호막(114)을 제거할 수 있는 비등방성 식각 공정인 건식 식각 공정으로 보호막(114)을 식각한다. 이러한 비등방성 식각 공정 후 잔류하는 보호막(114a)에 의해 희생막(107)은 노출되고, 채널홀(H)의 측벽은 잔류하는 보호막(114a)에 의해 보호된다.Referring to FIG. 2D, the dry etching process, which is an anisotropic etching process capable of minimizing the loss of the protective layer 114 formed on the sidewall of the channel hole H and removing the protective layer 114 formed along the surface of the sacrifice layer 107, The protective film 114 is etched by an etching process. The sacrificial layer 107 is exposed by the remaining protective layer 114a after the anisotropic etching process and the side wall of the channel hole H is protected by the remaining protective layer 114a.

도 2e를 참조하면, 보호막(114a)에 대한 희생막(107)의 식각 선택비가 높은 식각 물질을 이용한 식각 공정으로 노출된 희생막(107)을 선택적으로 제거하여 트렌치(T)를 개구시킨다. 이 때 식각 물질로는 질화막에 대한 산화막의 식각 선택비가 높은 C 3 F 8 등의 CF 계열 가스, 또는 CH 3 F 또는 CH 2 F 2 등이 이용될 수 있다. Referring to FIG. 2E, the sacrificial layer 107 exposed by the etch process using the etch selectivity of the sacrificial layer 107 to the protective layer 114a is selectively removed to open the trench T. At this time As an etching material , an oxide film for a nitride film A CF series gas such as C 3 F 8 having a high etching selectivity ratio , or CH 3 F or CH 2 F 2 Etc. may be used.

도 2f를 참조하면, 적층 구조(ML)의 제2 절연막(109) 및 도전막(111), 그리고 제1 및 제2 파이프 게이트막(105a, 105b)에 대한 보호막(114a)의 식각 선택비가 높은 식각 물질을 이용한 식각 공정으로 잔류하는 보호막(114a)을 제거하여 적층 구조(ML)의 측벽을 노출시킨다. 이 때 식각 물질로는 산화막 및 도전막(예를 들어 폴리 실리콘막 )에 대한 질화막의 식각 선택비가 높은 인산 용액을 이용할 수 있다. 그리고, 보호막(114a)의 제거를 위해 인산을 이용한 습식 식각 공정시 , 식각 시간을 제어하 여 적층 구조( ML ) 상부에 보호막(114a)과 동일한 물질로 형성된 제1 하드 마스크 패턴(113)을 잔류시킬 수 있다. 이는 제1 하드 마스크 패턴(113)의 두께가 보호막보다 두껍게 형성되었기 때문에 가능하다. 2F, the etch selectivity ratio of the second insulating film 109 and the conductive film 111 of the laminated structure ML and the protective film 114a to the first and second pipe gate films 105a and 105b is high The remaining protective film 114a is removed by an etching process using an etching material to expose the sidewalls of the laminated structure ML. At this time As the etching material, an oxide film and a nitride film for a conductive film (for example, a polysilicon film ) A phosphoric acid solution having a high etching selectivity ratio can be used. In order to remove the protective film 114a, wet etching using phosphoric acid In the process , the first hard mask pattern 113 formed of the same material as the protective film 114a may be left above the laminated structure ML by controlling the etching time . This is possible because the thickness of the first hard mask pattern 113 is formed thicker than the protective film.

보호막(114a)의 제거로 트렌치(T) 및 트렌치(T)에 연결된 한 쌍의 채널홀(H)로 구성된 U자형 채널홀이 형성된다.The U-shaped channel hole formed by the pair of channel holes H connected to the trench T and the trench T is formed by the removal of the protective film 114a.

도 2g를 참조하면, 트렌치(T) 및 채널홀(H)이 개구된 전체 구조의 표면을 따라 터널 절연막용 산화막, 전하 저장막용 질화막, 및 블로킹 절연막용 산화막을 순차적으로 형성하여 적층막(115)을 형성한다. 셀 게이트용 도전막의 측벽 상에 형성된 터널 절연막용 산화막은 전하가 터널링 되는 터널 절연막으로, 전하 저장막용 질화막은 전하를 저장하는 전하 저장막으로, 블로킹 절연막용 산화막은 전하의 이동을 차단하는 블로킹 절연막으로서 이용된다. 그리고, 셀렉트 게이트용 도전막의 측벽 상에 형성된 적층막(115)은 게이트 절연막으로 이용된다.Referring to FIG. 2G, an oxide film for a tunnel insulating film, a nitride film for a charge storage film, and an oxide film for a blocking insulating film are sequentially formed along the surface of the entire structure in which the trench T and the channel hole H are opened, . The oxide film for the tunnel insulating film formed on the sidewall of the conductive film for the cell gate is a tunnel insulating film whose charge is tunneled, the nitride film for the charge storage film is a charge storage film for storing electric charges, and the oxide film for the blocking insulating film is a blocking insulating film . The laminated film 115 formed on the sidewall of the conductive film for the select gate is used as a gate insulating film.

적층막(115)의 표면을 따라 채널막(117)을 형성한다. 채널막(117)은 폴리 실리콘막으로 형성될 수 있다. 이 때, 트렌치(T) 내부에 형성된 채널막(117)은 파이프 채널막이며, 채널홀(H) 내부에 형성된 채널막(117)은 메모리 셀 및 셀렉트 트랜지스터의 채널막이다. 채널막(117)은 적층막(115)의 표면을 따라 트렌치(T) 및 채널홀(H)을 채우지 않을 정도의 두께로 형성되거나, 도면에 도시하진 않았으나, 트렌치(T) 및 채널홀(H)을 채울수 있도록 형성될 수 있다.The channel film 117 is formed along the surface of the laminated film 115. [ The channel film 117 may be formed of a polysilicon film. The channel film 117 formed in the trench T is a pipe channel film and the channel film 117 formed in the channel hole H is a channel film of the memory cell and the select transistor. The channel film 117 may be formed to a thickness not to fill the trench T and the channel hole H along the surface of the laminated film 115 or may be formed to have a thickness not exceeding the trench T and the channel hole H As shown in FIG.

채널막(117)이 적층막(115)의 표면을 따라 트렌치(T) 및 채널홀(H)을 채우지 않을 정도의 두께로 형성된 경우, 트렌치(T) 및 채널홀(H)의 잔류하는 영역이 채워지도록 갭-필 절연막(119)을 형성한다. 갭-필 절연막(119)은 산화막으로 형성될 수 있다.When the channel film 117 is formed to a thickness not to fill the trench T and the channel hole H along the surface of the laminated film 115, the remaining region of the trench T and the channel hole H A gap-fill insulating film 119 is formed so as to be filled. The gap-fill insulating film 119 may be formed of an oxide film.

도 2h를 참조하면, 잔류하는 제1 하드 마스크 패턴(113)을 식각 정지막으로 하는 평탄화 공정으로 제1 하드 마스크 패턴(113) 상부의 채널막(117) 및 적층막(115)을 제거하여 제1 하드 마스크 패턴(113)을 노출시킨다. 평탄화 공정은 화학적 기계적 연마 방식으로 실시될 수 있다. 이로써, U자형 채널홀 내면을 따라 채널막( 117)이 형성된다. Referring to FIG. 2H, the channel film 117 and the laminated film 115 on the first hard mask pattern 113 are removed by a planarization process using the remaining first hard mask pattern 113 as an etch stop film, 1 Hard mask pattern 113 is exposed. The planarization process can be performed by a chemical mechanical polishing method. Thereby, the channel film 117 is formed along the inner surface of the U-shaped channel hole .

채널막(117)은The channel film 117 적층 구조( Laminated structure MLML ) 하부의 ) Lower 채널막(117)은The channel film 117 트렌치(T)의Of the trench (T) 측벽 및 저면  Side wall and bottom 뿐 아니라Not only 제2 파이프  The second pipe 게이트막(105b)의The gate electrode 105b 배면을 따라 형성되며, 제1 및 제2 파이프  Is formed along the back surface, and the first and second pipes 게이트막(105a, 105b)에In the gate films 105a and 105b, 중첩된다. 특히,  Overlap. Especially, 트렌치(T)와Trenches (T) and 제2 파이프  The second pipe 게이트막(105b)의The gate electrode 105b 경계부에서At the border 구부러지게 형성된  Bend 채널막(117)은The channel film 117 제2 파이프 게이트 The second pipe gate 막(105b)에On the membrane 105b 중첩된다. 그 결과, 제1 및 제2 파이프  Overlap. As a result, the first and second pipes 게이트막(105a, 105b)에In the gate films 105a and 105b, 소정 전압을 인가하면,  When a predetermined voltage is applied, 트렌치(T)와Trenches (T) and 제2 파이프  The second pipe 게이트막(105b)의The gate electrode 105b 경계부에서At the border 구부러지게 형성된  Bend 채널막(117)의The channel film 117 일부에도  In some 전계가Electric field 형성된다. 즉, 파이프  . That is, 채널막인Channel membrane 트렌Toren 치(T) 내부의 Inside the tooth (T) 채널막Channel membrane (117) 전체적으로 (117) Overall 전계가Electric field 형성되어 파이프 채널에 흐르는 전류를 개선할 수 있다. So that the current flowing through the pipe channel can be improved.

한편, 본 발명은 채널막(117) 및 적층막(115)의 평탄화 공정 시 제1 하드 마스크 패턴(113)을 식각 정지막으로 이용할 수 있으므로, 채널막(117) 및 적층막(115)의 평탄화 공정 시 제1 하드 마스크 패턴(113)을 통해 그 하부의 제2 절연막(109) 두께가 손실되는 것을 방지할 수 있다.Since the first hard mask pattern 113 can be used as an etching stopper film during the planarization process of the channel film 117 and the laminated film 115, The thickness of the second insulating film 109 under the first hard mask pattern 113 can be prevented from being lost during the process.

도 2i를 참조하면, 적층 구조(Referring to FIG. 2I, MLML )의 )of 최상부층Top floor 도전막이Conductive film 셀렉트Select 게이트용  Gate 도전막인The conductive film 경우, 갭-필 절연막(119)을 소정 깊이  , The gap-fill insulating film 119 is formed at a predetermined depth 리세스하여By recessing 정션Junction 플러그(121)가 형성될 영역을 확보한다.  Thereby securing an area where the plug 121 is to be formed. 리세스Recess 공정 시  During the process 셀렉트Select 라인( line( DSLDSL , , SSLSSL )과 )and 정션의Junction's 오버랩 정도를  The degree of overlap 고려하Considering 여 female 리세스Recess 공정을 수행한다. 이 후, 갭-필 절연막(119)이  Process. Thereafter, the gap-fill insulating film 119 리세스된Recessed 영역에  In the area 정션Junction 플러그(121)를 형성한다.  The plug 121 is formed. 정션Junction 플러그(121)는 N타입의 불순물이 고농도로  The plug 121 has a high concentration of N-type impurities 도핑된Doped 폴리실리콘막으로With a polysilicon film 형성할 수 있다. .

이어서, 채널막 (117) 및 제2 절연막(109)에 대한 제1 하드 마스크 패턴(113)의 식각 선택비가 높은 식각 물질을 이용한 식각 공정으로 제1 하드 마스크 패턴( 113)을 제거한다. 이 때 식각 물질로는 산화막 및 도전막(예를 들어 폴리 실리콘막 )에 대한 질화막의 식각 선택비가 높은 인산 용액을 이용할 수 있다. Then, to remove the channel layer 117 and the second insulating film 109, the first hard mask pattern the first hard mask pattern 113 in the etching process etching selectivity of 113 with high ratio of the etch material for the. At this time As the etching material, an oxide film and a conductive film (for example, poly The nitride film on the silicon film) A phosphoric acid solution having a high etching selectivity ratio can be used.

이 후, after, 슬릿(123)이The slit 123 형성될 영역을  The area to be formed 노출시키기Exposing 위한 제2  For the second 하드hard 마스크 패턴들을 형성한다. 제2  Thereby forming mask patterns. Second 하드hard 마스크 패턴들은  The mask patterns 질화막으로As a nitride film 형성될 수 있다. 이 후, 제2 하드 마스크 패턴들에 의해 노출된 적층 구조( . Thereafter, the stack structure exposed by the second hard mask patterns ( MLML )를 제거하여 적층 구조() To remove the laminate structure ( MLML )를 관통하는 Through 슬릿(123)을The slit 123 형성한다.  . 슬릿(123)은The slit 123 적층 구조( Laminated structure MLML )를 다수의 라인 타입의 패턴들으로 분리하기 위해 형성되는 것으로서 ) Into a plurality of line type patterns 채널홀(H)들The channel holes (H) 사이에 형성된다. .

슬릿Slit (123) 형성 후, 제2 (123), the second 하드hard 마스크 패턴을 제거하고,  The mask pattern is removed, 슬릿(123)의The slit 123 내부를 채울만큼 충분한 두께의 제3 절연막(125)을 전체 구조 상부에 형성한다. 이로써, 슬릿( A third insulating film 125 having a thickness sufficient to fill the inside is formed on the entire structure. As a result, 123)과123) and 제3 절연막(125)을 사이에 두고 분리된 복수의 워드 라인들( A plurality of word lines (a plurality of word lines) WLWL ) 및 복수의 ) And a plurality of 셀렉트Select 라인들( Lines ( SSLSSL , , DSLDSL )이 형성된다.Is formed.

이어서, next, 트렌치(T)에In the trench (T) 연결된 한 쌍의  A pair of connected 채널홀Channel hole (H) 중 하나의 (H) < / RTI > 채널홀Channel hole (H) 내에 형성된 (H) 정션Junction 플러그(121)에 접속된 소스 라인( And a source line (" SLSL ), 및 나머지 하나의 ), And the remaining one 채널홀Channel hole (H) 내에 형성된 (H) 정션Junction 플러그(121)에 접속된  Connected to the plug 121 드레인drain 콘택Contact 플러그( plug( DCTDCT ), ), 드레인drain 콘택Contact 플러그( plug( DCTDCT )에 접속된 비트 라인() Connected to the bit line ( BLBL )을 형성한다. 이로써, 비트 라인(). As a result, BLBL )과 소스 라인() And the source line ( SLSL ) 사이에 접속된 U자형 메모리 스트링을 포함하는 3차원 불휘발성 메모리 소자가 형성된다.Dimensional nonvolatile memory element including a U-shaped memory string connected between the memory cells.

U자형 메모리 스트링은 The U-shaped memory string 정션Junction 플러그(121)를 통해 소스 라인( (Not shown) through the plug 121 to the source line SLSL )에 접속된 ) 채널막(117)과The channel film 117 and 소스  sauce 셀렉트Select 라인( line( SSLSSL )의 교차부에 형성된 소스 Lt; RTI ID = 0.0 > 셀렉트Select 트랜지스터, 소스  Transistor, source 셀렉트Select 라인( line( SSLSSL ) 하부의 워드 라인들() Word lines ( WLWL )과 )and 채널막(117)의The channel film 117 교차부에 형성된 제1 그룹의 메모리  A first group of memories 셀들Cells , , 정션Junction 플러그(121) 및  The plug 121 and / 드레인drain 콘택Contact 플러그( plug( DCTDCT )를 통해 비트 라인() Through the bit line ( BLBL )에 접속된 ) 채널막(117)과The channel film 117 and 드레인drain 셀렉트Select 라인( line( DSLDSL )의 교차부에 형성된 드레인 ) Formed at the intersection of the drain 셀렉트Select 트랜지스터,  transistor, 드레인drain 셀렉트Select 라인( line( DSLDSL ) 하부의 워드 라인들() Word lines ( WLWL )과 채널막() And the channel membrane 117)의117) 교차부에 형성된 제2 그룹의 메모리  A second group of memories 셀들Cells , 및 , And 트렌치Trench (T) 내부의 (T) inside 채널막(117)과The channel film 117 and 파이프 게이트(105a, 105b)의 교차부에 형성되어 제1 및 제2 메모리 셀들을 연결하는 파이프 트랜지스터를 포함한다. 그리고, 서로 이웃한 U자형 메모리 스트링은 동일한 소스 라인( And a pipe transistor formed at an intersection of the pipe gates 105a and 105b to connect the first and second memory cells. Then, neighboring U-shaped memory strings are connected to the same source line ( SLSL )에 접속될 수 있다..

상술한 바와 같이 본 발명은 터널 절연막, 전하 저장막, 블로킹 절연막의 적층막(115) 및 채널막(117)의 평탄화 공정 시, 적층 구조(ML) 상부에 형성된 제1 하드 마스크 패턴을 식각 정지막으로 이용함으로써 적층 구조(ML)의 최상층에 형성된 절연막(109) 두께가 손실되는 것을 방지할 수 있다.The first hard mask pattern formed on the stacked structure ML during the planarization process of the tunnel insulating film, the charge storage film, the blocking insulating film 115, It is possible to prevent the thickness of the insulating film 109 formed on the uppermost layer of the multilayer structure ML from being lost.

101: 반도체 기판 103: 제1 절연막
105a, 105b: 파이프 게이트막 107: 희생막
109: 제2 절연막 111: 도전막
113: 하드 마스크 패턴 114: 보호막
115: 터널 절연막, 전하 저장막 및 블로킹 절연막의 적층막
117: 채널막 119: 갭-필 절연막101: semiconductor substrate 103: first insulating film
105a and 105b: a pipe gate film 107: a sacrificial film
109: second insulating film 111: conductive film
113: hard mask pattern 114: protective film
115: Laminated film of tunnel insulating film, charge storage film and blocking insulating film
117: channel film 119: gap-fill insulating film

Claims (5)

희생막으로 채워진 트렌치를 포함하는 파이프 게이트막, 상기 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계;
상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.A pipe gate film including a trench filled with a sacrificial film, a plurality of insulating films and conductive films alternately stacked on the pipe gate film, and a hard mask layer stacked on top of the plurality of insulating films and the conductive film, Forming a laminated structure including a pattern;
Forming a pair of channel holes exposing the sacrificial layer by removing exposed regions of the insulating layer and the conductive layer using the hard mask pattern as a mask;
Forming a protective film on the sidewall of the channel hole, and removing the sacrificial layer to expose the trench;
Removing the protective film, forming a laminated film of a tunnel insulating film, a charge storage film, and a blocking insulating film along a surface of the entire structure including the trench and the channel hole, and then forming a channel film on the laminated film; And
And removing the channel film and the stacked film over the hard mask pattern by a planarization process that stops when the hard mask pattern is exposed. 희생막으로 채워진 트렌치를 포함하는 제1 파이프 게이트막, 상기 제1 파이프 게이트막 상부에 적층된 제2 파이프 게이트막, 상기 제2 파이프 게이트막 상부에 교대로 적층된 다수의 절연막 및 도전막, 및 상기 다수의 절연막 및 도전막의 상부에 적층되며 상기 희생막과 다른 물질인 하드 마스크 패턴을 포함하는 적층 구조를 형성하는 단계;
상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역 및 상기 제2 파이프 게이트막을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
상기 채널홀의 측벽 상에 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.A first pipe gate film including a trench filled with a sacrificial film, a second pipe gate film laminated on the first pipe gate film, a plurality of insulating films and a conductive film alternately stacked on the second pipe gate film, Forming a stacked structure including a plurality of insulating films and a hard mask pattern stacked on the conductive films and being a material different from the sacrificial film;
Forming a pair of channel holes exposing the sacrificial layer by removing the exposed portions of the insulating film and the conductive film and the second pipe gate film using the hard mask pattern as a mask;
Forming a protective film on the sidewall of the channel hole, and removing the sacrificial layer to expose the trench;
Removing the protective film, forming a laminated film of a tunnel insulating film, a charge storage film, and a blocking insulating film along a surface of the entire structure including the trench and the channel hole, and then forming a channel film on the laminated film; And
And removing the channel film and the stacked film over the hard mask pattern by a planarization process that stops when the hard mask pattern is exposed. 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막 상부에 다수의 절연막 및 도전막을 교대로 적층한 후, 상기 다수의 절연막 및 도전막의 상부에 상기 희생막과 다른 물질로 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
상기 채널홀의 측벽 상에 상기 하드 마스크 패턴과 동일한 물질로 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.Depositing a plurality of insulating films and a conductive film alternately on the upper portion of the pipe gate film including the trench filled with the sacrificial film and then forming a hard mask pattern on the insulating film and the conductive film using a material different from that of the sacrificial film;
Forming a pair of channel holes exposing the sacrificial layer by removing exposed regions of the insulating layer and the conductive layer using the hard mask pattern as a mask;
Forming a protective layer on the sidewall of the channel hole with the same material as the hard mask pattern, and removing the sacrificial layer to expose the trench;
Removing the protective film, forming a laminated film of a tunnel insulating film, a charge storage film, and a blocking insulating film along a surface of the entire structure including the trench and the channel hole, and then forming a channel film on the laminated film; And
And removing the channel film and the stacked film over the hard mask pattern by a planarization process that stops when the hard mask pattern is exposed. 희생막으로 채워진 트렌치를 포함하는 파이프 게이트막 상부에 다수의 절연막 및 도전막을 교대로 적층한 후, 상기 다수의 절연막 및 도전막의 상부에 상기 희생막과 다른 물질로 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴을 마스크로 상기 다수의 절연막 및 도전막의 노출된 영역을 제거하여 상기 희생막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
상기 채널홀의 측벽 상에 상기 하드 마스크 패턴보다 얇은 두께의 보호막을 형성한 후, 상기 트렌치가 노출되도록 상기 희생막을 제거하는 단계;
상기 보호막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 상부에 채널막을 형성하는 단계; 및
상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 채널막, 및 상기 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.Depositing a plurality of insulating films and a conductive film alternately on the upper portion of the pipe gate film including the trench filled with the sacrificial film and then forming a hard mask pattern on the insulating film and the conductive film using a material different from that of the sacrificial film;
Forming a pair of channel holes exposing the sacrificial layer by removing exposed regions of the insulating layer and the conductive layer using the hard mask pattern as a mask;
Forming a protective layer having a thickness smaller than that of the hard mask pattern on the sidewall of the channel hole, and removing the sacrificial layer to expose the trench;
Removing the protective film, forming a laminated film of a tunnel insulating film, a charge storage film, and a blocking insulating film along a surface of the entire structure including the trench and the channel hole, and then forming a channel film on the laminated film; And
And removing the channel film and the stacked film over the hard mask pattern by a planarization process that stops when the hard mask pattern is exposed. 제1 산화막으로 채워진 트렌치를 포함하는 파이프 게이트막 상부에 다수의 제2 산화막 및 도전막을 교대로 적층하고, 상기 다수의 제2 산화막 및 도전막의 상부에 제1 질화막으로 하드 마스크 패턴을 형성하는 단계;
상기 하드 마스크 패턴을 마스크로 상기 다수의 제2 산화막 및 도전막의 노출된 영역을 제거하여 상기 제1 산화막을 노출시키는 한 쌍의 채널홀을 형성하는 단계;
상기 채널홀의 측벽 상에 상기 제1 질화막보다 얇은 제2 질화막을 형성한 후, 상기 트렌치가 노출되도록 상기 제1 산화막을 제거하는 단계;
상기 제2 질화막을 제거하고, 상기 트렌치 및 채널홀을 포함한 전체 구조의 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막의 적층막을 형성한 후, 상기 적층막의 표면을 따라 채널막을 형성하는 단계;
상기 트렌치 및 채널홀이 채워지도록 상기 채널막의 상부에 제3 산화막을 형성하는 단계; 및
상기 하드 마스크 패턴이 노출될 때 정지하는 평탄화 공정으로 상기 하드 마스크 패턴 상부의 상기 제3 산화막, 채널막, 및 적층막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.Depositing a plurality of second oxide films and a plurality of conductive films alternately on top of the pipe gate film including the trenches filled with the first oxide film and forming a hard mask pattern with the first nitride film on the plurality of second oxide films and conductive films;
Forming a pair of channel holes exposing the first oxide film by removing exposed regions of the plurality of second oxide films and the conductive film using the hard mask pattern as a mask;
Forming a second nitride layer thinner than the first nitride layer on the sidewall of the channel hole, and removing the first oxide layer to expose the trench;
Removing the second nitride film, forming a laminated film of a tunnel insulating film, a charge storage film, and a blocking insulating film along the surface of the entire structure including the trench and the channel hole, and then forming a channel film along the surface of the laminated film;
Forming a third oxide film on the channel film so that the trench and the channel hole are filled; And
And removing the third oxide film, the channel film, and the stacked film on the hard mask pattern by a planarization process that stops when the hard mask pattern is exposed.
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