KR101861114B1 - 플라잉 캐패시터식 전압 검출 회로 및 전지 보호용 집적 회로 - Google Patents

플라잉 캐패시터식 전압 검출 회로 및 전지 보호용 집적 회로 Download PDF

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Abstract

기생용량의 영향을 경감하고, 플라잉 캐패시터를 IC에 내장하는 것이 가능한, 플라잉 캐패시터식 전압 검출 회로를 제공하는 것.
플라잉 캐패시터(CI)와, 조전지를 구성하는 단전지에 의해 플라잉 캐패시터(CI)가 충전되는 방향을 상기 단전지마다 반전시키는 제 1 스위치 회로와, 플라잉 캐패시터(CI)를 방전시키는 제 2 스위치 회로와, 플라잉 캐패시터(CI)의 양 전극 간의 전위차에 따른 신호를 출력하는 출력 회로(10)를 구비하는, 플라잉 캐패시터식 전압 검출 회로로서, 상기 양 전극 사이의 기생용량이 균일하게 되도록 상기 양 전극의 주위에 배치된 실드부(NSH)와, 상기 양 전극과 실드부(NSH) 사이의 전위차를 플라잉 캐패시터(CI)의 충전 타이밍과 방전 타이밍에서 동일하게 하는 전위차 조정 회로를 구비하는 것을 특징으로 하는, 플라잉 캐패시터식 전압 검출 회로.

Description

플라잉 캐패시터식 전압 검출 회로 및 전지 보호용 집적 회로{FLYING CAPACITOR TYPE VOLTAGE DETECTION CIRCUIT AND INTEGRATED CIRCUIT FOR BATTERY PROTECTION}
본 발명은 플라잉 캐패시터식 전압 검출 회로 및 전지 보호용 집적 회로에 관한 것으로, 보다 상세하게는 기생용량의 영향을 경감하는 기술에 관한 것이다.
도 1은 종래의 플라잉 캐패시터식 전압 검출 회로의 구성도이다. 플라잉 캐패시터식 전압 검출 회로는 조전지를 구성하는 단전지 각각의 전압(전형적으로는 셀 전압)을 검출 가능한 구성을 구비하고 있다.
예를 들면, 전지(B0)의 전압을 검출하기 위해서는, 우선, 입력측 샘플링 스위치(SW6, SW7)를 온 함으로써 플라잉 캐패시터(CI)를 충전한다. 그리고, 입력측 샘플링 스위치(SW6, SW7)를 오프 한 후, 출력측 샘플링 스위치(SW14, SW19)를 온 함으로써 플라잉 캐패시터(CI)의 전하가 적분 캐패시터(CF)로 이동한다. 이것에 의해, 전지(B0)의 전압에 따른 변환 전압(VOUT(0))이 전지(B0)의 검출 전압으로서 연산증폭기(A1)의 출력단자에 발생한다.
다음에 전지(B1)의 전압을 검출하기 위해서는, 우선, 입력측 샘플링 스위치(SW7, SW8)를 온 함으로써, 전지(B0)의 전압을 검출하는 경우에 대하여 역방향의 충전방향으로, 플라잉 캐패시터(CI)를 충전한다. 그리고, 입력측 샘플링 스위치(SW7, SW8)를 오프 한 후, 출력측 샘플링 스위치(SW18, SW15)를 온 함으로써 플라잉 캐패시터(CI)의 전하가 적분 캐패시터(CF)로 이동한다. 이것에 의해, 전지(B1)의 전압에 따른 변환 전압(VOUT(1))이 전지(B1)의 검출 전압으로서 연산증폭기(A1)의 출력단자에 발생한다.
또한, 조전지를 구성하는 단전지 각각의 전압을 검출 가능한 구성을 개시하는 선행기술문헌으로서, 예를 들면, 특허문헌 1, 2를 들 수 있다.
일본 특개 2009-150867호 공보 일본 특표 2008-538408호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
그런데, 플라잉 캐패시터식 전압 검출 회로를 집적화(IC화)하는 경우, IC 내부의 기생용량이 플라잉 캐패시터의 전기 용량에 대하여 무시할 수 없는 크기로 되기 때문에, 검출 전압의 정밀도가 그 기생용량에 따라 크게 영향을 받고 만다.
도 1의 회로를 예로 들어, 각 전지(B0∼B4)의 전압을 VSS 기준의 전압으로 변환하는 경우에, IC 내부의 기생용량의 영향에 대하여 이하에 검산한다. 가령, 식 (1)∼(3)에 표시되는 바와 같이,
VN +1-VN=VBAT ···（1)
CI=CF=C ···（2)
CD3+CN3=CD4+CN4=CD+CN ···（3)
각 전지(B0∼B4) 각각의 전압을 모두 VBAT로 하고, 플라잉 캐패시터(CI)와 적분 캐패시터(CF)의 전기 용량을 모두 C로 하고, 노드(N3)에 있어서의 기생용량(CD3+CN3)과 노드(N4)에 있어서의 기생용량(CD4+CN4)을 모두 (CD+CN)으로 한다.
도 1의 구성의 경우, 기생용량(CD3+CN3)과 기생용량(CD4+CN4)의 어느 한쪽은, 플라잉 캐패시터(CI)의 전하가 적분 캐패시터(CF)로 이동할 때, 스위치 SW14 또는 SW18에 의해 기준전위(VGND)로 방전된다. 그 때문에 기생용량(CD3+CN4)과 기생용량(CD4+CN4)의 어느 한쪽만이 적분 캐패시터(CI)에 영향을 주게 된다.
N=0∼4로 하면, 전지(B0)로부터 전지(B4)의 변환 전압(VOUT(N))은
VOUT(N)=[CI×(VN +1-VN)+(CD+CN)×VN]/CF ···（4)
에 의해 표시된다. 변환 오차전압이 최대가 되는, 전지(B4)의 변환 전압(VOUT(4))은,
VOUT(4)=[CI×(V5-V4)+(CD4+CN4)×V4]/CF ···（5)
에 의해 표시된다. V5-V4=VBAT, V4=4×VBAT, CD4+CN4=CD+CN이므로, VOUT(4)는,
VOUT(4)=[CI×VBAT+(CD+CN)×4×VBAT]/CF
=VBAT×CI/CF+4×VBAT×(CD+CN)/CF ···（6)
에 의해 표시된다. CI/CF=1이므로, 변환 전압(VOUT(4))은,
VOUT(4)=VBAT+4×VBAT×(CD+CN)/CF ···（7)
에 의해 표시된다. VBAT와의 차분이 변환오차에 상당하기 때문에, 전지(B4)의 변환 전압(VOUT(4))의 변환오차는,
VOUT(4)-VBAT=4×VBAT×(CD+CN)/CF ···（8)
에 의해 표시된다. 식 (8)로 표시되는 변환오차를, 예를 들면, 50mV 이하로 하기 위해서는,
4×VBAT×(CD+CN)/CF≤50×10-3 ···(9)
를 만족시킬 필요가 있으므로, 예를 들면, VBAT=4.2[V], CF=10×10-12[F]로 하면,
(CD+CN)≤29.8×10-15[F] ···(10)
이 된다. 즉, 기생용량의 값은 약 30[fF] 이하로 할 필요가 있다.
그렇지만, 상층 전극과 하층 전극으로 구성되는 플라잉 캐패시터(CI)를 IC 기판의 위에 단순하게 형성한 구성의 경우, 하층 전극과 IC 기판과의 거리가 하층 전극과 상층 전극과의 전극 간 거리의 20배라고 하면, 하층 전극과 IC 기판 사이의 기생용량은 플라잉 캐패시터(CI)의 전기 용량의 약 1/20(약 0.5pF=500fF)이 된다. 즉, 하층 전극과 IC 기판 사이의 기생용량(500fF)은 상기의 허용값 30fF를 크게 초과해 버린다.
이와 같이, 플라잉 캐패시터 방식에서는 기생용량의 영향이 크기 때문에, 플라잉 캐패시터를 IC에 내장하는 것을 쉽게 채용할 수 없다.
그래서, 본 발명은 기생용량의 영향을 경감하고, 플라잉 캐패시터를 IC에 내장하는 것이 가능한, 플라잉 캐패시터식 전압 검출 회로 등의 제공을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라잉 캐패시터식 전압 검출 회로는, 플라잉 캐패시터와,
조전지를 구성하는 단전지에 의해 상기 플라잉 캐패시터가 충전되는 방향을, 상기 단전지마다 반전시키는 제 1 스위치 회로와,
상기 플라잉 캐패시터를 방전시키는 제 2 스위치 회로와, 상기 플라잉 캐패시터의 양 전극 간의 전위차에 따른 신호를 출력하는 출력회로를 구비하는, 플라잉 캐패시터식 전압 검출 회로로서,
상기 양 전극 간의 기생용량이 균일하게 되도록 상기 양 전극의 주위에 배치된 실드부와,
상기 양 전극과 상기 실드부 사이의 전위차를 상기 플라잉 캐패시터의 충전 타이밍과 방전 타이밍에서 동일하게 하는 전위차 조정 회로를 구비하는 것을 특징으로 하는 것이다.
본 발명에 의하면, 기생용량의 영향을 경감하여, 플라잉 캐패시터를 IC에 내장할 수 있다.
도 1은 종래의 플라잉 캐패시터식 전압 검출 회로의 구성도.
도 2는 본 발명의 1실시형태인 플라잉 캐패시터식 전압 검출 회로(100)의 구성도.
도 3은 플라잉 캐패시터식 전압 검출 회로(100)에 있어서의, 플라잉 캐패시터(CI) 및 실드부(NSH)의 구조의 구체예를 모식적으로 도시한 단면도.
도 4는 플라잉 캐패시터식 전압 변환 회로(100)에 포함되는 각 스위치(SW)의 구동 신호에 대한 타이밍 차트.
도 5는 회로(F1)의 제 1 구체예를 도시한 도면.
도 6은 회로(F1)의 제 2 구체예를 도시한 도면.
도 7은 각 스위치(SW)의 구성의 구체예를 도시한 도면.
도 8은 본 발명에 따른 플라잉 캐패시터식 전압 검출 회로의 1실시형태를 내장하는 보호 IC(250)의 구성도.
(발명을 실시하기 위한 형태)
이하, 도면을 참조하면서, 본 발명을 실시하기 위한 형태의 설명을 행한다. 도 2는 본 발명의 1실시형태인 플라잉 캐패시터식 전압 검출 회로(100)의 구성도이다. 또한, 도면 중의 스위치(SW*)는 MOSFET 등의 트랜지스터를 나타내고, 점선으로 표시된 캐패시터는 기생용량을 나타낸다. 또한 ▽은 플라잉 캐패시터식 전압 검출 회로(100)를 구성하는 회로 요소가 형성되는 기판의 그라운드(VSS)를 나타낸다. 이하, 동일하다.
플라잉 캐패시터식 검출 회로(100)는 플라잉 캐패시터(CI)와, 조전지를 구성하는 단전지(B1∼B5)의 전압에 의해 플라잉 캐패시터(CI)를 충전하는 제 1 스위치 회로(SW6∼SW11, SW13, SW17)와, 플라잉 캐패시터(CI)를 방전시키는 제 2 스위치 회로(SW14, SW15, SW18, SW19)와, 플라잉 캐패시터(CI)의 한 쌍의 전극 간의 전위차에 따른 신호를 출력하는 출력 회로(10)를 구비한다.
조전지는 복수의 단전지(B1∼B5)가 직렬 접속된 회로이다. 제 1 스위치 회로는 복수의 단전지(B1∼B5) 중 어느 하나의 단전지의 전압에 의해 플라잉 캐패시터(CI)가 충전되는 방향을 단전지마다 반전시킨다. 즉, 제 1 스위치 회로는 플라잉 캐패시터(CI)의 양단의 극성이 번갈아 반전하도록 단전지의 양극의 접속처를 단전지마다 변환한다. 또한, 플라잉 캐패시터(CI)는, 사용되는 어플리케이션에 따라서는, 복수의 단전지 중 2개 이상의 단전지의 전압에 의해 충전되도록 해도 된다.
예를 들면, 전지(B1)의 전압을 검출하기 위해서는, 우선, 제 1 스위치 회로가 스위치(SW6, SW7, SW13, SW17)를 온 함으로써, 플라잉 캐패시터(CI)를 충전하고, 플라잉 캐패시터(CI)의 충전 후, 스위치(SW6, SW7, SW13, SW17)를 오프 한다. 다음에 제 2 스위치 회로가 스위치(SW14, SW19)를 온 함으로써, 플라잉 캐패시터(CI)의 전하를 방전시키고 적분 캐패시터(CF)로 이동시킨다. 이것에 의해, 전지(B1)의 전압에 따른 변환 전압(VOUT(1))이 전지(B1)의 검출 전압으로서 출력 회로(10)의 연산증폭기(A1)의 출력단자에 발생한다. 제 2 스위치 회로는 플라잉 캐패시터(CI)의 전하가 방전하고 적분 캐패시터(CF)로 이동한 후에, 스위치(SW14, SW19)를 오프 한다.
다음에 전지(B2)의 전압을 검출하기 위해서는, 우선, 제 1 스위치 회로가, 스위치(SW7, SW8, SW13, SW17)를 온 함으로써, 전지(B1)의 전압을 검출하는 경우에 대하여 역방향의 충전방향으로, 플라잉 캐패시터(CI)를 충전한다. 플라잉 캐패시터(CI)의 충전 후, 제 1 스위치 회로는 스위치(SW7, SW8, SW13, SW17)를 오프 한다. 다음에 제 2 스위치 회로가 스위치(SW18, SW15)를 온 함으로써, 플라잉 캐패시터(CI)의 전하를 방전시키고 적분 캐패시터(CF)로 이동시킨다. 이것에 의해, 전지(B2)의 전압에 따흔 변환 전압(VOUT(2))이, 전지(B2)의 검출 전압으로서, 출력 회로(10)의 연산증폭기(A1)의 출력단자에 발생한다. 제 2 스위치 회로는, 플라잉 캐패시터(CI)의 전하가 방전하여 적분 캐패시터(CF)로 이동한 후에, 스위치(SW18, SW15)를 오프 한다.
플라잉 캐패시터식 전압 검출 회로(100)는, 또한, 플라잉 캐패시터(CI)의 한 쌍의 전극(양 전극)과의 사이의 기생용량이 균일하게 되도록 그 양 전극의 주위에 배치된 실드부(NSH)를 구비함과 아울러, 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 전위차를 플라잉 캐패시터(CI)의 충전 타이밍과 방전 타이밍에서 동일하게 하는 전위차 조정 회로를 구비하고 있다. 도 2에는, 플라잉 캐패시터(CI)의 일방의 전극과 실드부(NSH) 사이에 생기는 기생용량(CN1)이 표시되고, 플라잉 캐패시터(CI)의 또 한쪽의 전극과 실드부(NSH) 사이에 생기는 기생용량(CN2)이 표시되어 있다. 또한 도 2에는, 전위차 조정 회로의 기능을 실현하는 회로로서 스위치(SW22, SW23, SW24)를 구비하는 단락 회로가 표시되어 있다.
따라서, 상기의 구성에 의하면, 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 기생용량이 균일하고, 또한, 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 전위차가 플라잉 캐패시터(CI)의 충전 타이밍과 방전 타이밍에서 동일하게 되기 때문에, 충전 타이밍부터 방전 타이밍으로 이행할 때에 플라잉 캐패시터(CI)와 실드부(NSH) 사이에서 전하의 이동이 일어나지 않는다. 이것에 의해, 플라잉 캐패시터(CI) 주위의 기생용량의 전하가 단전지마다 변화되는 것에 영향받지 않아, 정밀도가 좋은 전압 변환이 가능하게 된다. 즉, 플라잉 캐패시터(CI) 주위의 기생용량이 전지 전압의 검출정밀도에 주는 영향을 경감할 수 있다.
도 3은 플라잉 캐패시터식 전압 검출 회로(100)에 있어서의 플라잉 캐패시터(CI) 및 실드부(NSH)의 구조의 구체예를 모식적으로 도시한 단면도이다.
실드부(NSH)는 서로 전위를 동일하게 한 실드 전극(L3)과 실드 전극(L4)을 가지고 있다. 플라잉 캐패시터(CI)의 양 전극은, 실드 전극(L3)과 실드 전극(L4) 사이에 배치되어 있다. 실드 전극(L3)은, 예를 들면, IC 기판(S1)의 표면에 형성된 확산층이다. 실드 전극(L4)은, 예를 들면, IC 기판(S1)의 위에 층 모양으로 형성된 도체층(전형적으로는, 알루미늄 등의 메탈 배선층)이다. IC 기판(S1)의 위에, 도 2에 도시한 플라잉 캐패시터식 전압 검출 회로(100)의 각 회로 요소가 형성된다.
플라잉 캐패시터(CI)는 전극(L11)과 전극(L22)으로 구성된 제 1 캐패시터와, 전극(L21)과 전극(L12)으로 구성된 제 2 캐패시터에 의해 구성되어 있다. 제 1 캐패시터와 제 2 캐패시터는 전기 용량이 서로 동일하게 되도록 구성되어 있다. 전극(L11)과 전극(L21)은 실드 전극(L3)에 대향하고, 전극(L22)과 전극(L12)은 실드 전극(L4)에 대향하고 있다. 전극(L11)과 전극(L12)은, 배선(W1)에 의해, 동전위가 되도록 접속되고, 전극(L21)과 전극(L22)은, 배선(W2)에 의해, 동전위가 되도록 접속되어 있다. 또한 실드 전극(L3과 L4)도 동전위가 되도록 도체에 의해 접속되어 있다.
이와 같이 접속함으로써, 도 2에 도시한 기생용량(CN1)은 CN11과 CN12의 합에 상당한다. CN11은 전극(L11)과 실드 전극(L3) 사이의 기생용량을 나타내고, CN12는 전극(L12)과 실드 전극(L4) 사이의 기생용량을 의미한다. 마찬가지로, 도 2에 도시한 기생용량(CN2)은 CN21과 CN22의 합에 상당한다. CN21은 전극(L21)과 실드 전극(L3) 사이의 기생용량을 나타내고, CN22는 전극(L22)과 실드 전극(L4) 사이의 기생용량을 나타낸다.
그리고, 실드부(NSH)는 플라잉 캐패시터(CI)의 전극과의 기생용량이 균일하게 되도록 플라잉 캐패시터(CI)의 주위에 배치되어 있으므로, 기생용량(CN11)과 기생용량(CN21)의 용량값은 서로 동일하고, 기생용량(CN12)과 기생용량(CN22)의 용량값은 서로 동일하다.
따라서, 이와 같이 구성함으로써, 기생용량(CN1)과 기생용량(CN2)의 용량값을 서로 동일하게 할 수 있다. 즉, 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 기생용량 특성을 균일하게 할 수 있다.
또한, 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 기생용량 특성을 더욱 균일하게 하기 위해서는, 플라잉 캐패시터(CI)의 전극이 형성되어 있는 층과 동일한 층에 실드 전극을 설치하는 것이 바람직하다. 동일한 층에 설치함으로써, 실드층도 형성되기 쉽다. 예를 들면, 도 3에 도시되는 바와 같이, 실드 전극(L3, L4)과 전위를 동일하게 한 도체층(전형적으로는, 알루미늄 등의 메탈 배선층)(L5∼L8)을, 실드 전극으로서, 설치하면 된다. 실드 전극(L5, L7)은 전극(L11, L21)과 동일한 층으로 형성되고, 실드 전극(L6, L8)은 전극(L22, L21)과 동일한 층으로 형성된다.
또한, 도 3에는, 플라잉 캐패시터(CI)를 용량값이 서로 동일한 2개의 캐패시터로 분할한 경우를 나타내고 있지만, 플라잉 캐패시터(CI)를 3개 이상으로 분할해도 된다(즉, 플라잉 캐패시터(CI)를 3개 이상의 캐패시터로 구성해도 됨).
다음에, 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 전위차를 플라잉 캐패시터(CI)의 충전 타이밍과 방전 타이밍과 동일하게 하기 위한 구체예에 대하여 설명한다.
상기한 바와 같이, 도 2에 도시되는 제 2 스위치 회로(SW14, SW15, SW18, SW19)는 플라잉 캐패시터(CI)를 방전시키는 회로이다. 제 2 스위치 회로는 플라잉 캐패시터(CI)의 양 전극 중 어느 하나를 기준전위(VGND)에 선택적으로 단락 가능한 한 쌍의 스위치(SW14, SW18)를 구비하는 제 1 단락 회로를 가지고 있다. VGND는, 예를 들면, 도 3에 도시한 기판(S1)에 형성된 가상 그라운드이다.
또한 상기한 바와 같이, 도 2의 플라잉 캐패시터식 전압 검출 회로(100)는 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 전위차를 플라잉 캐패시터(CI)의 충전 타이밍과 방전 타이밍에서 동일하게 하는 전위차 조정 회로를 구비하고 있다. 이 전위차 조정 회로는 실드부(NSH)를 조전지 중에서 전압 검출 대상으로 되어 있는 단전지의 부극측과 VGND 중 어느 하나에 선택적으로 단락 가능한 스위치(SW22, SW23, SW24)을 구비하는 제 2 단락 회로를 가지고 있다.
플라잉 캐패시터(CI)의 충전 타이밍(전지 전압의 취득 타이밍)에서, 제 2 단락 회로는 스위치(SW23)(또는, 스위치(SW22))를 온 함으로써, 실드부(NSH)를 전압 검출 대상 전지의 부극측에 접속한다. 이 충전 타이밍에서는, 전술한 바와 같이 스위치(SW13, SW17)도 온 하므로, 기생용량(CN1)의 양단 전압은 취득 전지 전압(즉, 전압 검출 대상 전지의 전압)으로 되고, 기생용량(CN2)의 양단 전압은 0으로 된다(또는, 기생용량(CN2)의 양단 전압은 취득 전지 전압으로 되고, 기생용량(CN1)의 양단 전압은 0으로 됨).
이어서, 스위치(SW23)(또는, 스위치(SW22))가 오프 한 후, 플라잉 캐패시터(CI)의 방전 타이밍(플라잉 캐패시터(CI)의 전하를 적분 캐패시터(CF)로 이동하는 타이밍)에서, 제 2 단락 회로는 스위치(SW24)를 온 함으로써, 실드부(NSH)를 VGND에 접속한다. 이 방전 타이밍에서는, 전술한 바와 같이 스위치(SW14, SW19)(또는, 스위치(SW18, SW15))도 온 하므로, 기생용량(CN1)의 양단 전압은 0으로 되고, 기생용량(CN2)의 양단 전압은 취득 전지 전압으로 된다(또는, 기생용량(CN2)의 양단 전압은 0으로 되고, 기생용량(CN1)의 양단 전압은 취득 전지 전압으로 됨).
즉, 플라잉 캐패시터(CI)의 양 전극과 실드부(NSH) 사이의 전위차가 플라잉 캐패시터(CI)의 충전 타이밍과 방전 타이밍에서 동일하게 되도록 동작하고 있다.
그런데, 도 2에 도시되는 바와 같이, 기생용량(CN1, CN2)과는 별도로, 기생용량(CD1, CD2)이 생기는 경우가 있다. 기생용량(CD1, CD2)은 플라잉 캐패시터(CI)에 접속되는 스위치(SW)(전형적으로는, MOSFET 등의 트랜지스터)의 확산 용량이다. 기생용량(CD1)은 스위치(SW13, SW14, SW15)의 플라잉 캐패시터(CI)측의 확산부분의 총 용량이며, 기생용량(CD2)은 스위치(SW17, SW18, SW19)의 플라잉 캐패시터(CI)측의 확산부분의 총 용량이다.
이들 확산부분의 용량 중, 적분 캐패시터(CF)로의 전하 이동시에 스위치(SW14 또는 SW18)에 의해 VGND에 접속되는 확산 부분의 용량은 검출 전압의 오차에 거의 영향을 주지 않는다. 그렇지만, 적분 캐패시터(CF)로의 전하 이동시에 스위치(SW15 또는 SW19)에 의해 적분 캐패시터(CF)에 접속되는 확산부분의 용량은 검출 전압의 오차에 영향을 주고 만다. 또한, 기생용량(CD1, CD2)의 전하량은 취득 전지 전압에 의존한다.
그래서, 스위치의 확산부분의 용량이 검출 전압의 오차에 주는 영향을 억제하기 위하여, 플라잉 캐패시터식 전압 검출 회로(100)는 적분 캐패시터(CF)와 전기 용량이 동일한 부가 캐패시터(CG)와, 부가 캐패시터(CG)에의 충전을 가능하게 하는 스위치(SW26, SW27, SW28)를 구비하는 제 3 스위치 회로와, 부가 캐패시터(CG)의 전압을 연산증폭기(A1)의 비반전 입력단자에 인가하는 것을 가능하게 하는 스위치(SW30, SW31)를 구비하는 전압 인가 회로를 구비하고 있다.
스위치(SW26, 27, 28)는 플라잉 캐패시터(CI)의 일방의 전극측의 노드(N1)에 접속되는 3개의 스위치(SW13, SW14, SW15)와 또 다른 일방의 전극측의 노드(N2)에 접속되는 3개의 스위치(SW17, SW18, SW19)와 동일한 구조로 한다. 이것에 의해, 기생용량(CD1(또는, CD2))과 동일한 용량값의 기생용량(CDX)이 형성된다. 그리고, 기생용량(CD1)(또는, CD2)에 축적되는 전하와 동일한 전하가 기생용량(CDX)에 축적되도록, 플라잉 캐패시터(CI)의 충전 타이밍과 동일한 타이밍에서, 기생용량(CDX)을 충전한다. 또한, 적분 캐패시터(CF)에 방전되는 전하와 동일한 전하가 부가 캐패시터(CG)에 방전되도록, 플라잉 캐패시터(CI)의 방전 타이밍과 동일한 타이밍에서, 기생용량(CDX)을 방전한다.
스위치(SW30, SW31)를 구비하는 전압 인가 회로는, 플라잉 캐패시터(CI)의 방전 타이밍에서는, 스위치(SW31)를 온 상태로 함으로써, 연산증폭기(A1)의 비반전 입력단자의 노드(VP)를 VGND로 단락한다. 이것에 의해, 연산증폭기(A1)의 반전 입력단자의 노드(VN)의 전위변동을 억제할 수 있다.
이어서, 전압 인가 회로는, 플라잉 캐패시터(CI)를 방전한 후의 타이밍에서, 스위치(SW31)를 오프 하고 스위치(SW30)를 온 함으로써, 전술한 바와 같이 부가 캐패시터(CG)의 전압을 노드(VP)에 인가한다.
이와 같이 동작시킴으로써 기생용량(CD1, CD2)에 의해, 연산증폭기(A1)의 출력단자에 발생하는 변환 전압(VOUT)의 정밀도가 저하되는 것을 억제할 수 있다.
도 4는 플라잉 캐패시터식 전압 변환 회로(100)에 포함되는 각 스위치(SW)의 구동 신호에 대한 타이밍 차트이다. 도 4에 도시되는 구동 신호의 기호(H01 등)는 도 2 중의 스위치(SW*)의 옆에 기재한 기호에 대응하고 있다. 또한 도 4의 파형에 있어서, 하이레벨일 때, 스위치(SW)는 온 하고, 로 레벨일 때, 스위치(SW)는 오프 한다.
처음에, 도 4의 타이밍 차트의 최초의 측정 주기에 행해지는 전지(B1)의 전압검출에 대하여 도 2를 참조하면서 설명한다.
플라잉 캐패시터(CI)의 충전 타이밍(T01)에서 출력되는 구동 신호(H01)(또는, 충전 타이밍(T01) 직전의 타이밍에서 출력되는 구동 신호)에 의해, 적분 캐패시터(CF)의 양단이 스위치(SW20)에서 쇼트됨으로써 적분 캐패시터(CF)를 초기화함과 아울러, 부가 캐패시터(CG)의 양단이 스위치(SW29)에서 쇼트됨으로써 부가 캐패시터(CG)를 초기화 한다.
제 1 스위치 회로는, 충전 타이밍(T01)에서, 스위치(SW6, SW7, SW13, SW17)를 온 함으로써, 단자(V1과 V0) 사이의 전압 (즉, 전지(B0)의 전압(V1-V0))에 의해 플라잉 캐패시터(CI)를 충전한다. 한편, 전위차 조정 회로는, 충전 타이밍(T01)에서, 스위치(SW23)를 온 함으로써, 실드부(NSH)를 노드(N2)와 동일한 전위(즉, 단자(V0)의 전위)과 동일하게 한다. 따라서, 기생용량(CN1)의 양단의 전위차는 플라잉 캐패시터(CI)의 양단의 전위차와 동일한 (V1-V0)으로 되는 한편, 기생용량(CN2)의 양단의 전위차는 제로가 된다. 플라잉 캐패시터(CI)의 충전 후, 스위치(SW6, SW7, SW13, SW17, SW23)는 오프 된다.
이어서, 제 2 스위치 회로는, 플라잉 캐패시터(CI)의 방전 타이밍(T02)에서, 스위치(SW14, SW19)를 온 함으로써, 고전위의 전극측의 노드(N1)는 VGND에 접속되고, 저전위의 전극측의 노드(N2)는 연산증폭기(A1)의 반전 입력단자에 접속된다. 이 순간, 노드(N2)의 전위는 일시적으로 VGND 이하가 되지만, 적분 캐패시터(CF)로 전하가 이동함에 따라 VGND에 수속된다. 한편, 전위차 조정 회로는, 방전 타이밍(T02)에서, SW24를 온 함으로써, 실드부(NSH)와 기판(S1)의 기준 그라운드(VSS) 사이의 기생용량(CSD)의 전하를 VGND로 방전하여, 기생용량(CN1, CN2)에 의한 플라잉 캐패시터(CI)로의 영향을 억제할 수 있다.
또한 플라잉 캐패시터(CI)에 충전되어 있던 CI×(V1-V0)의 전하는 CI=CF므로, 연산증폭기(A1)의 출력단자로부터 (V1-V0)의 변환 전압(VOUT)이 출력된다. 단, 기생용량(CD2)의 양단의 전위차는 충전 타이밍(T01)에서 0이었지만, 기생용량(CD2)은 방전 타이밍(T02)에서 VGND 전위로 충전되기 때문에, 변환 전압(VOUT)을 그 충전분만큼 밀어 올리게 된다.
그래서, 기생용량(CD2)에 의한 적분 캐패시터(CF)로의 전하주입을 보정하기 위하여, 충전 타이밍(T01)에서, 스위치(SW27)가 온 함으로써, 노드(NX)를, 노드(N2) 및 실드부(NSH)와 같은 V0의 전위와 동일하게 한다. 따라서, 기생용량(CDX)의 양단의 전위차는 제로가 된다. 스위치(SW27)가 오프 한 후, 방전 타이밍(T02)에서, 스위치(SW28)가 온 함으로써, 일방의 전극이 VGND에 항상 접속된 부가 캐패시터(CG)의 양단의 전위차는 (V0-VGND)로 된다. 스위치(SW28)가 오프 한 후, 타이밍(T0COR)에서, 스위치(SW30)가 온 하고 또한 스위치(SW31)가 오프 한다. 이것에 의해, 부가 캐패시터(CG)의 양단의 전압(V0-VGND)이 연산증폭기(A1)의 비반전 입력단자의 노드(VP)에 인가된다. 이것에 의해, 플라잉 캐패시터(CI)에 충전된 전하만에 의한 전압분이 적분 컨덴서(CF)의 양단에 출현하게 된다. 여기에서, 스위치(SW30)가 항상 온 하고 또한 스위치(SW31)가 항상 오프이어도 되고, 또는, 스위치(SW30, SW31) 자체가 없고 또한 부가 캐패시터(CG)의 일단이 연산증폭기(A1)의 비반전 입력단자의 노드(VP)에 직접 접속되어 있어도 된다. 이것에 의해, 부가 캐패시터(CG)의 양단의 전압(V0-VGND)이 연산증폭기(A1)의 비반전 입력단자의 노드(VP)에 인가된다.
그리고, 연산증폭기(A1)의 다음단의 계장증폭기(A5)는, VOUT과 VP의 전위차에 따라, VSS 기준의 출력 전압(VO)을 전지(B1)의 검출 전압으로서 출력한다. 계장증폭기(A5)는 VSS 기준으로 동작하는, 게인이 1인 앰프이다.
그리고, 스위치(SW21)가, 샘플링 타이밍(T0SMP)에서 출력되는 샘플링 신호(SMPL)를 따라 온 함으로써, 출력 전압(VO)은 샘플링 캐패시터(CS)에 샘플링 된다. 연산증폭기(A2)의 출력 전압(VSMPL)은 다음번의 샘플링 타이밍(T1SMP)까지 유지된다.
다음에, 도 4의 샘플링 차트에 기초하여, VSS로부터 벗어나 있는 전지(B4)의 전압 검출에 대하여 도 2를 참조하면서 설명한다. 전지(B4)의 전압을 검출할 때의 플라잉 캐패시터(CI)의 충전 방향은 전지(B1)의 전압을 검출할 때에 대하여 역전하고 있다.
플라잉 캐패시터(CI)의 충전 타이밍(T31)에서 출력되는 구동 신호(H01)(또는, 충전 타이밍(T31) 직전의 타이밍에서 출력되는 구동 신호)에 의해, 적분 캐패시터(CF)의 양단이 스위치(SW20)에서 쇼트됨으로써 적분 캐패시터(CF)를 초기화함과 아울러, 부가 캐패시터(CG)의 양단이 스위치(SW29)에서 쇼트됨으로써 부가 캐패시터(CG)를 초기화한다.
제 1 스위치 회로는, 충전 타이밍(T31)에서, 스위치(SW9, SW10, SW13, SW17)를 온 함으로써, 단자(V4와 V3) 사이의 전압(즉, 전지(B4)의 전압(V4-V3))에 의해 플라잉 캐패시터(CI)를 충전한다. 한편, 전위차 조정 회로는, 충전 타이밍(T31)에서, 스위치(SW22)를 온 함으로써, 실드부(NSH)를 노드(N1)와 동일한 전위(즉, 단자(V3)의 전위)와 동일하게 한다. 따라서, 기생용량(CN2)의 양단의 전위차는 플라잉 캐패시터(CI)의 양단의 전위차와 동일한 (V4-V3)이 되는 한편, 기생용량(CN1)의 양단의 전위차는 제로가 된다. 플라잉 캐패시터(CI)의 충전 후, 스위치(SW9, SW10, SW13, SW17, SW23)은 오프 된다.
이어서, 제 2 스위치 회로는, 플라잉 캐패시터(CI)의 방전 타이밍(T32)에서, 스위치(SW18, SW15)를 온 함으로써, 고전위의 전극측의 노드(N2)는 VGND에 접속되고, 저전위의 전극측의 노드(N1)는 연산증폭기(A1)의 반전 입력단자에 접속된다. 이 순간, 노드(N1)의 전위는 일시적으로 VGND 이하로 되지만, 적분 캐패시터(CF)에 전하가 이동함에 따라 VGND에 수렴한다. 한편, 전위차 조정 회로는, 방전 타이밍(T32)에서, SW24를 온 함으로써, 실드부(NSH)와 기판(S1)의 기준 그라운드(VSS) 사이의 기생용량(CSD)의 전하를 VGND에 방전하여, 기생용량(CN1, CN2)에 의한 플라잉 캐패시터(CI)로의 영향을 억제할 수 있다.
또한, 플라잉 캐패시터(CI)에 충전되어 있던 CI×(V4-V3)의 전하는 CI=CF이므로, 연산증폭기(A1)의 출력단자로부터 (V4-V3)의 변환 전압(VOUT)이 출력된다. 단, 기생용량(CD1)의 양단의 전위차는 충전 타이밍(T31)에서 V3였지만, 기생용량(CD1)은 방전 타이밍(T32)에서 VGND 전위로 방전되기 때문에, 변환 전압(VOUT)을 그 방전분만큼 밀어 내리게 된다.
그래서, 기생용량(CD1)에 의한 적분 캐패시터(CF)로의 전하 주입을 보정하기 위하여, 충전 타이밍(T31)에서, 스위치(SW26)가 온 함으로써, 노드(NX)를 노드(N1) 및 실드부(NSH)와 같은 V3의 전위와 동일하게 한다. 따라서, 기생용량(CDX)의 양단의 전위차는 V3이 된다. 스위치(SW26)가 오프 한 후, 방전 타이밍(T32)에서, 스위치(SW28)가 온 함으로써, 일방의 전극이 VGND에 항상 접속된 부가 캐패시터(CG)의 양단의 전위차는 (V3-VGND)가 된다. 스위치(SW28)가 오프 한 후, 타이밍(T3COR)에서, 스위치(SW30)가 온 하고 또한 스위치(SW31)가 오프 한다. 이것에 의해, 부가 캐패시터(CG)의 양단의 전압(V3-VGND)이 연산증폭기(A1)의 비반전 입력단자의 노드(VP)에 인가된다. 이것에 의해, 플라잉 캐패시터(CI)에 충전된 전하만에 의한 전압분이 적분 컨덴서(CF)의 양단에 출현하게 된다. 여기에서, 스위치(SW30)가 항상 온 하고 또한 스위치(SW31)가 항상 오프이어도 되고, 또는, 스위치(SW30, SW31) 자체가 없고 또한 부가 캐패시터(CG)의 일단이 연산증폭기(A1)의 비반전 입력단자의 노드(VP)에 직접 접속되어 있어도 된다. 이것에 의해, 부가 캐패시터(CG)의 양단의 전압(V3-VGND)이 연산증폭기(A1)의 비반전 입력단자의 노드(VP)에 인가된다.
그리고, 연산증폭기(A1)의 다음단의 계장증폭기(A5)는, VOUT와 VP의 전위차에 따라, VSS 기준의 출력 전압(VO)을 전지(B4)의 검출 전압으로서 출력한다. 계장증폭기(A5)는 VSS 기준으로 동작하는 게인이 1인 앰프이다.
그리고, 스위치(SW21)가 샘플링 타이밍(T3SMP)으로 출력되는 샘플링 신호(SMPL)을 따라 온 함으로써, 출력 전압(VO)은 샘플링 캐패시터(CS)에 샘플링 된다. 연산증폭기(A2)의 출력 전압(VSMPL)은 다음번의 샘플링 타이밍(T4SMP)까지 유지된다.
이와 같이, 차례로, 전지 간 전압에 비례하는 전압이 연산증폭기(1)와 계장증폭기(A5)를 통하여 출력된다. 출력 전압(VSMPL)은 소정의 회로(F1)에 공급된다. 회로(F1)로서, 예를 들면, A/D 변환 회로, 디지털 회로, 아날로그 회로를 들 수 있다.
도 5는 회로(F1)의 제 1 구체예를 도시한 도면이다. 도 5에 도시되는 회로는, 출력 전압(VSMPL)의 값에 따라, 각 단전지의 상태를 판정하는 판정 회로이다. 비교기(21)는, 예를 들면, 출력 전압(VSMPL)을 저항 분압하여 얻어진 검출 전압을 기준 전압(D2)과 비교함으로써, 전지의 충전 정지를 판정하기 위한 충전 정지 판정 전압을 검출한다. 그 검출 신호는, 지연 회로(22)에서 지연되고, 충전 정지 판정 기능을 구비한 판정 회로(F2)에 공급된다. 또한 비교기(25)는, 예를 들면, 출력 전압(VSMPL)을 저항 분압하여 얻어진 검출 전압을 기준 전압(D2)과 비교함으로써, 전지의 과방전을 판정하기 위한 과방전 판정 전압을 검출한다. 그 검출 신호는 지연 회로(26)에서 지연되고, 과방전 판정 기능을 구비한 판정 회로(F2)에 공급된다.
또한 각 전지의 충전 정지 판정 전압 및 과방전 판정 전압의 검출과 병행되고, 비교기(23)는, 예를 들면, 출력 전압(VSMPL)을 저항 분압하여 얻어진 검출 전압을 기준 전압(D2)과 비교함으로써, 전지와 IC 간의 단선을 검출한다. 전지와 IC 간의 단선을 검출하기 위하여, 도 4에 도시되는 바와 같이, 신호(H01)의 하이레벨의 타이밍(충전 타이밍)에 선행하고, 스위치(SW0∼SW5)가 신호(DS0∼DS5)를 따라 차례로 온 함으로써, 전지단자 간에 저항(RS)(도 2 참조)을 접속한다.
전지와 IC 간에 단선이 발생한 경우, 그 단자의 기생용량 등에 의해, 불확실한 전위가 되기 때문에, 소정의 전지단자 간 전압의 검출을 할 수 없는 것이 예상된다. 이러한 경우에 대비하여, 전지단자 간 전압의 검출 타이밍에 저항(RS)을 접속함으로써, 단선 발생시에 단선 발생 단자의 기생용량을 방전하면 된다. 단자 기생용량을 100pF, 저항(RS)를 1MΩ이라고 하면, 완화시간은 100μs가 되기 때문에, 샘플링 주기를 1ms로 하면, 다음 샘플 타이밍까지 충분히 방전 가능하다. 단선이 실제로 발생해 있으면, 단자간 전압은 1V 이하로 저하한다.
또한, 전지 전압의 저하를 검출하는 경우, 그 검출 타이밍에 단자 간 전압이 나타나므로, 전지 전압 저하의 검출 레벨과 상기의 단선 검출 레벨을, 예를 들면, 1V로 설정하면, 비교기(23)는 전지 전압의 저하의 검출과 단선 검출 양쪽을 동시에 실행할 수 있다.
도 6은 회로(F1)의 제 2 구체예를 도시한 도면이다. 도 5의 경우, 복수의 판정 기능을 실현하기 위하여 3개의 비교기(21, 23, 25)를 사용하고 있지만, 도 6에 도시되는 바와 같이, 저항 분압 회로의 후단에 배치된 3개의 스위치(SC1∼3)에서의 전환에 의해, 복수의 판정 기능을 1개의 비교기(27)만으로 실현할 수 있다.
또한, 도 7은 각 스위치(SW)의 구성의 구체예를 도시한 도면이다. 스위치(SW)는, 하나의 트랜지스터로 실현해도 되지만, 도 7에 도시되는 바와 같이, 복수의 트랜지스터를 조합하여 실현해도 된다. MP는 P채널형 트랜지스터를 나타내고, MN은 N채널형 트랜지스터를 나타낸다. MP2의 게이트와 IN 단자의 용량 및 MP3와 IN 단자의 용량은 MP1의 게이트와 IN 단자의 용량과 동일하게 되는 것과 같은 배선 및 구조로 구성되어 있다. 마찬가지로, MN2의 게이트와 IN 단자의 용량 및 MN3과 IN 단자의 용량은 MN1의 게이트와 IN 단자의 용량과 동일하게 되는 것과 같은 배선 및 구조로 구성되어 있다. MP1의 IN 단자측에 MP1의 절반의 게이트 사이즈의 MP2가 접속되고, MP2의 OUT 단자측에 MP1의 절반의 게이트 사이즈의 MP3가 접속되어 있다. MN1, MN 2, MN3 간의 관계에 대해서도 마찬가지이다.
이 구성에 의하면, 각 스위치의 게이트의 온/오프의 스위칭에 의한 게이트와 드레인, 게이트와 소스 간의 전하의 압입/인입을 캔슬할 수 있어, 게이트 스위칭의 검출 전압에 대한 영향을 최소한으로 할 수 있다.
도 8은 본 발명에 따른 플라잉 캐패시터식 전압 검출 회로의 1실시형태를 내장하는 보호 IC(250)의 구성도이다. 보호 IC(250)는 도 2에서 도시한 플라잉 캐패시터식 전압 검출 회로(100)가 내장되어 있다. 보호 IC(250)는 플라잉 캐패시터식 전압 검출 회로(100)의 전압 검출 결과에 기초하여 조전지(B0∼B4)에 흐르는 전류의 도통/차단을 전환하는 트랜지스터(MDOUT)와 트랜지스터(MCOUT)의 전환 동작을 제어한다. 보호 IC(250)는, 예를 들면, 전원단자(P+ 및 P-)에 접속되는 도시하지 않은 휴대전화 등의 전자기기에 내장 또는 외장되는 전지팩에, 조전지(B0∼B4)와 함께 내장되는 것이다.
이상, 본 발명의 바람직한 실시예에 대하여 상세히 설명했지만, 본 발명은 상기한 실시예에 제한되지 않고, 본 발명의 범위를 일탈하지 않고, 상기한 실시예에 여러 변형, 개량 및 치환을 가할 수 있다.
10 출력 회로 100 플라잉 캐패시터식 전압 검출 회로
250 보호 IC A1, A2 연산증폭기
A5 계장증폭기 CF 적분 캐패시터
CG 부가 캐패시터 CI 플라잉 캐패시터
NSH 실드부 SW* 스위치
(A1, CF) 적분 회로

Claims (13)

  1. 플라잉 캐패시터와,
    조전지를 구성하는 단전지에 의해 상기 플라잉 캐패시터가 충전되는 방향을, 상기 단전지마다 반전시키는 제 1 스위치 회로와,
    상기 플라잉 캐패시터를 방전시키는 제 2 스위치 회로와,
    상기 플라잉 캐패시터의 양 전극 간의 전위차에 따른 신호를 출력하는 출력 회로를 구비하는, 플라잉 캐패시터식 전압 검출 회로로서,
    상기 양 전극 사이의 기생용량이 균일하게 되도록 상기 양 전극의 주위에 배치된 실드부와,
    상기 양 전극과 상기 실드부 사이의 전위차를 상기 플라잉 캐패시터의 충전 타이밍과 방전 타이밍에서 동일하게 하는 전위차 조정 회로를 구비하고,
    상기 실드부는 서로 전위를 동일하게 한 제 1 실드 전극과 제 2 실드 전극을 갖고,
    상기 플라잉 캐패시터의 양 전극은 상기 제 1 실드 전극과 상기 제 2 실드 전극 사이에 배치되고,
    상기 플라잉 캐패시터는,
    상기 제 1 실드 전극에 대향하는 제 1 캐패시터 전극과, 상기 제 2 실드 전극에 대향하는 제 2 캐패시터 전극에 의해 구성된 제 1 캐패시터와,
    상기 제 1 실드 전극에 대향하고 또한 상기 제 2 캐패시터 전극과 전위를 동일하게 한 제 3 캐패시터 전극과, 상기 제 2 실드 전극에 대향하고 또한 상기 제 1 캐패시터 전극과 전위를 동일하게 한 제 4 캐패시터 전극에 의해 구성된 제 2 캐패시터를 갖는 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 실드 전극은 기판의 표면에 형성된 확산층이며, 상기 제 2 실드 전극은 상기 기판 위에 형성된 도체층인 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  5. 제 4 항에 있어서,
    상기 실드부는,
    상기 제 1 캐패시터 전극 및 상기 제 3 캐패시터 전극이 형성되어 있는 층과 동일한 층에, 상기 제 1 실드 전극 및 상기 제 2 실드 전극과 전위를 동일하게 한 도체층을 갖고,
    상기 제 2 캐패시터 전극 및 상기 제 4 캐패시터 전극이 형성되어 있는 층과 동일한 층에, 상기 제 1 실드 전극 및 상기 제 2 실드 전극과 전위를 동일하게 한 도체층을 갖는 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  6. 제 1 항, 제 4 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 스위치 회로는 상기 플라잉 캐패시터의 양 전극 중 어느 하나를 기준전위로 선택적으로 단락 가능한 제 1 단락 회로를 갖고,
    상기 전위차 조정 회로는, 상기 실드부를, 상기 단전지의 부극측과 상기 기준전위 중 어느 하나로 선택적으로 단락 가능한 제 2 단락 회로를 갖는 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  7. 제 6 항에 있어서,
    상기 출력 회로는 연산증폭기와, 이 연산증폭기의 출력단자와 반전 입력단자를 연결하는 적분 캐패시터를 구비하는 적분 회로를 갖고,
    상기 플라잉 캐패시터로부터 상기 제 2 스위치 회로에 의해 방전된 전하가 상기 적분 캐패시터에 공급되는 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  8. 제 7 항에 있어서,
    상기 적분 캐패시터의 양 전극의 주위에, 상기 기준전위와 전위를 동일하게 한 실드부를 구비하는 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  9. 제 7 항에 있어서,
    상기 출력 회로는 기판의 그라운드를 기준으로 동작하는 계장증폭기를 갖고,
    상기 계장증폭기의 비반전 입력단자가 상기 연산증폭기의 출력단자에 접속되고, 상기 계장증폭기의 반전 입력단자가 상기 연산증폭기의 비반전 입력단자에 접속된 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  10. 제 7 항에 있어서,
    상기 적분 캐패시터와 전기 용량이 동일한 부가 캐패시터와,
    상기 플라잉 캐패시터에 접속되는 스위치 회로의 기생용량에 축적되는 전하와 동일한 전하를 상기 부가 캐패시터에 충전 가능한 제 3 스위치 회로와,
    상기 부가 캐패시터의 전압을 상기 연산증폭기의 비반전 입력단자에 인가 가능한 전압 인가 회로를 구비하는 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  11. 제 10 항에 있어서,
    상기 부가 캐패시터의 양 전극의 주위에, 상기 기준전위와 전위를 동일하게 한 실드부를 구비하는 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  12. 제 1 항, 제 4 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 플라잉 캐패시터가 집적화된 것을 특징으로 하는 플라잉 캐패시터식 전압 검출 회로.
  13. 제 1 항, 제 4 항 및 제 5 항 중 어느 한 항에 기재된 플라잉 캐패시터식 전압 검출 회로를 구비하고,
    이 플라잉 캐패시터식 전압 검출 회로의 검출결과에 기초하여 상기 조전지를 보호하는 것을 특징으로 하는 전지 보호용 집적 회로.
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