KR101860931B1 - Ｓｓｐａ 전력증폭기 스위칭 딜레이 조정회로 - Google Patents

Ｓｓｐａ 전력증폭기 스위칭 딜레이 조정회로 Download PDF

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Abstract

본 발명은 SSPA 전력증폭기 스위칭 딜레이 조정회로에 관한 것으로서, 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로는, SSPA 전력증폭기의 스위치부에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 스위칭 조정회로에 있어서, 셧다운 핀에 의하여 생성되며 HIGH/LOW로 반복되는 소정레벨의 직류전압신호 중 어느 한 레벨의 직류전압신호가 입력되면 상기 직류전압신호의 전압크기를 서서히 증가시키며 출력하는 RC회로부; 및 에미터가 상기 RC회로부의 출력단과 직렬로 결합되고 베이스에 레퍼런스전압이 인가되며, 상기 RC회로부를 통과하여 에미터에 인가되는 직류전압신호의 전압크기가 상기 레퍼런스전압에 도달하게 되면 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온오프 스위칭제어신호를 컬렉터로 출력하는 BJT트랜지스터부;를 포함한다.
따라서, 본 발명은 SSPA 전력증폭기에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 경우에 HIGH/LOW로 반복되는 소정레벨의 직류전압신호를 딜레이하는 RC회로부 및 에미터가 상기 RC회로부와 직렬로 결합하고 베이스에 레퍼런스전압(Vref)이 인가되는 BJT트랜지스터부를 구비하여 상기 온오프 스위칭제어신호의 딜레이시간에 대한 미세조정을 가능하게 함으로써 전력증폭기의 효율을 개선할 수 있는 SSPA 전력증폭기 스위칭 딜레이 조정회로를 제공하는 효과가 있다.

Description

ＳＳＰＡ 전력증폭기 스위칭 딜레이 조정회로{ Delay adjustment circuit of Switching for Solid State Power Amplifier }
본 발명은 SSPA 전력증폭기 스위칭 딜레이 조정회로에 관한 것으로서, 더욱 상세하게는, SSPA 전력증폭기에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 경우에 HIGH/LOW로 반복되는 소정레벨의 직류전압신호를 딜레이하는 RC회로부 및 에미터가 상기 RC회로부와 직렬로 결합하고 베이스에 레퍼런스전압(Vref)이 인가되는 BJT트랜지스터부를 구비하여 상기 온오프 스위칭제어신호의 딜레이시간에 대한 미세조정을 가능하게 하여 전력증폭기의 효율을 개선할 수 있는 SSPA 전력증폭기 스위칭 딜레이 조정회로에 관한 것이다.
일반적으로 펄스변조신호와 동기화하여 SSPA 전력증폭기(Solid State Power Amplifier)를 온오프 동작시키게 되면 전력증폭기의 효율을 개선할 수 있다.
이와 같은 경우에 RF Envelope(포락선)신호를 이용하여 동기화함으로써 SSPA 전력증폭기의 온오프(ON/OFF)동작을 제어하는 스위칭제어신호를 입력하게 되면 온(ON)동작이 느리거나 오프(OFF)동작이 빠른 경우 펄스변조신호의 일부가 잘려 스위칭제어신호의 왜곡이 발생할 수 있다.
이러한 문제점을 해결하기 위하여 종래의 기술로서 디지털신호를 이용하여 펄스변조신호와 동기화된 온오프 스위칭제어신호를 SSPA 전력증폭기에 직접 입력하는 기술이 있었다.
그러나, 종래의 디지털신호를 이용하여 펄스변조신호와 동기화된 온오프 스위칭제어신호를 SSPA 전력증폭기에 직접 입력하는 기술은 온오프 스위칭제어신호의 딜레이신호에 대한 시간을 가변하기가 어려워 펄스변조신호가 변하는 경우에 그에 대응하여 온오프 스위칭제어신호을 동기화시키기 어려운 문제점이 있었다.
따라서, SSPA 전력증폭기에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 경우에 온오프 스위칭제어신호의 딜레이 신호에 대한 시간의 미세조정을 가능하게 하여 효율을 개선할 수 있는 현실적이고도 활용도가 높은 기술이 절실히 요구되는 실정이다.
등록특허공보 KR 10-0828138호 2008.04.30 , 6쪽 <식별번호 2> ~ 8쪽 <식별번호 24>, 도면 7a
따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 SSPA 전력증폭기에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 경우에 HIGH/LOW로 반복되는 소정레벨의 직류전압신호를 딜레이하는 RC회로부 및 에미터가 상기 RC회로부와 직렬로 결합하고 베이스에 레퍼런스전압(Vref)이 인가되는 BJT트랜지스터부를 구비하여 상기 온오프 스위칭제어신호의 딜레이 신호에 대한 미세조정을 가능하게 함으로써 전력증폭기의 효율을 개선할 수 있는 SSPA 전력증폭기 스위칭 딜레이 조정회로를 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로는, SSPA 전력증폭기의 스위치부에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 스위칭 조정회로에 있어서, 셧다운 핀에 의하여 생성되며 HIGH/LOW로 반복되는 소정레벨의 직류전압신호 중 어느 한 레벨의 직류전압신호가 입력되면 상기 직류전압신호의 전압크기를 서서히 증가시키며 출력하는 RC회로부; 및 에미터가 상기 RC회로부의 출력단과 직렬로 결합되고 베이스에 레퍼런스전압이 인가되며, 상기 RC회로부를 통과하여 에미터에 인가되는 직류전압신호의 전압크기가 상기 레퍼런스전압에 도달하게 되면 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온오프 스위칭제어신호를 컬렉터로 출력하는 BJT트랜지스터부;를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명은 SSPA 전력증폭기에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 경우에 HIGH/LOW로 반복되는 소정레벨의 직류전압신호를 딜레이하는 RC회로부 및 에미터가 상기 RC회로부와 직렬로 결합하고 베이스에 레퍼런스전압(Vref)이 인가되는 BJT트랜지스터부를 구비하여 상기 온오프 스위칭제어신호의 딜레이시간에 대한 미세조정을 가능하게 함으로써 전력증폭기의 효율을 개선할 수 있는 SSPA 전력증폭기 스위칭 딜레이 조정회로를 제공하는 효과가 있다.
도 1은 본 발명의 일실시예에 적용되는 펄스변조신호에 따른 SSPA 전력증폭기의 상태 구성도
도 2는 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로를 나타내는 구성도
도 3은 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로의 레퍼런스 전압에 따른 딜레이시간을 나타내는 도면
도 4는 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로의 제 1 실시예를 나타내는 도면
도 5는 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로의 제 2 실시예를 나타내는 도면
본 발명에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로는 SSPA 전력증폭기의 스위치부(2)에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 스위칭 조정회로(10)에 관한 것이다.
본 발명에 따른 SSPA 전력증폭기에 구비된 BJF트랜지스터부(200)는 스위치 제어용 PNP트랜지스터 소자인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예들을 상세히 설명한다.
도 1은 본 발명의 일실예에 적용되는 펄스변조신호에 따른 SSPA 전력증폭기의 상태 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실예에 적용되는 펄스변조신호에 따른 SSPA 전력증폭기는 펄스변조신호와 동기화하여 온오프 동작되기 때문에, RF Envelope(포락선) 신호가 상승하기 전에 SSPA 전력증폭기의 온(ON)동작이 완료되야 하고 RF Envelope(포락선) 신호가 하강하기 전에 SSPA 전력증폭기의 오프(OFF)동작이 시작되어야 동기신호의 왜곡이 발생하지 않는다.
따라서, SSPA 전력증폭기의 실제 온(ON)동작 시간보다 빠른 동작시간(TGR)과 SSPA 전력증폭기 실제 오프(OFF)동작 시간보다 느린 동작시간(TGF)이 확보되어야 한다.
그러나, SSPA 전력증폭기의 실제 온(ON)동작 시간보다 빠른 동작시간(TGR) 및 SSPA 전력증폭기 실제 오프(OFF)동작 시간보다 느린 동작시간(TGF)는 디지털신호에 해당하여 가변하기가 힘들고 특정값으로 고정되기 때문에 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로를 사용하여 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온오프 스위칭제어신호의 딜레이시간을 미세조정하여 최적화한다.
도 2는 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로(10)는 RC회로부(100) 및 BJT트랜지스터부(100)를 포함한다.
보다 상세하게는, 상기 RC회로부(100)는, 셧다운 핀(1)에 의하여 생성되며 HIGH/LOW로 반복되는 소정레벨의 직류전압신호 중 어느 한 레벨의 직류전압신호가 입력되면 상기 직류전압신호의 전압크기를 서서히 증가시키며 출력하게 되어 SSPA 전력증폭기에 디지털신호를 입력되는 온오프 스위칭제어신호에 대한 딜레이시간을 생성하게 된다.
상기 RC회로부(100)는, 상기 셧다운 핀(1)과 상기 BJT트랜지스터부(200)의 에미터 사이에 직렬로 결합되는 제 1 저항소자(101), 및 상기 BJT트랜지스터부(200)의 에미터와 상기 제 1 저항소자(101)의 접속노드에 병렬로 결합되는 접지된 바이패스 커패시터(102)를 포함한다.
여기서, 상기 셧다운 핀(1)과 상기 제 1 저항소자(101)의 접속노드에 병렬로 결합되어 상기 셧다운 핀(1)에 신호가 인가되지 않은 경우에 그라운드 신호를 인가하여 플로팅상태를 방지하는 풀다운저항(103)을 포함하는 것이 바람직하다.
또한, 상기 BJT트랜지스터부(200)의 컬렉터와 상기 SSPA 전력증폭기의 스위치부(2) 사이에 직렬로 결합되는 제 2 저항소자(201)를 포함하고, 이때, 상기 SSPA 전력증폭기의 스위치부(2)와 상기 제 2 저항소자(201)의 접속노드에 병렬로 결합되어 상기 셧다운 핀(1)에 신호가 인가되지 않은 경우에 동작전원을 인가하여 플로팅상태를 방지하는 풀업저항(202)을 포함한다.
한편, 상기 BJT트랜지스터부(200)는, 에미터가 상기 RC회로부(100)의 출력단과 직렬로 결합되고 베이스에 레퍼런스전압이 인가되며, 상기 RC회로부(100)를 통과하여 에미터에 인가되는 직류전압신호의 전압크기가 상기 레퍼런스전압에 도달하게 되면 상기 SSPA 전력증폭기의 스위치부(2)를 동작시키기 위한 온오프 스위칭제어신호를 컬렉터로 출력한다. 여기서, 상기 BJT트랜지스터부(200)의 베이스에 인가되는 레퍼런스전압의 크기를 조정하기 위하여 동작전원에 연결되는 제 3 저항소자(203)와 그라운드신호가 인가되는 제 4 저항소자(204)를 구비하고 상기 제 3 저항소자(203)와 제 4 저항소자(204)의 접속노드가 상기 BJT트랜지스터부의 베이스와 결합되는 것이 바람직하다.
이때, 상기 BJT트랜지스터부(200)의 베이스에 인가되는 레퍼런스전압의 크기를 조절하여 상기 SSPA 전력증폭기의 스위치부(2)를 동작시키기 위한 온오프 스위칭제어신호의 딜레이시간을 조정할 수 있다.
도 3은 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로의 레퍼런스 전압에 따른 딜레이시간을 나타내는 도면이다.
본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로(10)는, 셧다운 핀에 HIGH레벨의 직류전압신호가 인가되면 SSPA 전력증폭기의 스위치부에 오프동작을 위한 스위칭제어신호가 전달되고, 셧다운 핀에 LOW 레벨의 직류전압신호가 인가되면 SSPA 전력증폭기의 스위치부에 온동작을 위한 스위칭제어신호가 전달된다고 가정한다.
도면에 도시된 바와 같이, BJT트랜지스터부(200)의 베이스에 인가되는 레퍼런스전압(Vref)의 크기가 상대적으로 높아질수록, 상기 SSPA 전력증폭기가 오프동작하는 경우에는 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온오프 스위칭제어신호의 딜레이시간(ΔTGF)이 길어지고, 상기 SSPA 전력증폭기가 온동작하는 경우에는 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온오프 스위칭제어신호의 딜레이시간(ΔTGR)이 짧아지게 된다.
도 4는 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로의 제 1 실시예를 나타내는 도면이다.
도 4를 참조하여 셧다운 핀의 단자 전압이 LOW(0V)에서 HIGH(+5V)로 변하는 경우와 셧다운 핀의 단자 전압이 HIGH(5V)에서 LOW(+5V)로 변하는 경우를 상세하게 설명하면 다음과 같다.
제 1 실시예
<셧다운 핀의 단자 전압이 LOW(+0V)에서 HIGH(+5V)로 변할 때>
1）R3과 R4의 전압 분배에 의하여 레퍼런스전압은 하기 [식 1]에 의하여 산출되었다.
[식 1]
Figure 112013038193068-pat00001
2) R1과 C1으로 구성된 직렬 RC회로부(100)에 의하여 BJT트랜지스터부(200)의 이미터(Emitter)전압은 하기 [식 2]에 의하여 산출되었다.
[식 2]
Figure 112013038193068-pat00002
3) BJT트랜지스터부(200)가 ON이 되기 위해서는 VE>Vref이어야 하므로, 하기 [식 3]을 적용하여 딜레이시간 t값을 산출한다.
[식 3]
Figure 112013038193068-pat00003
따라서, t>1.79[msec] 일때에 BJT트랜지스터부(200)가 ON된다.
즉, 셧다운 핀의 단자 전압이 High로 바뀐 후 1.79msec 후에 SSPA 전력증폭기가 OFF된다.
<셧다운 핀의 단자 전압이 HIGH(+5V)에서 LOW(+0V)로 변할 때>
1) BJT트랜지스터부(200)의 이미터(Emitter)전압은 하기 [식 4]에 의하여 산출되었다.
[식 4]
Figure 112013038193068-pat00004
2) BJT트랜지스터부(200)가 OFF 되기 위해서는 VE<Vref이어야 하므로, 하기 [식 5]를 적용하여 딜레이시간 t값을 산출한다.
[식 5]
Figure 112013038193068-pat00005
따라서, t>0.18[msec] 일때에 BJT트랜지스터부(200)가 ON된다.
즉, 셧다운 핀의 단자 전압이 LOW로 바뀐 후 0.18msec 후에 SSPA 전력증폭기가 ON된다.
이와 같이, SSPA 전력증폭기가 OFF동작하는 경우에는 1.79msec, ON동작하는 경우에는 0.18msec의 delay가 발생하므로 OFF동작하는 경우에 delay가 더 길어진다.
도 5는 본 발명의 일실시예에 따른 SSPA 전력증폭기 스위칭 딜레이 조정회로의 제 2 실시예를 나타내는 도면이다.
도 5를 참조하여 셧다운 핀의 단자 전압이 LOW(0V)에서 HIGH(+5V)로 변하는 경우와 셧다운 핀의 단자 전압이 HIGH(5V)에서 LOW(+5V)로 변하는 경우를 상세하게 설명하면 다음과 같다.
제 2 실시예
<셧다운 핀의 단자 전압이 LOW(+0V)에서 HIGH(+5V)로 변할 때>
1）R3과 R4의 전압 분배에 의하여 레퍼런스 전압은 하기 [식 6]에 의하여 산출되었다.
[식 6]
Figure 112013038193068-pat00006
2) 실시예1과 같이, BJT트랜지스터부(200)가 ON이 되기 위해서는 VE>Vref이어야 하므로, 상기의 [식 2]와 하기의 [식 7]을 적용하여 딜레이시간 t값을 산출한다.
[식 7]
Figure 112013038193068-pat00007
따라서, t>0.18[msec] 일때에 BJT트랜지스터부(200)가 ON된다.
즉, 셧다운 핀의 단자 전압이 High로 바뀐 후 0.18msec 후에 SSPA 전력증폭기가 OFF된다.
<셧다운 핀의 단자 전압이 HIGH(+5V)에서 LOW(+0V)로 변할 때>
1) 제 1 실시예와 같이, BJT트랜지스터부(200)가 OFF가 되기 위해서는 VE<Vref이어야 하므로, 상기의 [식 4]와 하기의 [식 8]을 적용하여 딜레이시간 t값을 산출한다.
[식 8]
Figure 112013038193068-pat00008
따라서 t>1.79[msec] 일때에 BJT가 ON된다.
즉, 셧다운 핀의 단자 전압이 LOW로 바뀐 후 1.79msec 후에 SSPA 전력증폭기가 ON된다.
이와 같이, SSPA 전력증폭기가 OFF동작하는 경우에는 0.18msec, ON동작하는 경우에는 1.79msec의 delay가 발생하므로 ON동작하는 경우에 delay가 더 길어진다.
상기와 같이, 본 발명은 SSPA 전력증폭기에 디지털신호를 이용하여 온오프 스위칭제어신호를 입력하는 경우에 HIGH/LOW로 반복되는 소정레벨의 직류전압신호를 딜레이하는 RC회로부 및 에미터가 상기 RC회로부와 직렬로 결합하고 베이스에 레퍼런스전압(Vref)이 인가되는 BJT트랜지스터부를 구비하여 상기 온오프 스위칭제어신호의 딜레이시간에 대한 미세조정을 가능하게 함으로써 전력증폭기의 효율을 개선할 수 있는 SSPA 전력증폭기 스위칭 딜레이 조정회로를 제공하는 효과가 있다.
지금까지 본 발명에 대해서 상세히 설명하였으나, 그 과정에서 언급한 실시예는 예시적인 것일 뿐이며, 한정적인 것이 아님을 분명히 하고, 본 발명은 이하의 특허청구범위에 의해 제공되는 본 발명의 기술적 사상이나 분야를 벗어나지 않는 범위내에서, 균등하게 대처될 수 있는 정도의 구성요소 변경은 본 발명의 범위에 속한다 할 것이다.
1 : 셧다운 핀 2 : 스위치부
10 : 본 발명에 따른 스위칭 딜레이 조정회로
100 : RC회로부 101 : 제 1 저항소자
102 : 바이패스 커패시터 103 : 풀다운저항
200 : BJT트랜지스터부 201 : 제 2 저항소자
202 : 풀업저항 203 : 제 3 저항소자
204 : 제 4 저항소자

Claims (8)

  1. SSPA 전력증폭기의 스위치부에 디지털신호를 이용하여 온/오프 스위칭제어신호를 입력하는 스위칭 딜레이 조정회로에 있어서,
    셧다운 핀에 의하여 생성되며 HIGH/LOW로 반복되는 소정레벨의 직류전압신호 중 어느 한 레벨의 직류전압신호가 입력되면 상기 직류전압신호의 전압크기를 서서히 증가시키며 출력하는 RC회로부; 및
    에미터가 상기 RC회로부의 출력단과 직렬로 결합되고 베이스에 레퍼런스전압이 인가되며, 상기 RC회로부를 통과하여 에미터에 인가되는 직류전압신호의 전압크기가 상기 레퍼런스전압에 도달하게 되면 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온/오프 스위칭제어신호를 컬렉터로 출력하는 BJT트랜지스터부;를 포함하며,
    상기 RC회로부는, 상기 셧다운 핀과 상기 BJT트랜지스터부의 에미터 사이에 직렬로 결합되는 제 1 저항소자 및 상기 BJT트랜지스터부의 에미터와 상기 제 1 저항소자의 접속노드에 병렬로 결합되는 접지된 바이패스 커패시터로 형성되며,
    상기 BJT트랜지스터부의 컬렉터와 상기 SSPA 전력증폭기의 스위치부 사이에 직렬로 제 2 저항소자가 결합되며, 상기 BJT트랜지스터부의 베이스에 인가되는 레퍼런스전압의 크기를 조정하기 위하여 동작전원에 연결되는 제 3 저항소자와 그라운드신호가 인가되는 제 4 저항소자를 구비하고 상기 제 3 저항소자와 제 4 저항소자의 접속노드가 상기 BJT트랜지스터부의 베이스와 결합되며,
    상기 셧다운 핀과 상기 제 1 저항소자의 접속노드에 병렬로 결합되어 상기 셧다운 핀에 신호가 인가되지 않은 경우에 그라운드 신호를 인가하여 플로팅상태를 방지하는 풀다운저항, 및 상기 SSPA 전력증폭기의 스위치부와 상기 제 2 저항소자의 접속노드에 병렬로 결합되어 상기 셧다운 핀에 신호가 인가되지 않은 경우에 동작전원을 인가하여 플로팅상태를 방지하는 풀업저항을 포함하며,
    상기 BJT트랜지스터부의 베이스에 인가되는 레퍼런스전압의 크기가 상대적으로 높아질수록, 상기 SSPA 전력증폭기가 오프로 동작하는 경우에는 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온/오프 스위칭제어신호의 딜레이시간이 길어지고, 상기 SSPA 전력증폭기가 온으로 동작하는 경우에는 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온/오프 스위칭제어신호의 딜레이시간이 짧아지도록 상기 레퍼런스전압의 크기를 조절하여 상기 SSPA 전력증폭기의 스위치부를 동작시키기 위한 온/오프 스위칭제어신호의 딜레이시간을 미세하게 조정하는 것을 특징으로 하는 SSPA 전력증폭기 스위칭 딜레이 조정회로.
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