KR101857474B1 - 전력 손실 감소를 인에이블하기 위해 ｔｄｄ 프레임들에서의 프로세싱을 관리하기 위한 방법 및 장치 - Google Patents

전력 손실 감소를 인에이블하기 위해 ｔｄｄ 프레임들에서의 프로세싱을 관리하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 xDSL 시스템에서 TDD(time division duplex) 프레임들에서의 시간 슬롯들을 관리하기 위한 방법들 및 장치들에 관한 것이다. 특정 양상들에 따라, 벡터링을 통해 동작하는 TDD 시스템에서의 전력 절약들은 각각의 TDD 프레임의 DO 부분 내에서 벡터링 엔진에 의해 프로세싱의 양을 제한하기 위해 데이터 및/또는 유휴 심볼들을 갖는 시간 슬롯들의 효율적 구성을 통해 그리고 데이터를 갖지 않는 시간 슬롯들에서의 휴지 심볼들의 전송에 의해 달성될 수 있다. 실시예들에서, DPU 내의 중앙 제어기는 각각의 라인 상에서의 송신기 입력에서 데이터 버퍼들을 모니터링하고, 성능과 전력 손실 사이의 최적의 밸런스를 달성하기 위해 TDD 프레임의 DO 부분에서 시간 슬롯들의 최적의 구성을 컴퓨팅한다.

Description

전력 손실 감소를 인에이블하기 위해 ＴＤＤ 프레임들에서의 프로세싱을 관리하기 위한 방법 및 장치{METHOD AND APPARATUS FOR MANAGING PROCESSING IN TDD FRAMES TO ENABLE POWER DISSIPATION REDUCTION}
관련 출원들에 대한 상호 참조
[0001] 본 출원은, 35 USC 119(e) 하에, 2013년 10월 17일자로 출원된 이전의 공동-계류중인 미국 가특허 출원 번호 제61/892,279호에 대한 우선권을 주장하고, 상기 출원의 개시 내용은 그에 의해 그 전체가 인용에 의해 포함된다.
[0002] 본 발명은 데이터 통신들에 관한 것으로, 특히, 벡터링(vectoring)을 사용하여 TDD(time division duplexed) xDSL 시스템의 전력 손실(dissipation) 감소를 인에이블하기 위한 방법들 및 장치들에 관한 것이다.
[0003] 2011년에, ITU-T는, 대략 1Gb/s 어그리게이트(업스트림 및 다운스트림 레이트들의 합)까지의 속도들로 쇼트 루프 길이들(<250m)에 대한 고속 송신을 다루기 위한, 트위스티드 페어 케이블(twisted pair cable)들 상에서의 진화된 고속 송신을 정의하기 위해 프로젝트를 공식적으로 시작하였다. 이 연구의 결과는 ITU-T Recommendation G.9701(즉, G.fast Recommendation 또는 G.fast)이고, 이는 대략 106 MHz의 광 대역폭 및 대략 48 kHz의 심볼 레이트에서의 다운스트림 및 업스트림 신호들의 송신에 대한 TDD(time division duplexing)에 기초하여 트랜시버 규격을 정의한다. 이것은, 대략 4 kHz의 대응하는 심볼 레이트들을 갖는 17.6 MHz 대역폭, 및 8 kHz의 대응하는 심볼 레이트를 갖는 30 MHz 대역폭을 갖는 VDSL2와 같은 이전 표준들과는 대조적이다.
[0004] CPE(customer premises equipment)로부터의 역 전력 공급(reverse power feed)을 통해 동작하기 위한 옵션과 함께 DPU(distribution point unit)에서 전력 절약들을 획득하기 위한 노력으로, G.fast가 DO(discontinuous operation)라 칭해지는 방식을 정의한다. 이것은, 전달되는 데이터 트래픽의 양과 상응하는 시스템 전력 손실의 스케일링(scale)을 돕기 위해 각각의 링크 상의 트랜시버들이 시스템 프로세싱을 "턴 오프"하게 한다. 데이터가 이용가능한 경우 시간 슬롯들에서 데이터를 송신하고, 어떠한 데이터도 이용가능하지 않은 경우 사일런스(silence)를 송신함으로써, 이용가능한 사용자 페이로드 데이터에 대해 장비 전력 손실이 직접적으로 스케일링될 수 있다.
[0005] G.fast, 또는 G.fast 그 자체에 의해 다루어지거나 또는 고려되지 않는 다양한 이슈들을 다루는 다른 TDD 시스템에서 DO를 관리하기 위한 방식이 필요하다.
[0006] 본 발명은 xDSL 시스템에서 TDD(time division duplex) 프레임들에서의 시간 슬롯들을 관리하기 위한 방법들 및 장치들에 관한 것이다. 특정 양상들에 따라, 벡터링(vectoring)을 통해 동작하는 TDD 시스템에서의 전력 절약들은 각각의 TDD 프레임의 DO 부분 내에서 벡터링 엔진에 의해 프로세싱의 양을 제한하기 위해 데이터 및/또는 유휴 심볼들을 갖는 시간 슬롯들의 효율적 구성을 통해 그리고 이용가능한 데이터를 갖지 않는 시간 슬롯들에서의 휴지 심볼들의 전송에 의해 달성될 수 있다. 실시예들에서, DPU 내의 중앙 제어기는 각각의 라인 상에서의 송신기 입력에서 데이터 버퍼들을 모니터링하고, 성능과 전력 손실 사이의 최적의 밸런스를 달성하기 위해 TDD 프레임의 DO 부분에서 시간 슬롯들의 최적의 구성을 컴퓨팅한다.
[0007] 이러한 그리고 다른 양상들의 조성(furtherance)에서, TDD(time division duplex) 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법은, 2개 또는 그 초과의 라인들 모두에 대한 TDD 프레임의 정상 동작 부분에 대해 다수 개의 시간 슬롯들을 구성시키는 단계, 2개 또는 그 초과의 라인들 중 제 1 라인에 대한 정상 동작 부분 이후 TDD 프레임에서의 휴지(quiet) 심볼들에 대해 제 1 개수의 시간 슬롯들 및 데이터 심볼들에 대해 제 2 개수의 시간 슬롯들을 구성시키는 단계, 및 2개 또는 그 초과의 라인들 중 제 2 라인에 대한 정상 동작 부분 이후 TDD 프레임에서의 휴지 심볼들에 대해 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대해 제 4 개수의 시간 슬롯들을 구성시키는 단계를 포함하고, 여기서, 제 1 개수 및 제 2 개수 중 하나 또는 둘다는 각각 제 3 개수 및 제 4 개수와 상이하다.
[0008] 본 발명의 이러한 그리고 다른 양상들 및 특징들은 첨부한 도면들과 함께 본 발명의 특정 실시예들의 다음의 설명의 리뷰 시 당업자들에게 명백해질 것이다.
[0009] 도 1은 본 발명의 실시예들에 따른 예시적 DPU(Distribution Point Unit)의 블록도이다.
[0010] 도 2는 예시적 G.fast TDD(Time Division Duplexing) 프레임 구조 및 타이밍도를 예시한다.
[0011] 도 3은 (벡터링 없이) 단일 라인 DPU에 의해 서빙되는 단일 링크 상에서 불연속 동작이 어떻게 구현될 수 있는지에 대한 예를 예시하는 도면이다.
[0012] 도 4는 4개의 라인들의 벡터링을 통한 예시적 불연속 동작을 예시하는 도면이다.
[0013] 도 5는 본 발명의 실시예들에 따른 불연속 동작 영역에서의 크로스토크 회피(crosstalk avoidance)의 예시적 구현을 예시하는 도면이다.
[0014] 도 6은 본 발명의 양상들에 따른 DO 인터벌을 증가시키는 것을 통한 벡터 그룹 크기들의 점진적 감소를 갖는 DO 인터벌(즉, TNO, A 및 B 파라미터) 구성들을 도시하는 또 다른 예를 예시하는 도면이다.
[0015] 도 7은 본 발명의 양상들에 따른 다수의 더 작은 제거(cancellation) 행렬들로 DO가 어떻게 구성될 수 있는지에 대한 또 다른 예를 예시하는 도면이다.
[0016] 이제, 본 발명은 도면들을 참조하여 상세하게 설명될 것이고, 이는 당업자들이 본 발명을 실시하는 것을 가능하게 하기 위해 본 발명의 예시적 예들로서 제공된다. 특히, 아래의 도면들 및 예들은 본 발명의 범위를 단일 실시예로 제한하는 것으로 의미되지 않지만, 다른 실시예들은 설명되거나 또는 예시되는 엘리먼트들의 전부 또는 그 일부의 교환을 통해 가능하다. 더욱이, 본 발명의 특정 엘리먼트들이 공지된 컴포넌트들을 사용하여 부분적으로 또는 전체적으로 구현될 수 있는 경우, 본 발명의 이해를 위해 필요한 이러한 공지된 컴포넌트들의 그러한 부분들만이 설명될 것이고, 이러한 공지된 컴포넌트들의 다른 부분들의 상세한 설명들은 본 발명을 모호하게 하지 않도록 생략될 것이다. 소프트웨어로 구현되는 것으로 설명되는 실시예들이 이에 제한되어서는 안 되지만, 본원에서 달리 특정되지 않는 한, 당업자들에게 명백할 바와 같이, 하드웨어, 또는 하드웨어와 소프트웨어의 결합들로 구현되는 실시예들을 포함할 수 있으며, 그 반대의 경우도 가능할 수 있다. 본 명세서에서, 단수형 컴포넌트를 도시하는 실시예는 제한적으로 고려되어서는 안 되고, 오히려, 본원에 달리 명시적으로 서술되지 않는 한, 본 발명은 복수의 동일한 컴포넌트를 포함하는 다른 실시예들을 망라하는 것으로 의도되며, 그 반대의 경우도 가능할 수 있다. 더욱이, 출원인들은 명세서 또는 청구항들에서의 임의의 용어가, 그와 같이 명시적으로 기술되지 않는 한, 일반적이지 않거나 또는 특별한 의미로 간주되도록 의도하지 않는다. 추가로, 본 발명은 예시를 통해 본원에서 지칭되는 공지된 컴포넌트들에 대한 현재 그리고 추후에 공지되는 등가물들을 망라한다.
[0017] 특히, 본 명세서에서 사용되는 용어는 G.fast(G.9701) Recommendation에 기초하여 바람직한 실시예들에 의해 구동된다. 그러나, 본 발명은 이러한 실시예들에 제한되지 않고, 본 발명의 개념들은 G.fast 외의 임의의 시분할 듀플렉싱된 멀티캐리어 기반 시스템에 적용가능하다.
[0018] 특정 양상들에 따라, 본 발명자들은, 벡터링된 그룹에서의 라인이 DO를 구현하기 위해 자신의 송신기를 턴 오프하지만, 채널 상의 터미네이션 임피던스(termination impedance)를 보존하기 위해 트랜시버로의 바이어스 전력을 유지하는 경우, 크로스토크 제거 행렬이 케이블의 크로스토크 채널 행렬과 더 이상 매칭되지 않는다는 것을 인식한다. 이로써, 제거 행렬이 적절히 업데이트되지 않으면, 케이블에서의 크로스토크는 더 이상 완전히 제거되지 않을 수 있고, 성능은 특정 크로스토크 채널 특성들에 따라 악영향을 받을 수 있다.
[0019] 따라서, 특정 추가 양상들에 따라, 본 발명의 실시예들은, 케이블의 크로스토크 채널 행렬이 효율적으로 관리될 수 있고 그에 의해 시스템 성능을 유지하도록, DPU가 벡터링이 인에이블되게 하는 경우 DO 동안 TDD(time division duplex) 프레임들에서의 심볼 시간 슬롯들을 관리하기 위한 프로토콜에 관련된다.
[0020] DPU(distribution point unit) 내의 장비가 모두 중앙에 로케이팅되고 트랜시버들이 DPU 내의 중앙 프로세서에 의해 제어될 수 있는 경우, 주로 다운스트림 동작과 관련하여 본 발명의 실시예들이 설명될 것이다. 고객 댁내(premises) 트랜시버들은 모두 상이한(개별) 위치들에 분포된다. 업스트림 크로스토크 제거가 DPU에서 포스트 제거 프로세싱으로 수행되기 때문에, 각각의 라인 상에서의 불연속 동작은 자율적으로 렌더링될 수 있다. 그러나, 본 발명은 다운스트림 동작들에 제한되지 않고, 다운스트림에 대해 본원에서 설명되는 원리들은 또한, 예를 들어, 조정되는 업스트림 흐름 제어를 사용하여 업스트림 채널에 적용될 수 있다.
[0021] 본 발명의 양상들을 구현하기 위한 예시적 DPU(100)를 예시하는 블록도가 도 1에 도시된다. 도시된 바와 같이, DPU(100)는 광섬유 트랜시버(GPON ONU)(102), 스위치(104), 중앙 제어기(106), 채널 행렬(110)을 유지하는 VCE(vector control entity)(108), 벡터 프리코더(112) 및 N개의 G.fast 트랜시버들(120-1 내지 120-N)을 포함한다.
[0022] 알려진 바와 같이, 다운스트림 TDD 프레임들 동안, 트랜시버들(120-j)(여기서, j=1, 2, …, N)은 (DPU에 의해 지원되는 각각의 라인에 대해) 맵퍼(122)를 사용하여, GPON ONU(102) 및 스위치(104)로부터 수신되는 사용자 데이터를 주파수 도메인 심볼들에 맵핑한다. 벡터링을 수행하기 위해, 벡터 프리코더(112)는 심볼들이 IFFT(124)에 의해 시간 도메인으로 그리고 AFE(126)에 의해 아날로그 신호들로 변환되기 전에 그 심볼들을 조정한다. 벡터 프리코더(112)는 채널 행렬(110)을 사용하고, 채널 행렬(110)의 컨텐츠들은 공지된 파일럿 시퀀스들에 관한 보고되는 에러 샘플들 또는 수신기 FFT 출력 샘플의 프로세싱에 의해 학습되는 채널 특성들(즉, FEXT 계수들)에 기초하여 VCE(108)에 의해 제어된다. 모든 N개의 라인들이 활성이고, 벡터링된 그룹의 부분이라고 가정하면, 채널 행렬(110)은 각각의 톤에 대해 N x N 행렬이고, 프리코더(112)는 모든 N개의 라인들 상에서 전체 N x N 벡터링을 수행한다.
[0023] 특정 양상들에 따라, 고려할 도 1의 핵심 엘리먼트들은 G.fast 트랜시버들(120) 및 벡터 프리코더(112)이다. 이러한 블록들의 전력 손실은 트랜시버들 상에 적용되는 불연속 동작에 의해 가장 많은 영향을 받을 것이다. 본 발명의 양상은, 트랜시버들(120)의 벡터링된 그룹에 의해 각각의 프레임에서 송신되는 실제 사용자 데이터의 양과 상응하는, 트랜시버들(120) 및 벡터링 프리코더(112)의 전력 손실을 스케일링하는 것이다.
[0024] 도 1은 본 발명의 양상들의 예시의 용이함을 위해 다운스트림 송신들에 대한 컴포넌트들을 예시한다는 점이 주목되어야 한다. 그러나, DPU(100)는 전형적으로 또한, 당업자들에게 명백하여야 할 바와 같이, 업스트림 통신들을 가능하게 하기 위한 컴포넌트들을 포함한다. 유사하게, 트랜시버들(120)은 아래에서 더 상세하게 기술되는 본 발명의 특정 양상들을 예시할 시 용이함을 위해 맵퍼(122), IFFT(124) 및 AFE(126)와 같은 다운스트림 경로 컴포넌트들을 포함하는 것으로 예시된다. 그러나, 트랜시버들(120)은, 업스트림 및 다운스트림 통신들 둘다를 가능하게 하기 위한 컴포넌트들을 포함하는, 도 1에 도시되지 않은 추가 컴포넌트들을 포함할 수 있다는 것이 이해되어야 한다.
[0025] 중앙 제어기(106), VCE(108), 벡터 프리코더(112)는 Ikanos Communications, Inc에 의해 제공되는 NodeScale Vectoring 제품들과 같은 프로세서들, 칩셋들, 펌웨어, 소프트웨어 등에 의해 구현될 수 있다. 당업자들은 본 예들에 의해 교시된 이후, 이러한 그리고 다른 유사한 상업적으로 이용가능한 제품들을 적응시키는 방법을 이해할 수 있을 것이다.
[0026] 한편, G.fast 트랜시버들(120)은, 본 발명에서의 사용을 위해 적응되는 바와 같이, G.fast Recommendation에 의해 정의되는 것들과 같은 통신 서비스들을 구현하는 종래의 프로세서들, 칩셋들, 펌웨어, 소프트웨어 등을 포함한다. 당업자들은 본 예들에 의해 교시된 이후, 이러한 종래의 G.fast 제품들을 적응시키는 방법을 이해할 수 있을 것이다.
[0027] 예시의 용이함을 위해 별개로 도시되지만, 컴포넌트들(106, 108, 110, 112 및 120) 전부 또는 그 일부는 동일한 칩들 또는 칩셋들에 포함될 수 있다는 것이 주목되어야 한다.
[0028] 여기서 예시되지는 않지만, 트랜시버들(120)은, 본 발명에서의 사용을 위해 적응되는 바와 같이, G.fast Recommendation에 의해 정의되는 것들과 같은 통신 서비스들을 구현하는 종래의 프로세서들, 칩셋들, 펌웨어, 소프트웨어 등을 또한 포함하는 CPE 트랜시버들과 통신한다는 점이 추가로 주목되어야 한다. 당업자들은 본 예들에 의해 교시된 이후, 이러한 G.fast 제품들을 적응시키는 방법을 이해할 수 있을 것이다.
[0029] 도 2는 관련되는 TDD(time division duplexing) 프레임의 포맷에 대한 타이밍도를 도시한다. 단일 링크 상에서의 (DPU로부터 CPE로의) 다운스트림 송신은 "다운스트림 Tx"에 의해 식별되는 시간 인터벌들에서 송신기로부터 제공되고, (CPE로부터 DPU로의) 업스트림 송신은 "업스트림 Tx"에 의해 식별되는 시간 인터벌들 동안 제공된다. CPE 수신기에 의한 다운스트림 수신은 인터벌 "다운스트림 Rx" 동안 수행되고, DPU 수신기에 의한 업스트림 수신은 인터벌 "업스트림 Rx" 동안 수행된다. 갭 시간들(Tgx)은 트랜시버가 송신 및 수신 기능 사이에서 재구성되게 하도록 그리고 그 반대의 경우도 가능할 수 있도록 정의된다.
[0030] 벡터링이 적용되는 경우, 각각의 라인의 TDD 프레임들은 모두, 벡터 그룹에서의 모든 라인들 사이에서의 적절한 크로스토크 제거를 가능하게 하기 위해 서로 정렬된다.
[0031] 전체 레이트에서 데이터를 송신하는 경우, 다운스트림 및 업스트림 송신 인터벌들에서의 시간 슬롯들 전부는 엔드 사용자 데이터로 채워진다. 그러나, DO는 어떠한 엔드 사용자 데이터도 이용가능하지 않은 경우, 트랜시버들(120)이 시간 슬롯에서 "휴지 심볼들"을 송신하게 한다. 휴지 심볼은 실제로, 트랜시버(120)에 의한 임의의 심볼들 또는 라인 상에서의 에너지의 임의의 송신의 형태를 수반하지 않는다. 오히려, 트랜시버는 단지, 자신이 데이터를 송신하고 있는 경우 자신이 라인 상에서 갖는 동일한 터미네이션 임피던스를 유지하기 위해 이러한 방식으로 바이어싱된다. 휴지 심볼의 송신은 심볼 기간 동안 트랜시버의 프로세스를 효과적으로 턴 오프하여, 트랜시버가 데이터 심볼을 전송하고 있는 경우에 관해 전력 절약들을 초래한다.
[0032] 도 3은 단일 라인 상에서의 다운스트림 및 업스트림 통신들 둘다에서 수행되는 DO의 예를 제공한다. 도면에서, 셰이딩된(shaded) 시간 슬롯들(302)은 활성 데이터 송신의 기간들 ― 여기서, 다운스트림 및 업스트림 트랜시버들 둘다가 데이터를 프로세싱하고, 라인 상에서 에너지를 전송함 ― 을 표현하고, 셰이딩되지 않은 슬롯들(304)은 휴지 심볼들을 송신하는 기간들 ― 여기서, 트랜시버 프로세싱이 턴 오프됨 ― 을 표현한다. 특정 양상들에 따라, 휴지 인터벌들(트랜시버 프로세싱이 없음)(304) 동안의 트랜시버들(120)의 전력 손실은 활성 데이터 송신 인터벌들(302)(전체 트랜시버 프로세싱)의 기간들 동안의 전력 손실보다 상당히 적다.
[0033] 도 4는 벡터링이 4개의 라인들(즉, N=4)을 지원하는 DPU에서 인에이블되는 경우 수행되는 DO의 예를 도시한다. 이 예에서 도시된 바와 같이, 벡터링을 인에이블하기 위해, TDD 프레임 바운더리들(402) 모두가 벡터 그룹에서의 모든 라인들 상에 정렬된다. 도 4는 2개의 시간 구역들: "정상 동작"(404)으로 지정되는 하나의 구역 ― 여기서, 벡터 그룹에서의 라인들 모두가 데이터(412) 또는 시간 슬롯들 각각에서 유휴 심볼들(408)을 송신함 ― ; 데이터(412), 유휴 심볼들(408) 또는 휴지 심볼들(410)을 송신하는 시간 슬롯들의 혼합(mixture)을 갖는, "불연속 동작"(406)으로 지정되는 다른 구역을 도시한다.
[0034] 앞서 언급된 바와 같이, 본 발명의 실시예들은 다운스트림 방향으로의 송신에 포커싱한다는 점이 주목되어야 한다. 업스트림 방향에서의 크로스토크 제거는 업스트림 수신기에서 포스트 제거 프로세싱을 통해 수행된다. 그러나, 다운스트림에 대해 여기서 설명되는 원리들은 또한, 조정되는 업스트림 흐름 제어를 사용하여 업스트림 채널에 적용될 수 있고, 이로써, 본 발명은 이러한 업스트림 실시예들도 역시 포함한다.
[0035] 도 4에서, 슬롯들(412)은 엔드 사용자 데이터의 송신을 표현한다. 유휴 심볼(408)은 다이렉트 채널 성상도의 (0,0) 지점을 사용하여 구성된다. 어떠한 사용자 데이터도 심볼들(408)에 대응하는 시간 슬롯들 동안 라인 상에서 송신되지 않지만, 이러한 유휴 심볼을 효과적으로 전송하는 것은 트랜시버(120)로 하여금, 다운스트림 크로스토크 제거를 제공하기 위해 벡터 그룹에서의 다른 라인들로부터의 크로스토크 제거 신호 에너지를 전송하게 한다. 유휴 심볼들(408)은 실제로, 벡터 프리코더(112)에 의해 조정되고 연관된 라인들 상에서의 송신을 위해 IFFT(124)에 의해 시간 도메인 신호들로 변환되는 반면, 휴지 심볼들(410)은, 실제로 송신되는 임의의 신호들을 초래하지 않는다는 점에서, 유휴 심볼들(408)이 따라서, 휴지 심볼들(410)과 상이하다는 점이 주목되어야 한다.
[0036] 도 4의 예에서, 벡터링을 인에이블하기 위해, 정상 동작(404) 동안, VCE(108)는 다운스트림 크로스토크 제거를 위해 전체 4x4 프리코딩을 통해 동작한다. 따라서, 시스템은 전체 스루풋 최대 성능을 통해 동작하고 있는 반면, 또한, 최대 전력 손실을 손실하고 있다. 이 예에서, 중앙 제어기(106)는, 전체 크로스토크 제거를 보존하고 기간(404) 동안 전체 벡터링 성능을 보존하기 위해, 유휴 심볼들(408)을 송신하도록 대응하는 트랜시버(120)에 대한 라인 1에 2개의 슬롯들을 할당한다는 점이 주목된다.
[0037] 불연속 동작 구역(406)에 대해, 중앙 제어기(106)는 시스템 성능과 전력 손실 절약들 사이의 적절한 밸런스를 위해 시간 슬롯들을 최적으로 구성시킨다. 따라서, 이 예에서, 중앙 제어기(106)는 VCE(108)로 하여금, 다운스트림 프리코더(112)가 라인 3과 라인 4 사이의 크로스토크를 제거하기 위해 2x2 구성을 사용하도록 채널 행렬(110)을 재구성시키게 하는 한편, 단지 휴지 심볼들만을 송신하기 위해 라인 1 및 라인 2에 대해 트랜시버들(120)을 구성시키게 한다. 재구성되는 2x2 프리코더의 성능을 보존하기 위해, 중앙 제어기(106)는 2x2 프리코더가 활성인 DO 인터벌에서 첫 번째 5개의 슬롯들에서 데이터 심볼들(412)을 송신하기 위해 라인 3 및 라인 4에 대해 트랜시버(120)를 추가로 구성시킨다. 전체 TDD 프레임을 채우기 위해 라인 4 상에 충분한 데이터가 존재하지 않았기 때문에, 라인 3 및 라인 4의 트랜시버들(120)은 마지막 2개의 슬롯들에서 휴지 심볼들(410)을 전송하도록 구성된다. 2x2 프리코더 구성에 대해, 더 적은 동작들이 실행되었기 때문에, 대응하는 시간 기간 동안의 전체 4x4 구성에 비해 프리코더(112)에서 몇몇 전력 절약이 달성된다고 가정될 수 있다. 라인들 모두가 휴지를 송신하는 시간 인터벌들은 트랜시버들(120) 각각 및 벡터 프리코더(112)로부터의 전력 절약들을 나타낸다.
[0038] 선형 프리코딩이 다운스트림 크로스토크 제거를 위해 사용되는 경우, 트랜시버들(120)은 프리코더 행렬(110)이 조정되는 때마다 각각의 라인 상에서 송신 신호 PSD(power spectral density)를 조정할 필요가 있을 수 있다는 점이 주목되어야 한다. 또한, 각각의 트랜시버(120) 내의 주파수 도메인 이퀄라이저(FEQ) 및 가능하게는, 맵퍼들(122)에 의해 사용되는 비트 로딩 테이블은 프리코더 행렬(110)의 변화들에 상응하게 조정될 필요가 있다. FEQ 세팅들에 대한 보상은 업데이트된 프리코더 행렬(110)에 직접적으로 수용될 수 있다는 점이 주목된다. 더욱이, 트랜시버들(120)에서의 비트 로딩 테이블에 대한 조정들은 다운스트림 방향에서 관리 채널을 통해 CPE 트랜시버들로 통신될 필요가 있다. 당업자들은 프리코더 행렬(110)에 대한 변화들과 함께 이러한 PSD, FEQ 및 비트 로딩 조정들을 수행할 방법을 이해하고, 이로써 이들의 추가 세부사항들은 본 발명의 명료함을 위해 여기서 생략될 것이다.
[0039] 채널 행렬(110) 및 프리코더(112)의 구성뿐만 아니라, 불연속 동작 구역(406)에서의 시간 슬롯들의 개수는 TDD 프레임 동안의 송신에 필요한 데이터의 양에 의존한다는 점이 추가로 주목되어야 한다. 중앙 제어기(106)는 시간 슬롯들 및 프리코더의 구성의 결정을 돕기 위해 트랜시버들(120) 내의 송신 버퍼들 상에서의 활동을 모니터링한다. 성능과 전력 손실 절약들 사이의 최적의 밸런스를 결정하기 위한 제어기(106)에 의해 사용되는 알고리즘들은 구현 의존적일 수 있고, 당업자들은 본 예들에 의해 교시된 이후 다양한 이러한 알고리즘들을 구현할 수 있을 것이다.
[0040] 도 4는, NO 인터벌 동안 모든 라인들이 송신할 사용자 데이터를 갖는 반면, DO 인터벌(406)에서는 단지 라인 3 및 라인 4만이 송신할 데이터를 갖는 트랜시버들에 대한 예를 예시한다.
[0041] 도 5의 예는, 특정 TDD 프레임에서의 트래픽 요구가, 벡터 그룹에서의 시간에서 단지 하나의 라인만이 데이터 심볼들(502)을 활성으로 송신하고 있고 나머지 라인들이 모두 휴지 상태인 이러한 방식으로 DO 인터벌 동안 이용가능한 시간 슬롯들에 걸쳐 데이터 심볼들의 분포를 허용하는 본 발명의 실시예들에 의해 인에이블되는 상황을 도시한다. 이 시나리오의 이점은, 벡터 프리코더(112)가 전체 불연속 동작 인터벌(504) 동안 턴 오프될 수 있어서, 크로스토크 제거 프로세싱에 대해 최대 전력 절약들을 제공한다는 것이다. 정상 동작 구역(TNO)(506)에서, 프리코더(112)는 이 예에서 전체 4x4 프리코더 행렬(110)을 통해 동작하고 있다.
[0042] 주어진 TDD 프레임에서 발생할 이 구성에 대해, 중앙 제어기(106)는 TDD 프레임의 시작 전에 다음의 항목들을 트랜시버들(120) 각각으로 통신한다:
· 정상 동작 (TNO) 인터벌(506)에 대한 시간 슬롯들의 개수.
TNO의 값이 각각의 TDD 프레임에서 상이할 수 있다는 점이 주목된다.
· 불연속 동작 기간(504)의 시작에서의 휴지 심볼들(A)의 개수. 이 값은 제로일 수 있다는 점이 주목된다.
· 휴지 심볼들 직후의 데이터 및/또는 유휴 심볼들(B)의 개수. A 및 B 둘다가 값 0을 가지면, 불연속 동작 인터벌에서의 모든 슬롯들이 휴지 심볼들을 송신한다는 점이 주목된다.
· 불연속 동작 기간 동안 사용하기 위한 비트 로딩 테이블에 대한 업데이트들(압축 포맷).
[0043] 이 파라미터들은, 예를 들어, draft G.9701 Recommendation에서 정의되는 바와 같이, 종래의 RMC(Robust Management Channel)를 사용하여 CPE 트랜시버들에 추가로 통신된다. 당업자들은 본 명세서마다 이러한 추가 파라미터들을 수용하기 위해 종래의 G.fast 시그널링 및 구성을 적응시키는 방법을 이해할 수 있을 것이다.
[0044] 더욱이, 중앙 제어기(106)는 프레임에서의 시간 슬롯 구성과 상응하는 프리코더 행렬(110)을 업데이트하도록 VCE(108)를 구성시킨다.
[0045] DO 시간 슬롯들이 본 발명의 실시예들에 의해 구성될 수 있는 많은 방식들이 존재할 수 있다는 점이 주목되어야 한다. 예를 들어, 위에서 기술되고 본원에서 설명되는 바와 같이, 중앙 제어기(106)는 트랜시버들(120)의 송신 버퍼들을 유심히(closely) 모니터링하고, 각각의 다운스트림에서 프레임마다 DO(즉, 파라미터들 TNO, A 및 B에 대한 고유 값들)를 구성시킬 수 있다. 다른 예들에서, 중앙 제어기(106)는 특정 조건들이 변화할 때까지, 이를테면, 어그리게이트의 임계 양이 트랜시버들(120)의 송신 버퍼들 내의 사용자 데이터를 증가 또는 감소시키는 경우까지, 많은 프레임들의 시간 기간(span) 동안 DO를 1회 구성시킬 수 있다. 다른 예들에서, 알고리즘들은 상이한 DO 구성들이 적용되어야 하는 특정 시간 기간들을 미리 결정하고 이 상이한 시간 기간들 및 대응하는 파라미터들을 트랜시버들(120)로 통신하기 위해 중앙 제어기(106)에 의해 사용될 수 있다.
[0046] 마찬가지로, VCE(108)가 본 발명의 실시예들에 의해 DO에 대한 프리코더 행렬(110)을 구성시킬 수 있는 많은 방식들이 존재할 수 있다. 몇몇 예들에서, VCE(108)는 중앙 제어기(106)에 의해 통신되는 바와 같은 상이한 DO 시간 슬롯들에서 벡터링될 라인들의 개수 및 식별에 따라 행렬(110)을 동적으로 재컴퓨팅할 수 있다. 이것은 종래의 방식으로 학습되는 바와 같이 초기 채널 특성들에 기초하여 수행될 수 있다. 다른 예들에서, VCE(108)는 상이할 가능성이 있는 시나리오들에 따라 행렬(110)에 대한 값들의 상이한 세트들을 미리 컴퓨팅하여 저장하고, 중앙 제어기(106)에 의해 통신되는 DO의 새로운 구성들에 기초하여 이들을 스왑 인(swap in) 및 스왑 아웃(swap out)할 수 있다. 이것은 정상 동작에 대한 행렬(110)의 값들의 하나의 전체-성능 세트 및 모든 DO 구성들에 대한 행렬(110)의 값들의 하나의 다른 세트를 가지는 것만큼 단순할 수 있다.
[0047] 도 6은 본 발명의 실시예들에 따른 TDD 프레임에서의 시간 슬롯들의 또 다른 예시적 구성을 도시하고, 여기서, 벡터 그룹의 크기가 정상 동작 인터벌에서의 것에 비해 불연속 동작 인터벌에서 감소된다. TNO, A 및 B의 파라미터들은 TDD 프레임의 시작에서 즉시 또는 관련되는 TDD 프레임 전에 벡터 그룹에서의 각각의 라인 상에서 중앙 제어기(106)로부터 트랜시버들(120)로 통신된다. 이 파라미터들은, 예를 들어, 정의되는 RMC(Robust Management Channel)를 사용하여 CPE 트랜시버들로 추가로 통신된다.
[0048] 이 예에서, 정상 동작 구역(602), TNO=5는 TDD 프레임의 첫 번째 5개의 슬롯들이 전체 4x4 프리코더를 통해 동작함을 표시한다. 불연속 동작 구역(604)에의 진입 시, 중앙 제어기(106)는 VCE(108)로 하여금, 첫 번째 3개의 시간 슬롯들에 대한 라인 2, 라인 3 및 라인 4 상에서의 3x3 크로스토크 제거들을 위해 프리코더 행렬(110) 및 프리코더(112)를 재구성시키게 하고; 그 이후 중앙 제어기(106)는 벡터링 엔진을 턴 오프하고, 라인 4는 3개의 심볼들에 대한 벡터링없이 단독으로 동작한다. 프레임들의 나머지는 단지 휴지 시간 슬롯들만을 사용한다.
[0049] 도 7은 본 발명의 실시예들에 따른 TDD 프레임에서의 시간 슬롯들의 추가적인 예시적 구성을 도시한다. 이 예에서, 행렬(110)은 불연속 동작 인터벌(704) 동안 4x4 구성으로부터 2개의 상이한 2x2 구성들로 감소될 수 있다. TNO, A 및 B의 파라미터들은 관련되는 TDD 프레임의 시작에서 즉시 또는 관련되는 TDD 프레임 전에 벡터 그룹에서의 각각의 라인 상에서 중앙 제어기(106)로부터 트랜시버들(120)로 통신된다. 이 파라미터들은, 예를 들어, 종래의 RMC(Robust Management Channel)를 사용하여 CPE 트랜시버들로 추가로 통신된다.
[0050] 이 예에서, 불연속 동작 구역(704)에의 진입 시, 중앙 제어기(106)는 VCE(108)로 하여금, 첫 번째 2개의 시간 슬롯들에 대한 라인 1 및 라인 2 상에서의 2x2 크로스토크 제거들을 위해 프리코더 행렬(110) 및 프리코더(112)를 재구성시키게 하고; 그 이후 중앙 제어기(106)는 VCE(108)로 하여금, 라인 1 및 라인 2에 대한 벡터링을 턴 오프하게 하고, 다음 3개의 시간 슬롯들에 대한 라인 3 및 라인 4 상에서의 2x2 제거들을 위해 프리코더 행렬(110) 및 프리코더(112)를 재구성시키게 한다. 프레임들의 나머지는 단지 휴지 시간 슬롯들만을 사용한다. 따라서, 전체 4x4 크로스토크 제거 동작이 2개의 2x2 크로스토크 제거 동작들로 감소되었고, 이는 벡터 제거 블록에서의 전력 손실을 절약하는 동작들의 총 수를 상당히 감소시킨다.
[0051] 본 발명은 도면들을 참조하여 위에서 상세하게 설명되었지만, 이들은 당업자들이 본 발명을 실시하는 것을 가능하게 하기 위해 본 발명의 예시적 예들로서 제공된다. 특히, 위의 도면들 및 예들은 본 발명의 범위를 단일 실시예로 제한하는 것으로 의미되지 않지만, 다른 실시예들은 설명되거나 또는 예시되는 엘리먼트들의 전부 또는 그 일부의 교환을 통해 가능하다. 더욱이, 본 발명의 특정 엘리먼트들이 공지된 컴포넌트들을 사용하여 부분적으로 또는 전체적으로 구현될 수 있는 경우, 본 발명의 이해를 위해 필요한 이러한 공지된 컴포넌트들의 그러한 부분들만이 설명될 것이고, 이러한 공지된 컴포넌트들의 다른 부분들의 상세한 설명들은 본 발명을 모호하게 하지 않도록 생략될 것이다. 소프트웨어로 구현되는 것으로 설명되는 실시예들이 이에 제한되어서는 안 되지만, 본원에서 달리 특정되지 않는 한, 당업자들에게 명백할 바와 같이, 하드웨어, 또는 하드웨어와 소프트웨어의 결합들로 구현되는 실시예들을 포함할 수 있으며, 그 반대의 경우도 가능할 수 있다. 본 명세서에서, 단수형 컴포넌트를 도시하는 실시예는 제한적으로 고려되어서는 안 되고, 오히려, 본원에 달리 명시적으로 서술되지 않는 한, 본 발명은 복수의 동일한 컴포넌트를 포함하는 다른 실시예들을 망라하는 것으로 의도되며, 그 반대의 경우도 가능할 수 있다. 더욱이, 출원인들은 명세서 또는 청구항들에서의 임의의 용어가, 그와 같이 명시적으로 기술되지 않는 한, 일반적이지 않거나 또는 특별한 의미로 간주되도록 의도하지 않는다. 추가로, 본 발명은 예시를 통해 본원에서 지칭되는 공지된 컴포넌트들에 대한 현재 그리고 추후에 공지되는 등가물들을 망라한다.

Claims (14)

  1. TDD(time division duplex) 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법으로서,
    상기 2개 또는 그 초과의 라인들 모두에 대한 상기 TDD 프레임의 정상 동작 부분에 대해 다수 개의 시간 슬롯들을 구성하는 단계;
    상기 2개 또는 그 초과의 라인들 중 제 1 라인에 대한 정상 동작 부분 이후 상기 TDD 프레임에서의 휴지(quiet) 심볼들에 대해 제 1 개수의 시간 슬롯들 및 데이터 심볼들에 대해 제 2 개수의 시간 슬롯들을 구성하는 단계;
    상기 2개 또는 그 초과의 라인들 중 제 2 라인에 대한 정상 동작 부분 이후 상기 TDD 프레임에서의 휴지 심볼들에 대해 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대해 제 4 개수의 시간 슬롯들을 구성하는 단계 ― 상기 제 1 개수 및 상기 제 2 개수 중 하나 또는 둘 다는 각각 상기 제 3 개수 및 상기 제 4 개수와 상이함 ―; 및
    상기 다수 개의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들을 DPU(distribution point unit)의 상기 2개 또는 그 초과의 라인들과 연관된 트랜시버들에 전송하는 단계를 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 TDD 프레임의 정상 동작 부분 동안 상기 2개 또는 그 초과의 라인들 모두의 벡터링(vectoring)을 수행하는 단계를 더 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법.
  3. 제 2 항에 있어서,
    휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들의 구성에 따라 상기 TDD 프레임의 정상 동작 부분 이후 상기 2개 또는 그 초과의 라인들 중 단지 특정 라인의 벡터링을 수행하는 단계를 더 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 다수 개, 상기 제 1 개수, 상기 제 2 개수, 상기 제 3 개수 및 상기 제 4 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들을 상기 2개 또는 그 초과의 라인들과 연관된 다운스트림 트랜시버들에 전송하는 단계를 더 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법.
  5. 제 1 항에 있어서,
    DPU 트랜시버들 및 다운스트림 트랜시버들은 G.fast에 따라 TDD 통신들을 구현하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 다수 개의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들을 다운스트림 트랜시버들에 전송하는 것은, G.fast에 의해 특정되는 RMC(Robust Management Channel)를 사용하는 것을 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 방법.
  7. TDD(time division duplex) 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 시스템으로서,
    동작들을 수행하기 위한 명령들을 실행하도록 구성되는 하나 또는 그 초과의 프로세서들을 포함하는 중앙 제어기를 포함하고,
    상기 동작들은,
    상기 2개 또는 그 초과의 라인들 모두에 대한 상기 TDD 프레임의 정상 동작 부분에 대해 다수 개의 시간 슬롯들을 구성하는 것;
    상기 2개 또는 그 초과의 라인들 중 제 1 라인에 대한 정상 동작 부분 이후 상기 TDD 프레임에서의 휴지 심볼들에 대해 제 1 개수의 시간 슬롯들 및 데이터 심볼들에 대해 제 2 개수의 시간 슬롯들을 구성하는 것;
    상기 2개 또는 그 초과의 라인들 중 제 2 라인에 대한 정상 동작 부분 이후 상기 TDD 프레임에서의 휴지 심볼들에 대해 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대해 제 4 개수의 시간 슬롯들을 구성하는 것 ― 상기 제 1 개수 및 상기 제 2 개수 중 하나 또는 둘 다는 각각 상기 제 3 개수 및 상기 제 4 개수와 상이함 ―; 및
    상기 다수 개의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들을 DPU(distribution point unit)의 상기 2개 또는 그 초과의 라인들과 연관된 트랜시버들에 전송하는 것을 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 시스템.
  8. 제 7 항에 있어서,
    상기 TDD 프레임의 정상 동작 부분 동안 상기 2개 또는 그 초과의 라인들 모두의 벡터링을 수행하기 위한 VCE(vector control entity)를 더 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 시스템.
  9. 제 8 항에 있어서,
    상기 VCE는 휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들의 구성에 따라 상기 TDD 프레임의 정상 동작 부분 이후 상기 2개 또는 그 초과의 라인들 중 단지 특정 라인의 벡터링을 수행하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 시스템.
  10. 제 7 항에 있어서,
    상기 구성하는 것은, 상기 다수 개의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들을 상기 2개 또는 그 초과의 라인들과 연관된 다운스트림 트랜시버들에 전송하는 것을 더 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 시스템.
  11. 제 7 항에 있어서,
    DPU 트랜시버들 및 다운스트림 트랜시버들은 G.fast에 따라 TDD 통신들을 구현하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 시스템.
  12. 제 11 항에 있어서,
    상기 다수 개의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 1 개수의 시간 슬롯들, 데이터 심볼들에 대한 상기 제 2 개수의 시간 슬롯들, 휴지 심볼들에 대한 상기 제 3 개수의 시간 슬롯들 및 데이터 심볼들에 대한 상기 제 4 개수의 시간 슬롯들을 다운스트림 트랜시버들에 전송하는 것은, G.fast에 의해 특정되는 RMC(Robust Management Channel)를 사용하는 것을 포함하는,
    TDD 프레임에서의 2개 또는 그 초과의 라인들에 대한 시간 슬롯들을 관리하기 위한 시스템.
  13. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9509518B2 (en) * 2014-05-20 2016-11-29 Ikanos Communications, Inc. Method and apparatus for managing joining events for G.fast vectoring with discontinuous operation
US9912376B2 (en) * 2014-07-15 2018-03-06 Adtran, Inc. Managing crosstalk in vectored transmissions
PL3154205T3 (pl) 2015-10-06 2018-12-31 Alcatel Lucent Ukierunkowane dopasowywanie prostokątne
EP3402084B1 (en) * 2016-02-03 2020-04-22 Huawei Technologies Co., Ltd. Resource scheduling method in dsl system, apparatus and system
CN108540188B (zh) * 2017-03-06 2021-11-09 中兴通讯股份有限公司 更新预编码系数的方法、设备及系统
WO2019104736A1 (zh) * 2017-12-01 2019-06-06 华为技术有限公司 数据传输方法及相关设备
CN111106850B (zh) * 2018-10-25 2022-07-05 中兴通讯股份有限公司 一种矢量化技术中节省功耗的方法及相关设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732076A (en) 1995-10-26 1998-03-24 Omnipoint Corporation Coexisting communication systems
US6611755B1 (en) 1999-12-19 2003-08-26 Trimble Navigation Ltd. Vehicle tracking, communication and fleet management system
US6778557B1 (en) 1998-01-23 2004-08-17 Kabushiki Kaisha Toshiba Point-to-multipoint communication system

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2377860B (en) * 2001-07-20 2003-07-30 Motorola Inc Wireless communication system wireless communication unit and method of synchronisation
DK1421725T3 (da) * 2001-08-10 2006-12-27 Interdigital Tech Corp Dynamisk forbindelsestilpasning til et tidsdelt duplex (TDD)
US7394752B2 (en) 2001-11-06 2008-07-01 The Board Of Trusttees Of The Leland Stanford Junior University Joint reduction of NEXT and FEXT in xDSL systems
US7333458B2 (en) * 2002-01-10 2008-02-19 Harris Corporation Wireless communication network including directional and omni-directional communication links and related methods
US7304972B2 (en) * 2002-01-10 2007-12-04 Harris Corporation Method and device for establishing communication links and handling unbalanced traffic loads in a communication system
US7352820B2 (en) 2004-03-16 2008-04-01 Texas Instruments Incorporated DMT system with variable subchannel spacing in TCM ISDN noise
EP3734867B1 (en) * 2004-05-01 2023-12-13 Callahan Cellular LLC Methods and apparatus for multi-carrier communications with variable channel bandwidth
CN1960210B (zh) * 2005-11-04 2011-06-22 上海原动力通信科技有限公司 降低不同帧结构的时分双工系统共存干扰的方法及应用
US8817907B2 (en) 2008-03-26 2014-08-26 Ikanos Communications, Inc. Systems and methods for signaling for vectoring of DSL systems
US8189494B2 (en) * 2008-05-23 2012-05-29 Honeywell International Inc. System and method for merging clusters of wireless nodes in a wireless network
US8179774B2 (en) 2009-01-30 2012-05-15 Lantiq Deutschland Gmbh Cross-talk coefficient updating in vector transmission
EP3373500B1 (en) * 2010-02-22 2020-09-16 Telefonaktiebolaget LM Ericsson (publ) Methods and arrangements for dynamically triggering the transmission of sounding reference signal in a telecommunication system
US8761294B2 (en) 2012-02-17 2014-06-24 Alcatel Lucent Methods and systems for reducing crosstalk
US9288032B2 (en) * 2012-04-13 2016-03-15 Futurewei Technologies, Inc. Dynamic frame structure for synchronous time-division duplexing digital subscriber lines
US8989063B2 (en) * 2012-07-25 2015-03-24 Futurewei Technologies, Inc. Time division multiple access far end crosstalk channel estimation
BR112015001818A2 (pt) * 2012-07-27 2017-08-08 Adaptive Spectrum & Signal Alignment Inc sistema de gerenciamento e métodos de gerenciamento de transmissão duplex por divisão de tempo (tdd) através de cobre
WO2014164854A1 (en) 2013-03-11 2014-10-09 Huawei Technologies Co., Ltd. Control and management of power saving link states in vectored tdd transmission systems
CA2924486C (en) * 2013-09-18 2017-10-31 Huawei Technologies Co., Ltd. Deactivation method and system in crosstalk scenario

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732076A (en) 1995-10-26 1998-03-24 Omnipoint Corporation Coexisting communication systems
US6778557B1 (en) 1998-01-23 2004-08-17 Kabushiki Kaisha Toshiba Point-to-multipoint communication system
US6611755B1 (en) 1999-12-19 2003-08-26 Trimble Navigation Ltd. Vehicle tracking, communication and fleet management system

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