KR101853640B1 - 반도체 소자 - Google Patents

Abstract

실시예는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템에 관한 것이다.
실시예에 따른 반도체 소자는 실리콘(Si) 기판; 상기 실리콘 기판상에 질화물 버퍼층; 및 상기 질화물 버퍼층 상에 질화갈륨 에피층;을 포함하며, 상기 질화물 버퍼층은 상기 실리콘 기판 상에 제1 Al_xGa_{1 -x}N(0＜x≤1); 상기 제1 Al_xGa_{1 - x}N 상에 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층; 및 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층 상에 제2 Al_xGa_{1 -x}N(0＜x≤1);을 포함할 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}

실시예는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템에 관한 것이다.

발광소자(Light Emitting Device)는 전기에너지를 빛에너지로 변환시키는 소자로서, 예를 들어, LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.

종래기술에 의하면 발광소자는 질화물 반도체, 예를 들어 질화갈륨(GaN) 에피층 기반의 발광소자가 이용되어 왔다.

한편, 종래기술에 의하면 질화갈륨(GaN) 성장을 위해 널리 사용되었던 기판은 사파이어(sapphire) 기판 또는 SiC(silicon carbide) 기판 등이 있지만, 최근 가격 경쟁력이 있는 실리콘(Silicon, Si) 기판이 널리 GaN 성장용 기판으로 연구되고 있다.

실리콘 기판의 장점은 가격 경쟁력, 대면적 기판의 용이성, 전기 전도성, 열전도성 등이 있다.

한편, 실리콘 기판의 단점으로 실리콘 기판의 실리콘(Si) 원소는 질화갈륨 원소 중 하나인 TMGa과 반응하여 갈륨실리사이드(gallium silicide)가 형성되어 표면에 멜트백(melt-back)이 형성되는 문제가 있다.

또한, 실리콘 기판의 문제점으로 실리콘(Si)과 질화갈륨(GaN)과 커다란 격자상수 차이 및 열팽창계수의 차이로 인해 성장된 질화갈륨층에는 수많은 디펙트(defects)와 크랙(crack)이 내재하고 있는 점이다.

예를 들어, 종래기술에서 실리콘 기판상에 질화갈륨(GaN) 성장시 크랙(crack)이 발생되는 원인은 고온에서 성장된 질화갈륨(GaN)과 실리콘(Si) 기판의 열팽창계수(thermal expansion coefficient)의 차이로 인하여 성장이 끝난 후 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)에 의하여 질화갈륨 에피층(GaN Epi layer)에 크랙(crack)이 발생한다.

실시예는 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공하고자 한다.

또한, 실시예는 실리콘 기판상에 형성되는 질화갈륨 에피층에 크랙(crack)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공하고자 한다.

실시예에 따른 반도체 소자는 실리콘(Si) 기판; 상기 실리콘 기판상에 질화물 버퍼층; 및 상기 질화물 버퍼층 상에 질화갈륨 에피층;을 포함하며, 상기 질화물 버퍼층은 상기 실리콘 기판 상에 제1 Al_xGa_{1 -x}N(0＜x≤1); 상기 제1 Al_xGa_{1 - x}N 상에 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층; 및 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층 상에 제2 Al_xGa_{1 -x}N(0＜x≤1);을 포함할 수 있다.

실시예에 의하면 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

또한, 실시예는 실리콘 기판상에 형성되는 질화갈륨 에피층에 크랙(crack)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

도 1은 실시예에 따른 반도체 소자의 단면도.
도 2는 실시예에 따른 반도체 소자에서 부분 확대도
도 3은 종래기술에 따른 반도체소자의 표면 사진.
도 4는 실시예에 따른 반도체소자의 표면 사진.
도 5 내지 도 7은 실시예에 따른 반도체 소자 제조방법의 공정단면도.
도 8은 실시예에 따른 반도체소자를 이용한 발광소자 패키지의 단면도.
도 9는 실시예에 따른 조명 유닛의 사시도.
도 10은 실시예에 따른 백라이트 유닛의 사시도.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.

(실시예)

도 1은 실시예에 따른 반도체소자(100)의 단면도이며, 도 2는 실시예에 따른 반도체 소자에서 질화물 버퍼층(110)에 대한 확대 단면도(A)이다.

실시예에 따른 반도체소자(100)는 실리콘(Si) 기판(105)과 상기 실리콘 기판(105) 상에 질화물 버퍼층(110) 및 상기 질화물 버퍼층(110) 상에 스트레인 제어층(120)을 포함할 수 있다.

실시예는 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공하고자 한다.

이를 위해 실시예는 상기 실리콘 기판(105) 상에 질화물 버퍼층(110)을 형성하여 실리콘 기판(105) 상에 질화갈륨 에피층(130) 형성시 멜트백(melt-back)을 방지할 수 있다.

상기 질화물 버퍼층(110)은 상기 실리콘 기판(105) 상에 제1 질화알루미늄층(112)과, 상기 제1 질화알루미늄층(112) 상에 질화갈륨알루미늄 초격자층(114) 및 상기 질화갈륨알루미늄 초격자층(114) 상에 제2 질화알루미늄층(116)을 포함할 수 있다.

예를 들어, 상기 질화물 버퍼층(110)은 상기 실리콘 기판(105) 상에 제1 Al_xGa_1-xN(0＜x≤1)(112)과, 상기 제1 Al_xGa_{1 - x}N(112) 상에 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층(114) 및 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114) 상에 제2 Al_xGa_{1 -x}N(0＜x≤1)(116)을 포함할 수 있다. 상기 제2 Al_xGa_{1 -x}N(0＜x≤1)(116)은 In을 구성원소로 포함하여 4원계 물질로서 제2 In_zAl_xGa_{1 -x}N(0＜x≤1,0≤z≤1)일 수 있으나 이에 한정되는 것은 아니다.

종래기술에서 실리콘 기판 상에 질화갈륨 에피층을 바로 성장하게 되는 경우 질화갈륨 에피층의 갈륨(Ga)과 실리콘 기판의 실리콘(Si)이 만나 유테틱 반응(eutectic reaction)을 일으켜 멜트백(melt-back)이 발생한다.

이러한 멜트백은 웨이퍼 표면에 발생하여 에피 성장(Epi Growth)을 불가능하게 한다. 이에 따라 실시예는 실리콘 기판(105) 상에 질화물 버퍼층(110)을 형성하여 질화갈륨 에피층의 갈륨(Ga)과 실리콘 기판의 실리콘(Si)이 만나는 것을 차단하여 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있다.

종래기술에서 멜트백(melt back)을 막기위해서 초기 버퍼(buffer)로 AlN를 사용하는데, 결정성이 좋은 AlN를 성장하기 위해서는 높은 온도가 필요하지만, 현재 사용되는 MOCVD 리액터(reactor)는 1200℃~1300℃가 최고(maximum) 온도이다.

상대적으로 낮은 온도에서 성장하는 AlN는 모펄러지(morphology)가 상당히 거칠게 성장한다. 이러한 거친 표면은 멜트백(melt-back)에 취약하기 때문에 두꺼운 GaN를 성장하는 동안 멜트백이 AlN/Si 계면(interface)에서 많이 발생한다.

한편, 종래기술에 의하면 표면 개질 개선을 위해 AlN 위에 AlGaN 캡층(cap layer)을 적용하는 기술이 있으나 40% 이상의 Al 조성 실현의 어려움 있으며 인플레인 균일성(in-plane uniformity) 문제가 존재한다.

또한, 종래기술에 의하면 성장온도 및 Al 조성 균일성(uniformity) 불균일로 인한 부분적 유테틱(eutectic)이 발생하여 멜트백이 생기는 문제가 있다.

이에 실시예는 상기 제1 질화알루미늄층(112) 상에 질화갈륨알루미늄 초격자층(114)을 형성하여 표면을 평탄하게 함으로써 Ga이 실리콘 기판으로 확산되는 것을 차단하여 멜트백을 효과적으로 방지할 수 있다.

예를 들어, 상기 제1 Al_xGa_{1 - x}N(112) 상에 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층(114)을 형성하여 질화갈륨 에피층의 갈륨(Ga)과 실리콘 기판의 실리콘(Si)이 만나는 것을 차단하여 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있다.

상기 제1 Al_xGa_{1 - x}N(112)은 약 10nm 내지 약 200nm의 두께로 형성되어 후속 공정에서 사용되는 갈륨(Ga) 원자가 멜트백 현상에 의해 실리콘 기판(105)으로 침투하는 것을 방지할 수 있다.

또한, 상기 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층(114)은 약 200nm 내지 약 500nm의 두께로 형성되어 갈륨(Ga) 원자가 멜트백 현상에 의해 실리콘 기판(105)으로 침투하는 것을 방지할 수 있고, 상기 제1 Al_xGa_{1 - x}N(112) 상에 형성되는 레이어의 표면을 평탄(surface flattening)하게 함으로써 모펄러지(morphology)를 개선함으로써 Ga이 실리콘 기판으로 확산되는 것을 차단하여 멜트백을 효과적으로 방지할 수 있다.

실시예의 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)에서 Al과 Ga의 화학적인 결합력은 Si과 Ga의 화학적인 결합력보다 큼으로써 Ga이 Si 기판 방향으로 디퓨젼되는 것을 방지하여 멜트백을 효과적으로 방지할 수 있다.

또한, 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)에서 Al_qGa_{1 - q}N의 Al 조성(q)는 0≤q≤0.5일 수 있다. 상기 Al_qGa_{1 - q}N의 Al 조성(q)을 50% 이상 사용 시 표면 평탄화(surface flattening) 효과는 감소할 수 있다.

또한, 실시예에서 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)은 Al_pGa_{1 - p}N(114a)와 Al_qGa_1-qN(114b)를 각각 1~2nm 및 1~5 nm의 두께로 형성할 수 있다. 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)은 원자들이 단위 격자 내에 일정 규칙으로 스트레인(strain)이 풀리지 않은 상태로 질서있게 정렬하여 형성하는 구조를 의미할 수 있다.

실시예에서 Al_pGa_{1 - p}N(114a)은 Al_qGa_{1 - q}N(114b)보다 얇게 형성될 수 있고, Al_pGa_1-pN(114b)이 5nm이상 성장 시 표면 평탄화(surface flattening)가 어려워 멜트백(melt-back) 발생 우려가 있다.

또한, 실시예에서 상기 질화물 버퍼층(110)은 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114) 상에 제2 Al_xGa_{1 - x}N(116)을 더 포함하여 Ga이 실리콘 기판으로 확산하는 것을 저지하여 멜트백 현상을 방지할 수 있다.

실시예에 의하면 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

다음으로, 실시예는 실리콘 기판상에 형성되는 질화갈륨 에피층에 크랙(crack)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공하고자 한다.

이를 위해, 실시예는 질화물 버퍼층(110) 상에 스트레인 제어층(120)을 형성할 수 있다. 상기 스트레인 제어층(120)은 상기 질화물 버퍼층(110) 상에 언도프트 질화갈륨층(undoped GaN layer)(uGaN)(122) 및 상기 언도프트 질화갈륨층(122) 상에 질화알루미늄계 인터레이어(124)를 포함할 수 있다.

상기 언도프트 질화갈륨층(122) 및 상기 질화알루미늄계 인터레이어(interlayer)(124)는 쌍(pair)을 이루어 복수의 주기로 형성될 수 있다. 예를 들어, 상기 언도프트 질화갈륨층(122) 및 상기 질화알루미늄계 인터레이어(124)는 3주기 내지 10 주기로 형성될 수 있으나 이에 한정되는 것은 아니다.

상기 언도프트 질화갈륨층(122)은 반도체층의 결정 품질을 개선시켜 주기 위해 도펀트를 도핑하지 않은 저 전도성 반도체층일 수 있다. 또한, 상기 언도프트 질화갈륨층(122)은 GaN 계열의 반도체층으로서, 도펀트를 도핑하지 않더라도 n형 도펀트를 갖는 저 전도층으로 형성될 수 있다.

상기 언도프트 질화갈륨층(122)은 하측에 형성된 질화물 버퍼층(110)의 표면 개질을 향상시키고, 결정 결함을 제어하여 질화갈륨 박막의 품질을 향상시킬 수 있다.

다음으로, 실시예는 질화알루미늄계 인터레이어(124)를 형성하여 실리콘 기판상에 형성되는 질화갈륨 에피층에 크랙(crack)을 방지할 수 있다.

상기 질화알루미늄계 인터레이어(124)는 AlN, Al_yGa_{1 -y}N(0＜y＜1), 또는 AlN/Al_yGa_1-yN(0＜y＜1)/AlN의 초격자구조 중 어느 하나 이상을 포함할 수 있으나 이에 한정되는 것은 아니다. 실시예에서 AlN/Al_yGa_{1 - y}N/AlN의 초격자구조는 AlN과 Al_yGa_1-yN 내의 원자들이 단위 격자 내에 일정 규칙으로 스트레인(strain)이 풀리지 않은 상태로 질서있게 정렬하여 형성하는 구조를 의미할 수 있다.

상기 AlN/Al_yGa_{1 - y}N/AlN의 초격자구조(미도시)에서 AlN는 각각 상기 Al_yGa_{1 - y}N보다 얇은 두께로 형성될 수 있다. 예를 들어, 초격자구조에서 AlN는 약 3~ 약 5nm의 두께로 형성될 수 있고, Al_yGa_{1 - y}N은 약 10nm~약 20nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 AlN/Al_yGa_{1 - y}N/AlN의 초격자구조는 약 10~ 약 30nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.

상기 Al_yGa_{1 - y}N에서 Al의 조성(y)은 0.2≤y≤0.6의 범위일 수 있으나 이에 한정되는 것은 아니다.

종래기술에서 실리콘 기판상에 질화갈륨(GaN) 성장시 크랙(crack)이 발생되는 원인은 고온에서 성장된 질화갈륨(GaN)과 실리콘(Si) 기판의 열팽창계수(thermal expansion coefficient)의 차이로 인하여 성장이 끝난 후 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)에 의하여 질화갈륨 에피층(GaN Epi layer)에 크랙(crack)이 발생한다.

실시예에 의하면 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)을 상쇄(compensation)하기 위하여 질화갈륨층 성장(Epi layer growth)하는 동안 압축응력(compressive strain)을 인가함으로서 크랙발생의 제어가 가능하다.

이를 위해, 실시예는 언도프트 질화갈륨층(122) 상에 질화알루미늄계 인터레이어(124)를 형성할 수 있다.

실시예에 의하면 언도프트 질화갈륨층(undoped GaN layer)(122) 상에 질화알루미늄계 인터레이어(124)를 형성함으로써 undoped GaN층(122)에 인장응력(compressive strain)을 인가하여 응력 트랜지션(strain transition)이 보다 효율적으로 상부 질화갈륨(GaN) 에피층에 전달되어 표면 개질(surface morphology)이 개선될 뿐만 아니라 멜트백(melt-back)도 상당부분 개선될 수 있다.

실시예에 의하면 질화알루미늄계 인터레이어(124)는 언도프트 질화갈륨층(undoped GaN layer)(122)에 대해 압축응력(compressive strain)을 인가함으로써 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)과 상쇄되어 크랙(crack)을 방지할 수 있다.

상기 스트레인 제어층(120)은 3주기로 예시를 들고 있으나 이에 한정되는 것은 아니며, 3주기 내지 10주기로 형성됨으로써 질화갈륨층 성장(Epi layer growth)하는 동안 압축응력(compressive strain)을 가함으로써 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)을 상쇄(compensation)하여 크랙발생의 제어가 가능하다.

실시예에서 상기 스트레인 제어층(120)은 크랙을 제어하기 위한 층으로서, 미리 압축 응력(compressive strain)을 인가하여 질화갈륨 에피층(130)의 성장 후, 온도를 내리는 쿨링 다운(cool down) 동안 발생되는 인장 응력(tensile strain)을 보상하게 된다. 여기서, 크랙(crack)은 고온에서 성장되는 질화갈륨 에피층(130)을 쿨링 다운 동안 발생되는 인장 응력에 의해 발생되며, 상기 인장 응력을 제어하기 위해 상기 언도프트 질화갈륨층(undoped GaN layer)(122) 상에 질화알루미늄계 인터레이어(124)를 형성하여 압축 응력(compressive strain)을 의도적으로 발생시켜, 쿨링 다운시 발생되는 인장 응력을 보상하고, 응력의 균형을 맞추어 질화갈륨계 반도체층에서의 크랙을 방지한다.

실시예는 상기 스트레인 제어층(120) 상에 라스트 언도프트 질화갈륨층(126)을 형성하여 전위차단 등을 통해 이후 형성되는 질화갈륨 에피층(130)의 결정품질을 향상시킬 수 있다.

상기 질화갈륨 에피층(130)은 GaN계 에피층을 포함하여 실시예에 따른 반도체 소자가 발광소자로 사용될 수 있거나, 상기 질화갈륨 에피층(130)이 AlGaN/GaN계 질화갈륨층인 경우 HEMT(High Electron Mobility Transistor)로 사용될 수 있으나 이에 한정되는 것은 아니다.

도 3은 종래기술에 따른 반도체소자의 표면 사진이며, 도 4는 실시예에 따른 반도체소자의 표면 사진이다.

도 3은 종래기술에서 반도체 소자의 질화갈륨 에피층의 표면 사진으로서 디펙트(D1)가 매우 많이 존재함을 알 수 있다.

한편, 도 4는 실시예에 따른 반도체 소자의 질화갈륨 에피층의 표면 사진으로서 디펙트(D2)가 종래기술에 비해 매우 많이 감소함을 알 수 있다.

이하, 도 5 내지 도 7을 참조하여 실시예에 따른 반도체 소자 제조방법을 설명하면서 실시예의 특징을 상술하기로 한다.

우선, 도 5과 같이 실리콘(Si) 기판(105)을 준비한다. 상기 실리콘 기판(105)은 면 방위가 {111}인 실리콘 기판을 채용하여 질화갈륨 에피층과의 격자 상수차이를 최소화할 수 있으나 이에 한정되는 것은 아니다. 상기 실리콘 기판(105) 표면에 대해서는 세정작업이 진행될 수 있다.

이후, 상기 실리콘(Si) 기판(105) 상에 Al층(미도시)을 형성하여 Si 기판과 제1 Al_xGa_{1 -x}N(0＜x≤1)(112) 형성을 위해 공급되는 질소가스가 반응하여 실리콘 기판(105) 표면에 비정질의 SiN_x가 형성되는 것을 방지하여 이후 에피공정이 원활히 진행될 수 있도록 할 수 있다.

다음으로, 상기 Al층 상에 질화물 버퍼층(110)을 형성하여 실리콘 기판(105) 상에 질화갈륨 에피층(130) 형성시 멜트백(melt-back)을 방지할 수 있다.

도 6은 실시예에 따른 반도체 소자에서 질화물 버퍼층(110)에 대한 확대 단면도(A)이다.

상기 질화물 버퍼층(110)은 상기 실리콘 기판(105) 상에 제1 질화알루미늄층(112)과, 상기 제1 질화알루미늄층(112) 상에 질화갈륨알루미늄 초격자층(114) 및 상기 질화갈륨알루미늄 초격자층(114) 상에 제2 질화알루미늄층(116)을 포함할 수 있다.

예를 들어, 상기 질화물 버퍼층(110)은 상기 실리콘 기판(105) 상에 제1 Al_xGa_1-xN(0＜x≤1)(112)과, 상기 제1 Al_xGa_{1 - x}N(112) 상에 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층(114) 및 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114) 상에 제2 Al_xGa_{1 -x}N(0＜x≤1)(116)을 포함할 수 있다.

상기 제1 Al_xGa_{1 - x}N(112)은 약 10nm 내지 약 200nm의 두께로 형성되어 후속 공정에서 사용되는 갈륨(Ga) 원자가 멜트백 현상에 의해 실리콘 기판(105)으로 침투하는 것을 방지할 수 있다.

이후, 실시예는 상기 제1 질화알루미늄층(112) 상에 질화갈륨알루미늄층(114)을 형성하여 표면을 평탄하게 함으로써 Ga이 실리콘 기판으로 확산되는 것을 차단하여 멜트백을 효과적으로 방지할 수 있다.

예를 들어 상기 제1 Al_xGa_{1 - x}N(112) 상에 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층(114)을 형성하여 질화갈륨 에피층의 갈륨(Ga)과 실리콘 기판의 실리콘(Si)이 만나는 것을 차단하여 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있다.

종래기술에서는 멜트백 방지를 위해 실리콘 기판 상에 AlN층을 형성하나 실리콘 기판 상에 형성되는 AlN층은 핏(pit)이 심하여 실리콘 기판이 노출되는 부분이 있거나, AlN층의 두께가 상대적으로 얇은 부분이 존재하여 Ga의 인터 디퓨젼 등에 의해 멜트백이 발생하는 경우가 있다.

또한, 상기 Al_pGa_{1 - p}N/Al_qGa_{1 -q}N(0≤q＜p≤1) 초격자층(114)은 약 200nm 내지 약 500nm의 두께로 형성되어 갈륨(Ga) 원자가 멜트백 현상에 의해 실리콘 기판(105)으로 침투하는 것을 방지할 수 있고, 상기 제1 Al_xGa_{1 - x}N(112) 상에 형성되는 레이어의 표면을 평탄(surface flattening)하게 함으로써 모펄러지(morphology)를 개선함으로써 Ga이 실리콘 기판으로 확산되는 것을 차단하여 멜트백을 효과적으로 방지할 수 있다.

실시예의 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)에서 Al과 Ga의 화학적인 결합력은 Si과 Ga의 화학적인 결합력보다 큼으로써 Ga이 Si 기판 방향으로 디퓨젼되는 것을 방지하여 멜트백을 효과적으로 방지할 수 있다.

또한, 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)에서 Al_qGa_{1 - q}N의 Al 조성(q)는 0≤q≤0.5일 수 있다. 상기 Al_qGa_{1 - q}N의 Al 조성(q)을 50% 이상 사용 시 표면 평탄화(surface flattening) 효과는 감소할 수 있다.

또한, 실시예에서 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)은 Al_pGa_{1 - p}N(114a)와 Al_qGa_1-qN(114b)를 각각 1~2nm 및 1~5 nm의 두께로 형성할 수 있다. 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)은 원자들이 단위 격자 내에 일정 규칙으로 스트레인(strain)이 풀리지 않은 상태로 질서있게 정렬하여 형성하는 구조를 의미할 수 있다.

실시예에서 Al_pGa_{1 - p}N(114a)은 Al_qGa_{1 - q}N(114b)보다 얇게 형성될 수 있고, Al_pGa_1-pN(114a)이 5nm이상 성장 시 표면 평탄화(surface flattening)가 어려워 멜트백(melt-back) 발생 우려가 있다.

이에 따라 실시예는 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)을 약 200nm 내지 약 500nm의 두께로 형성하여 갈륨(Ga) 원자가 멜트백 현상에 의해 실리콘 기판(105)으로 침투하는 것을 방지할 수 있고, 제1 Al_xGa_{1 - x}N(112) 상에 형성되는 레이어의 표면을 평탄하게 함으로써 모펄러지(morphology)를 개선함으로써 Ga이 실리콘 기판으로 확산되는 것을 차단하여 멜트백을 효과적으로 방지할 수 있다.

실시예에서 Al과 Ga의 화학적인 결합력은 Si과 Ga의 화학적인 결합력보다 큼으로써 Ga이 Si 기판 방향으로 디퓨젼되는 것을 방지하여 멜트백을 효과적으로 방지할 수 있다.

또한, 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)에서 Al_qGa_{1 - q}N의 Al 조성(q)는 0≤q≤0.5일 수 있다. 상기 Al_qGa_{1 - q}N의 Al 조성(q)을 50% 이상 사용 시 표면 평탄화(surface flattening) 효과는 감소할 수 있다.

또한, 실시예에서 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)은 Al_pGa_{1 - p}N(114a)와 Al_qGa_1-qN(114b)를 각각 1~2nm 및 1~5 nm의 두께로 형성할 수 있다. 상기 Al_pGa_{1 - p}N/Al_qGa_{1 - q}N 초격자층(114)은 원자들이 단위 격자 내에 일정 규칙으로 스트레인(strain)이 풀리지 않은 상태로 질서있게 정렬하여 형성하는 구조를 의미할 수 있다.

실시예에서 Al_pGa_{1 - p}N(114a)은 Al_qGa_{1 - q}N(114b)보다 얇게 형성될 수 있고, Al_pGa_1-pN(114a)이 5nm이상 성장 시 표면 평탄화(surface flattening)가 어려워 멜트백(melt-back) 발생 우려가 있다.

또한, 실시예에서 상기 질화물 버퍼층(110)은 상기 Al_xGa_{1 - x}N층(114) 상에 제2 AlN층(116)을 더 포함하여 Ga이 실리콘 기판으로 확산하는 것을 저지하여 멜트백 현상을 방지할 수 있다.

실시예에 의하면 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

다음으로, 도 7과 같이 질화물 버퍼층(110) 상에 스트레인 제어층(120)을 형성할 수 있다.

상기 스트레인 제어층(120)은 상기 질화물 버퍼층(110) 상에 언도프트 질화갈륨층(undoped GaN layer)(uGaN)(122) 및 상기 언도프트 질화갈륨층(122) 상에 질화알루미늄계 인터레이어(124)를 포함할 수 있다.

상기 언도프트 질화갈륨층(122) 및 상기 질화알루미늄계 인터레이어(124)는 쌍(pair)을 이루어 복수의 주기로 형성될 수 있다. 예를 들어, 상기 언도프트 질화갈륨층(122) 및 상기 질화알루미늄계 인터레이어(124)는 3주기 내지 10 주기로 형성될 수 있으나 이에 한정되는 것은 아니다.

우선, 상기 질화물 버퍼층(110) 상에 언도프트 질화갈륨층(undoped GaN layer)(uGaN)(122)을 형성한다.

상기 언도프트 질화갈륨층(122)은 반도체층의 결정 품질을 개선시켜 주기 위해 도펀트를 도핑하지 않은 저 전도성 반도체층일 수 있다. 또한, 상기 언도프트 질화갈륨층(122)은 GaN 계열의 반도체층으로서, 도펀트를 도핑하지 않더라도 n형 도펀트를 갖는 저 전도층으로 형성될 수 있다.

상기 언도프트 질화갈륨층(122)은 하측에 형성된 질화물 버퍼층(110)의 표면 개질을 향상시키고, 결정 결함을 제어하여 질화갈륨 박막의 품질을 향상시킬 수 있다.

다음으로, 실시예는 상기 언도프트 질화갈륨층(122) 상에 질화알루미늄계 인터레이어(124)를 형성하여 실리콘 기판상에 형성되는 질화갈륨 에피층에 크랙(crack)을 방지할 수 있다.

상기 질화알루미늄계 인터레이어(124)는 AlN, Al_yGa_{1 -y}N(0＜y＜1), 또는 AlN/Al_yGa_1-yN(0＜y＜1)/AlN의 초격자구조 중 어느 하나 이상을 포함할 수 있으나 이에 한정되는 것은 아니다.

상기 AlN/Al_yGa_{1 - y}N/AlN의 초격자구조(미도시)에서 AlN는 각각 상기 Al_yGa_{1 - y}N보다 얇은 두께로 형성될 수 있다. 예를 들어, 초격자구조에서 AlN는 약 3~ 약 5nm의 두께로 형성될 수 있고, Al_yGa_{1 - y}N은 약 10nm~약 20nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 AlN/Al_yGa_{1 - y}N/AlN의 초격자구조는 약 10~ 약 30nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 Al_yGa_{1 - y}N에서 Al의 조성(y)은 0.2≤y≤0.6의 범위일 수 있으나 이에 한정되는 것은 아니다.

종래기술에서 실리콘 기판상에 질화갈륨(GaN) 성장시 크랙(crack)이 발생되는 원인은 고온에서 성장된 질화갈륨(GaN)과 실리콘(Si) 기판의 열팽창계수(thermal expansion coefficient)의 차이로 인하여 성장이 끝난 후 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)에 의하여 질화갈륨 에피층(GaN Epi layer)에 크랙(crack)이 발생한다.

실시예에 의하면 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)을 상쇄(compensation)하기 위하여 질화갈륨층 성장(Epi layer growth)하는 동안 압축응력(compressive strain)을 인가함으로서 크랙발생의 제어가 가능하다.

이를 위해, 실시예는 언도프트 질화갈륨층(122) 상에 질화알루미늄계 인터레이어(124)를 형성할 수 있다.

실시예에 의하면 언도프트 질화갈륨층(undoped GaN layer)(122) 상에 질화알루미늄계 인터레이어(124)를 형성함으로써 undoped GaN층(122)에 인장응력(compressive strain)을 인가하여 응력 트랜지션(strain transition)이 보다 효율적으로 상부 질화갈륨(GaN) 에피층에 전달되어 표면 개질(surface morphology)이 개선될 뿐만 아니라 멜트백(melt-back)도 상당부분 개선될 수 있다.

실시예에 의하면 질화알루미늄계 인터레이어(124)는 언도프트 질화갈륨층(undoped GaN layer)(122)에 대해 압축응력(compressive strain)을 인가함으로써 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)과 상쇄되어 크랙(crack)을 방지할 수 있다.

상기 스트레인 제어층(120)은 3주기로 예시를 들고 있으나 이에 한정되는 것은 아니며, 3주기 내지 10주기로 형성됨으로써 질화갈륨층 성장(Epi layer growth)하는 동안 압축응력(compressive strain)을 가함으로써 냉각(cooling)하는 동안 발생하는 인장응력(tensile strain)을 상쇄(compensation)하여 크랙발생의 제어가 가능하다.

다음으로, 실시예는 상기 스트레인 제어층(120) 상에 라스트 언도프트 질화갈륨층(126)을 형성하여 전위차단 등을 통해 이후 형성되는 질화갈륨 에피층(130)의 결정품질을 향상시킬 수 있다.

상기 질화갈륨 에피층(130)은 GaN계 에피층을 포함하여 실시예에 따른 반도체 소자가 발광소자로 사용될 수 있거나, 상기 질화갈륨 에피층(130)이 AlGaN/GaN계 질화갈륨층인 경우 HEMT(High Electron Mobility Transistor)로 사용될 수 있으나 이에 한정되는 것은 아니다.

예를 들어, 상기 반도체 소자가 발광소자로 사용되는 경우 상기 질화갈륨 에피층(130)은 제1 도전형 반도체층(미도시), 활성층(미도시) 및 제2 도전형 반도체층(미도시)을 포함할 수 있으나 이에 한정되는 것은 아니다.

상기 제1 도전형 반도체층은 제1 도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현될 수 있으며, 상기 제1 도전형 반도체층이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.

상기 활성층은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.

상기 제2 도전형 반도체층은 제2 도전형 도펀트가 도핑된 3-족-5족 화합물 반도체 예컨대, In_xAl_yGa_{1 -x- y}N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.

실시예에서 상기 제1 도전형 반도체층은 N형 반도체층, 상기 제2 도전형 반도체층은 P형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제2 도전형 반도체층 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 N형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.

실시예에 의하면 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

또한, 실시예는 실리콘 기판상에 형성되는 질화갈륨 에피층에 크랙(crack)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

도 8은 실시예에 따른 반도체 소자를 이용한 발광소자가 설치된 발광소자 패키지(200)를 설명하는 도면이다.

실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 반도체 반도체소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(240)가 포함된다.

상기 패키지 몸체부(205)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.

상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 반도체 반도체소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.

상기 반도체 반도체소자(100)는 도 1 에 예시된 반도체 소자를 이용한 발광소자 일 수 있으나 이에 한정되는 것은 아니다.

상기 반도체 발광 소자(100)는 상기 패키지 몸체부(205) 상에 설치되거나 상기 제3 전극층(213) 또는 제4 전극층(214) 상에 설치될 수 있다.

상기 반도체 발광 소자(100)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 실시예에서는 상기 반도체 발광 소자(100)가 상기 제3 전극층(213)과 와이어(230)를 통해 전기적으로 연결되고 상기 제4 전극층(214)과 직접 접촉하여 전기적으로 연결된 것이 예시되어 있다.

상기 몰딩부재(240)는 상기 반도체 발광 소자(100)를 포위하여 상기 반도체 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(240)에는 형광체가 포함되어 상기 반도체 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.

실시예에 따른 발광소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.

도 9는 실시예에 따른 조명 유닛의 사시도(1100)이다. 다만, 도 9의 조명 유닛(1100)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.

실시예에서 상기 조명 유닛(1100)은 케이스몸체(1110)와, 상기 케이스몸체(1110)에 설치된 발광모듈부(1130)과, 상기 케이스몸체(1110)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1120)를 포함할 수 있다.

상기 케이스몸체(1110)는 방열 특성이 양호한 재질로 형성되며, 금속 재질 또는 수지 재질로 형성될 수 있다.

상기 발광모듈부(1130)은 기판(1132)과, 상기 기판(1132)에 탑재되는 적어도 하나의 발광소자 패키지(200)를 포함할 수 있다.

상기 기판(1132)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.

또한, 상기 기판(1132)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.

상기 기판(1132) 상에는 상기 적어도 하나의 발광소자 패키지(200)가 탑재될 수 있다. 상기 발광소자 패키지(200) 각각은 적어도 하나의 발광 다이오드(LED: Light Emitting Diode)(100)를 포함할 수 있다. 상기 발광 다이오드(100)는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.

상기 발광모듈부(1130)는 색감 및 휘도를 얻기 위해 다양한 발광소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.

상기 연결 단자(1120)는 상기 발광모듈부(1130)와 전기적으로 연결되어 전원을 공급할 수 있다. 실시예에서 상기 연결 단자(1120)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1120)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.

도 10은 실시예에 따른 백라이트 유닛의 분해 사시도(1200)이다. 다만, 도 10의 백라이트 유닛(1200)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.

실시예에 따른 백라이트 유닛(1200)은 도광판(1210)과, 상기 도광판(1210)에 빛을 제공하는 발광모듈부(1240)와, 상기 도광판(1210) 아래에 반사 부재(1220)와, 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220)를 수납하는 바텀 커버(1230)를 포함할 수 있으나 이에 한정되지 않는다.

상기 도광판(1210)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1210)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.

상기 발광모듈부(1240)은 상기 도광판(1210)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 상기 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.

상기 발광모듈부(1240)은 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는). 구체적으로는, 상기 발광모듈부(1240)은 기판(1242)과, 상기 기판(1242)에 탑재된 다수의 발광소자 패키지(200)를 포함하는데, 상기 기판(1242)이 상기 도광판(1210)과 접할 수 있으나 이에 한정되지 않는다.

상기 기판(1242)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1242)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.

그리고, 상기 다수의 발광소자 패키지(200)는 상기 기판(1242) 상에 빛이 방출되는 발광면이 상기 도광판(1210)과 소정 거리 이격되도록 탑재될 수 있다.

상기 도광판(1210) 아래에는 상기 반사 부재(1220)가 형성될 수 있다. 상기 반사 부재(1220)는 상기 도광판(1210)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 백라이트 유닛의 휘도를 향상시킬 수 있다. 상기 반사 부재(1220)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.

상기 바텀 커버(1230)는 상기 도광판(1210), 발광모듈부(1240) 및 반사 부재(1220) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1230)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.

상기 바텀 커버(1230)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다.

실시예에 의하면 실리콘 기판상에 질화갈륨 에피층 형성시 멜트백(melt-back)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

또한, 실시예는 실리콘 기판상에 형성되는 질화갈륨 에피층에 크랙(crack)을 방지할 수 있는 반도체 소자 및 그 제조방법과, 반도체 소자를 이용한 발광소자, 발광소자 패키지 및 조명시스템을 제공할 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

1. 기판;
   상기 기판상에 질화물 버퍼층;
   상기 질화물 버퍼층 상에 언도프트 질화갈륨층(undoped GaN layer)과 상기 언도프트 질화갈륨층 상에 질화알루미늄계 인터레이어가 쌍을 이루어 복수의 주기로 적층되는 스트레인 제어층; 및
   상기 스트레인 제어층 상에 질화갈륨 에피층을 포함하고,
   상기 질화물 버퍼층은,
   상기 기판 상에 제1 Al_xGa_1-xN(0＜x≤1);
   상기 제1 Al_xGa_1-xN 상에 Al_pGa_1-pN/Al_qGa_1-qN(0≤q＜p≤1) 초격자층; 및
   상기 Al_pGa_1-pN/Al_qGa_1-qN 초격자층 상에 제2 Al_xGa_1-xN(0＜x≤1);을 포함하고,
   상기 제2 Al_xGa_1-xN(0＜x≤1)은
   In을 구성원소로 포함하여 4원계 물질로서 제2 In_zAl_xGa_1-xN(0＜x≤1,0≤z≤1)인 반도체 소자.
2. 제1 항에 있어서,
   상기 Al_pGa_1-pN/Al_qGa_1-qN 초격자층의 전체 두께는 상기 제1 Al_xGa_1-xN의 두께보다 두꺼운 반도체 소자.
3. 제2항에 있어서,
   상기 Al_pGa_1-pN/Al_qGa_1-qN 초격자층의 전체 두께는 200nm~500nm로 형성되고,
   상기 Al_pGa_1-pN/Al_qGa_1-qN 초격자층에서 Al_qGa_1-qN의 Al의 조성(q)은 0≤q≤0.5인 반도체 소자.
4. 삭제
5. 제3항에 있어서,
   상기 질화알루미늄계 인터레이어는 AlN, Al_yGa_1-yN(0＜y＜1) 및 AlN/Al_yGa_1-yN(0＜y＜1)/AlN의 초격자구조 중 어느 하나 이상을 포함하는 반도체 소자.
   
6. 삭제
7. 삭제
8. 삭제

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