KR101831524B1 - 데이터 처리 장치 및 방법 - Google Patents

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Abstract

데이터 처리 장치는, 통신할 입력 데이터 심볼을 OFDM(Orthogonal Frequency Division Multiplexed) 심볼의 선정된 수의 부반송파 신호에 매핑하도록 동작가능하다. 선정된 수의 부반송파 신호는 복수의 동작 모드 중 하나에 따라 결정되고, 입력 데이터 심볼은 제1 세트의 데이터 심볼과 제2 세트의 입력 데이터 심볼을 포함한다. 데이터 처리 장치는 제어기, 어드레스 생성기 및 인터리버 메모리를 포함한다. 제어기는, 짝수 인터리빙 프로세스에 따른 동작시에, 어드레스 생성기에 의해 생성된 판독 어드레스를 사용해서, 제1 세트의 입력 데이터 심볼을 인터리버 메모리로부터 짝수 OFDM 심볼의 부반송파 신호로 판독하고, 어드레스 생성기에 의해 생성된 어드레스를 사용해서, 제2 세트의 입력 데이터 심볼을 인터리버 메모리에 기입하도록 동작가능하다. 제어기는 홀수 인터리빙 프로세스에 따라서, 제1 세트의 입력 데이터 심볼의 순차적 순서에 따라서 결정된 판독 어드레스를 사용해서, 제1 세트의 입력 데이터 심볼을 인터리버 메모리로부터 홀수 OFDM 심볼의 부반송파 신호로 판독하고, 제1 그룹의 입력 데이터 심볼의 순차적 순서에 따라서 결정된 기입 어드레스에서, 제2 세트의 입력 데이터 심볼을 인터리버 메모리에 기입하도록 동작가능하다. 제어기는, 인터리버 메모리로부터 제1 입력 데이터 심볼을 판독하기 전에, 판독 어드레스가 이전 OFDM 심볼에 대해 유효한지 여부를 판정하고, 제2 입력 데이터 심볼을 인터리버 메모리에 기입하기 전에, 기입 어드레스가 현재 OFDM 심볼에 대해 유효한지 여부를 판정하도록 동작가능하다. 그 결과, 인터리버 메모리 사이즈는, 동작 모드들 중 임의의 모드를 위한 OFDM 심볼에 대해 이용가능한 부반송파의 최대 수에 대응하는 양으로 최소화될 수 있다. 32K 모드를 포함하는, DVB-T2에서의 애플리케이션이 발견될 수 있다.

Description

데이터 처리 장치 및 방법{DATA PROCESSING APPARATUS AND METHOD}
본 발명은, OFDM(Orthogonal Frequency Division Multiplexed) 심볼의 부반송파(sub-carrier) 신호에 입력 심볼을 매핑하도록 동작가능한 데이터 처리 장치에 관한 것이다.
본 발명은 또한, OFDM 심볼의 선정된 수의 부반송파 신호로부터 수신된 심볼을 출력 심볼 스트림에 매핑하도록 동작가능한 데이터 처리 장치에 관한 것이다.
본 발명의 실시예들은 OFDM 송신기/수신기를 제공할 수 있다.
DVB-T(digital video broadcasting-terrestrial) 표준은 OFDM을 활용해서, 비디오 이미지 및 사운드를 나타내는 데이터를 방송 무선 통신 신호를 통해서 수신기에 전달한다. DVB-T 표준에 대해서는 2k 및 8k 모드로서 알려진 2개의 모드가 알려져 있다. 2k 모드는 2048개의 부반송파를 제공하는 한편, 8k 모드는 8192개의 부반송파를 제공한다. DVB-H(digital video broadcasting-Handheld)에 대해서도 유사하게 부반송파의 수가 4096개인 4k 모드가 제공되어 왔다.
DVB-T 또는 DVB-H를 사용해서 전달되는 데이터의 무결성(integrity)을 향상시키기 위해서, 입력 데이터 심볼들이 OFDM 심볼의 부반송파 신호에 매핑될 때, 입력 데이터 심볼을 인터리빙하기 위해서 심볼 인터리버(symbol interleaver)가 제공된다. 이러한 심볼 인터리버는 어드레스 생성기와 함께 인터리버 메모리를 포함한다. 어드레스 생성기는, 입력 심볼 각각에 대해 어드레스를 생성하는데, 각 어드레스는 데이터 심볼이 매핑될 OFDM 심볼의 부반송파 신호 중 하나를 나타낸다. 2k 모드 및 8k 모드에 대해, 매핑을 위한 어드레스를 발생시키기 위한 구성이 DVB-T 표준에서 개시되어 있다. DVB-H 표준의 4k 모드에 대한 것과 유사하게, 매핑을 위한 어드레스를 발생시키기 위한 구성이 제공되고, 이 매핑을 구현하기 위한 어드레스 생성기가 유럽 특허 출원 제04251667.4에 개시되어 있다. 어드레스 생성기는, 의사 랜덤(pseudo random) 비트 시퀀스를 생성하도록 동작하는 선형 피드백 시프트 레지스터 및 순열 회로(permutation circuit)를 포함한다. 순열 회로는 어드레스를 발생시키기 위해서 선형 피드백 시프트 레지스터의 콘텐츠의 순서를 순열화한다(permute). 어드레스는, OFDM 심볼의 부반송파 신호에 입력 심볼을 매핑하기 위해서, 인터리버 메모리에 저장된 입력 데이터 심볼을 전달하기 위한 OFDM 부반송파들 중 하나의 표시를 제공한다.
DVB-T2로 알려진, DVB-T 방송 표준의 또 다른 개발에 따르면, 데이터를 전달하는 또 다른 모드의 제공이 제안되고 있다.
본 발명의 일 양상에 따르면, 통신할 입력 데이터 심볼을 OFDM 심볼의 선정된 수의 부반송파 신호에 매핑하도록 동작가능한 데이터 처리 장치가 제공되는데, 선정된 수의 부반송파 신호는 복수의 동작 모드 중 하나에 따라 결정되고, 입력 데이터 심볼은 제1 세트의 데이터 심볼과 제2 세트의 입력 데이터 심볼을 포함한다. 데이터 처리 장치는 제어기, 어드레스 생성기 및 인터리버 메모리를 포함하는데, 제어기는, 짝수 인터리빙 프로세스에 따른 동작시에, 어드레스 생성기에 의해 생성된 판독 어드레스를 사용해서, 제1 세트의 입력 데이터 심볼을 인터리버 메모리로부터 짝수 OFDM 심볼의 부반송파 신호로 판독하고(read out), 어드레스 생성기에 의해 생성된 어드레스를 사용해서, 제2 세트의 입력 데이터 심볼을 인터리버 메모리에 기입하도록 동작가능하다. 제어기는, 홀수 인터리빙 프로세스에 따르면, 제1 세트의 입력 데이터 심볼의 순차적 순서에 따라서 결정된 판독 어드레스를 사용해서, 제1 세트의 입력 데이터 심볼을 인터리버 메모리로부터 홀수 OFDM 심볼의 부반송파 신호로 판독하고, 제1 그룹의 입력 데이터 심볼의 순차적 순서에 따라서 결정된 기입 어드레스에서, 제2 세트의 입력 데이터 심볼을 인터리버 메모리에 기입하도록 동작가능하여, 그 결과, 제1 세트로부터의 입력 데이터 심볼이 인터리버 메모리의 기억 장소로부터 판독되는 동안, 제2 세트로부터의 입력 데이터 심볼이 방금 판독된 기억 장소로 기입될 수 있게 된다. 현재 OFDM 심볼로부터 이용가능한 부반송파의 수는 이전 OFDM 심볼로부터 이용가능한 부반송파의 수와 다르고, 제어기는, 인터리버 메모리로부터 제1 입력 데이터 심볼을 판독하기 전에, 판독 어드레스가 이전 OFDM 심볼에 대해 유효한지 여부를 판정하고, 제2 입력 데이터 심볼을 인터리버 메모리에 기입하기 전에, 기입 어드레스가 현재 OFDM 심볼에 대해 유효한지 여부를 판정하도록 동작가능하다.
DVB-T/H[1] 및 DVB-T2[2]에 대해 사용되는 것으로서 OFDM과 같은 다중 반송파 변조 시스템에서, 주파수 또는 심볼 인터리버는 특히 주파수 선택 채널에서 주파수 다이버시티를 제공하는데 사용된다. 양측 시스템에서, 주파수 인터리버는 홀수 및 짝수 OFDM 심볼에 대해 상이하게 동작한다. 간략하게 설명하면, 인터리빙을 위해 사용되는 메모리의 양을 최소화하기 위해서, 홀수 및 짝수 심볼 인터리버가 상보적 방식으로 동작하여, 메모리의 양이 최소화될 수 있다. DVB-T/H는 단지 하나의 유형의 OFDM 심볼을 갖는데 반해, DVB-T2는 최소 3개 유형의 OFDM 심볼을 갖고, 그 결과, DVB-T/H에서는 인터리버로의 데이터 부반송파의 벡터 길이가 고정인데 반해, DVB-T2에서는 입력 벡터 길이가 OFDM 심볼의 유형에 따라 달라진다.
본 발명의 실시예들은, 주파수 인터리버가, 요구되는 인터리버 메모리의 양을 최소화하는 한편, 연속적인 심볼들 간의 입력 데이터 심볼을 전달하기 위한 부반송파의 수에 있어서의 변화에 대처하도록 구현될 수 있는 구성(arrangement)을 제공한다. 주파수 인터리버는 서로 다른 동작 모드들에서 사용될 수 있는데, 이는, 복수의 동작 모드 중 어떤 하나에서 통신을 위해 요구될 수 있다는 것이다. 예를 들어, DVB-T2 표준에 따른 동작 모드들은 1K, 2K, 4K, 8K, 16K, 및 32K 모드들을 포함한다. 인터리버 메모리로부터 제1 입력 데이터 심볼을 판독하기 전에, 판독 어드레스가 이전 OFDM 심볼에 대해 유효한지 여부를 판정하고, 인터리버 메모리에 제2 입력 데이터 심볼을 기입하기 전에 기입 어드레스가 현재 OFDM 심볼에 대해 유효한지 여부를 판정함으로써, 인터리버 메모리 사이즈가 부반송파의 최대 수에 대응하는 양으로 최소화될 수 있고, 이는 동작 모드들 중 임의의 모드에 대한 OFDM 심볼에 대해 이용 가능하다. 최대 수의 부반송파를 갖는 모드는 홀수 및 짝수 OFDM 심볼들에 따라 입력 데이터 심볼을 인터리브하는 인터리버의 동작에 대응한다. 따라서, 예를 들어, 인터리버 메모리의 메모리 사이즈는 최대 수의 부반송파를 갖는 모드에서 OFDM 심볼의 부반송파에 의해 전달될 수 있는 심볼의 수와 동일하게 될 수 있다. DVB-T2의 예로서, 32K 모드가 있다.
본 발명의 다양한 양상들 및 특징들은 첨부된 청구항에서 정의된다. 본 발명의 다른 양상은, OFDM(Orthogonal Frequency Division Multiplexed) 심볼의 선정된 수의 부반송파 신호로부터 수신된 심볼을 출력 심볼 스트림에 매핑하도록 동작가능한 데이터 처리 장치와, 송신기 및 수신기를 포함한다.
본 발명은, 요구되는 인터리버 메모리의 양을 최소화하면서도, 연속적인 심볼들 간의 입력 데이터 심볼을 전달하기 위한 부반송파의 수에 있어서의 변화에 대처하도록 구현될 수 있는 데이터 처리 장치 및 방법을 제공한다.
도 1은 예를 들어, DVB-T2 표준이 사용될 수 있는 코딩된 OFDM 송신기의 개략적 블록도.
도 2는 심볼 매퍼 및 프레임 빌더가 인터리버의 동작을 나타내는 도 1에 도시된 송신기의 부분들의 개략적 블록도.
도 3은 도 2에 도시된 심볼 인터리버의 개략적 블록도.
도 4는 도 3에 도시된 인터리버 메모리와, 수신기에서의 대응 심볼 디인터리버(de-interleaver)의 개략적 블록도.
도 5는 16k 모드에 대한 도 3에 도시된 어드레스 생성기의 개략적 블록도.
도 6은 32K 모드에 대한 도 3에 도시된 어드레스 생성기의 개략적인 블록도.
도 7은, 32K 모델에 대한 예로서, 홀-짝 모드(odd-even mode)에서의 도 3에 도시된 인터리버의 동작을 도시하는 순서도.
도 8은, 16K 모델에 대한 예로서, 홀수 온니 모드(odd only mode)에서의 도 3에 도시된 인터리버의 동작을 도시하는 순서도.
도 9는, 예를 들어, DVB-T2 표준이 사용될 수 있는 코딩된 OFDM 수신기의 개략적 블록도.
도 10은 도 9에 도시된 심볼 디인터리버의 개략적 블록도.
이제 본 발명의 실시예들이 첨부 도면을 참조하여 예시적으로만 설명될 것이며, 여기에서 동일 부분에는 대응하는 참조 번호가 제공된다.
아래 기술은 본 발명에 따른 심볼 인터리버의 동작을 설명하기 위해 제공되는 것이지만, 심볼 인터리버는 다른 모드들 및 다른 DVB 표준에서 사용될 수 있다는 것을 이해할 것이다.
도 1은 예를 들어, DVB-T2 표준에 따라 비디오 이미지 및 오디오 신호를 송신하는데 사용될 수 있는 코딩된 OFDM 송신기의 예시적 블록도를 제공한다. 도 1에서, 프로그램 소스는 COFDM 송신기에 의해 송신될 데이터를 생성한다. 비디오 코더(2), 오디오 코더(4) 및 데이터 코더(6)는 프로그램 다중화기(10)에 공급되는 송신될 비디오, 오디오 및 다른 데이터를 생성한다. 프로그램 다중화기(10)의 출력은 비디오, 오디오 및 다른 데이터를 전달하는데 요구되는 다른 정보로 다중화된 스트림을 형성한다. 다중화기(10)는 접속 채널(12) 상의 스트림을 제공한다. 상이한 브랜치 A, B 등으로 공급되는 다수의 이러한 다중화된 스트림이 존재할 수 있다. 간결하게 하기 위해, 브랜치 A만이 설명될 것이다.
도 1에 도시된 바와 같이, COFDM 송신기(20)는 다중화기 적응 및 에너지 확산 블록(22)에서 스트림을 수신한다. 다중화기 적응 및 에너지 확산 블록(22)은 데이터를 임의로 추출하고(randomise), 스트림의 에러 정정 인코딩을 수행하는 순방향(forward) 에러 정정 인코더(24)로 적절한 데이터를 공급한다. 비트 인터리버(26)는, DVB-T2의 예로서, LDCP/BCH 인코더 출력인 인코딩된 데이터 비트를 인터리빙하기 위해 제공된다. 비트 인터리버(26)로부터의 출력은, 인코딩된 데이터 비트를 전달하는데 사용될 성상점으로 비트 그룹을 매핑하는 성상 매퍼(constellation mapper)(28)로 비트를 공급한다. 비트로부터 성상 매퍼(28)로의 출력은 실수 성분 및 허수 성분을 나타내는 성상점 레이블(constellation point label)이다. 성상점 레이블은, 사용되는 변조 기법에 따라서 2개 이상의 비트로부터 형성되는 데이터 심볼을 나타낸다. 이들은 데이터 셀로 지칭될 것이다. 이 데이터 셀은, 다수의 LDPC 코드 워드로부터 얻어진 데이터 셀을 인터리빙하는 효과를 갖는 시간 인터리버(30)를 통과한다.
데이터 셀은, 다른 채널(31)을 통해, 도 1의 브랜치 B 등에 의해 생성된 데이터 셀들과 함께 프레임 빌더(32)에 의해 수신된다. 그 다음, 프레임 빌더(32)는 COFDM 심볼에서 전달될 시퀀스로 다수의 데이터 셀을 형성하고, 여기에서 COFDM 심볼은 다수의 데이터 셀을 포함하고, 각각의 데이터 셀은 부반송파들 중 하나로 매핑된다. 부반송파의 수는 시스템 동작의 모드에 의존할 것이고, 이는 1k, 2k, 4k, 8k, 16k 또는 32k 중 하나를 포함할 것이고, 이들 각각은 예를 들어 다음 테이블에 따라 서로 다른 수의 부반송파를 제공한다.
모드 어드레스 Nu의 최대 수 부반송파
Nm
1K 1024 756
2K 2048 1512
4K 4096 3048
8K 8192 6096
16K 16384 12096
32K 32768 24192
DVB-T/H로부터 적응된(Adapted) 부반송파의 수
따라서, 일 예에서, 16k 모드에 대한 부반송파의 수는 12096이고, 32k 모드에 대한 부반송파의 수는 24192이다.
각 프레임은 다수의 이러한 COFDM 심볼을 포함한다. 각 COFDM 심볼에서 전달될 데이터 셀의 시퀀스는 이어서 심볼 인터리버(33)로 전달된다. 다음으로 COFDM 심볼이 OFDM 심볼 빌더 블록(37)에 의해 생성되고, 이 OFDM 심볼 빌더 블록(37)은 성상 데이터 레이블을 사용해서 성상점의 실수부 및 허수부를 생성하고, 또한 파일롯을 도입하고 파일롯 및 내장 신호 형성기(36)로부터 공급된 신호를 동기화한다. 그 다음, OFDM 변조기(38)는 OFDM 심볼을 시간 도메인에서 형성하고, 이 OFDM 심볼은, 심볼들 간의 가드(guard) 간격을 생성하기 위한 가드 삽입 프로세서(40)로 공급된 다음, 디지털 아날로그 변환기(42)로 공급되고, 마지막으로 안테나(46)로부터 COFDM 송신기에 의한 최후 방송(eventual broadcast)을 위해 전단(44) 내의 증폭기로 공급된다.
인터리버
성상 매퍼(28), 심볼 인터리버(33) 및 프레임 빌더(32)에 대한 비트가 도 2에서 보다 상세하게 도시된다.
심볼 인터리버는 데이터 심볼의 OFDM 부반송파 신호로의 준-최적(quasi-optimal) 매핑을 제공한다. 예시적 기술에 따르면, 심볼 인터리버는, 시뮬레이션 분석에 의해 검증된 생성 다항식 및 순열 코드에 따라서 입력 데이터 심볼의 COFDM 부반송파 신호로의 최적의 매핑을 가능하게 하도록 제공된다.
도 2에 도시된 바와 같이, 심볼 성상 매퍼(28) 및 프레임 빌더(32)에 대한 비트의 보다 상세한 예시가 본 발명의 기술의 예시적 실시예를 나타내도록 제공된다. 채널(62)을 통해 비트 인터리버(26)로부터 수신된 데이터 비트는, 변조 기법에 의해 제공되는 심볼당 비트의 수에 따라서, 데이터 셀로 매핑될 비트의 세트로 그룹화된다. 데이터 워드를 형성하는 비트의 그룹은 데이터 채널(64)을 통해 병렬로 매핑 프로세서(66)에 공급된다. 그 다음 매핑 프로세서(66)는 사전 할당된 매핑에 따라서 데이터 심볼들 중 하나를 선택한다. 성상점은 실수 성분 및 허수 성분으로 표현되지만, 그 레이블은 프레임 빌더(32)에 대한 입력들의 세트 중 하나로서 출력 채널(29)로 제공된다.
프레임 빌더(32)는, 다른 채널(31)로부터의 데이터 셀과 함께, 채널(29)을 통해 비트로부터 성상 매퍼(28)로 데이터 셀을 수신한다. 다수의 COFDM 셀 시퀀스의 프레임을 구성한(building) 후에, 각 COFDM 심볼의 셀은, 어드레스 생성기(102)에 의해 생성된 기입 어드레스 및 판독 어드레스에 따라서 인터리버 메모리(100)로 기입되고 인터리버 메모리(100)로부터 판독된다. 기입(write-in) 및 판독(read-out) 순서에 따라서, 데이터 셀의 인터리빙은 적절한 어드레스를 생성함으로써 달성된다. 어드레스 생성기(102) 및 인터리버 메모리(100)의 동작은 도 3, 4, 5, 및 6을 참조해서 간략히 보다 상세하게 기술될 것이다. 다음으로, 인터리빙된 데이터 셀은, 파일롯 및 내장 시그널링 형성기(36)로부터 OFDM 심볼 빌더(37)로 수신된 동기화 심볼 및 파일럿과 결합된, 데이터 심볼의 실수 성분 및 허수 성분으로 매핑되어, 상술한 바와 같이 OFDM 변조기(38)로 공급되는 COFDM 심볼을 형성한다.
도 3은 심볼 인터리버(33)의 부분들의 예를 제공하고, 이는 심볼 인터리빙을 위한 본 발명의 기술을 나타낸다. 도 3에서, 프레임 빌더(32)로부터의 입력 데이터 셀은 인터리버 메모리(100)에 기입된다. 데이터 셀은 채널(104)에서 어드레스 생성기(102)로부터 공급된 기입 어드레스에 따라서 인터리버 메모리(100)에 기입되고, 채널(106)에서 어드레스 생성기(102)로부터 공급된 판독 어드레스에 따라서 인터리버 메모리(100)로부터 판독된다. 어드레스 생성기(102)는, 채널(108)로부터 공급된 신호로부터 식별되는, COFDM 심볼이 홀수인지 짝수인지 여부에 따라서, 그리고, 채널(110)로부터 공급된 신호로부터 식별되는, 선택된 모드에 따라서 후술되는 바와 같이 기입 어드레스 및 판독 어드레스를 생성한다. 설명되는 바와 같이, 모드는 1k 모드, 2k 모드, 4k 모드, 8k 모드, 16k 모드 또는 32k 모드 중 어느 하나일 수 있다. 후술되는 바와 같이, 기입 어드레스 및 판독 어드레스는 도 4를 참조해서 설명되는 바와 같이 홀수 및 짝수 심볼에 대해 상이하게 생성되고, 도 4는 인터리버 메모리(100)의 예시적 구현을 제공한다.
도 4에 도시된 예에서, 인터리버 메모리는, 송신기의 인터리버 메모리의 동작을 나타내는 상부(100) 및 수신기의 디인터리버 메모리의 동작을 나타내는 하부(340)를 포함하는 것으로 도시된다. 인터리버(100) 및 디인터리버(340)는 그들의 동작의 이해를 용이하게 하기 위해서 도 4에 함께 도시된다. 도 4에 도시된 바와 같이, 다른 장치들을 통한 그리고 송신 채널을 통한 인터리버(100) 및 디인터리버(340) 간의 통신의 표현은 인터리버(100)와 디인터리버(340) 간의 섹션(140)으로서 간략하게 표시되었다. 인터리버(100)의 동작은 다음 문단에서 기술된다:
도 4에서는 COFDM 심볼의 4개의 부반송파 신호들의 예에 대한 4개의 입력 데이터 셀만이 도시되었지만, 도 4에 도시된 기술은 더 많은 수의 부반송파, 이를 테면, 1k 모드에 대해 756, 2k 모드에 대해 1512, 4k 모드에 대해 3024, 8k 모드에 대해 6048, 16k 모드에 대해 12096, 및 32k 모드에 대해 24192로 확장될 수 있다는 것을 이해할 것이다.
도 4에 도시된 인터리버 메모리(100)의 입출력 어드레싱은 홀수 및 짝수 심볼에 대해 도시된다. 짝수 COFDM 심볼에 대해, 데이터 셀은, 어드레스 생성기(102)에 의해 각 COFDM 심볼에 대해 생성된 어드레스(120)의 시퀀스에 따라서 입력 채널(77)로부터 얻어져서 인터리버 메모리(124.1)에 기입된다. 기입 어드레스는 짝수 심볼에 대해 적용되어, 도시된 바와 같이 인터리빙은 기입 어드레스의 셔플링(shuffling)에 의해 달성된다. 따라서, 각 인터리빙된 심볼에 대해 y(h(q))=y'(q)이다.
홀수 심볼에 대해, 동일한 인터리버 메모리(124.2)가 사용된다. 하지만, 도 4에 도시된 바와 같이, 홀수 심볼에 대해 기입 순서(132)는 이전 짝수 심볼(126)을 판독하는데 사용된 것과 동일한 어드레스 시퀀스이다. 이러한 특징은, 홀수 및 짝수 심볼 인터리버 구현을 위해, 주어진 어드레스에 대한 판독 동작이 기입 동작 전에 수행되도록 제공된 하나의 인터리버 메모리(100)만을 사용하도록 허용한다. 다음으로, 홀수 심볼 동안 인터리버 메모리(124)로 기입되는 데이터 셀은 다음의 짝수 COFDM 심볼 등에 대한 어드레스 생성기(102)에 의해 생성된 시퀀스(134)에서 판독된다. 따라서 심볼마다 하나의 어드레스만이 생성되고, 홀수/짝수 COFDM 심볼에 대한 판독 및 기입이 동시에 수행된다.
요약하면, 도 4에 도시된 바와 같이, 어드레스의 세트 H(q)가 모든 액티브 부반송파에 대해 계산되면, 입력 벡터 Y'=(y0',y1',y2',...,yNmax-1')는 다음과 같이 정의되는 인터리빙된 벡터 Y=(y0,y1,y2,...,yNmax-1)를 생성하도록 처리된다:
q=0,...,Nmax-1에 대한 짝수 심볼에 대해 yH(q)=y'q
q=0,...,Nmax-1에 대한 홀수 심볼에 대해 yq=y'H(q)
즉, 짝수 OFDM 심볼에 대해 입력 워드는 순열화된 방식으로 메모리에 기입되고, 순차적 방식으로 다시 판독되지만, 홀수 심볼에 대해, 입력 워드는 순차적으로 기입되고 순열화 방식으로 다시 판독된다. 상기 경우에, 순열 H(q)는 다음 표에 의해 정의된다:
Figure 112016076677802-pat00001
Nmax=4인 간단한 경우에 대한 순열
도 4에 도시된 바와 같이, 디인터리버(340)는, 동등 어드레스 생성기에 의해 생성된 것과 동일한 어드레스의 세트를 적용, 하지만 기입 및 판독 어드레스를 역으로 적용함으로써, 인터리버(100)에 의해 적용되는 인터리빙을 역으로 하도록 동작한다. 이와 같이, 짝수 심볼에 대해, 기입 어드레스(342)는 순차적 순서인 반면, 판독 어드레스(344)는 어드레스 생성기에 의해 제공된다. 따라서, 홀수 심볼에 대해, 기입 순서(346)는 어드레스 생성기에 의해 생성된 어드레스의 세트로부터 결정되는 반면, 판독(348)은 순차적 순서이다.
16k 및 32k 모드용 어드레스 생성
순열 함수 H(q)를 생성하는데 사용되는 알고리즘의 개략적 블록도가, 16K 모드에 대한 도 5 및 32K 모드에 대한 도 6에 도시된다.
16K 모드용 어드레스 생성기(102)의 구현이 도 5에 도시된다. 도 5에서, 선형 피드백 시프트 레지스터는, 생성 다항식에 따라서 시프트 레지스터(200)의 스테이지들에 접속된 배타적 논리합(xor)-게이트(202) 및 13개의 레지스터 스테이지(200)에 의해 형성된다. 따라서, 시프트 레지스터(200)의 콘텐츠에 따라서, 시프트 레지스터의 다음 비트는, 다음의 생성 다항식에 따라서 시프트 레지스터 R[0], R[1], R[4], R[5], R[9], R[11]의 콘텐츠를 배타적 논리합함(xoring)으로써 xor-게이트(202)의 출력으로부터 제공된다:
Figure 112016076677802-pat00002
생성 다항식에 따르면, 의사 랜덤 비트 시퀀스는 시프트 레지스터(200)의 콘텐츠로부터 생성된다. 하지만, 도시된 바와 같은 16k 모드용 어드레스를 생성하기 위해서, 순열 회로(210)의 출력에서 순서 R'i[n]으로부터 순서 Ri[n]으로 시프트 레지스터(200) 내의 비트들의 순서를 효과적으로 순열화하는 순열 회로(210)가 제공된다. 그 다음 순열 회로(210)의 출력으로부터의 13 비트는, 토글(toggle) 회로(218)에 의해 제공되는 채널(214)을 통해 최상위(most significant) 비트가 부가된 접속 채널(212)에 공급된다. 이에 따라 14 비트 어드레스가 채널(212)에서 생성된다. 하지만, 어드레스의 신뢰성을 보장하기 위해서, 어드레스 검사 회로(216)는 생성된 어드레스를 분석하여, 그것이 선정된 최대값을 초과하는지 여부를 판정한다. 선정된 최대값은, 사용되고 있는 모드에 대해 이용 가능한, COFDM 심볼 내의 데이터 심볼에 대해 이용가능한, 부반송파 신호의 최대 수에 대응할 수 있다. 그러나, 16k 모드를 위한 인터리버는 다른 모드들에 대해서도 사용될 수 있으므로, 어드레스 생성기(102)는 2k 모드, 4k 모드, 8k 모드, 16k 모드 및 32k 모드에 대해서도 사용되어, 최대 유효 어드레스의 수를 조정할 수 있다.
생성된 어드레스가 선정된 최대값을 초과하면, 제어 신호가 어드레스 검사부(216)에 의해 생성되어, 접속 채널(220)을 통해 제어부(224)로 공급된다. 생성된 어드레스가 선정된 최대값을 초과하면, 이 어드레스는 거절되고, 새로운 어드레스가 특정 심볼에 대해 다시 생성된다.
16k 모드에 대해, (Nr-1) 비트 워드 R'i가 Nr=1og2Mmax로 정의되고, 여기서, Mmax=16384 (LFSR(Linear Feedback Shift Register)을 사용하여)이다.
이 시퀀스를 생성하기 위해 사용된 다항식은:
Figure 112016076677802-pat00003
여기서, i는 0에서 Mmax-1까지 가변적이다.
하나의 R'i 워드가 생성되면, R'i 워드는 Ri로 불리는 또 다른 (Nr-1) 비트 워드를 생성하기 위해 순열(permutation)을 통과한다. Ri는 다음과 같이 주어진 비트 순열에 의해 R'i로부터 얻어진다.
R'i 비트 위치 12 11 10 9 8 7 6 5 4 3 2 1 0
Ri 비트 위치 8 4 3 2 0 11 1 5 12 10 6 7 9
16K 모드용 비트 순열
한 예로서, 이것은, 모드 16K에 대해 R'i의 비트 수 12가 Ri의 비트 위치 수 8에 보내 졌음을 의미한다.
다음으로 어드레스 H(q)는 다음 식을 통해 Ri로부터 얻어진다:
Figure 112016076677802-pat00004
상기 수학식의 (imod2)ㆍ2Nr - 1 부분은 토글 블록 T(218)에 의해 도 5에서 표시된다.
그 다음 어드레스 검사는, 생성된 어드레스가 수용가능한 어드레스의 범위 내에 있는지를 검증하도록 H(q)에서 수행된다. (H(q)＜Nmax)이면(여기에서 Nmax=12096, 예를 들어 16K 모드에서), 어드레스는 유효하다. 어드레스가 유효하지 않으면, 제어부에 알려지고, 인덱스 i를 증가시킴으로써 새로운 H(q)를 생성하도록 시도할 것이다.
토글 블록의 역할은 하나의 로우에서 Nmax를 초과하는 어드레스를 두 번 생성하지 않는다는 것을 보장하는 것이다. 사실상, 초과값이 생성되면, 이는, 어드레스 H(q)의 MSB(즉, 토글 비트)가 1이라는 것을 의미한다. 따라서 생성되는 다음 값은 0으로 설정된 MSB를 가질 것이고, 이는 유효 어드레스의 생성을 보장한다.
다음 수학식은 전체 동작을 요약하고, 이 알고리즘의 루프 구조의 이해를 돕는다:
Figure 112016076677802-pat00005
Figure 112016076677802-pat00006
도 3에 도시된 바와 같이, 룩업 테이블(105)은 제어 채널(110) 상에서 현재 동작중인 모드에 대한 표시를 수신한다. 도 5 및 6에 도시된 바와 같이, 제어부(224)는 제어 채널(108)로부터 현재 심볼에 대한 표시(홀수/짝수)를 수신하고, 제어 채널(110)로부터 현재 모드에 대한 표시를 수신하고, 제어 채널(111)로부터는 심볼이 인터리빙될 OFDM 심볼에서 데이터 셀 혹은 부반송파의 현재 수에 대한 표시를 룩업 테이블로부터 수신한다. 제어부(224)는 또한 룩업 테이블(105)로부터 현재 반송파 Nbwx(n)의 수를 검색하기 위해 도 3, 5, 및 6에 도시된 룩업 테이블(105)로 제어 신호를 출력한다.
도 5 및 6에 도시된 바와 같이 동일한 제어부(224)가 대응하여 도시되고, 동일한 어드레스 검사 회로(216) 및 토클부(218)가 도시된다. 따라서, 입력 인터리버는 서로 다른 모드에서 동작가능하기 때문에, 각각의 모드에서 피드백 시프트 레지스터와 순열 코드만 변화를 필요로 하여, 서로 다른 모드 각각에서 동일한 제어부가 인터리버 메모리를 제어할 수 있다는 것을 이해할 것이다.
도 6은 도 5에 도시된 어드레스 생성기에 대응하는, 32K 모드용 어드레스 생성기의 예를 제공하고, 여기서 동일한 부분에는 동일한 참조 번호가 부여된다. 그러나, 32K 모드에 대해, 선형 피드백 시프트 레지스터는 13개의 레지스터 스테이지들(200.2) 및 생성 다항식에 따른 시프트 레지스터(200.2)의 콘텐츠에 의해 형성되고, 시프트 레지스터의 다음 비트는 생성 다항식에 따른 시프트 레지스터 R[0], R[1], R[2], R[12]의 콘텐츠를 배타적 논리합함으로써 xor-게이트(202.2)의 출력으로부터 제공된다.
Figure 112016076677802-pat00007
여기서, i는 0에서 Mmax-1까지 가변적이다.
순열 회로(210.2)는, 다음과 같이 주어진 비트 순열에 따라, 순열 회로(210.2)의 출력에서 순서 R'i[n]에서 순서 Ri[n]까지 시프트 레지스터(200.2) 내에 있는 비트들의 순서를 순열화한다.
R'i 비트 위치 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Ri 비트 위치 6 5 0 10 8 1 11 12 2 9 4 3 13 7
32K 모드용 비트 순열
예로서, 이것은 모드 32K에 대해, R'i의 비트 수 12가 Ri의 비트 위치 수 5로 보내 졌음을 의미한다.
그 다음 순열 회로(210.2)의 출력으로부터의 14 비트는, 토글(toggle) 회로(218)에 의해 제공되는 채널(214)을 통해 최상위(most significant) 비트가 부가된 접속 채널(212.2)에 공급된다. 이에 따라 15 비트 어드레스가 채널(212.2)에서 생성된다. 32k 모드용 인터리버는 다른 모드에 대해서도 사용될 수 있어, 어드레스 생성기(102)는 2k 모드, 4k 모드, 8k 모드, 16k 모드, 및 32k 모드에 대해서도 사용되어, 최대 유효 어드레스의 수를 조정할 수 있다.
생성된 어드레스가 선정된 최대값을 초과하면, 어드레스 검사부(216)에 의해 제어 신호가 생성되고 접속 채널(220)을 통해 제어부(224)로 공급된다. 생성된 어드레스가 선정된 최대값을 초과하면, 이 어드레스는 거절되고 특정 심볼에 대해 새로운 어드레스가 다시 생성된다.
다중 모드용 심볼 인터리버 개발
통상적으로, 각 모드에 대한 어드레스 생성기는 범위 [0 내지 Nm-1]내에서만 어드레스를 생성하도록 구성된다. DVB-T/H는 한 유형의 심볼만을 가짐에 따라 모드 혹은 Nu의 선택이 Nm도 결정한다. 이는, 인터리빙 동안 심볼 2n(짝수)에 대한 기입 어드레스의 시퀀스 및 범위가 심볼 2n-1(홀수)에 대한 판독 어드레스의 시퀀스 및 범위와 동일하기 때문에, 홀짝(odd even) 주파수 인터리버 직송(straight forward)의 아이디어를 가능하게 한다. 이러한 방식으로 동작함으로써, 홀짝 인터리버를 구현하는데 요구되는 메모리는 2배 많은 대신 각 OFDM 심볼에서 부반송파 Nm의 수만큼의 위치만를 가질 수 있다. 따라서 도 6에 도시된 32K 모드의 인터리버 어드레스 생성기에 대해, 송신기 또는 디인터리버(수신기에서의)에서 요구되는 주파수 인터리버 메모리는, 그 양의 2배와 대조적으로, 24192개의 위치만을 가져야 한다.
DVB-T2는 Nu가 각각 1024, 2048, 4096, 8192, 16384, 32768인 1K, 2K, 4K, 8, 16K 및 32K FET 사이즈 혹은 모드를 통합한다. DVB-T2 물리적 계층은 그들 각각이 심볼 수로 이루어진 소위 물리적 계층 프레임들에서 조직화된다. 각 프레임은 프리앰블(P1) 심볼로 시작하여 하나 이상의 2차 프리앰블(P2) 심볼들이 뒤따른다. 데이터 운반(carrying)(Pd) 심볼의 수는, 프레임이 프레임 클로징(closing)(FC) 심볼에 의해 임의로(optionally) 클로즈되기 전에 뒤따른다. P1 심볼은 페이로드 데이터를 운반하지 않고 따라서 주파수가 인터리브될 필요가 없는데 반해, 나머지 유형의 심볼들은 페이로드 데이터를 운반하므로 인터리빙이 필요하다. 주어진 심볼에 대해, 그것이 운반하는 데이터 셀의 수는, 흩어진 파일럿 패턴의 선택, SISO/MISO, 확장된 대역, 및 일반적으로 송신기에 대해 선택된 파라미터(시스템 구성)의 특정 조합에 의존한다. 그러나, 주어진 구성에 대해, 임의의 한 OFDM 심볼에 의해 운반된 셀의 수는 심볼 유형에 의존한다. 따라서, P2 심볼은 통상적으로 Pd 심볼보다 적은 데이터 셀을 운반하는 한편, FC 심볼은 P2 심볼보다 한층 더 적은 데이터 셀을 운반한다.
상술한 바와 같이, 32K 시스템에 대해 심볼 2n-1(홀수)이 후속하는 심볼 2n(짝수)의 송신을 고려한다. 심볼 2n-1이 P2 심볼이고 심볼 2n이 Pd 심볼이라고 가정한다. 그 때, Pd 심볼은 P2 심볼보다 더 많은 데이터 셀 용량을 가지므로, 심볼 2n에 대한 기입 어드레스의 범위는 심볼 2n-1에 대한 판독 어드레스의 범위를 초과할 것이다. 어드레스가 의사 랜덤 방식으로 생성되기 때문에, 상기의 또 다른 결과는 기입 및 판독 어드레스의 시퀀싱(sequencing)도 달라진다는 것이다. 이는, 단일 메모리로 홀짝 인터리빙을 구현하는 것이 더 이상 사소한 작업이 아니라는 것을 의미한다. 그럼에도, 2개의 개별 메모리를 사용해서 홀짝 인터리빙을 구현하는 것은 가능하며, 메모리 각각은, Nmax가 대역폭 확장 모드에서 임의의 유형의 심볼에 의해 전달될 수 있는 데이터 셀의 최대 수인 사이즈 Nmax 기억 장소(locations)를 갖지만, 이는 2배의 메모리를 2 Nmax를 요구할 것이다. Nmax는 선택된 FFT 사이즈 또는 OFDM 모드에 의존한다는 것을 주지해야 한다.
간략하게 설명되는 바와 같이, 본 발명은, 주파수 인터리빙이 사이즈 Nmax 기억 장소의 메모리 하나만을 사용해서 여전히 구현될 수 있는 구성을 제공한다.
홀수 인터리버의 최적 사용
도 4에 도시된 바와 같이, 2개의 심볼 인터리빙 프로세스, 즉, 짝수 심볼을 위한 프로세스 및 홀수 심볼을 위한 프로세스는 인터리빙 동안 사용되는 메모리의 양이 감소될 수 있게 한다. 도 4에 도시된 예에서, 홀수 심볼에 대한 기입 순서는 짝수 심볼에 대한 판독 순서와 동일하며, 이에 따라 홀수 심볼이 메모리로부터 판독되는 동안, 짝수 심볼은 방금 판독된 기억 장소로 기입될 수 있고, 이어서, 짝수 심볼이 메모리로부터 판독되면, 후속하는 홀수 심볼이 방금 판독된 기억 장소로 기입될 수 있다.
공동 계류중인 영국 특허 출원 번호 제0722728.3에 개시된 바와 같이, 이 출원은, DVB-T에 대한 2k 및 8k 심볼 인터리버 및 DVB-H에 대한 4k 심볼 인터리버에 대해 설계되는 인터리빙 기술이 짝수 심볼 보다 홀수 심볼에 대해 더 양호하게 동작한다는 것을 발견하였다. 이는, 인터리버 입력에서 인접한 부반송파들의 인터리버 출력에서의 평균 거리가 짝수 심볼에 대한 인터리버에 있어서 보다 홀수 심볼에 대한 인터리버에 있어서 더 크기 때문이다.
이해되는 바와 같이, 심볼 인터리버를 구현하는데 요구되는 인터리버 메모리의 양은 COFDM 반송파 심볼로 매핑될 데이터 심볼의 수에 의존한다. 따라서, 16k 모드 심볼 인터리버는 32k 모드 심볼 인터리버를 구현하기 위해 요구되는 메모리의 반을 요구하고, 간략하게, 8k 심볼 인터리버를 구현하기 위해 요구되는 메모리의 양은 16k 인터리버를 구현하기 위해 요구되는 메모리의 반이다. 따라서, 주어진 모드의 심볼 인터리버를 구현할 수 있는 송신기 또는 수신기에 있어서, 그 수신기 또는 송신기는, 주어진 모드의 반 또는 그보다 적은 수에 대해 2개의 홀수 인터리빙 프로세스를 구현하기에 충분한 메모리를 가질 것이다. 예를 들어, 32K 인터리버를 포함하는 수신기 또는 송신기는, 각각 자신의 16K 메모리를 갖는 2개의 16K 홀수 인터리빙 프로세스를 수용하기에 충분한 메모리를 가질 것이다.
따라서, 홀수 인터리빙 프로세스뿐만 아니라 짝수 인터리빙 프로세스가 수행되지 않을 것으로 보이는 사실을 설명하기 위해서, 다수의 변조 모드를 수용할 수 있는 심볼 인터리버가 구성될 수 있고, 그에 따라, 최대 모드에서 반송파 수의 절반 또는 그 미만을 포함하는 모드에 있을 경우, 홀수 심볼 인터리빙 프로세스만이 사용되게 된다. 예를 들어, 32K 모드가 가능한 송신기/수신기에서, 더 적은 반송파(즉, 16K, 8K, 4K 또는 1K)를 갖는 모드에서 동작할 경우, 개별 홀수 및 짝수 심볼 인터리빙 프로세스를 사용하기 보다는 2개의 홀수 인터리버가 사용될 것이다. 영국 특허 출원 번호 제0722728.3호에 개시된 바와 같이, 2개의 홀수 인터리버를 사용하는 인터리버의 성능은, 단일의 홀수 온니(odd only) 인터리버를 사용하는 것보다 일련의 홀수 온니 인터리버를 사용함으로써 더욱 향상될 수 있으며, 그에 따라, 인터리버에 대한 임의의 비트의 데이터 입력은 OFDM 심볼에서 동일한 반송파를 항상 변조하지는 않게 된다. 이는, 인터리버 어드레스 모듈로에 데이터 반송파의 수 오프셋을 부가하거나, 또는 인터리버에서의 순열의 시퀀스를 사용해서 달성될 수 있다. 인터리버 어드레스 모듈로에 데이터 반송파의 수 오프셋을 부가하는 것은 OFDM 심볼을 효과적으로 시프트(shift) 및 랩라운드(wrap-round)하여, 인터리버에 대한 임의의 비트의 데이터 입력이 OFDM 심볼에서 동일한 반송파를 항상 변조하지는 않게 된다.
또한, 오프셋은 랜덤 시퀀스일 수 있으며, 이 랜덤 시퀀스는 유사한 OFDM 심볼 인터리버로부터 다른 어드레스 생성기에 의해 생성될 수 있거나 또는 소정의 다른 수단에 의해 생성될 수 있다. 이에 더하여, 공동 계류중인 영국 특허 출원 제0722728.3호는, 인터리버에 일련의 순열을 사용하여, 인터리버에 대한 임의의 비트의 데이터 입력이 OFDM 심볼에서 동일한 반송파를 항상 변조하지는 않을 가능성을 증가시키는 것을 개시한다.
상술한 바와 같이, DVB-T2에서, 주파수 인터리버가 동작하는 2개의 형태가 존재한다. 이 형태의 선택은 OFDM의 FFT 사이즈 또는 모드의 선택에 의해 결정된다. 따라서, 모드 1K, 2K, 4K, 8K, 및 16K에서, 주파수 인터리버는 홀수-온니(odd-only) 형태에서 동작가능하고, 모드 32K에서는, 상술한 바와 같이 홀-짝 형태에서 동작한다. 홀수-온니 형태에서, 인터리버 수학식은 다음과 같이 변형될 수 있다:
q=0,...,Nm-1에 있어서 짝수 심볼에 대해 yq=xH0(q)
q=0,...,Nm-1에 있어서 홀수 심볼에 대해 yq=xH1(q)
여기에서, H0(q)는 짝수 심볼의 반송파 q에 대해 생성되는 의사 랜덤 어드레스이고, H1(q)는 홀수 심볼의 반송파 q에 대해 생성되는 의사 랜덤 어드레스이다. 사실상 홀수 및 짝수 심볼에 대해 개별 어드레스 생성기가 존재한다. 각 FFT 사이즈에 대한 이러한 쌍의 어드레스 생성기 회로가 DVB-T2 권고[2]에 개시되어 있다. 홀수 온니 인터리버가 개념적으로 각각 사이즈 Nbwx 기억 장소를 갖는 2개의 개별 메모리를 요구하지만, DVB-T2 송신기 및/또는 수신기의 실제 구현은 모든 FFT 사이즈를 지원해야 한다는 것이 고려된다. 따라서 이러한 구현에서, 32K에 대한 홀짝 인터리빙을 구현하기에 충분한 메모리가 존재한다. 그러한 메모리는 2개의 16K, 4개의 8K, 8개의 4K, 16개의 2K, 및 32개의 1K 주파수 인터리버를 지원하기에 충분한 용량을 이미 갖고 있다. 그 결과, 홀수 온니 인터리빙은 추가의 메모리를 요구하지 않게 되는데, 이는, 32K 홀짝 인터리빙에 대해 이미 이용가능한 대용량 메모리가, 홀수 온니 인터리빙에서 더 작은 FFT 사이즈에 대해 요구되는 2개의 메모리 블록으로 나뉠 수 있기 때문이다. 따라서, 본 발명의 기술은, 최소 메모리로 32K 홀-짝 인터리빙을 구현하기 위한 방법을 제공한다.
최소 메모리 요건
본 발명의 기술은, 32K 모드에서 최소량의 메모리가 사용될 수 있는 구성을 제공한다. 상술한 바와 같이, 32K 모드인 최대 메모리 사이즈 동작 모드에 대한 본 발명의 기술에 따르면, 홀짝 인터리빙 기술에는 최소량의 메모리가 요구된다. 또한, 상술한 바와 같이, 데이터 셀 또는 부반송파의 수는 심볼들 간에서 변하므로, 심볼 기반(on a symbol by symbol basis) 32K 모드에서, 요구되는 메모리 양을 줄이기 위해, 본 발명의 기술은 최대 32K 모드에 대한 심볼 인터리빙에 단일 메모리만 사용되도록 하는데, 여기서 기입 어드레스 및 판독 어드레스의 범위는 연속적 홀짝 심볼에 대해 변한다.
본 발명의 기술의 일예로서, 32K 모드에서 이용가능한 최대 메모리 사이즈에 대한 동작의 홀짝 모드에 대한 제어부(224)의 동작을 도시하는 도 7에 도시된 순서도에 의해 제시된다. 도 7의 순서도에 도시된 32K 홀짝 주파수 인터리버는 다음의 목록을 사용한다:
ㆍ N bwx (n)는, 심볼 n에서의 데이터 반송파의 수를 나타낸다;
ㆍ Addr은, 32K에 대해 도 1의 등가물에 의해 생성되는 의사 랜덤 어드레스이다;
ㆍ 입력은 주파수 인터리버에 대한 데이터 셀 입력이고, InCell에 저장된다;
ㆍ CellOut는 주파수 인터리버로부터의 데이터 셀 출력이다;
ㆍ RAM은 Nmax 기억 장소 주파수 인터리버 메모리이고, 여기에서 Nmax는, 확장된 대역폭, 즉, Nmax=max(Nbwx)을 포함하는 모든 심볼 형태에 대한 데이터 셀의 최대 수이다.
ㆍ m은 OFDM 심볼 당 데이터 셀에 대한 카운터이다.
ㆍ 함수 Calc(Nbwx(n))는 룩업 테이블이다: DVB-T2 물리층 프레임 내의 심볼 넘버 n이 주어지고, 심볼 n의 형태는 다른 시스템 구성 파라미터와 관련하여 결정될 수 있다. 심볼의 형태가 공지되면, Nbwx는 DVB-T2 명세 [2]의 적절한 표로부터 룩업될 수 있다.
본 발명의 기술에 따르면, 도 7에 의해 도시된 바와 같이, 데이터 셀은, 생성된 어드레스가 현재 심볼에 대해 유효할 때만, 입력으로부터 판독되고, 그렇지 않으면, 입력은 판독되지 않는다. 동등하게, 데이터 셀은, 생성된 어드레스가 이전 심볼에 대해 유효할 때만, 인터리버의 출력에 기입된다. 도 7에 도시된 순서도에 의해 표시되는 제어부(224)의 동작이 이제 설명될 것이다.
단계 S1에서, 순서도에 표시되는 변수가 초기화된다. 따라서 OFDM 심볼 m 당 데이터 셀의 수에 대한 카운터가 초기화되고(m=0), 심볼 n의 카운트가 초기화되고(n=0), 짝수 심볼 플래그가 참이 되도록 초기화되고(Even=1), 심볼 n에 대한 반송파의 수(Nbwx(n)) 및 심볼 n-1에 대한 반송파의 수(Nbwx(n-1))가 서로 동일하게 되도록 초기화되고, 인-인에이블(in-enable) 플래그가 1(참)로 설정된다.
S2: 단계 S2에서, 어드레스는 어드레스 버스 212.2의 출력으로부터 어드레스 생성기에 의해 생성되고, 어드레스 검사 회로(216)로부터 제어부(220)로 판독된다.
S4: 결정 포인트 S4에서, 인-인에이블 플래그가 검사되고, 만약 참이면 데이터 셀이 주파수 인터리버로 입력되고, 버퍼 Incell에 저장된다. 거짓이면, 프로세싱은 단계 S8로 진행한다.
S8: 단계 S8에서 짝수 심볼 플래그가 참으로 설정되면, 즉, 현재 심볼이 짝수 심볼이면, 아웃-인에이블(out-enable) 플래그는, 함수 Nbwx(n-1)을 사용해서 룩업 테이블(105)을 액세싱함으로써 이전 OFDM 심볼인, 단계 S10에서의 (n-1)번째 OFDM 심볼에서의 데이터 반송파의 전체수보다 생성된 어드레스가 작은지 여부에 따라서 설정된다. 심볼이 홀수이면, 프로세싱은 단계 S12로 진행하고, 짝수 심볼에 대해서와 같이 함수 Nbwx(n-1)을 사용해서, OFDM 심볼에 대한 데이터 셀에 대한 현재 카운터가 이전 OFDM 심볼(n-1)에 대해 이용가능한 반송파의 전체 수보다 작은지 여부에 따라서 출력 플래그가 설정된다.
S14, S16: 출력 인에이블 플래그(아웃-인에이블)는 참인지 거짓인지 여부를 결정하도록 검사된 다음, 홀수 및 짝수 심볼로 갈라진다. 출력 인에이블 플래그가 참이면(예), 프로세싱은 짝수 및 홀수 심볼 각각에 대해 단계 S18 및 단계 S20으로 진행한다.
S18: 단계 S14로부터의 출력 인에이블 플래그가 참이면, 데이터 심볼은 생성된 어드레스에서 메모리로부터 판독되고, 인터리버 메모리로부터 출력된다(셀 아웃(cell out)).
S20: 단계 S16으로부터의 출력 인에이블 플래그가 참이면, 현재 심볼에 대한 카운터 m에 대해 메모리 어드레스에서의 데이터 심볼이 인터리버로부터 출력된다(셀 아웃).
결정 포인트 S14 및 S16으로부터의 출력 인에이블 플래그가 거짓이면, 프로세싱은 단계 S22 및 S24로부터의 짝수 및 홀수 심볼에 대해 진행한다.
S22: 생성된 어드레스(단계 S2에서)가, 룩업 테이블 함수 Nbwx(n)로부터 결정되는 바와 같은 현재 심볼에서 이용가능한 데이터 심볼의 수보다 작은지 여부에 따라서, 인-인에이블 플래그가 단계 S22에서 설정된다.
S24: OFDM 심볼에 대한 데이터 심볼의 현재 카운트 m이 현재 OFDM 심볼 Nbwx(n)에 대한 반송파의 전체 수보다 작은지 여부에 따라서 인에이블 플래그가 설정된다.
그 다음, 프로세싱은 결정 단계 S26 및 S28에서 각각 짝수 및 홀수 브랜치에 대해 진행한다.
S26: 인-인에이블 플래그가 참으로 설정되면, 수신된 셀(Incell)은 단계 S2에서 어드레스 생성기에 의해 생성된 어드레스에서 인터리버 메모리로 기입된다.
S28: 입력 인에이블 플래그가 참이면, 수신된 데이터 셀은, 데이터 셀 m에 대해 현재 카운터에 의해 표시되는 어드레스에서 메모리에 기입된다.
결정 단계 S26 및 S28에서 인-인에이블 플래그가 거짓이면, 프로세싱은 카운터 m이 증분되는 단계 S34로 진행한다. 그 다음 프로세싱은 단계 S36으로 진행한다.
S36: 결정 포인트 S36에서 현재 OFDM 심볼에 대한 데이터 셀의 현재 카운트의 수는, 그 수가 현재 OFDM 심볼에서 전달될 수 있는 데이터 셀의 최대 수(부반송파의 수)와 현재 동일한지 여부를 결정하도록 검사된다. 만약 그 결과가 참이면, 프로세싱은 단계 S38로 진행한다. 만약 그 결과가 거짓이면, 프로세싱은, 다음 어드레스가 도 5에 도시된 바와 같은 어드레스 생성기 회로에 대해 생성되는 단계 S2로 다시 돌아가서 반복된다.
S38: 현재 OFDM 심볼에 대한 부반송파의 수에 대한 카운터 m에 도달하면, 단계 S36에서 결정되는 바와 같이, 짝수 심볼 플래그는 토글되고, 현재 OFDM 심볼에 대한 데이터 심볼 수의 카운터는 0으로 리셋되고(m=0), 심볼의 수는 증가된다. 또한 인-인에이블 플래그가 참으로 설정되고, 룩업 테이블이 사용되어 룩업 테이블(105)로부터 현재 OFDM 심볼로 매핑될 수 있는 데이터 셀의 수를 검색한다.
32K 이외의 다른 FFT 사이즈들에 대한 홀수 온니 주파수 인터리버의 구현 방법이 도 8의 순서도에 도시된다. 위의 홀짝 경우에 대해 정의되는 변수에 더하여 다음 항목들도 포함된다:
ㆍ Addr0 이는 의사 랜덤 어드레스 H0(q)이다.
ㆍ Addr1 이는 의사 랜덤 어드레스 H1(q)[2]이다.
인터리버 입력으로부터의 그리고 출력으로의 데이터 셀의 판독 및 기입 각각은 또한 생성된 어드레스의 유효성에 의해 게이트된다. 인터리버 메모리로 판독되는 데이터 셀은 다음과 같이 저장된다: 짝수 심볼로부터의 데이터 셀은 기억 장소 0 내지 Nmax-1에 저장되는 한편, 홀수 심볼로부터의 데이터 셀은 기억 장소 Nmax 내지 2Nmax-1에 저장된다.
도 8에 도시된 순서도는 다음과 같이 요약된다:
S50: 단계 S50에서, 프로세스에 대한 변수가 초기화되어, 현재 OFDM 셀에 대한 현재 데이터 심볼 m의 카운터가 제로로 초기화되고(m=0), OFDM 심볼의 현재 카운트는 0으로 초기화된 n이 된다(n=0). 짝수 심볼 플래그는 1로 설정되고(참), 생성된 어드레스의 최대 수는, 예를 들어, 룩업 테이블(105)로부터 이 값을 검색함으로써, 또는 이용가능한 현재 수를 결정함으로써, 함수 Calc(Nbwx(n))로부터 현재 OFDM 심볼에 대해 결정된다. 이전 OFDM 심볼 (n-1)에 매핑될 수 있는 데이터 셀의 최대 수는 현재 OFDM 심볼에 대한 최대 수와 동일하게 설정된다. 입력 인에이블 플래그는 또한 참으로 설정된다.
S52: 결정 포인트 S52에서, 입력 인에이블 플래그는 자신이 현재 참인지 여부를 결정하도록 검사된다. 그 결과가 참이면, 프로세싱은 단계 S54로 진행하고, 현재 데이터 심볼이 입력되고, 변수 버퍼 "인-셀(in-cell)"에 저장된다. 그 결과가 참이 아니면, 프로세싱은 단계 S56으로 진행한다.
S56: 단계 S56에서, 어드레스는, 현재 심볼이 짝수 OFDM 심볼인지 또는 홀수 OFDM 심볼인지 여부(각각 Addr1, Addr0)에 따라서, 도 6에서 도시된 바와 같은 어드레스 생성기 회로에 의해 생성된다.
S58: 결정 포인트 S58에서, 현재 OFDM 심볼이 홀수 심볼인지 또는 짝수 심볼인지 여부가 결정된다. 현재 심볼이 짝수 심볼이면, 프로세싱은 단계 S60으로 진행하고, 현재 심볼이 홀수 심볼이면, 프로세싱은 단계 S62로 진행한다.
S60: 출력 인에이블 플래그는, 짝수 어드레스(Addr1)가 이전 OFDM 심볼 Nbwx(n-1)에 대해 이용가능한 반송파의 최대 수보다 작은지 여부에 따라서, 참 또는 거짓으로 설정된다.
S62: 현재 심볼이 홀수 심볼이면, 출력 인에이블 플래그는, 홀수의 생성된 어드레스(Addr0)가 이전 OFDM 심볼 Nbwx(n-1)에서 이용가능한 반송파의 최대 수보다 작은지 여부에 따라서, 참 또는 거짓으로 설정된다.
그 다음, 프로세싱은 결정 포인트 S64 및 S66에서 각각 짝수 및 홀수 브랜치에 대해 진행한다.
결정 포인트 S64에서, 출력 인에이블 플래그가 참인지 여부가 결정된다. 그 결과가 참이면, 프로세싱은 단계 S68로 진행하고, 데이터 심볼이, 위치 Nmax 플러스 짝수의 생성된 어드레스(Addr1)에서 인터리버 메모리로부터 검색되어, 인터리버로부터 출력되기 위해 출력 셀 버퍼(CellOut)에 저장된다.
S70: 출력 인에이블 플래그가 홀수 OFDM 심볼에 대해 참이면, 데이터 심볼은 홀수의 생성된 어드레스(Addr0)에서 검색되어, 인터리버로부터 출력되기 위해 셀-아웃(cell-out) 데이터 버퍼(CellOut)에 저장된다.
S64 및 S66에서의 결정 포인트가 둘 다, 출력이 인에이블되지 않는 거짓이면, 프로세싱은 각각 짝수 및 홀수 브랜치에 대해 단계 S72, S74로 진행한다.
S72: 단계 S72에서, 입력 인에이블 플래그가, 현재 OFDM 심볼에 대한 데이터 심볼의 현재 카운트가 현재 OFDM 심볼 Nbwx(n)에 의해 전달될 수 있는 데이터 심볼의 최대 수보다 작은지 여부에 따라서, 참 또는 거짓으로 설정된다.
S74: 홀수 OFDM 심볼 브랜치에서의 대응하는 동작에 대해, 입력 인-인에이블 플래그는, 현재 OFDM 심볼 n에 대한 데이터 심볼 m의 현재 카운트가 현재 OFDM 심볼 Nbwx(n)에 대해 이용가능한 데이터 심볼의 수보다 작은지 여부에 따라서, 참 또는 거짓으로 설정되고, 이는 단계 S72에서 수행된 동작에 대응하는 동작을 제공한다.
그 다음, 프로세싱은 단계 S76, S78에서의 결정 포인트로 홀수 및 짝수 OFDM 심볼 브랜치에 대해 진행한다.
S76: 결정 포인트 S76에서, 입력 인에이블 플래그 인-인에이블이 분석되고, 그것이 참이면, 입력 셀 버퍼(InCell)의 데이터 심볼은 프로세스 단계 S80에서 카운터 n에 의해 식별되는 메모리 어드레스에서 인터리버 메모리로 기입된다.
S78: 홀수 OFDM 심볼에 대해 대응하는 동작에 대해, 입력 버퍼(InCell)의 수신된 데이터 심볼은 프로세스 단계 S82에서 어드레스 Nmax+n에서 인터리버 메모리로 기입된다.
그렇지 않으면, 결정 포인트 S76 및 S78로부터, OFDM 심볼에 대한 데이터 심볼의 수에 대한 카운터가 단계 S84에서 증분되고, 프로세싱은 결정 단계 S86으로 진행한다.
S86: 결정 포인트 S86에서, 현재 OFDM 심볼에 대해 수신된 데이터 심볼의 현재 수에 대한 카운터가, 룩업 테이블(105) Nbwx(n)로부터 검색되는 바와 같은, 현재 OFDM 심볼로 매핑될 수 있는 심볼의 최대 수와 동일한지 여부가 결정된다. 데이터 심볼의 최대 수가 이미 현재 OFDM 심볼로 매핑되었다면, 프로세싱은 단계 S88로 진행한다. 그렇지 않으면, 프로세싱은 단계 S52로 다시 돌아간다.
S88: 현재 OFDM 심볼이, 전달할 수 있는 데이터 심볼의 최대 수에 도달했다면, 짝수 심볼 플래그는 토글되고, OFDM 심볼의 수는 증가되고, 현재 OFDM 심볼에 대한 데이터 심볼의 수에 대한 카운터는 제로로 리셋되고(m=0), 입력 인에이블 플래그는 참으로 설정된다. 그 다음 룩업 테이블(105)은 후속하는 OFDM 심볼 n, Nbwx(n)에 매핑될 수 있는 데이터 심볼의 최대 수에 대해 질의된다.
수신기
도 9는 본 발명의 기술이 사용될 수 있는 수신기의 예시적 도면을 제공한다. 도 9에 도시된 바와 같이, OFDM 신호는 안테나 또는 유선 링크(예를 들어, 케이블)(300)에 의해 수신되고, 튜너(302)에 의해 검출되어, 아날로그 디지털 변환기(304)에 의해 디지털 형태로 변환된다. 가드 간격 제거 프로세서(306)는, 공지된 기술에 따라서, 내장-시그널링 디코딩부(311)와 함께 동작하는 채널 추정 및 정정기(310)와 함께 고속 푸리에 변환(FFT;Fast Fourier Transform) 프로세서(308)를 사용해서 데이터가 OFDM 심볼로부터 복구되기 전에, 수신된 OFDM 심볼로부터 가드 간격을 제거한다. 복조된 데이터는 매퍼(312)로부터 복구되어 심볼 디인터리버(314)로 공급되고, 이 심볼 디인터리버(314)는, 수신된 데이터 심볼을 역 매핑하여 디인터리빙된 데이터로 출력 데이터 스트림을 재생성하도록 동작한다.
인터리버 메모리(340) 및 어드레스 생성기(342)를 갖는 심볼 디인터리버(314)는 도 9에 도시된 바와 같이 데이터 처리 장치로부터 형성된다. 인터리버 메모리는 도 4에 도시된 바와 같고, 이미 상술한 바와 같이 어드레스 생성기(342)에 의해 생성된 어드레스의 세트를 활용함으로써 디인터리빙을 가능하게 하도록 동작한다. 어드레스 생성기(342)는 도 8에 도시된 바와 같이 형성되고, 대응하는 어드레스를 생성하여, 각 COFDM 부반송파 신호로부터 복구된 데이터 심볼을 출력 데이터 스트림으로 매핑하도록 구성된다.
도 9에 도시된 COFDM 수신기의 잔여 부분은 에러 정정 디코딩(318)을 가능하게 하여, 에러를 정정하고 소스 데이터의 추정을 복구하도록 제공된다.
수신기 및 송신기 둘 다에 있어서 본 발명의 기술에 의해 제공되는 하나의 장점은, 수신기 및 송신기에서 동작하는 심볼 인터리버 및 심볼 디인터리버가 생성 다항식 및 순열 순서를 변경함으로써 1k, 2k, 4k, 8k, 16k, 및 32k 모드 사이에서 스위칭될 수 있다는 것이다. 따라서, 도 10에 도시된 어드레스 생성기(342)는, 홀/짝 COFDM 심볼이 있는지 여부를 나타내는 입력(346)뿐만 아니라, 데이터를 전달하는데 사용되는 부반송파의 수의 표시를 제공하는 입력(344)을 포함한다. 이에 따라, 도 5 또는 6 중 어느 하나에 도시된 바와 같은 어드레스 생성기와 함께, 심볼 인터리버 및 디인터리버가 도 3 및 4에 도시된 바와 같이 형성될 수 있기 때문에, 유연한 구현이 제공된다. 따라서, 어드레스 생성기는, 각 모드에 대해 표시되는 생성 다항식 및 순열 순서를 변경함으로써 상이한 모드에 적응될 수 있다. 예를 들어, 이는 소프트웨어 변경을 이용해서 수행될 수 있다. 대안적으로, 다른 실시예에서, DVB-T2 송신의 모드를 나타내는 내장 신호는, 내장-시그널링 처리부(311)의 수신기에서 검출되고, 검출된 모드에 따라서 심볼 디인터리버를 자동적으로 구성하는데 사용될 수 있다.
2k, 4k 및 8k 모드에 대한 어드레스 생성기의 예, 및 대응하는 인터리버가 유럽 특허 출원 번호 제04251667.4호에 개시되고, 그 내용은 본 명세서에서 참조로서 통합된다. 0.5k 모드에 대한 어드레스 생성기가 공동 계류중인 영국 특허 출원 번호 제0722553.5에 개시된다.
본 발명의 사상에서 벗어나지 않으면서 상술한 실시예들에 대해 다양한 수정들이 이루어질 수 있다. 구체적으로, 본 발명의 양상들을 나타내는데 사용된 생성 다항식 및 순열 순서의 예시적 표현은 제한적인 것으로 의도되지 않으며, 동등한 형태의 생성 다항식 및 순열 순서로 확장된다.
이해되는 바와 같이, 도 1 및 9에 각각 도시된 송신기 및 수신기는 단지 예로서 제공되는 것이고 제한의 의도는 아니다. 예를 들어, 비트 인터리버와 매퍼에 대한 심볼 인터리버와 디인터리버의 위치 및 매퍼의 위치는 변경될 수 있다는 것을 이해할 것이다. 이해되는 바와 같이, 인터리버가 v 비트 벡터 대신에 I/Q 심볼을 인터리빙하더라도, 인터리버 및 디인터리버의 효과는 그 상대적 위치에 의해 변경되지 않는다. 대응하는 변화가 수신기에서 이루어질 수 있다. 따라서, 인터리버 및 디인터리버는 상이한 데이터 형태에서 동작가능하며, 예시적 실시예들에 기술된 위치로 상이하게 배치될 수 있다.
상술한 바와 같이, 특정 모드의 구현과 관련하여 설명한, 인터리버의 생성 다항식 및 순열 코드는, 그 모드에 대한 반송파의 수에 따라서 선정된 최대 허용 어드레스를 변경함으로써, 다른 모드에 동일하게 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들은, 본 명세서에서 참조된 DVB-T 및 DVB-H와 같은 DVB 표준의 애플리케이션을 발견하였다. 예를 들어, 본 발명의 실시예들은 휴대용 이동 단말의 DVB-H 표준에 따라 동작하는 송신기 또는 수신기에서 이용될 수 있다. 이동 단말은, 예를 들어, 이동 전화(제2, 제3 또는 그 이상 세대의) 또는 개인 휴대 정보 단말기(PDA;Personal Digital Assistants) 또는 태블릿(Tablet) PC에 집적될 수도 있다. 이러한 이동 단말은, 빌딩 내에서, 또는 예를 들어, 자동차 또는 기차와 같이 높은 속도로 움직이는 경우에도 DVB-H 또는 DVB-T 호환 신호를 수신할 수 있다. 이동 단말은 예를 들어, 배터리, 주 공급 전력 또는 저전압 DC 공급기에 의해 전력을 공급받을 수 있거나, 또는 자동차 배터리로부터 전력을 공급받을 수 있다. DVB-H에 의해 제공될 수 있는 서비스는, 음성, 메시징, 인터넷 브라우징, 라디오, 정지 및/또는 이동 비디오 영상, 텔레비젼 서비스, 양방향 서비스, 주문형 비디오 또는 유사 비디오, 및 옵션을 포함할 수 있다. 서비스들은 서로 함께 동작가능하다. 본 발명이 DVB의 애플리케이션으로 한정되는 것은 아니며, 고정 및 이동 둘 다의 송신 또는 수신에 대한 다른 표준으로 확장될 수 있다는 것을 이해할 것이다.
인용 문헌
[1] ETSI, "디지털 위성 텔레비젼 EN300 744 v1.1.2에 대한 디지털 비디오 방송(DVB) 프레이밍 구조, 채널 코딩 및 변조", 1997년 8월.
[2] DVB, "제2 세대 디지털 위성 텔레비젼 방송 시스템(DVB-T2)에 대한 디지털 비디오 방송(DVB) 프레임 구조, 채널 코딩 및 변조; EN302 755 v1.1.1의 초안", 2008년 5월.
1: 소스 코딩 및 다중화
2: 비디오 코더
4: 오디오 코더
6: 데이터 코더
22: 적응 에너지 확산
24: LDPC BCH 인코더
26: 비트 인터리버
28: 비트 성상 매퍼
30: 시간 인터리버
32: 프레임 빌더
33: 심볼 인터리버
36: 파일롯 + 내장 시그널링
37: OFDM 심볼 빌더
38: OFDM 변조기
40: 가드 간격 삽입
44: 전단
66: 성상 매퍼
32: 프레임 빌더
100: 메모리
102: 어드레스 생성기

Claims (13)

  1. 인터리빙된 데이터 심볼들의 세트들로서 배열되고 OFDM 심볼들이 상이한 수의 부반송파 (sub-carrier) 신호들을 갖는 OFDM 심볼들로부터 수신된 데이터 심볼들의 세트들을 디인터리빙하기 위한 데이터 처리 장치로서,
    상기 데이터 처리 장치는 두 세트의 데이터 심볼들로부터의 데이터 심볼들을 저장하기 위한 복수의 메모리 위치들을 갖는 메모리를 포함하고,
    데이터 심볼들의 상기 메모리 위치들에의 판독 및 기입은, OFDM 심볼의 부반송파 신호들의 수가 OFDM 심볼의 부반송파 신호들의 최대 개수의 1/2 이하이면, 제1 세트의 데이터 심볼들로부터의 데이터 심볼의 판독은 제1 메모리 위치로부터 되고 제2 세트의 데이터 심볼들로부터의 데이터 심볼의 기입은 상이한 메모리 위치에서 되며, OFDM 심볼의 부반송파 신호들의 수가 OFDM 심볼의 부반송파 신호들의 최대 개수의 1/2 초과이면, 제1 세트의 데이터 심볼들로부터의 데이터 심볼이 한 메모리 위치로부터 판독됨에 따라 제2 세트의 데이터 심볼들로부터의 데이터 심볼은 직전에 판독된 메모리 위치에 기입되도록 구성되며,
    상기 메모리 위치들에 대한 판독 및 기입 어드레스들은 각각의 OFDM 심볼들에 대한 부반송파 신호들의 수의 값에 따라 데이터 심볼들의 세트를 디인터리빙하기 위해 유효한 것이며, 상기 값은 상기 OFDM 심볼들에서 내장 시그널링으로부터의 것인
    데이터 처리 장치.
  2. 제1항에 있어서, 상이한 동작 모드들에 따라 배열된 OFDM 심볼들로부터의 데이터 심볼들의 세트들을 디인터리빙하도록 구성되고, 각각의 동작 모드들은 상이한 수의 부반송파 신호들을 갖는 데이터 처리 장치.
  3. 제2항에 있어서, 상기 동작 모드의 표시는 내장 시그널링에서 수신되는 데이터 처리 장치.
  4. 제2항 또는 제3항에 있어서, 상기 심볼들 중 적어도 하나의 심볼에 대한 동작 모드는 32k 동작 모드인 데이터 처리 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 OFDM 심볼의 부반송파 신호들의 최대 개수는 32768인 데이터 처리 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 제1 세트의 데이터 심볼들로부터의 데이터 심볼은 프리앰블 OFDM 심볼이고 제2 세트의 데이터 심볼들로부터의 데이터 심볼은 데이터 운반 OFDM 심볼이고 상기 프리앰블 OFDM 심볼은 상기 데이터 운반 OFDM 심볼보다 적은 부반송파 심볼들을 갖는 데이터 처리 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 제1 세트의 데이터 심볼들로부터의 데이터 심볼은 제2 세트의 데이터 심볼들로부터의 데이터 심볼들에 비교하여 확장된 대역폭을 갖는 데이터 처리 장치.
  8. 삭제
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 데이터 처리 장치는 상기 OFDM 심볼들에 대한 부반송파들의 수를 결정하기 위하여 검출된 내장 시그널링을 룩업 테이블과 비교하도록 구성되는 데이터 처리 장치.
  10. 제1항 내지 제3항 중 어느 한 항의 데이터 처리 장치를 포함하는 텔레비전 서비스 수신기.
  11. 제1항 내지 제3항 중 어느 한 항의 데이터 처리 장치를 포함하는 차.
  12. 제1항 내지 제3항 중 어느 한 항의 데이터 처리 장치를 포함하는 이동 전화.
  13. 인터리빙된 데이터 심볼들의 세트들로서 배열되고 OFDM 심볼들이 상이한 수의 부반송파 (sub-carrier) 신호들을 갖는 OFDM 심볼들로부터 수신된 데이터 심볼들의 세트들을 디인터리빙하기 위한 데이터 처리 방법으로서,
    상기 방법은 데이터 심볼들을 메모리 위치들에 대해 판독 및 기입하는 단계를 포함하고, OFDM 심볼의 부반송파 신호들의 수가 OFDM 심볼의 부반송파 신호들의 최대 개수의 1/2 이하이면, 제1 세트의 데이터 심볼들로부터의 데이터 심볼의 판독은 제1 메모리 위치로부터 되고 제2 세트의 데이터 심볼들로부터의 데이터 심볼의 기입은 상이한 메모리 위치에서 되며, OFDM 심볼의 부반송파 신호들의 수가 OFDM 심볼의 부반송파 신호들의 최대 개수의 1/2 초과이면, 제1 세트의 데이터 심볼들로부터의 데이터 심볼이 한 메모리 위치로부터 판독됨에 따라 제2 세트의 데이터 심볼들로부터의 데이터 심볼은 직전에 판독된 메모리 위치에 기입되며,
    상기 메모리 위치들에 대한 판독 및 기입 어드레스들은 각각의 OFDM 심볼들에 대한 부반송파 신호들의 수의 값에 따라 데이터 심볼들의 세트를 디인터리빙하기 위해 유효한 것이며, 상기 값은 상기 OFDM 심볼들에서 내장 시그널링으로부터의 것인
    데이터 처리 방법.
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