KR101826032B1 - 발광다이오드칩과 이의 제조방법 - Google Patents

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Abstract

본 발명은 발광다이오드에 관한 것으로, 특히 고효율의 발광다이오드칩 및 이의 제조방법에 관한 것이다.
본 발명의 특징은 LED칩의 n형 반도체층의 메사 식각에 의해 노출되는 n형 반도체층의 측면, 활성층의 측면 그리고 p형 반도체층의 측면에 절연패턴을 형성하는 것이다.
이를 통해, n형 전극의 사이즈 감소에 따른 소자의 저항이 증가하는 것을 방지할 수 있어, 소자 성능 및 신뢰성이 저하되는 문제점을 해소할 수 있으며, 일반적인 LED칩의 n형 전극과 동일한 사이즈를 유지할 경우에는 n형 전극이 위치하는 n형 반도체층의 면적을 최소화할 수 있어 소자의 효율을 극대화할 수 있다.

Description

발광다이오드칩과 이의 제조방법{Light emitting diode chip and method for fabricating the same}
본 발명은 발광다이오드에 관한 것으로, 특히 고효율의 발광다이오드칩 및 이의 제조방법에 관한 것이다.
최근 새로운 영상매체의 비약적인 발전에 있어서, 발광다이오드(Light Emitting Diode : LED)는 소형, 저소비전력, 고신뢰성 등의 특징을 겸비하여 표시용 광원으로서 널리 이용되고 있다.
또한, LED는 기존의 전구 또는 형광등에 비해 소모 전력이 작고 수명이 길어, 백열전구 및 형광등을 대체하여 일반 조명 용도로 그 사용 영역을 넓히고 있다.
실용화되어 있는 LED의 재료로서 AlGaAs, GaAlp, GaP, InGaAlP등의 5족원소로 As, P를 사용한 3-5족 화합물 반도체가 적색, 황색, 녹색 발광용으로서 이용되고, 특히 녹색, 청색용으로서 이용되는 GaN계 화합물 반도체는 전광판, 조명 장치 등 각종 제품에 적용되고 있다.
이와 같은 일반적인 질화 갈륨계 LED는 n형 반도체층, 활성층, p형 반도체층 및 n형 반도체층 및 p형 반도체층 각각에 형성되는 n형 전극과 p형 전극으로 이루어진다. 따라서, 양공(positive hole)을 제공하는 p형 반도체와 전자(electron)를 제공하는 n형 반도체의 순방향 접합으로 이루어진다.
한편, n형 전극은 n형 반도체층을 메사 식각하여 위치시키게 되는데, 소자의 효율성 향상을 위해서는 식각되는 n형 반도체층의 면적 즉, n형 전극이 위치하는 면적이 작을수록 유리하다.
그러나, 이와 같이 소자의 효율성 향상을 위하여 n형 전극이 위치하는 면적을 줄일 경우, n형 전극의 사이즈 또한 줄어들게 됨에 따라 소자의 저항이 증가하게 되는 문제점을 야기하게 된다. 이를 통해 소자의 순방향 전압(forward voltage)이 증가하게 됨으로써, 소자 성능의 저하를 가져올 뿐만 아니라 신뢰성에 악영향을 주게 된다.
특히, n형 전극은 활성층과 p형 반도체층 그리고 p형 전극과의 간섭이 발생하는 것을 방지하기 위하여, 메사 식각되는 n형 반도체층의 면적에 비해 더욱 작게 형성하므로, 이와 같은 문제점은 더욱 심화된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 소자의 광효율 향상및 n형 전극과 다른 반도체층 또는 p형 전극 간의 쇼트가 발생하는 것을 방지하는 동시에 소자의 저항이 증가하게 되는 것을 방지하고자 하는 것을 제 1 목적으로 한다.
이를 통해, 순방향 전압을 낮추며, 소자의 성능 및 신뢰성을 향상시키고자 하는 것을 제 2 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해, 본 발명은 기판과; 상기 기판 위에 위치하며, 식각에 의해 일부 영역이 제거된 제 1 반도체층과; 상기 제 1 반도체층 상부의 상기 식각되지 않은 영역에 위치하는 활성층과; 상기 활성층 상부에 위치하는 제 2 반도체층과; 상기 제 1 반도체층의 상기 식각에 의해 제거된 상기 영역에 위치하는 제 1 전극과; 상기 제 2 반도체층 상부에 위치하는 제 2 전극과; 상기 식각에 의해 제거된 상기 영역으로 노출되는 상기 제 1 반도체층의 측면과 상기 활성층의 측면과 상기 제 2 반도체층의 측면에 절연패턴을 포함하는 발광다이오드칩을 제공한다.
이때, 상기 절연패턴은 실리콘 산화막(SiO2)이나 실리콘 질화막(SiNx)을 포함하며, 상기 기판과 상기 제 1 반도체층 사이에 버퍼층과 Un-doped GaN층이 위치한다.
그리고, 상기 제 2 반도체층과 상기 제 2 전극 사이에 ZnO, RuO, NiO, CoO, ITO(Indium-Tin-Oxide)의 금속 산화물 중 선택된 하나로 형성된 투명전극이 위치하며, 상기 제 1 전극은 상기 절연패턴과 접촉하며 위치한다.
또한, 본 발명은 기판 상에 제 1 반도체층, 활성층, 제 2 반도체층을 순차적으로 형성하는 단계와; 상기 제 1 반도체층과, 상기 활성층 그리고 상기 제 2 반도체층 일부를 제거하여, 상기 제 1 반도체층의 일부 영역을 노출시키는 단계와; 상기 제 1 반도체층의 노출된 영역을 통해 노출되는 상기 제 1 반도체층의 측면과 상기 활성층의 측면 그리고 상기 제 2 반도체층의 측면에 절연패턴을 형성하는 단계와; 상기 제 1 반도체층 상부와 상기 제 2 반도체층 상부로 각각 제 1 및 제 2 전극을 형성하는 단계를 포함하는 발광다이오드칩 제조방법을 제공한다.
여기서, 상기 절연패턴을 형성하는 단계는, 상기 제 1 반도체층과 상기 제 2 반도체층의 상부면에 절연층을 증착하는 단계와; 상기 절연층을 건식 식각하여, 상기 제 1 반도체층 및 상기 제 2 반도체층 상면의 절연층을 제거하는 단계를 포함하며, 상기 제 1 반도체층을 형성하기 전에, 상기 기판 상에 버퍼층과 Un-doped GaN층을 형성하는 단계를 포함한다.
또한, 상기 제 1 및 제 2 전극을 형성하는 단계는, 상기 제 1 반도체층과 상기 제 2 반도체층을 전체적으로 덮는 금속층을 형성하는 단계와; 상기 제 1 반도체층과 상기 제 2 반도체층 상부에서 상기 금속층을 부분적으로 제거하여, 상기 금속층을 분리하는 단계를 포함한다.
위에 상술한 바와 같이, 본 발명에 따른 LED칩은 n형 반도체층의 메사 식각에 의해 노출되는 n형 반도체층의 측면, 활성층의 측면 그리고 p형 반도체층의 측면에 절연패턴을 형성함으로써, n형 전극의 사이즈 감소에 따라 소자의 저항이 증가하는 것을 방지할 수 있다. 따라서, 소자 성능 및 신뢰성이 저하되는 문제점을 해소할 수 있는 효과를 갖습니다.
또한, n형 반도체층의 메사 식각 면적을 최소화할 수 있어 소자의 효율을 극대화할 수 있는 효과를 갖습니다.
도 1은 본 발명의 실시예에 따른 LED의 단면구조.
도 2는 본 발명의 실시예에 따른 LED칩의 단면구조를 개략적으로 도시한 단면도.
도 3은 전극의 사이즈에 반비례하는 구동전압의 변화를 나타낸 그래프이다.
도 4는 본 발명의 또 다른 실시예에 따른 LED칩의 단면구조를 개략적으로 도시한 단면도.
도 5a ~ 5f는 본 발명의 실시예에 따른 LED칩의 제조 단계별 단면도.
이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 LED의 단면구조이다.
도시한 바와 같이, LED(100)는 크게 빛을 발하는 LED칩(120)과 이를 덮는 렌즈(160)를 포함한다.
보다 구체적으로 먼저 LED칩(120)은 방열슬러그(130) 상에 안착되는데, 방열슬러그(130)는 LED칩(120)의 발광 시에 수반되는 고온의 열을 외부로 전도 배출하는 부분으로서 금속으로 이루어진다.
방열슬러그(130)의 내측면은 반사면을 이룬다.
이러한 방열슬러그(130)는 하우징(housing)역할의 케이스(140)에 의해 둘러지며, 케이스(140)에는 LED칩(120)과 와이어(180) 등을 통해서 전기적으로 연결된 한쌍의 양/음극 전극리드(150a, 150b)가 마련되어 케이스(140) 외부로 노출되어 있다.
이때, LED칩(120)의 발광을 위한 전원(+)과 접지전원(-)을 공급하는 전류공급수단(미도시)이 외부에 마련되어, 양극 및 음극리드(150a, 150b)와 전기적으로 연결된다.
그리고 이러한 케이스(140)의 상부로는 LED칩(120)을 비롯한 방열슬러그(130)의 반사면과 와이어(180) 등을 덮어 보호함과 동시에 LED칩(120)으로부터 발생된 주출사광의 각도를 제어하는 렌즈(160)가 위치한다.
이때, 렌즈(160)는 에폭시 수지 또는 실리콘으로 이루어지는 투명수지(170)에 형광체(미도시)가 혼합되어 이루어지며, 이를 통해 특정 색상의 광을 발생시키게 된다. 이러한 렌즈(160)는 트랜스퍼 몰딩 또는 디스펜싱 공정을 통해 LED칩(120)을 덮도록 도포되며 미리 설정된 두께만큼 도포된다.
여기서, 투명수지(170)를 이루는 에폭시 수지는 상대적으로 큰 경도값에 의해 LED칩(120)과 양극 및 음극리드(150a, 150b)를 전기적으로 연결하는 와이어(180)의 단선 유발 및 에폭시 수지에 의한 단파장 가시광선의 광 흡수에 따른 광속저하 또는 황색화(yellowing) 등을 야기하게 된다.
이에, 최근에는 경도가 작고 복원력이 커서 와이어(180)의 단선 발생을 감소시키며, 장시간 사용에 따른 황색화 경향을 보이지 않는 실리콘을 투명수지(170)로써 많이 사용하고 있다.
그리고, 형광체(미도시)는 LED칩(120)이 청색LED칩일 경우 황색형광체로써, 황색형광체는 530 ~ 570nm파장을 주파장으로 하는 세륨(Ce)이 도핑된 이트륨(Y) 알루미늄(Al) 가넷인 YAG:Ce(T3Al5O12:Ce)계열 형광체를 사용하는 것이 바람직하다.
그리고, LED칩(120)이 UVLED칩일 경우 형광체(미도시)는 적(R), 녹(G), 청색(B)의 삼색의 형광체로 이루어지며, 적(R), 녹(G), 청색(B)의 형광체(미도시)의 배합비를 조절함으로써 발광색을 선택할 수 있다.
이때, 적색(R)의 형광체는 611nm 파장을 주파장으로 하는 산화이트륨(Y2O3)과 유로피움(EU)의 화합물로 이루어진 YOX(Y2O3:EU)계열 형광체이며, 녹색(G)의 형광체는 544nm 파장을 주파장으로 하는 인산(Po4)과 란탄(La)과 테르븀(Tb)의 화합물인 LAP(LaPo4:Ce,Tb)계열 형광체이며, 청색(B)의 형광체는 450nm 파장을 주파장으로 하는 바륨(Ba)과 마그네슘(Mg)과 산화알루미늄 계열의 물질과 유로피움(EU)의 화합물인 BAM blue(BaMgAl10O17:EU)계열 형광체를 사용하는 것이 바람직하다.
여기서 주파장이란 적(R), 녹(G), 청색(B) 각각에서 가장 높은 휘도를 발생하는 파장을 그 형광체의 주 파장이라고 한다.
이에, LED칩(120)으로 한쌍의 리드프레임(150a, 150b)을 통해 전원(+)과 접지전원(-)이 공급되면, LED칩(120)은 발광하게 되고, 이렇게 LED칩(120)으로부터 방출되는 빛의 일부는 렌즈(160)의 형광체(미도시)를 여기시켜, 형광체(미도시)에 의해 발광된 빛과 혼합되어 백색광을 발하게 되고, 백색광은 렌즈(160)를 통해 외부로 출사하게 된다.
여기서, 도 2와 도 4를 참조하여 빛이 발생되는 LED칩(120)에 대해 좀더 자세히 살펴보도록 하겠다.
도 2는 본 발명의 실시예에 따른 LED칩의 단면구조를 개략적으로 도시한 단면도이며, 도 3은 전극의 사이즈에 반비례하는 구동전압의 변화를 나타낸 그래프이다.
그리고, 도 4는 본 발명의 또 다른 실시예에 따른 LED칩의 단면구조를 개략적으로 도시한 단면도이다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 LED칩(120)은 실질적으로 빛을 발하는 부분으로서 전자(electron)를 제공하는 n형 반도체층(123)과 정공(hole)을 제공하는 p형 반도체층(125)의 순방향 접합으로 이루어진다.
LED칩(120)에 대해 좀더 자세히 살펴보면, LED칩(120)은 기판(121) 상에 적층된 n형 반도체층(123), 활성층(124), p형 반도체층(125), n형 전극(126) 및 p형 전극(127)으로 구성된다.
여기서, 기판(121)과 n형 반도체층(123) 사이에는 이들 간의 격자정합을 향상시키기 위한 버퍼층(122a)과 Un-doped GaN층(122b)이 형성될 수 있다.
이러한 LED칩(120)은 n형 반도체층(123)의 일부가 노출되도록 p형 반도체층(125)과 활성층(124) 그리고 n형 반도체층(123) 일부가 메사 식각(mesa etching)으로 제거되는데, 이에 따라 p형 반도체층(125)과 활성층(124)은 n형 반도체층(123) 상의 일부분에 형성된다.
n형 전극(126)은 노출된 n형 반도체층(123)의 일 모서리에 구성되며, p형 전극(127)은 p형 반도체층(125) 상에 구성되는 “Top-Top”방법으로 전극이 배치되어 수평형 LED칩(120)을 이루게 된다.
이때, p형 반도체층(125)과 p형 전극(127) 사이에는 투명전극(128)이 형성된다. 투명전극(128)은 p형 전극(127)을 통해 주입된 전류를 활성층(124)으로 고르게 흐르게 하는 영역, 즉 전류 퍼짐(current spreading)을 위한 영역으로 작용할 수 있다.
따라서, 투명전극(127)을 통해 전류를 골고루 분산시켜 발광효율을 높이게 된다.
이때, 활성층(124)은 GaN 계열 단일 양자 우물구조(single quantum well : SQW)나 다중 양자 우물구조(multi quantum well : MQW)일 수 있으며 또한 이들의 초격자(supper lattice : SL) 등의 양자구조로, 이러한 활성층(124)에 전계가 인가되었을 때, 전자-정공 쌍의 결합에 의하여 빛이 발생하게 된다.
따라서, 이러한 LED칩(120)은 p형 전극(127)과 n형 전극(126) 사이에 전압이 인가되면, p형 반도체층(125)과 n형 반도체층(123)으로 각각 정공과 전자가 주입되고, 활성층(124)에서 정공과 전자가 재결합하면서 여분의 에너지가 광으로 변환되어 기판(121)을 통하여 외부로 방출하게 된다.
한편, 본 발명의 LED칩(120)은 n형 반도체층(123)의 일부를 메사 식각으로 제거하여, 제거된 영역에 n형 전극(126)이 위치하며, 식각되지 않은 영역에 활성층(124)과 p형 반도체층(125), 투명전극(128) 그리고 p형 전극(127)이 위치하게 된다.
여기서, n형 반도체층(123)에 대해 좀더 자세히 살펴보면, n형 반도체층(123)은 일측 모서리부 일부가 메사 식각에 의해 제거됨에 따라 n형 반도체층(123)의 일부가 계단형태를 이루게 된다.
즉, n형 반도체층(123)은 활성층(124)과 p형 반도체층(125) 및 p형 전극(127)이 형성되는 n형 반도체층(123)의 상부면이 기판(121)으로부터 제 1 높이(h1)를 갖도록 형성되며, n형 전극(126)이 형성되는 n형 반도체층(123)은 일부가 식각되어 제거됨에 따라 기판(121)으로부터 제 1 높이(h1)에 비해 낮은 제 2 높이(h2)를 갖도록 이루어진다.
그리고, 활성층(124)과 p형 반도체층(125)은 제 1 높이(h1)를 갖는 n형 반도체층(123)의 식각되지 않은 영역에 위치하게 된다.
이때, 본원발명의 LED칩(120)은 n형 반도체층(123)의 메사 식각에 의해 노출되는 n형 반도체층(123)의 측면, 활성층(124) 의 측면 그리고 p형 반도체층(125)의 측면에 절연패턴(200)이 형성되는 것을 특징으로 한다.
절연패턴(200)은 실리콘 산화막(SiO2)이나 실리콘 질화막(SiNx) 등의 절연물질로 이루어질 수 있다.
이를 통해, 본 발명의 LED칩(120)은 n형 전극(126)을 n형 전극(126)이 위치하는 n형 반도체층(123)의 식각되어 노출되는 영역에 비해 작게 형성하지 않아도 된다.
이를 통해, 소자의 효율성이 향상된 LED칩(120)의 소자의 저항이 증가하는 것을 방지할 수 있어, 소자 성능 및 신뢰성이 저하되는 문제점을 해소할 수 있다.
이에 대해 좀더 자세히 살펴보면, LED칩(120)은 소자의 효율성 향상을 위해서는 식각되는 n형 반도체층(123) 즉, n형 전극(126)이 위치하는 면적이 작을수록 유리하다.
이때, 식각되어 제거되는 n형 반도체층(123) 상부에 위치하는 n형 전극(126)은 활성층(124) 및 p형 반도체층(125) 그리고 p형 전극(127)과의 간섭이 발생하는 것을 방지하기 위하여, 식각되어 제거되는 n형 반도체층(123)의 면적에 비해 작게 형성하게 된다.
그러나, 이와 같이 소자의 효율성 향상 및 n형 전극(126)과 다른 반도체층(124, 125) 또는 p형 전극(127) 간의 간섭 발생을 방지하기 위하여, n형 전극(126)의 사이즈를 줄일 경우, 소자의 저항이 증가하게 되는 문제점을 야기하게 된다.
소자의 저항이 증가하게 될 경우, 소자의 순방향 전압(forward voltage)이 증가하게 됨으로써, 소자 성능을 저하를 가져올 뿐만 아니라 신뢰성에 악영향을 주게 된다.
도 3의 그래프는 전극(126, 127)의 사이즈에 반비례하여 소자의 순방향 전압 즉, 구동전압의 변화를 나타낸 그래프이다.
그래프를 참조하면 확인할 수 있듯이, 전극(126, 127)의 사이즈가 커질수록 구동전압이 감소하는 것을 확인할 수 있다.
이는 또한 전극(126, 127)의 사이즈가 작아질 경우, 구동전압이 증가하게 됨을 나타낸다.
그러나, 본 발명의 LED칩(120)은 n형 반도체층(123)의 메사 식각에 의해 노출되는 n형 반도체층(123)의 측면, 활성층(124)의 측면 그리고 p형 반도체층(125)의 측면에 절연패턴(200)을 형성함으로써, n형 전극(126)을 n형 반도체층(123)의 식각되어 제거되는 면적에 비해 작게 형성하지 않아도 된다.
즉, 절연패턴(200)을 통해 n형 전극(126)과 다른 반도체층(124, 125) 또는 p형 전극(127) 간의 간섭 현상이 발생하는 것을 방지할 수 있어, n형 반도체층(123)의 식각되어 제거되는 면적에 비해 작게 형성할 필요가 없는 것이다.
따라서, n형 전극(126)의 사이즈 감소에 따라 소자의 저항이 증가하는 것을 방지할 수 있어, 소자 성능 및 신뢰성이 저하되는 문제점을 해소할 수 있는 것이다.
이는 도 4에 도시한 바와 같이, 소자의 효율성 향상을 위하여 n형 전극(126)의 사이즈를 크게 형성하는 것 또한 가능하다.
즉, n형 전극(126)이 위치하는 n형 반도체층(123)의 식각되는 영역이 일반적인 LED칩의 n형 반도체층이 식각되는 영역과 동일한 경우, 본 발명의 LED칩(120)은 일반적인 LED칩에 비해 식각되는 n형 반도체층(123)의 상부에 위치하는 n형 전극(126)의 사이즈를 크게 형성할 수 있다.
이는, 위의 도 3의 그래프를 참조하면 확인할 수 있듯이, 전극(126, 127)의 사이즈에 반비례하여 소자의 순방향 전압 즉, 구동전압이 결정되므로, 본 발명의 LED칩(120)과 같이 n형 전극(126)의 사이즈를 크게 형성할 경우, 소자의 구동전압을 낮출 수 있어, 소자의 효율성을 극대화할 수 있다.
이때, n형 반도체층(123)의 메사 식각된 영역에 형성되는 n형 전극(126)은 형 반도체층(123)의 측면, 활성층(124)의 측면 그리고 p형 반도체층(125)의 측면에 형성되는 절연패턴(200)과 접촉하며 위치하도록 하는 것이 바람직하다.
전술한 바와 같이, 본 발명의 LED칩(120)은 n형 반도체층(123)의 메사 식각에 의해 노출되는 n형 반도체층(123)의 측면, 활성층(124)의 측면 그리고 p형 반도체층(125)의 측면에 절연패턴(200)을 형성함으로써, n형 전극(126)의 사이즈 감소에 따라 소자의 저항이 증가하는 것을 방지할 수 있어, 소자 성능 및 신뢰성이 저하되는 문제점을 해소할 수 있으며, 일반적인 LED칩(120)의 n형 전극(126)과 동일한 사이즈를 유지할 경우에는 n형 전극(126)이 위치하는 n형 반도체층(123)의 면적을 최소화할 수 있어 소자의 효율을 극대화할 수 있다.
도 5a ~ 5f를 참조하여, 본 발명의 실시예에 따른 LED칩을 형성하는 과정에 대해 설명하도록 하겠다.
도 5a ~ 5f는 본 발명의 실시예에 따른 LED칩의 제조 단계별 단면도이다.
도 5a에 도시한 바와 같이, 기판(121) 상에 버퍼층(122a)과 Un-doped GaN층(122b), n형 반도체층(123), 활성층(124) 그리고 p형 반도체층(125)을 순차적으로 적층한다.
이때, 기판(121)은 바람직하게는 사파이어를 포함하는 투명한 재료를 이용하여 형성되며, 사파이어 외에도 징크 옥사이드(zinc oxide : ZNO), 갈륨 나이트라이드(hallium nitride : GaN), 실리콘 카비이드(silicon carbide : SiC) 및 알루미늄 나이트라이드(AlN) 등으로 형성될 수도 있다.
그리고, 버퍼층(122a)은 GaN 또는 AlN/GaN 등으로 형성될 수 있으며, Un-doped GaN층(122b)은 트리메틸 갈륨(TMGa) 가스를 질소 가스, 수소 가스 및 암모니아 가스와 함께 챔버에 주입하여 성장시킬 수 있다.
n형 반도체층(123)은 전자가 생성되는 층이며, n형 도전형 불순물이 도핑된 GaN 또는 GaN/AlGaN으로 이루어질 수 있으며, n형 도전형 불순물로는 일예로 Si, Ge 및 Sn 등을 사용하고, 바람직하게는 Si를 주로 사용한다.
그리고, 활성층(124)은, 소정의 밴드갭을 가지며 양자웰이 만들어져 전자와 정공이 재결합되는 영역으로, 그 층을 이루는 물질의 종류에 따라, 전자와 정공의 결합하여 발생하는 발광파장이 변화된다. 따라서, 목표로 하는 파장에 상응하게 활성층(124)에 포함되는 반도체 재료를 조절하는 것이 바람직하다.
활성층(124)은 GaN 계열의 다양한 물질을 조합하여 이루어질 수 있고 일예로 AlGaN, AlNGaN, InGaN 등이 사용될 수 있다.
또한, p형 반도체층(125)은 정공이 생성되는 층이며, p형 도전형 불순물이 도핑된 GaN 또는 GaN/AlGaN으로 이루어질 수 있으며, p형 도전형 불순물로는 일예로 Mg, Zn 및 Be 등을 사용하고, 바람직하게는 Mg를 주로 사용한다.
전술한 반도체층들은, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PCVD; Plasma-enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등을 포함한 다양한 증착 및 성장 방법을 통해 형성될 수 있다.
이때, n형 반도체층(123)은 일부가 노출되도록 p형 반도체층(125)과 활성층(124) 그리고 n형 반도체층(123) 일부가 메사 식각(mesa etching)으로 제거되는데, 이에 따라 p형 반도체층(125)과 활성층(124)은 n형 반도체층(123) 상의 일부분에 형성된다.
이때, 메사 식각은 일정 패턴의 마스크를 포함하는 건식 식각을 수행함으로써 이루어질 수 있다.
다음으로 도 5b에 도시한 바와 같이, p형 반도체층(125) 상부에 투명전극(128)을 형성하는데, 투명전극(128)은 ZnO, RuO, NiO, CoO, ITO(Indium-Tin-Oxide)의 금속 산화물과 같은 투명물질로 금속 증착(deposition) 방법에 의해 형성될 수 있다.
다음으로 도 5c에 도시한 바와 같이, 투명전극(128)과 메사 식각에 의해 노출된 n형 반도체층(123)의 상부에 절연층(210)을 형성한다.
절연층(210)은 실리콘 산화막(SiO2)이나 실리콘 질화막(SiNx) 등의 절연물질로 이루어질 수 있다.
다음으로 도 5d에 도시한 바와 같이, 소자의 상부로부터 절연층(210)을 건식 식각한다.
따라서, 절연층(210)은 건식식각의 이방성 식각 현상에 의해 n형 반도체층(123)의 메사 식각에 의해 노출되는 n형 반도체층(123)의 측면, 활성층(124)의 측면 그리고 p형 반도체층(125)의 측면에만 잔존하게 되고, 모두 식각되어 제거된다.
이에, 도 5e에 도시한 바와 같이 n형 반도체층(123)의 측면, 활성층(124)의 측면 그리고 p형 반도체층(125)의 측면에만 잔존하게 되는 절연층은 절연패턴(200)을 이루게 된다.
다음으로, 도 5f에 도시한 바와 같이 투명전극(128) 상부와 메사 식각에 의해 노출된 n형 반도체층(123) 상부에 금속층(미도시)을 형성한 후, 금속층(미도시)을 패터닝하여, 투명전극(128) 상부와 메사 식각에 의해 노출된 n형 반도체층(123) 상부의 금속층(미도시)을 제 1 금속패턴과 제 2 금속패턴으로 분리하는 공정을 진행한다.
투명전극(128) 상에 위치하는 제 1 금속패턴이 p형 전극(127)을 이루게 되며, 메사 식각에 의해 노출되는 n형 반도체층(123)의 상부에 위치하는 제 2 금속패턴이 n형 전극(126)을 이루게 된다.
이때, 금속층(미도시)은 금(Au), 은(Ag), 알루미늄(Al) 등을 포함하는 반사성 및/또는 저융점 특성을 갖는 금속을 사용하며, 금속층(미도시)은 증착 또는 도금 공정에 의해 형성될 수 있으며, 금속층(미도시)의 상면이 충분한 평탄도를 가질 때까지 증착 또는 도금 공정을 진행하는 것이 바람직하다.
그리고, 제 1 및 제 2 금속패턴 분리 공정은 개구부를 갖는 포토레지스트를 이용하여 개구부에 대응하는 금속층(미도시)을 식각 제거하는 방식이 이용될 수 있다.
이를 통해, n형 전극(126)의 사이즈 감소에 따라 소자의 저항이 증가하는 것을 방지할 수 있어, 소자 성능 및 신뢰성이 저하되는 문제점을 해소할 수 있는 n형 전극(126)은 노출된 n형 반도체층(123)의 일 모서리에 구성되며, p형 전극(127)은 p형 반도체층(125) 상에 구성되는 “Top-Top”방법으로 전극이 배치되는, 본 발명의 실시예에 따른 수평형 LED칩(120)을 완성하게 된다.
이때, 본 발명의 실시예에 따른 LED칩(120)은 n형 반도체층(123)의 메사 식각에 의해 노출되는 n형 반도체층(123)의 측면, 활성층(124)의 측면 그리고 p형 반도체층(125)의 측면에 절연패턴(200)을 형성함으로써, n형 전극(126)의 사이즈 감소에 따른 소자의 저항이 증가하는 것을 방지할 수 있어, 소자 성능 및 신뢰성이 저하되는 문제점을 해소할 수 있으며, 일반적인 LED칩(120)의 n형 전극(126)과 동일한 사이즈를 유지할 경우에는 n형 전극(126)이 위치하는 n형 반도체층(123)의 면적을 최소화할 수 있어 소자의 효율을 극대화할 수 있다.
본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
120 : LED칩
122a : 버퍼층, 122b: Un-doped GaN층
123 : n형 반도체층
124 : 활성층
125 : p형 반도체층
126 : n형 전극
127 : p형 전극
128 : 투명전극
200 : 절연패턴

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 상에 제 1 반도체층, 활성층, 제 2 반도체층을 순차적으로 형성하는 단계와;
    상기 제 1 반도체층과, 상기 활성층 그리고 상기 제 2 반도체층 일부를 제거하여, 상기 제 1 반도체층의 일부 영역을 노출시키는 단계와;
    상기 제 1 반도체층의 노출된 영역을 통해 노출되는 상기 제 1 반도체층의 측면과 상기 활성층의 측면 그리고 상기 제 2 반도체층의 측면에 절연패턴을 형성하는 단계와;
    상기 제 1 반도체층 상부와 상기 제 2 반도체층 상부로 각각 제 1 및 제 2 전극을 형성하는 단계를 포함하고,
    상기 절연패턴을 형성하는 단계는,
    상기 제 1 반도체층 및 상기 제 2 반도체층의 상부면, 상기 제 1 반도체층의 상기 측면, 상기 활성층의 상기 측면 및 상기 제 2 반도체층의 상기 측면에 절연층을 증착하는 단계와;
    상기 절연층에 대하여 마스크 없이 이방성의 건식 식각 공정을 진행하여 상기 제 1 반도체층 및 상기 제 2 반도체층 상부면의 절연층을 제거하고 상기 절연패턴을 형성하는 단계를 포함하는 발광다이오드칩 제조방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제 1 반도체층을 형성하기 전에, 상기 기판 상에 버퍼층과 Un-doped GaN층을 형성하는 단계를 포함하는 발광다이오드칩 제조방법.
  9. 제 6 항에 있어서,
    상기 제 1 및 제 2 전극을 형성하는 단계는,
    상기 제 1 반도체층과 상기 제 2 반도체층을 전체적으로 덮는 금속층을 형성하는 단계와;
    상기 제 1 반도체층과 상기 제 2 반도체층 상부에서 상기 금속층을 부분적으로 제거하여, 상기 금속층을 분리하는 단계
    를 포함하는 발광다이오드칩 제조방법.
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