KR101825142B1 - 역누설전류를 방지하는 능동형 정류기 - Google Patents

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Abstract

본 명세서는 정류회로의 트랜지스터에 실제 인가되는 신호와 교류 입력 신호를 실제 비교하여 누설전류의 발생을 방지할 수 있는 능동형 정류기를 개시한다. 본 명세서에 따른 능동형 정류기는, 교류 입력(이하 'VAC')의 전압이 음인 구간에서 통전되어 상기 교류 입력의 전류를 정류 커패시터에 인가하는 제1 및 제4 트랜지스터, 상기 교류 입력의 전압이 양인 구간에서 통전되어 상기 교류 입력의 전류를 상기 정류 커패시터에 인가하는 제2 및 제3 트랜지스터를 포함하는 정류부; 상기 제1 내지 제4 트랜지스터의 게이트에 인가되어 상기 제1 내지 제4 트랜지스터를 구동시키는 구동 제어 신호(이하 'VG1' ~ VG4')를 출력하는 드라이버부; 및 상기 제1 트랜지스터의 게이트에 인가된 신호(이하 'VG1') 및 제2 트랜지스터의 게이트에 인가된 신호(이하 'VG2')와 상기 VAC와 비교하여 신호 VG1과 VG2의 지연정도에 따라 상기 VG1 내지 VG4를 지연시키는 스위칭 소자 제어 신호를 출력하는 스위칭 소자 제어 회로부;를 포함할 수 있다.

Description

역누설전류를 방지하는 능동형 정류기{ACTIVE RECTIFIER PREVENTING REVERSE LEAKAGE CURRENT}
본 발명은 능동형 정류기에 관한 것으로서, 구체적으로는 스위칭 소자에서 출력된 제어 신호와 실제 인가되는 제어 신호 사이의 차이로 인해 발생하는 역누설 전류를 방지할 수 있는 능동형 정류기에 관한 것이다.
도 1은 일반적인 능동형 정류기의 도면을 나타낸다. 능동형 정류기는 스위칭 소자로서 LD-MOSFET(Lateral Double-diffused Metal Oxide Semiconductor Field Effect Transistor)을 사용하고 LD-MOSFET의 게이트(Gate)를 제어하여 출력전압을 생성해낸다. 구동초기에는 VRECT 전압이 생성되지 않기 때문에 스위칭 소자의 게이트(Gate) 제어가 불가능하다. 게이트(Gate) 전압이 인가되지 않아 M1~M4의 MOSFET이 모두 꺼져 있는 경우, LD-MOSFET의 백 게이트 다이오드(back-gate diode)에 의해 정류동작을 수행한다. 백 게이트 다이오드(Back-gate diode)에 의해 동작하는 경우 다이오드(diode)의 Vd전압 강하가 보이므로 효율이 낮다. VRECT 전압이 일정 전압 이상 올라간 이후에는 게이트(Gate) 제어가 가능해진다.
게이트(Gate) 제어의 경우 M2와 M3가 동시에 켜지도록 제어회로에 의해 제어되고, 그 때 M1과 M4는 꺼지도록 하여 IAC 전류가 음으로 빠지지 않도록 한다. 반대로 M2와 M3가 꺼질 경우 M1과 M4가 동시에 켜지도록 제어되어 전류가 CRECT에 충전되면서 능동형 정류기 동작이 구현된다.
기존 스위칭 소자 제어회로의 경우 단순히 입력전압 VAC 혹은 입력전류 IAC를 보고 스위칭 소자 제어 회로를 동기화하여 스위칭 소자들을 제어하기 때문에 스위칭 소자 구동을 위한 제어회로, 드라이버 등에서 발생되는 내부회로지연에 의해 실제 스위칭 소자 제어가 원하는 구간보다 지연된다. 제어가 지연됨에 따라서 지연된 만큼의 역누설전류가 흐르게 되고 이는 효율 저하로 이어지게 된다.
도 2는 스위칭 소자 제어 신호가 발생되고 실제로 스위칭 소자로 인가될 시의 내부회로지연을 나타낸 것이다. 스위칭 소자 제어 신호가 VAC 혹은 IAC에 동기화되어 생성되더라도, 실제로 스위칭 소자에 인가될 때 내부회로지연에 의하여 신호가 지연되며 M1과 M3가 동시에 켜지면서 역누설전류가 발생하는 것을 확인할 수 있다.
따라서 스위칭 소자에서 출력된 제어 신호와 실제 인가되는 제어 신호 사이의 차이로 인해 발생하는 역누설 전류를 방지할 수 있는 능동형 정류기가 필요하다.
대한민국 공개특허공보 제10-2012-0020220호(2012.03.08)
본 명세서에 따른 능동형 정류기는 역누설전류가 발생하지 않도록 한다.
본 명세서에 기재된 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 본 명세서의 과제를 해결하기 위한 능동형 정류기는, 교류 입력(이하 'VAC')의 전압이 음인 구간에서 통전되어 상기 교류 입력의 전류를 정류 커패시터에 인가하는 제1 및 제4 트랜지스터, 상기 교류 입력의 전압이 양인 구간에서 통전되어 상기 교류 입력의 전류를 상기 정류 커패시터에 인가하는 제2 및 제3 트랜지스터를 포함하는 정류부; 상기 제1 내지 제4 트랜지스터의 게이트에 인가되어 상기 제1 내지 제4 트랜지스터를 구동시키는 구동 제어 신호(이하 'VG1' ~ VG4')를 출력하는 드라이버부; 및 상기 제1 트랜지스터의 게이트에 인가된 신호(이하 'VG1') 및 제2 트랜지스터의 게이트에 인가된 신호(이하 'VG2')와 상기 VAC와 비교하여 신호 VG1과 VG2의 지연정도에 따라 상기 VG1 내지 VG4를 지연시키는 스위칭 소자 제어 신호를 출력하는 스위칭 소자 제어 회로부;를 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 VG1 및 VG2 신호의 상기 스위칭 소자 제어 회로부에 입력여부를 제어할 수 있는 피드백 제어 스위치;를 더 포함할 수 있다. 이 경우, 상기 스위칭 소자 제어 회로부는 상기 VG1, VG2 신호와 상기 VAC와 비교하여 신호 VG1과 VG2의 지연정도가 없을 때, 상기 피드백 제어 스위치를 오프시킬 수 있다.
본 명세서의 일 실시예에 따르면, 상기 스위칭 소자 제어 회로부는 상기 VG1, VG2 및 상기 VAC를 수신하여 상기 VG1, VG2가 상기 VAC와 비교하여 지연된 정도를 나타내는 지연 정도 제어 신호를 출력하는 제어회로모듈; 및 상기 VAC를 수신하여 지연 제어에 필요한 신호로 가공하고, 상기 제어회로모듈에서 출력된 상기 지연 정도 제어 신호를 수신하고, 상기 가공된 지연 제어에 필요한 신호 및 상기 지연 정도 제어 신호를 이용하여 상기 VG1 내지 VG4와 상기 VAC의 지연의 정도를 일치시킨 스위칭 소자 제어 신호를 출력하는 개방형 지연회로모듈;를 포함할 수 있다.
보다 구체적으로 상기 제어회로모듈은 상기 수신된 VAC를 사각파형으로 출력하는 전압 리미터; 및 상기 전압 리미터에서 출력된 사각파형의 VAC와 상기 수신된 상기 VG1를 비교하여 상기 지연 정도 제어 신호에 해당하는 업/다운 카운터 신호를 출력하는 디지털 페이저 디텍터;를 포함할 수 있다.
보다 구체적으로 개방형 지연회로모듈은 상기 수신된 VAC를 사각파형으로 출력하는 전압 리미터; 상기 전압 리미터에서 출력된 사각파형의 VAC의 엣지를 감지한 신호를 출력하는 엣지 디텍터; 상기 엣지 디텍터에서 출력된 신호를 수신하여 다양한 시간으로 지연시킨 신호들을 출력하는 딜레이 라인; 상기 지연 정도 제어 신호를 수신 및 이용하여 상기 딜레이 라인에서 출력된 다수의 신호들 중 어느 하나의 지연된 신호를 선택 출력하는 먹스; 및 상기 상기 엣지 디텍터에서 출력된 신호 및 상기 먹스에서 출력된 신호를 수신하여 상기 스위칭 소자 제어 신호를 출력하는 SR 래치;를 포함할 수 있다.
한편, 상기 딜레이 라인은 커스 딜레이 셀 및 다수의 파인 딜레이 셀을 포함할 수 있다.
본 명세서에 따른 능동형 정류기는 다음과 같은 효과를 가진다.
첫째, 내부회로지연에 의하여 실제 인가 신호가 지연되더라도 역누설전류가 발생하지 않을 수 있다.
둘째, 동작 초기에만 실제 인가 신호를 감지하고 그에 따라 내부회로지연의 정도를 파악, 제어회로와 지연회로를 통해 그에 상응하는 지연을 생성하게 된다. 그에 따라 계산된 내부회로지연만큼을 반영하여 미리 스위칭 소자 제어 신호를 오프(OFF) 시킬 수 있기 때문에 지속적인 루프 동작을 통해 부궤환 동작이 되지 않더라도 최소한의 개방형 지연회로만을 사용하여 스위칭 소자 제어 신호를 생성할 수 있게 된다. 따라서 루프를 동작시키기 위한 부가적인 회로와 그에 상응하는 면적을 줄일 수 있으며 전력소모 또한 최소한으로 줄일 수 있기 때문에 능동형 정류기의 효율을 최대한으로 끌어올릴 수 있다.
본 명세서에 기재된 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 일반적인 능동형 정류기의 회로도이다.
도 2는 스위칭 소자 제어 신호가 발생되고 실제로 스위칭 소자로 인가될 시의 내부회로지연을 나타낸 참고도이다.
도 3은 본 명세서의 일 실시예에 따른 능동형 정류기의 구성을 간략하게 도시한 회로도이다.
도 4는 본 명세서에 따른 스위칭 소자 제어 회로부의 구성을 개략적으로 도시한 블럭도이다.
도 5 는 본 명세서에 따른 제어회로모듈 및 개방형 지연회로모듈의 상세 블럭도이다.
도 6은 역누설전류를 막기 위해 스위칭 소자 제어 신호와 실제 인가 신호가 동기화 되어가는 과정을 도시한 신호 파형도이다.
도 7은 디지털 페이저 디텍터 내에서 일정시간이 지난 뒤 VACT1와 VG1의 폴링 엣지가 동기화된 예시이다.
이하, 첨부한 도면을 참조하여, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 설명한다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 이해할 수 있는 바와 같이, 후술하는 실시예는 본 발명의 개념과 범위를 벗어나지 않는 한도 내에서 다양한 형태로 변형될 수 있다. 가능한 한 동일하거나 유사한 부분은 도면에서 동일한 도면부호를 사용하여 나타낸다.
본 명세서에서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지는 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
본 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.
본 명세서에서 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
이하에서는 도면을 중심으로 본 명세서에 따른 능동형 정류기를 설명하고자 한다.
도 3은 본 명세서의 일 실시예에 따른 능동형 정류기의 구성을 간략하게 도시한 회로도이다.
도 3을 참조하면, 본 명세서의 일 실시예에 따른 능동형 정류기(100)는 스위칭 소자 제어 회로부(120), 드라이버부(130) 및 정류부(140)를 포함한다.
상기 정류부(140)는 제1 내지 제4 트랜지스터(M1 ~ M4)를 포함할 수 있다. 상기 제1 및 제4 트랜지스터(M1, M4)는 교류 입력(VAC)의 전압이 음인 구간에서 통전되어 상기 교류 입력의 전류를 정류 커패시터(CRECT)에 인가할 수 있다. 상기 제2 및 제3 트랜지스터(M2, M3)는 상기 교류 입력(VAC)의 전압이 양인 구간에서 통전되어 상기 교류 입력의 전류를 상기 정류 커패시터(CRECT)에 인가할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 내지 제4 트랜지스터(M1 ~ M4)는 LD-MOSFET(Lateral Double-diffused Metal Oxide Semiconductor Field Effect Transistor)일 수 있다.
상기 드라이버부(130)는 상기 제1 내지 제4 트랜지스터의 게이트에 인가되어 상기 제1 내지 제4 트랜지스터를 구동시키는 구동 제어 신호(이하 'VG1' ~ VG4')를 출력할 수 있다.
스위칭 소자 제어 회로부(120)는 상기 제1 트랜지스터의 게이트에 인가된 신호(이하 'VG1') 및 제2 트랜지스터의 게이트에 인가된 신호(이하 'VG2')와 상기 VAC와 비교하여 신호 VG1과 VG2의 지연정도에 따라 상기 VG1 내지 VG4를 지연시키는 스위칭 소자 제어 신호를 출력할 수 있다.
상기 스위칭 소자 제어 회로부(120), 드라이버부(130) 및 정류부(140)는 도 1에 도시된 종래의 능동형 정류기에 도시된 스위칭 소자 제어회로, 드라이버, 정류기에 각각 대응되는 구성이다. 따라서, 상기 상기 스위칭 소자 제어 회로부(120), 드라이버부(130) 및 정류부(140)의 기본적인 기능은 종래의 능동형 정류기에 도시된 스위칭 소자 제어회로, 드라이버, 정류기와 동일하므로 본 명세서가 속하는 기술분야에 통상의 지식을 가진 자라면 상기 구성의 역할에 대해서 충분히 알고 있으므로, 불필요한 설명은 생략하도록 하겠다. 다만, 본 명세서에 따른 능동형 정류기(100)가 종래의 기술과 차이점을 중심으로 설명하도록 하겠다.
본 명세서에 따른 능동형 정류기(100)는 종래의 능동형 정류기와 달리, 최종단의 실제 인가 신호 VG1과 VG2가 상기 스위칭 소자 제어 회로부(120)에 입력될 수 있다. 상기 스위칭 소자 제어 회로부(120)는 최종단의 실제 인가 신호 VG1과 VG2를 수신하여 VAC와 비교하여 상기 VG1과 VG2가 상기 VAC에 비해 지연된 정도를 측정할 수 있다. 그리고 지연된 정도에 따라 상기 드라이버부(130)에 스위칭 소자 제어 신호를 출력할 수 있다.
본 명세서에 따른 능동형 정류기(100)는 상기 VG1 및 VG2 신호의 상기 스위칭 소자 제어 회로부(120)에 입력 여부를 제어할 수 있는 피드백 제어 스위치(110)를 더 포함할 수 있다.
이 경우 상기 상기 스위칭 소자 제어 회로부(120)는 VG1과 VG2가 상기 VAC와 비교하여 지연이 없을 때, 상기 피드백 제어 스위치(110)를 오프(OFF) 시킬 수 있다.
도 4는 본 명세서에 따른 스위칭 소자 제어 회로부의 구성을 개략적으로 도시한 블럭도이다.
도 4를 참조하면, 본 명세서에 따른 스위칭 소자 제어 회로부(120)는 제어회로모듈(121) 및 개방형 지연회로모듈(122)를 포함할 수 있다.
상기 제어회로모듈(121)은 상기 VG1, VG2 및 상기 VAC를 수신할 수 있다. 그리고 상기 제어회로모듈(121)은 상기 VG1, VG2가 상기 VAC와 비교하여 지연된 정도를 나타내는 지연 정도 제어 신호를 상기 개방형 지연회로모듈(122)에 출력할 수 있다.
상기 개방형 지연회로모듈(122)은 상기 VAC를 수신하여 지연 제어에 필요한 신호로 가공할 수 있다. 또한, 상기 개방형 지연회로모듈(122)은 상기 제어회로모듈(121)에서 출력된 상기 지연 정도 제어 신호를 수신할 수 있다. 그리고 상기 개방형 지연회로모듈(122)은 상기 가공된 지연 제어에 필요한 신호 및 상기 지연 정도 제어 신호를 이용하여 상기 VG1 내지 VG4와 상기 VAC의 지연의 정도를 일치시킨 스위칭 소자 제어 신호를 출력할 수 있다.
정류기 제어에 있어서 어려운 부분은 바로 역누설전류가 흐르기 시작하는 지점을 예측하고 이를 동기화시켜서 제어하여 하는 점이다. 정류기 구동에 있어서 동기화가 제대로 이루어지지 않아 역누설전류가 발생될 때에는 정류기 자체의 동작이 중지되고 AC 입력 파형 자체가 일그러져 버리기 때문에 제대로 된 정류기 동작이 이루어질 수 없다.
본 명세서에 따른 상기 스위칭 소자 제어 회로부(120)는 그 역학이 상기 드라이버부(130)에서 최종적으로 출력되는 VG1 ~ VG4 신호의 폴링 엣지(Falling Edge)를 VAC의 2가지 위상인 VAC1과 VAC2와 동기화 시키는 것이다. 따라서 본 명세서에 따른 스위칭 소자 제어 회로부(120)는 각각 VAC1과 VAC2를 처리할 2개의 제어회로모듈(121)과 개방형 지연회로모듈(122)이 필요하다. 다만, VAC1과 VAC2를 처리할 2개의 제어회로모듈과 개방형 지연회로모듈의 구성 및 동작이 동일하므로, 이하 도 5는 VAC1 신호를 처리하는 제어회로모듈(121)과 개방형 지연회로모듈(122)를 통해서 설명하도록 한다. 한편, 본 명세서에서는 VAC2와 VG2의 폴링 엣지(Falling Edge)를 동기화 시켜가는 과정 설명을 생략하지만, 동일한 과정임은 자명하다.
도 5 는 본 명세서에 따른 제어회로모듈 및 개방형 지연회로모듈의 상세 블럭도이다.
도 6은 역누설전류를 막기 위해 스위칭 소자 제어 신호와 실제 인가 신호가 동기화 되어가는 과정을 도시한 신호 파형도이다.
도 5 및 도 6을 참조하여 VAC1과 VG1의 폴링 엣지(Falling Edge)를 동기화 시켜가는 과정을 설명하도록 하겠다.
먼저 도 6의 파형(0)은 VAC1 입력 파형을 나타낸다. VAC1 입력 파형이 전압 리미터(Voltage Limiter)를 통해 사각파형 VACT1로 출력된다(파형(1)). 이때, 출력된 사각파형 VACT1의 전압은 5V일 수 있다. 상기 VACT1은 상기 드라이버부(130)에서 출력된 VG1과 비교되어 두 신호의 폴링 엣지(Falling Edge)가 동기화되었는지 여부가 판단된다. 따라서 상기 VACT1은 엣지 디텍터(Edge Detector)를 통해서는 VACT1 신호의 엣지(Edge)만을 감지하여 VED1 신호로 출력된다(파형 (2)). 상기 VED1 신호는 SR 래치(Latch)의 셋(Set,S) 단자에 입력됨과 동시에, 딜레이 라인(Delay Line)으로 인가된다.
본 명세서의 일 실시예에 따르면, 상기 딜레이 라인(Delay Line)은 커스 딜레이 셀(Coarse Delay Cell)과 다수의 파인 딜레이 셀들(Fine Delay Cells)을 포함할 수 있다. 상기 다수의 파일 딜레이 셀들은 지연시켜야 하는 시간의 길이에 따라 셀(Cell)의 개수가 다양할 수 있다. 시간을 지연 시켜야 하는 양(ON Duty)이, 예를 들어 6.78 MHz 의 경우, 약 50 ns인 경우, 이를 각각의 딜레이(Delay) 회로로 모두 구현하기에는 회로의 면적과 전류소모 측면에서 비효율적이다. 따라서 상기 VED1 신호를 처음에는 커스 딜레이 셀(Coarse Delay Cell)를 통해 생성되어야 하는 폴링 엣지(Falling Edge)근처로 지연되고, 이후 다수의 파인 딜레이 셀(Fine Delay Cell)을 통하여 세밀하게 지연될 수 있다. 이때 도 5 및 도 6에는 상기 커스 딜레이 셀(Coarse Delay Cell)를 통해 지연된 시간을 'TC', 상기 다수의 파인 딜레이 셀(Fine Delay Cell)을 통 통해 지연된 시간을 'TF', 총 지연된 시간을 'TD'라고 도시되어 있다(파형 (3), (4), (5)).
한편, 도 5에 도시된 예시에는 파인 딜레이 셀(Fine Delay Cell)이 16개인 예시이다. 각각의 16개의 파인 딜레이 셀(Fine Delay Cell)의 출력은 'FD<15:0>'으로써 먹스(MUX)에 입력된다. 상기 먹스(MUX)에서는 16개의 파인 딜레이 셀(Fine Delay Cell) 출력 중에서 VACT1과 VG1의 폴링 엣지(Falling Edge)의 차이만큼에 해당하는 출력을 선택적으로 출력할 수 있다. 이를 위해 디지털 페이저 디텍터(Digital Phase Detector)는 상기 먹스(MUX)를 제어하는 신호를 출력할 수 있다.
상기 디지털 페이저 디텍터(Digital Phase Detector)는 상기 VACT1 신호 및 VG1 신호를 수신할 수 있다. 이때, 상기 VACT1 신호는 D-FF 어레이(Array)를 통해 분주되어 16분주된 디지털 신호로 입력될 수 있다. 상기 디지털 페이저 디텍터(Digital Phase Detector)는 상기 VACT1 신호 및 VG1 신호를 비교하여 업/다운 카우터(UP/DN Counter)를 통해 지연 시간을 늘릴 것인지 줄일 것인지를 판단할 수 있다(도 6의 하단 참조). 상기 디지털 페이저 디텍터(Digital Phase Detector)는 지연이 더 필요할 경우 'LS_SEL'이 '+1' 만큼 증가시며, 지연이 줄어야 할 경우 'LS_SEL'이 '-1' 만큼 감소시킨다. 상기 'LS_SEL'이란, 'Low Side_SELect'의 약자로서 도 5에서 아랫쪽에 도시된 SR 래치(SR Latch, 결과적으로 'VDI1'을 출력)에 입력되는 신호를 먹스(MUX)를 선택하는 제어 신호를 의미한다. 또한, 'HS_SEL'이란, 'High Side_SELect'의 약자로서 도 5에서 윗쪽에 도시된 SR 래치(SR Latch, 결과적으로 'VDI4'을 출력)에 입력되는 신호를 먹스(MUX)를 선택하는 제어 신호를 의미한다. 한편, 도 3에 도시된 드라이버부(130)에서 윗쪽과 아랫쪽 드라이버의 경우, 지연이 다르게 나타나며 이를 보상해 주기 위하여 상기 HS_SEL는 LS_SEL에서 K만큼 감소된 값(HS_SEL=LS_SEL-K)으로 자동적으로 계산되어 출력된다. 도 6에 도시된 예시에서 파형 (4) 및 파형 (5)는 각각 'LS_SEL'과 'HS_SEL'을 나타낸다. 파형 (4)는 임의의 지연 시간에 의해 상기 16개의 파인 딜레이 셀(Fine Delay Cell) 중 'N'개의 파일 딜레이 셀을 거쳐서 출력된 신호(FD<N>)이다. 그리고 'LS_SEL'과 'HS_SEL'의 임의의 차이값(K)는 '2'로서, 파형 (5)는 LS_SEL에서 2만큼 감소된 개수의 파인 딜레이 셀(Fine Delay Cell)을 거쳐서 출력된 신호(FD<N-2>)이다.
상기 먹스(MUX)를 통해 출력된 VLS _ DLY1과 VHS_ DLY1의 신호는 각각 SR 래치(Latch)의 리셋(Reset) 단자로 입력되고, SR 래치(Latch)의 셋(Set) 단자로 입력된 VED1과 결합되어 VDI1과 VDI4의 신호를 출력한다(파형 (6), 파형(7). 상기 VDI1과 VDI4의 신호가 각각 드라이버부(130)의 위쪽 드라이버와 아랫쪽 드라이버의 입력이 된다. 그리고 상기 드라이버부(130)를 통해 VG1 및 VG4가 출력된다(파형 (8), 파형 (9)). 상술하였듯이, 상기 출력된 VG1 및 VG4는 상기 제어회로모듈(121), 보자 자세하게는 상기 디지털 페이저 디텍터(Digital Phase Detector)에 피드백된다.
도 7은 디지털 페이저 디텍터 내에서 일정시간이 지난 뒤 VACT1와 VG1의 폴링 엣지가 동기화된 예시이다.
도 7을 참조하면, 디지털 페이저 디텍터(Digital Phase Detector) 내에서 일정시간의 비교 (J번) 이후에 자동적으로 비교 동작이 중지되고 마지막 출력되는 값으로 고정시켜 더 이상 피드백이 돌지 않고 개방형으로 지연회로만 이용하여 정류기가 동작하는 것이 도시되어 있다. 반복적인 피드백을 통한 비교 없이 일정 시간 동안의 비교 이후 피드백이 중지되게 될 경우, 피드백 구성을 위한 추가적인 전류 소모만큼을 줄여줌으로써 효율적인 면에서 향상시킬 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시 예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 능동형 정류기
110 : 피드백 제어 스위치
120 : 스위칭 소자 제어 회로부
121 : 제어회로모듈
122 : 개방형 지연회로모듈
130 : 드라이버부
140 : 정류부

Claims (7)

  1. 교류 입력(이하 'VAC')의 전압이 음인 구간에서 통전되어 상기 교류 입력의 전류를 정류 커패시터에 인가하는 제1 및 제4 트랜지스터, 상기 교류 입력의 전압이 양인 구간에서 통전되어 상기 교류 입력의 전류를 상기 정류 커패시터에 인가하는 제2 및 제3 트랜지스터를 포함하는 정류부;
    상기 제1 내지 제4 트랜지스터의 게이트에 인가되어 상기 제1 내지 제4 트랜지스터를 구동시키는 구동 제어 신호(이하 'VG1' ~ VG4')를 출력하는 드라이버부; 및
    상기 제1 트랜지스터의 게이트에 인가된 신호(이하 'VG1') 및 제2 트랜지스터의 게이트에 인가된 신호(이하 'VG2')와 상기 VAC와 비교하여 신호 VG1과 VG2의 지연정도에 따라 상기 VG1 내지 VG4를 지연시키는 스위칭 소자 제어 신호를 출력하는 스위칭 소자 제어 회로부; 및
    상기 VG1 및 VG2 신호의 상기 스위칭 소자 제어 회로부에 입력여부를 제어할 수 있는 피드백 제어 스위치;를 포함하는 것을 특징으로 하는 능동형 정류기로서,
    상기 스위칭 소자 제어 회로부는,
    상기 VG1, VG2 신호와 상기 VAC와 비교하여 신호 VG1과 VG2의 지연정도가 없을 때, 상기 피드백 제어 스위치를 오프시키는 것을 특징으로 하는 능동형 정류기.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 스위칭 소자 제어 회로부는,
    상기 VG1, VG2 및 상기 VAC를 수신하여 상기 VG1, VG2가 상기 VAC와 비교하여 지연된 정도를 나타내는 지연 정도 제어 신호를 출력하는 제어회로모듈; 및
    상기 VAC를 수신하여 지연 제어에 필요한 신호로 가공하고, 상기 제어회로모듈에서 출력된 상기 지연 정도 제어 신호를 수신하고, 상기 가공된 지연 제어에 필요한 신호 및 상기 지연 정도 제어 신호를 이용하여 상기 VG1 내지 VG4와 상기 VAC의 지연의 정도를 일치시킨 스위칭 소자 제어 신호를 출력하는 개방형 지연회로모듈;를 포함하는 것을 특징으로 하는 능동형 정류기.
  5. 제4항에 있어서,
    상기 제어회로모듈은,
    상기 수신된 VAC를 사각파형으로 출력하는 전압 리미터; 및
    상기 전압 리미터에서 출력된 사각파형의 VAC와 상기 수신된 상기 VG1를 비교하여 상기 지연 정도 제어 신호에 해당하는 업/다운 카운터 신호를 출력하는 디지털 페이저 디텍터;를 포함하는 것을 특징으로 하는 능동형 정류기.
  6. 제4항에 있어서,
    개방형 지연회로모듈은,
    상기 수신된 VAC를 사각파형으로 출력하는 전압 리미터;
    상기 전압 리미터에서 출력된 사각파형의 VAC의 엣지를 감지한 신호를 출력하는 엣지 디텍터;
    상기 엣지 디텍터에서 출력된 신호를 수신하여 다양한 시간으로 지연시킨 신호들을 출력하는 딜레이 라인;
    상기 지연 정도 제어 신호를 수신 및 이용하여 상기 딜레이 라인에서 출력된 다수의 신호들 중 어느 하나의 지연된 신호를 선택 출력하는 먹스; 및
    상기 상기 엣지 디텍터에서 출력된 신호 및 상기 먹스에서 출력된 신호를 수신하여 상기 스위칭 소자 제어 신호를 출력하는 SR 래치;를 포함하는 것을 특징으로 하는 능동형 정류기.
  7. 제6항에 있어서,
    상기 딜레이 라인은,
    커스 딜레이 셀 및 다수의 파인 딜레이 셀을 포함하는 것을 특징으로 하는 능동형 정류기.
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