KR101820786B1 - 일렉트로루미네선트 유기 이중 게이트 트랜지스터 - Google Patents
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Abstract
본 발명은, 제 1 유전체 층(11), 제 2 유전체 층(12), 제 1 제어 전극(14), 제 2 제어 전극(13), 및 어셈블리(소스 전극(15), 드레인 전극(16) 및 양극성 채널을 포함)를 포함하는 유기 일렉트로루미네선트 트랜지스터(1)에 관한 것이다. 상기 양극성 채널은, 반도체 재료의 제 1 층(17), 반도체 재료의 제 2 층(18) 및 반도체 재료의 상기 제 1 층(17)와 반도체 재료의 상기 제 2 층(18) 사이에 배치된 발광 재료의 층(19)을 포함한다. 상기 소스 전극(15) 및 상기 드레인 전극(16)은 둘 다 상기 2개 층들의 반도체 재료(17, 18) 중 오직 하나와 접촉한다.
Description
본 발명은 일렉트로루미네선트 유기 이중 게이트 트랜지스터(electroluminescent organic double gate transistor) 및 상기 트랜지스터의 구동 방법에 관한 것이다.
출원 WO 2010/049871으로부터, 2개의 유전체 층들, 2개의 제어 또는 게이트 전극들, 및 (소스 전극 또는 소스, 드레인 전극 또는 드레인, 및 상기 소스 및 상기 드레인과 접촉하는 유기 반도체로 이루어진) 어셈블리를 포함하는 전계 효과 트랜지스터가 알려져 있다. 이러한 어셈블리는 상기 2개의 유전체 층들 사이에 위치되고, 상기 2개의 유전체 층들 각각은 상기 어셈블리와 제어 전극 사이에 위치된다. 이러한 트랜지스터를 포함하는 발광 트랜지스터가 개시되며, 여기서 상기 유기 반도체는 양극성(ambipolar) 유기 반도체 층이다. 상기 반도체 층의 두께는 몇몇 분자 층들(few molecular layers)로 필수적으로 제한되고, 소스 및 드레인으로부터 각각 주입되었던 그리고 유전체 층들(이들 사이에 상기 반도체 층이 배치됨)과 반도체 층의 2개의 인터페이스들에 이송되었던, 전자들과 정공들의 방사 재결합(radiative recombination)을 허용하기 위해 반도체 층의 바람직한 상기 두께는 10㎚ 미만이다.
그러나, 출원 WO 2010/049871에 따른 발광 트랜지스터의 발광 특성들은 내인성 인자들(intrinsic factors)에 의해 제한된다.
실제로, 알려진 트랜지스터의 반도체 층의 최대 두께에 대한 앞서 언급된 치수적 제약으로 인해, 전하들의 방사 재결합이 발생하는 반도체 재료의 체적은 작고, 그 결과 발광의 강도는 제한된다.
게다가, 알려진 트랜지스터에서, 단일 반도체 층은 전자들 및 정공들 둘 다의 이송을 담당하고, 이에 따라 실제 응용들에서 디바이스의 전기적 성능을 제한한다.
더욱이, 출원 WO 2010/049871에 따른 발광 트랜지스터는 디바이스의 구동에 관한 제한된 유연성을 갖는다.
US 2009/0008628로부터, 2개의 유전체 층들, 2개의 제어 또는 게이트 전극들, 2개의 이송 층들로 이루어진 2개의 유전체 층들 사이에 위치된 어셈블리, 2개의 이송 층들 사이에 위치된 발광층, 및 (콘택들의 수직 표면과 도전성 층들의 수직 표면 사이의 상호작용에 의해 도전성 층들 모두와 접촉하거나, 또는 하나의 도전성 층의 수직 표면과 접촉하는 하나의 전극(소스 또는 드레인)의 수직 표면 및 다른 도전성 층의 수직 표면과 접촉하는 다른 전극(드레인 또는 소스)의 수직 표면을 갖는) 소스 및 드레인 전극들을 포함하는 전계 효과 트랜지스터가 또한 알려져 있다.
US 2009/0008628에 따른 유기 전계 효과 트랜지스터들의 실제 응용들은, 이송 층들/소스 및 드레인 콘택들의 기하학적 구조에 의해 영향을 받으며, 이는 이송 층들로의 전하 주입의 효율을 제한하고 이에 따라 디바이스의 전반적인 전기적 특징들을 제한한다. 게다가, 실제로, US 2009/0008628에 따른 전계 효과 트랜지스터들의 현실적 실현(practical realization)은 표준 제조 기법들을 이용하여 만족할만한 품질 및 산업적 재생산 수율들(ndustrial reproducibility yields)을 실현될 가능성은 없다. 도전성 층들의 수직 표면과 콘택들 사이의 불량 콘택 포인트들 및 음영 효과(shadow effect)들은, US 2009/0008628의 다중층 구조가 소스 전극 및 드레인 전극에 평행한 방향으로 이러한 소스 전극과 드레인 전극 사이에 정공 이송층, 발광층, 전자 이송층 및 제 2 절연층이 순차적으로 형성될 것을 요구하기 때문에, 제조 프로세스 동안 발생될 가능성이 있다.
본 발명의 목적은 상기 결점들로부터 자유로운 일렉트로루미네선트 유기 트랜지스터를 제공하는 것이다. 상기 목적은, 주요 특징들이 청구항 제 1 항에서 구체화되고 다른 특징들이 나머지 청구항들에서 구체화되는, 일렉트로루미네선트 유기 트랜지스터를 통해 달성된다.
본 발명에 따른 일렉트로루미네선트 유기 트랜지스터의 첫 번째 이점은, 종래 기술의 단일 층 트랜지스터들과 비교하여 자신의 개선된 발광 특징들로 이루어진다. 실제로, 광의 발생시에 우수한 효율을 갖는, 광의 발광에 구체적으로 전용되는 재료가, 본 발명에 따른 트랜지스터의 양극성 채널에 제공된다.
또한, 본 발명에 따른 일렉트로루미네선트 유기 트랜지스터의 채널 내의 발광층은, 알려진 단일 층 트랜지스터에서 방사 재결합이 발생하는 반도체 층보다 더 큰 두께를 가질 수 있고, 이에 따라, 본 발명에 따른 디바이스 내의 발광 강도는 알려진 단일 층 트랜지스터의 발광 강도와 비교하여 더 높다.
알려진 단일 층 트랜지스터의 이점과 비교하여 본 발명에 따른 일렉트로루미네선트 유기 트랜지스터의 추가적인 이점은, 전하 이송의 최적화가 허용된다는 사실로 이루어진다. 실제로, 2개의 제어 전극들 및 양극성 채널(오직 일 유형의 전하의 수송을 위해 각각 최적화된 2개의 반도체 층들을 포함)의 존재 덕분에, 전하들의 이동성에 있어서 그리고 상기 2개의 반도체 층들에서의 전류 밀도에 있어서의 차이들은 2개의 제어 전극들의 전위들의 적절한 변조에 의해 더욱 효과적으로 밸런싱될 수 있다.
알려진 삼중층 트랜지스터의 이점과 비교하여 본 발명에 따른 일렉트로루미네선트 유기 트랜지스터의 추가적인 이점은, 디바이스의 활성 채널로의 더욱 효과적인 전하 주입으로 이루어지고, 이는 전반적으로 더 높은 전자 및 광전자 성능들로 유도한다.
본 발명에 따른 일렉트로루미네선트 트랜지스터는 직접 모드 또는 반대 모드 둘 중 하나로 구동될 수 있다. 사실상, 본 발명에 따른 디바이스에서, 전하들은 반도체 층들과 유전체 층 사이의 인터페이스에서뿐만 아니라 반도체 층들과 발광층 사이의 인터페이스에서도 발광 효율 및 강도에 대한 직접적인 이점을 가지고 이송될 수 있다.
본 발명에 따른 일렉트로루미네선트 유기 트랜지스터의 추가적인 이점들 및 특징들은 첨부 도면들을 참조하여 실시예의 상세한 설명을 제한하지 않고 세부사항이 설명된 이하로부터 당업자들에게 자명해 질 것이다.
도 1a 및 도 1b는 본 발명의 2개의 가능한 실시예들에 따른 트랜지스터의 개략적인 단면도를 도시한다.
도 2a 및 도 2b는, 직접 모드 구동에서 전하들의 이상적인 축적들이 도시된, 도 1a 및 도 1b의 제 1 및 제 2 실시예들에 개별적으로 따른 트랜지스터의 개략적인 단면도를 도시한다.
도 3a 및 도 3b는, 반대 모드 구동에서 전하들의 이상적인 축적들이 도시된, 도 1a 및 도 1b의 제 1 및 제 2 실시예들에 개별적으로 따른 트랜지스터의 섹션의 개략적인 도면을 도시한다.
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도 3a 및 도 3b는, 반대 모드 구동에서 전하들의 이상적인 축적들이 도시된, 도 1a 및 도 1b의 제 1 및 제 2 실시예들에 개별적으로 따른 트랜지스터의 섹션의 개략적인 도면을 도시한다.
도면들의 피쳐들은 일정한 비례로 스케일링되지 않지만, 그 치수들은 도면들의 명확성을 증가시키기 위해 확대되거나 또는 축소된다.
도 1a 및 도 1b를 참조하여, 본 발명의 제 1 실시예에 따른 일렉트로루미네선트 유기 트랜지스터(1)는 제 1 유전체 층(11), 제 2 유전체 층(12), 제 1 제어 전극(14) 및 제 2 제어 전극(13)을 포함하는 것으로 도시된다.
본 발명의 본 실시예에 따른 트랜지스터는 상기 제 1 유전체 층(11)과 상기 제 2 유전체 층(12) 사이에 위치되고, 소스 전극(15), 드레인 전극(16) 및 양극성 채널로 형성된 어셈블리를 더 포함한다.
상기 제 1 유전체 층(11)은 제 1 제어 전극(14)과 상기 어셈블리 사이에 위치되고; 동일한 방식으로, 제 2 유전체 층(12)은 상기 제 2 제어 전극(13)과 상기 어셈블리 사이에 위치된다. 즉, 2개의 제어 전극들(13 및 14)은 디바이스의 바깥쪽에 그리고 2개의 유전체 층들(12 및 11)과 각각 접촉하여 위치되며, 그 결과 양극성 채널 및 소스(15) 및 드레인(16) 전극들로 형성된 어셈블리를 밀봉한다.
제 1 유전체 층(11) 및 제 2 유전체 층(12)의 재료들은 일렉트로루미네선트 유기 트랜지스터들에 대한 종래의 유전체 재료들 중에서 선택될 수 있다. 특히, 이산화 규소, 폴리메틸 메타크릴레이트(PMMA), 산화 아연, 알루미나, 산화 지르코늄, 이산화 하프늄, (예컨대, 상품 Cytop™, 폴리비닐 알코올(PVA) 및 폴리스티렌(PS)과 같은) 플루오로폴리머들로 이루어진 그룹으로부터 선택된 재료 또는 재료들의 조합이 이용될 수 있다. 바람직하게, 상기 제 1 유전체 층(11)은 산화 지르코늄 및 폴리메틸 메타크릴레이트의 2개의 층들을 포함하고, 상기 층(12)은 폴리메틸메타크릴레이트 또는 Cytop™으로 이루어진다.
제 1 제어 전극(14) 및 제 2 제어 전극(13)의 재료들은 산화 인듐 주석(ITO), 금, 구리, 은, 알루미늄으로 이루어진 그룹에서 선택될 수 있다. 특히, 인듐 산화물 및 주석 및/또는 금이 이용될 수 있다.
소스(15) 및 드레인(16) 전극들은 산화 인듐 주석(ITO), 금, 구리, 은, 알루미늄, 칼슘, 마그네슘, 크로뮴, 철 및 폴리(스티렌술포네이트)와 결합된 폴리(3,4-에틸렌다이옥시티오펜)(PEDOT : PSS) 또는 상기 재료들의 조합 중에서 선택될 수 있다.
바람직하게, 상기 소스 전극(15)에 대한 재료로서, 알루미늄, 칼슘, 마그네슘, 또는 금이 이용될 수 있다.
바람직하게, 상기 드레인 전극(16)에 대한 재료로서, 금 또는 산화 인듐 주석(ITO)이 이용될 수 있다.
본 발명에 따르면, 양극성 채널은 반도체 재료의 제 1 층(17), 반도체 재료의 제 2 층(18) 및 반도체 재료의 상기 제 1 층(17)와 반도체 재료의 상기 제 2 층(18) 사이에 배치된 발광 재료의 층(19)을 포함한다.
상기 층들(17 및 18)에 대한 반도체 재료들은 올리고아센들(oligoacenes), 올리고티오펜들 및 올리고플루오렌들로 이루어진 그룹, 올리고티오펜들의 피리미딘 유도체들, α 및 ω 위치들에서 알킬 체인들로 치환된 테트라티오펜들, 퍼릴렌들 및 올리고티오펜들의 다이-이미드 유도체들, 올리고티오펜들의 피리미딘 유도체들, 트리아졸 코어를 갖는 올리고티오펜, 코로넨 유도체들 및 α 및 ω 위치들에서 퍼플루오르화 체인들로 치환된 테트라티오펜 유도체들로부터 선택될 수 있다. 특히 유리한 방법으로, α 및 ω 위치들에서 알킬 체인들로 치환된 테트라티오펜들이 층(17)에 이용되고, α 및 ω 위치들에서 퍼플루오르화 체인들로 치환된 테트라티오펜 유도체들이 층(18)에 이용된다.
발광층(19)에 대한 재료로서, 예를 들어, 4-(디시아노메틸렌)-2-메틸-6-(p-디메틸아미노스티릴)-4H-피란, 옥타에틸 포르피린 백금, 아세틸아세토네이트 이리듐 페닐이소퀴놀린으로 다양하게 도핑된 알루미늄 퀴놀린 매트릭스의 호스트-게스트 유형 시스템들이 유리하게 이용될 수 있다.
반도체 재료의 제 1 층(17) 및 제 2 층(18)의 두께들은 5㎚ 내지 50㎚이다. 바람직하게, 이러한 두께들은 5㎚ 내지 20㎚이다.
발광 재료의 층(19)은 10㎚ 내지 100㎚ 사이의 두께를 갖는다. 바람직하게, 이 두께는 10㎚ 내지 40㎚이다.
어셈블리 내에서, 상기 소스 전극(15) 및 상기 드레인 전극(16)은 둘 다 반도체 재료의 상기 제 1 층(17) 또는 반도체 재료의 상기 제 2 층(18)과 접촉한다.
본 발명의 바람직한 실시예에 따르면, 상기 소스 전극(15) 및 상기 드레인 전극(16)은, 이들이 접촉하고 있는 반도체 재료의 층 위에 둘 다, 또는 그 아래에 둘 다 위치된다. 본 발명의 추가적인 실시예에 따르면, 상기 소스 전극(15) 및 상기 드레인 전극(16)은, 이들이 접촉하고 있고 이에 대해 공동평면에 있는, 동일한 두께의 반도체 재료 층을 갖는다. 따라서, 임의의 경우, 상기 소스 전극(15) 및 상기 드레인 전극(16)은 둘 다 반도체 재료의 상기 제 1 층 또는 반도체 재료의 상기 제 2 층의 평면에 평행한 평면 위에 놓인다.
본 발명의 양상에 따르면, 도 2에 도시된 바와 같이, 반도체 재료들의 층들(17 및 18)과 유전체 층들(11 및 12) 사이의 인터페이스에서 전하들의 축적 및 전하들의 이송이 일어나는 일렉트로루미네선트 유기 트랜지스터의 구동 방법이 제공된다. 이러한 구동 방법은, 제어 전극(13)에 인가된 전압이 유전체 층(12)과의 인터페이스에서 반도체 재료의 층(18)에서의 전하의 축적을 유도하며, 제어 전극(14)에 인가된 전압이 유전체 층(11)과의 인터페이스에서 반도체 재료의 층(17)에서의 전하의 축적을 유도하는 것을 제공한다. 예시로서, 이는, 제어 전극(13)에 음의 전압값을 인가하여 유전체 층(12)과의 인터페이스에서 p-형 반도체 재료의 층(18)에서의 양의 전하의 축적을 유도함으로써 그리고 동시에 제어 전극(14)에 양의 전압값을 인가하여 유전체 층(11)과의 인터페이스에서 n-형 반도체 재료의 층(17)에서의 음의 전하의 축적을 유도함으로써 달성될 수 있다.
본 발명의 추가적인 양상에 따르면, 도 3에 도시된 바와 같이, 반도체 재료들의 층들(17 및 18)과 발광층(19) 사이의 인터페이스에서 전하들의 축적 및 전하들의 이송이 일어나는 일렉트로루미네선트 유기 트랜지스터의 구동 방법이 제공된다. 이러한 구동 방법은, 제어 전극(13)에 인가된 전압이 발광층(19)과의 인터페이스에서 반도체 재료의 층(17)에서의 전하의 축적을 유도하며, 제어 전극(14)에 인가된 전압이 발광층(19)과의 인터페이스에서 반도체 재료의 층(18)에서의 전하의 축적을 유도하는 것을 제공한다. 예시로서, 이는, 제어 전극(13)에 양의 전압값을 인가하여 발광층(19)과의 인터페이스에서 n-형 반도체 재료의 층(17)에서의 음의 전하의 축적을 유도함으로써 그리고 동시에 제어 전극(14)에 음의 전압값을 인가하여 발광층(19)과의 인터페이스에서 p-형 반도체 재료의 층(18)에서의 양의 전하의 축적을 야기함으로써 달성될 수 있다.
본 발명에 따른 일렉트로루미네선트 유기 트랜지스터는 다중층 유기 트랜지스터들의 제조를 위해 알려진 방법들을 이용하여 생산될 수 있다. 바람직하게, 유기 일렉트로루미네선트 트랜지스터는 진공 증착(vacuum evaporation)의 기법들 및/또는 용액 성막(solution deposition) 기법들을 채용함으로써 그리고/또는 유기 재료들, 금속들 및 도전성 및 절연성 산화물들의 스퍼터링 기법들에 의해 실현될 수 있다.
후술하는 청구항들의 범위 내에서 유지하면서 여기에 앞서 개시된 그리고 예시된 실시예에 대한 가능한 변형들 및/또는 추가들이 당업자들에 의해 행해질 수 있다.
Claims (6)
- 유기 일렉트로루미네선트 트랜지스터(1)로서,
제 1 유전체 층(11) 및 제 2 유전체 층(12); 제 1 제어 전극(14) 및 제 2 제어 전극(13); 및 소스 전극(15), 드레인 전극(16) 및 양극성 채널(17, 18, 19)을 포함하는 어셈블리(15, 16, 17, 18, 19)를 포함하고,
상기 어셈블리(15, 16, 17, 18, 19)는 상기 제 1 유전체 층(11)과 상기 제 2 유전체 층(12) 사이에 배치되고;
상기 제 1 유전체 층(11)은 상기 제 1 제어 전극(14)과 상기 어셈블리 사이에 배치되고;
상기 제 2 유전체 층(12)은 상기 제 2 제어 전극(13)과 상기 어셈블리 사이에 배치되고;
상기 양극성 채널(17, 18, 19)은 반도체 재료의 제 1 층(17), 반도체 재료의 제 2 층(18) 및 반도체 재료의 상기 제 1 층(17)과 반도체 재료의 상기 제 2 층(18) 사이에 배치된 발광 재료의 층(19)을 포함하고;
상기 소스 전극(15) 및 상기 드레인 전극(16) 둘 다는 상기 양극성 채널(17, 18, 19)의 층들 중 동일한 하나의 층 상에 형성되고; 그리고
상기 소스 전극(15) 및 상기 드레인 전극(16) 둘 다는 반도체 재료의 상기 제 1 층(17)과 반도체 재료의 상기 제 2 층(18) 사이에서 선택되는 동일한 층과 접촉하는,
유기 일렉트로루미네선트 트랜지스터. - 제 1 항에 있어서,
제 1 평면상에 반도체 재료의 상기 제 1 층(17) 또는 반도체 재료의 상기 제 2 층(18)이 있고, 상기 소스 전극(15) 및 상기 드레인 전극(16) 둘 다는 상기 제 1 평면에 평행한 평면상에 있는,
유기 일렉트로루미네선트 트랜지스터. - 제 1 항에 있어서,
반도체 재료의 상기 제 1 층(17)의 두께 및 반도체 재료의 상기 제 2 층(18)의 두께는 5㎚ 내지 50㎚ 사이인,
유기 일렉트로루미네선트 트랜지스터. - 제 3 항에 있어서,
반도체 재료의 상기 제 1 층(17)의 두께 및 반도체 재료의 상기 제 2 층(18)의 두께는 5㎚ 내지 20㎚ 사이인,
유기 일렉트로루미네선트 트랜지스터. - 제 1 항에 있어서,
상기 발광 재료의 층(19)은 10㎚ 내지 100㎚ 사이의 두께를 갖는,
유기 일렉트로루미네선트 트랜지스터. - 제 5 항에 있어서,
상기 발광 재료의 층(19)은 10㎚ 내지 40㎚ 사이의 두께를 갖는,
유기 일렉트로루미네선트 트랜지스터.
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