KR101813766B1 - 반도체 구조체 및 그 제조 방법 - Google Patents
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Abstract
반도체 구조체는 제1 기판, 제2 기판, 제1 기판 위에 그리고 제1 기판과 제2 기판 사이에 있는 제1 감지 구조체, 제2 기판을 통해 연장하는 비아, 및 제2 기판 위에 있고, 비아와 전기적으로 접속된 상호접속 구조체, 및 상호접속 구조체를 적어도 부분적으로 덮는 감지 물질을 포함하는 제2 감지 구조체를 포함한다.
Description
반도체 디바이스를 포함하는 전자 장비는 다수의 현대식 용례에서 필수적이다. 반도체 디바이스는 급속한 성장을 경험하고 있다. 물질 및 디자인의 기술적 진보는 반도체 디바이스의 세대들을 생성하고 있고, 여기서 각각의 세대는 이전의 세대보다 더 소형의 더 복잡한 회로를 갖는다. 진보 및 혁신의 경과 중에, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가되고 있고, 반면에 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 구성요소)는 감소되고 있다. 이러한 진보는 반도체 디바이스를 처리하고 제조하는 복잡성을 증가시키고 있다.
마이크로 전기기계 시스템(micro-electro mechanical system: MEMS) 디바이스가 최근에 개발되었고 또한 전자 장비에 통상적으로 포함된다. MEMS 디바이스는 일반적으로 1 미크론 미만 내지 수 밀리미터의 범위의 크기의 마이크로 크기 디바이스이다. MEMS 디바이스는 기계적 및 전기적 특징부를 형성하기 위해 반도체 물질을 사용하는 제조를 포함한다. MEMS 디바이스는 전기기계적 기능성을 성취하기 위해 다수의 소자(예를 들어, 고정 또는 가동 소자)를 포함할 수도 있다. 다수의 용례에 있어서, MEMS 디바이스는 외부 회로에 전기적으로 접속되어 완전한 MEMS 시스템을 형성한다. 통상적으로, 접속부가 와이어 본딩에 의해 형성된다. MEMS 디바이스는 다양한 용례에서 광범위하게 사용된다. MEMS 용례는 모션 센서, 가스 검출기, 압력 센서, 프린터 노즐 등을 포함한다. 더욱이, MEMS 용례는 가동 미러와 같은 광학 용례, 및 RF 스위치 등과 같은 무선 주파수(radio frequency: RF) 용례로 확장된다.
기술이 진화함에 따라, 디바이스의 디자인은 전체로서 소형 치수 및 회로의 기능성 및 양의 증가의 견지에서 더 복잡해지고 있다. 수많은 제조 동작이 이러한 소형 및 고성능 반도체 디바이스 내에 구현된다. 소형화된 규모에서 반도체 디바이스의 제조는 더 복잡해지고 있다. 제조의 복잡성의 증가는 높은 수율 손실, 전기 상호접속부의 열악한 신뢰성, 왜곡(warpage) 등과 같은 결함을 유발할 수도 있다. 따라서, 디바이스 성능을 향상시키고 뿐만 아니라 제조 비용 및 처리 시간을 감소시키기 위해 전자 장비 내에 디바이스의 구조 및 제조 방법을 수정할 계속적인 요구가 존재한다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않다는 것이 주목되어야 한다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 1a는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 2는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 2a는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 3은 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 4는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 5는 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 5a 내지 도 5f는 본 발명의 일부 실시예에 따른 도 5의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 6은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 6a 내지 도 6f는 본 발명의 일부 실시예에 따른 도 6의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 7은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 7a 내지 도 7h는 본 발명의 일부 실시예에 따른 도 7의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 8은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 8a 내지 도 8h는 본 발명의 일부 실시예에 따른 도 8의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 9는 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 9a 내지 도 9e는 본 발명의 일부 실시예에 따른 도 9의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 10은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 10a 내지 도 10e는 본 발명의 일부 실시예에 따른 도 10의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 1a는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 2는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 2a는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 3은 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 4는 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도.
도 5는 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 5a 내지 도 5f는 본 발명의 일부 실시예에 따른 도 5의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 6은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 6a 내지 도 6f는 본 발명의 일부 실시예에 따른 도 6의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 7은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 7a 내지 도 7h는 본 발명의 일부 실시예에 따른 도 7의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 8은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 8a 내지 도 8h는 본 발명의 일부 실시예에 따른 도 8의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 9는 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 9a 내지 도 9e는 본 발명의 일부 실시예에 따른 도 9의 방법에 의해 반도체 구조체를 제조하는 개략도.
도 10은 본 발명의 일부 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도.
도 10a 내지 도 10e는 본 발명의 일부 실시예에 따른 도 10의 방법에 의해 반도체 구조체를 제조하는 개략도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있도록 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 설명될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다.
전자 장비는 다수의 MEMS 센서를 포함할 수 있고, 이들 센서는 최근 세대의 MEMS 용례에서 반도체칩 상에 집적화될 수 있다. 예를 들어, 모션 센서 또는 관성 센서가 스마트폰, 태블릿, 게임 콘솔, 및 자동차 충돌 검출 시스템과 같은 소비자 전자기기에서 모션 활성화 사용자 인터페이스를 위해 사용된다. 3차원 공간 내의 완전한 운동 범위를 캡처하기 위해, 모션 센서는 종종 가속도계와 자이로스코프를 조합하여 이용한다. 가속도계는 선운동을 검출하고, 자이로스코프는 각운동을 검출한다. 게다가, 전자 나침반과 같은 자기 센서가 네비게이션을 위한 칩 상에 또한 집적화된다. 자기 센서는 외부 자기장의 방향을 결정할 수 있다. 저비용, 고품질, 및 소형 디바이스 푸트프린트를 위한 소비자의 요구에 부합하기 위해, 다수의 센서가 동일한 기판 상에 함께 집적화된다.
MEMS 센서는 다양한 프로세스에 의해 제조되어 기판 상에 집적화된다. 센서는 측방향으로 또는 수평으로 기판 상에 집적화되어 전자 장비가 된다. 센서들은 서로 인접하여 배치된다. 그러나, 이러한 집적화는 전자 장비의 바람직하지 않게 큰 기하학적 크기 또는 폼팩터(form factor)를 야기할 것이다. 또한, 센서는 집적화되어 와이어 본딩 작업에 의해 전기적으로 접속된다. 이러한 접속은 기생 캐패시턴스를 유도하고, 전자 장비의 높은 노이즈 또는 열악한 전체 성능을 야기할 것이다. 게다가, 센서는 고온을 필요로 하는 웨이퍼 본딩 작업에 의해 서로 집적화된다. 센서들의 일부는 고온에 의해 쉽게 열화된다. 고온은 일부 센서에 손상을 유발하고, 따라서 이들의 감도 또는 작동 성능에 악영향을 미칠 수도 있다.
본 발명은 기판 상에/위에 집적화되는 다수의 디바이스를 포함하는 반도체 구조체에 관한 것이다. 반도체 구조체는 기판 및 기판 위에 배치되고 다수의 도전성 비아(via)에 의해 집적화된 하나 이상의 디바이스를 포함한다. 도전성 비아에 의한 디바이스의 집적화는 반도체 구조체의 기하학적 크기 또는 폼팩터를 감소시키기 위해 기판 상에서 서로의 위에 디바이스의 적층을 허용한다. 또한, 도전성 비아에 의한 디바이스의 전기 접속은 노이즈의 발생을 감소시키고 반도체 구조체의 성능을 향상시킬 수 있다. 또한, 디바이스의 일부는 웨이퍼 본딩 작업과 같은 고온 프로세스의 완료 후에 제조될 수 있다. 이들 디바이스는 고온에 의해 손상되지 않을 것이다. 이와 같이, 고온(약 300℃ 초과)에 의해 용이하게 열화되는 이방성 자기저항(anisotropic magnetoresistive: AMR) 물질, 거대 자기저항(giant magnetoresistive: GMR) 물질 또는 터널 자기저항(tunnel magnetoresistive: TMR) 물질을 포함하는 자기 디바이스와 같이 디바이스가 고온에 의해 영향을 받지 않을 것이고, 따라서 반도체 구조체 내에 또한 형성될 수 있다. 다른 실시예가 또한 개시된다.
도 1은 본 발명의 일부 실시예에 따른 반도체 구조체(100)의 개략 단면도이다. 일부 실시예에서, 반도체 구조체(100)는 모션, 운동, 자기장, 압력 등 또는 이들의 조합과 같은 다양한 특성을 감지하기 위해 구성된다. 일부 실시예에서, 반도체 구조체(100)는 선운동, 각운동, 자기장의 방향 등을 감지하기 위해 구성된다. 일부 실시예에서, 반도체 구조체(100)는 서로의 위에 적층하는 하나 이상의 기판 및 다양한 사전결정된 특성을 감지하기 위한 하나 이상의 디바이스를 포함한다. 일부 실시예에서, 도 1에 도시되어 있는 바와 같이, 반도체 구조체(100)는 제1 기판(101), 제2 기판(108), 제1 감지 구조체(106a) 및 제2 감지 구조체(110)를 포함한다. 반도체 구조체(100)는 하나 이상의 기판 및 하나 이상의 감지 구조체를 포함할 수도 있다는 것이 이해될 수 있을 것이다.
일부 실시예에서, 반도체 구조체(100)는 제1 기판(101)을 포함한다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 트랜지스터 등과 같은 하나 이상의 능동 소자 및 다수의 회로를 포함할 수도 있다. 일부 실시예에서, 제1 기판(101) 위에 또는 내에 형성된 회로는 특정 용례를 위해 적합한 임의의 유형의 회로일 수도 있다. 일부 실시예에 따르면, 회로는 다양한 n-형 금속 산화물 반도체(n-type metal-oxide semiconductor: NMOS) 및/또는 p-형 금속 산화물 반도체(p-type metal-oxide semiconductor: PMOS), 예를 들어 트랜지스터, 캐패시터, 저항기, 다이오드, 포토다이오드, 퓨즈 등을 포함할 수도 있다. 회로는 하나 이상의 기능을 수행하도록 상호접속될 수도 있다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 ASIC 부품을 포함한다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 CMOS 부품을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 또는 다른 적합한 물질과 같은 반도체 물질을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 기판 또는 실리콘 웨이퍼이다. 일부 실시예에서, 제1 기판(101)은 CMOS 기판이다.
일부 실시예에서, 제1 감지 구조체(106a)는 제1 기판(101) 위에 배치된다. 일부 실시예에서, 제1 감지 구조체(106a)는 모션 감지 디바이스와 같은 모션을 감지하기 위해 구성된다. 일부 실시예에서, 제1 감지 구조체(106a)는 각속도를 측정하기 위한 자이로스코프이다. 일부 실시예에서, 제1 감지 구조체(106a)는 선가속도를 측정하기 위한 가속도계이다. 일부 실시예에서, 제1 감지 구조체(106a)는 평면을 따른 모션과 반응하기 위한 검증 질량체(proof mass) 및 검증 질량체를 지지하기 위한 지지 스프링을 포함한다. 일부 실시예에서, 제1 감지 구조체(106a)는 하나 이상의 축 자이로스코프, 하나 이상의 축 가속도계 또는 하나 이상의 축 모션 감지 디바이스이다.
일부 실시예에서, 제2 기판(108)은 제1 기판(101) 및 제1 감지 구조체(106a) 위에 배치된다. 일부 실시예에서, 제2 기판(108)은 제1 기판(101) 위에 수직으로 적층된다. 일부 실시예에서, 제2 기판(108)은 제1 기판(101)을 덮기 위한 캡핑(capping) 기판 또는 캡핑 웨이퍼이다. 일부 실시예에서, 제2 기판(108)은 실리콘 또는 다른 적합한 물질을 포함한다.
일부 실시예에서, 캐비티(105)가 제1 기판(101)과 제2 기판(108) 사이에 배치된다. 일부 실시예에서, 캐비티(105)는 제1 감지 구조체(106a)를 둘러싼다. 제1 감지 구조체(106a)는 캐비티(105) 내에서 이동 가능하다. 일부 실시예에서, 캐비티(105)는 진공 상태에 있거나 또는 약 1 대기압(atm) 미만의 가스 압력에 있다. 일부 실시예에서, 제1 감지 구조체(106a)는 캐비티(105) 내에 밀봉된다.
일부 실시예에서, 본드 패드(108b)는 제1 본딩 물질이 제1 기판(101) 상에 전개되어 있고 제2 본딩 물질이 제2 기판(108) 상에 전개되어 있는 상태의 2개의 분산형 물질의 조합일 수 있다. 제1 본딩 물질 및 제2 본딩 물질은 금속-대-금속 또는 금속-대-반도체일 수도 있다. 제1 본딩 물질 및 제2 본딩 물질은 실리콘(Si) 대 알루미늄(Al), 실리콘(Si) 대 금(Au), 게르마늄(Ge) 대 알루미늄(Al), 티타늄(Ti) 대 알루미늄(Al), 구리(Cu) 대 주석(Sn), 인듐(In) 대 금(Au) 또는 임의의 다양한 적절한 본딩층을 포함할 수도 있다.
일부 실시예에서, 비아(109)가 제2 기판(108) 내에 배치된다. 일부 실시예에서, 비아(109)는 제2 기판(108)을 통해 연장한다. 일부 실시예에서, 비아(109)는 본드 패드(108b)와 전기적으로 접속한다. 일부 실시예에서, 비아(109)는 본드 패드(108b) 위에 배치된다. 일부 실시예에서, 제2 기판(108)은 비아(109)를 통해 제1 기판(101)과 통신 가능하다. 일부 실시예에서, 비아(109)는 스루 기판 비아(through substrate via: TSV) 또는 스루 실리콘 비아(through silicon via: TSV)이다. 일부 실시예에서, 비아(109)는 도전 물질, 금속 물질 또는 반도체 물질을 포함한다. 일부 실시예에서, 비아(109)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 주석 및/또는 이들의 합금을 포함한다. 일부 실시예에서, 비아(109)는 구리 필라(pillar)이다. 일부 실시예에서, 비아(109)는 실리콘, 폴리실리콘 등을 포함한다. 일부 실시예에서, 비아(109)는 실리콘 필라이다.
일부 실시예에서, 제1 격리층(109a)이 제2 기판(108) 위에 그리고 제2 기판(108)과 비아(109) 사이에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 제2 기판(108)의 표면과 비아(109)의 측벽에 합치한다. 일부 실시예에서, 제1 격리층(109a)은 비아(109)를 둘러싼다. 일부 실시예에서, 제1 격리층(109a)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
일부 실시예에서, 제2 감지 구조체(110)가 제2 기판(108) 위에 배치된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장을 감지하거나 검출하고, 방향을 결정하고, 네비게이션 등을 위해 구성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장 센서, 자기 센서, 하나 이상의 축 자기 센서, 자력계, 지자기 센서(geomagnetic sensor) 등이다. 일부 실시예에서, 제2 감지 구조체(110)는 전자 또는 디지털 나침반으로서 기능한다. 일부 실시예에서, 제2 감지 구조체(110)는 모션의 방향을 결정하기 위해 제1 감지 구조체(106a)와 협동한다.
일부 실시예에서, 제2 감지 구조체(110)는 비아(109)와 전기적으로 접속된 상호접속 구조체(110a)를 포함한다. 일부 실시예에서, 상호접속 구조체(110a)는 제2 기판(108) 또는 제1 격리층(109a) 위에 배치되고, 비아(109)와 전기적으로 접속하기 위해 비아(109)와 결합된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109), 본드 패드(108b)와 전기적으로 접속된다. 일부 실시예에서, 제2 감지 구조체(110)는 상호접속 구조체(110a) 및 비아(109)를 통해 제1 기판(101)과 통신 가능하다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 기판(101) 또는 제2 기판(108)에 전기 신호를 전송하기 위해 구성된 자기 감지 전극이다. 일부 실시예에서, 상호접속 구조체(110a)는 후 패시베이션 상호접속부(post passivation interconnect: PPI)이거나 또는 재배선층(redistribution layer: RDL)의 부분이다. 일부 실시예에서, 상호접속 구조체(110a)는 알루미늄, 구리, 알루미나, 니켈, 금, 텅스텐, 티타늄, 이들의 합금, 또는 이들의 다층을 포함한다.
일부 실시예에서, 제2 감지 구조체(110)는 상호접속 구조체(110a)를 적어도 부분적으로 덮는 감지 물질(110b)을 포함한다. 일부 실시예에서, 감지 물질(110b)은 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질이다. 일부 실시예에서, 상호접속 구조체(110a)는 감지 물질(110b)에 의해 감지된 자기장에 따른 전기 신호를 전송할 수 있다. 예를 들어, 자기장이 감지 물질에 또는 반도체 구조체(100) 주위에 인가될 때, 감지 물질(110b)의 전기 저항이 변화할 것이고, 상호접속 구조체(110a)는 추가의 처리를 위해 제1 기판(101) 또는 제2 기판(108)에 저항의 변화에 따른 전기 신호를 전송할 것이고, 따라서 자기장이 감지되고 결정된다. 일부 실시예에서, 감지 물질(110b)은 이방성 자기저항(AMR) 물질, 거대 자기저항(GMR) 물질 또는 터널 자기저항(TMR) 물질 또는 임의의 적합한 물질을 포함한다.
일부 실시예에서, 제2 격리층(110c)이 제2 기판(108) 위에 배치되어 상호접속 구조체(110a) 및 감지 물질(110b)을 덮거나 둘러싼다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
도 1a는 본 발명의 일부 실시예에 따른 반도체 구조체(100')의 개략 단면도이다. 일부 실시예에서, 반도체 구조체(100)는 모션, 운동, 자기장, 압력 등 또는 이들의 조합과 같은 다양한 특성을 감지하기 위해 구성된다. 일부 실시예에서, 반도체 구조체(100)는 선운동, 각운동, 자기장의 방향 등을 감지하기 위해 구성된다. 일부 실시예에서, 반도체 구조체(100)는 서로의 위에 적층하는 하나 이상의 기판 및 다양한 사전결정된 특성을 감지하기 위한 하나 이상의 디바이스를 포함한다. 일부 실시예에서, 도 1a에 도시되어 있는 바와 같이, 반도체 구조체(100')는 제1 기판(101), 제3 기판(106), 제2 기판(108), 제1 감지 구조체(106a) 및 제2 감지 구조체(110)를 포함한다. 반도체 구조체(100)는 하나 이상의 기판 및 하나 이상의 감지 구조체를 포함할 수도 있다는 것이 이해될 수 있을 것이다.
일부 실시예에서, 반도체 구조체(100')는 제1 기판(101)을 포함한다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 트랜지스터 등과 같은 하나 이상의 능동 소자 및 다수의 회로를 포함할 수도 있다. 일부 실시예에서, 제1 기판(101) 위에 또는 내에 형성된 회로는 특정 용례를 위해 적합한 임의의 유형의 회로일 수도 있다. 일부 실시예에 따르면, 회로는 다양한 n-형 금속 산화물 반도체(NMOS) 및/또는 p-형 금속 산화물 반도체(PMOS), 예를 들어 트랜지스터, 캐패시터, 저항기, 다이오드, 포토다이오드, 퓨즈 등을 포함할 수도 있다. 회로는 하나 이상의 기능을 수행하도록 상호접속될 수도 있다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 ASIC 부품을 포함한다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 CMOS 부품을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 또는 다른 적합한 물질과 같은 반도체 물질을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 기판 또는 실리콘 웨이퍼이다. 일부 실시예에서, 제1 기판(101)은 CMOS 기판이다.
일부 실시예에서, 제1 기판(101)은 제1 표면(101a) 및 제1 표면(101a)에 대향하는 제2 표면(101b)을 포함한다. 일부 실시예에서, 제1 표면(101a)은 다수의 회로 또는 전기 부품이 제1 표면(101a) 위에 배치되어 있는, 제1 기판(101)의 활성측 또는 정면측이다. 일부 실시예에서, 제2 표면(101b)은 회로 또는 전기 부품이 없는 제1 기판(101)의 비활성측 또는 이면측이다.
일부 실시예에서, 층간 절연막(intermetallic dielectric: IMD) 층(102)이 제1 기판(101) 위에 배치된다. 일부 실시예에서, IMD 층(102)은 제1 기판(101)의 제1 표면(101a) 상에 배치된다. 일부 실시예에서, IMD 층(102)은 도전성 구조체(103) 및 도전성 구조체(103)를 둘러싸는 유전 물질(102a)을 포함한다. 일부 실시예에서, 도전성 구조체(103)는 IMD 층(102) 위에 또는 내에 배치된다. 일부 실시예에서, 도전성 구조체(103)는 제1 기판(101) 내의 회로 또는 소자와 전기적으로 접속된다. 일부 실시예에서, 도전성 구조체(103)는 구리, 알루미늄, 텅스텐 등을 포함한다. 일부 실시예에서, 유전 물질(102a)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등을 포함한다.
일부 실시예에서, 유전층(104)이 IMD 층(102) 위에 배치된다. 일부 실시예에서, 유전층(104)은 도전성 구조체(103) 위에 배치되거나 덮는다. 일부 실시예에서, 유전층(104)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등을 포함한다. 일부 실시예에서, 제1 캐비티(105)는 유전층(104) 내에 배치된다. 제1 캐비티(105)는 유전층(104)을 통해 연장한다. 일부 실시예에서, 제1 캐비티(105)는 유전층(104)을 통해 IMD 층(102)의 유전 물질(102a)로 연장된다. 일부 실시예에서, 유전층(104)은 유전 물질(102a)과 동일한 또는 상이한 물질을 포함한다.
일부 실시예에서, 제3 기판(106)은 제1 기판(101) 위에 배치된다. 일부 실시예에서, 제3 기판(106)은 유전층(104) 상에 배치된다. 일부 실시예에서, 제3 기판(106)은 제1 기판(101) 위에 본딩된다. 일부 실시예에서, 제3 기판(106)은 제1 기판(101) 위에 수직으로 적층된다. 일부 실시예에서, 제3 기판(106)은 유전층(104)과 직접 본딩된다. 일부 실시예에서, 제3 기판(106)은 실리콘, 글래스, 세라믹 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 제3 기판(106)은 실리콘 기판 또는 실리콘 웨이퍼이다. 일부 실시예에서, 제3 기판(106)은 MEMS 기판이다. 일부 실시예에서, 제3 기판(106)은 제3 기판(106) 상에 또는 내에 형성된 전기 회로를 포함한다. 일부 실시예에서, 제3 기판(106)은 트랜지스터, 캐패시터, 저항기, 다이오드, 포토다이오드 등을 포함한다. 일부 실시예에서, 제3 기판(106)은 MEMS 디바이스 또는 MEMS 부품을 포함한다.
일부 실시예에서, 제3 기판(106)은 제1 감지 구조체(106a)를 포함한다. 일부 실시예에서, 제1 감지 구조체(106a)는 모션 감지 디바이스와 같이 모션을 감지하기 위해 구성된다. 일부 실시예에서, 제1 감지 구조체(106a)는 각속도를 측정하기 위한 자이로스코프이다. 일부 실시예에서, 제1 감지 구조체(106a)는 선가속도를 측정하기 위한 가속도계이다. 일부 실시예에서, 제1 감지 구조체(106a)는 평면을 따른 모션과 반응하기 위한 검증 질량체 및 검증 질량체를 지지하기 위한 지지 스프링을 포함한다. 일부 실시예에서, 제1 감지 구조체(106a)는 하나 이상의 축 자이로스코프, 하나 이상의 축 가속도계 또는 하나 이상의 축 모션 감지 디바이스이다. 일부 실시예에서, 제1 감지 구조체(106a)는 제1 캐비티(105) 위에 배치되거나 정렬된다. 일부 실시예에서, 제1 감지 구조체(106a)는 제1 캐비티(105) 내에서, 제1 기판(101), IMD 층(102) 또는 유전층(104)에 대해 이동 가능하다.
일부 실시예에서, 플러그(107)는 제3 기판(106) 내에 배치된다. 일부 실시예에서, 플러그(107)는 제3 기판(106)을 통해 통과하고, 도전성 구조체(103)와 전기적으로 접속한다. 일부 실시예에서, 플러그(107)는 제1 기판(101) 위에 배치된다. 일부 실시예에서, 플러그(107)는 제3 기판(106) 및 유전층(104)을 통해 연장하고, 도전성 구조체(103)의 적어도 일부와 결합한다. 일부 실시예에서, 플러그(107)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 주석 및/또는 이들의 합금과 같은 도전 물질을 포함한다.
일부 실시예에서, 제1 본드 패드(106b)가 제3 기판(106) 위에 배치된다. 일부 실시예에서, 제1 본드 패드(106b)는 접속 구조체를 수용하도록 구성된다. 일부 실시예에서, 제1 본드 패드(106b)는 플러그(107) 또는 도전성 구조체(103) 위에 배치된다. 일부 실시예에서, 제1 본드 패드(106b), 플러그(107) 및 도전성 구조체(103)는 전기적으로 접속된다. 일부 실시예에서, 제1 본드 패드(106b)는 알루미늄, 구리, 티타늄, 금, 니켈 또는 다른 적합한 물질을 포함한다.
일부 실시예에서, 제2 기판(108)은 제3 기판(106) 위에 배치된다. 일부 실시예에서, 제2 기판(108)은 제3 기판(106) 또는 제1 기판(101) 위에 수직으로 적층된다. 일부 실시예에서, 제2 기판(108)은 유전층(104) 및 IMD 층(102) 위에 배치된다. 일부 실시예에서, 제2 기판(108)은 제1 기판(101) 및 제3 기판(106)을 덮기 위한 캡핑 기판 또는 캡핑 웨이퍼이다. 일부 실시예에서, 제2 기판(108)은 실리콘 또는 다른 적합한 물질을 포함한다.
일부 실시예에서, 제2 기판(108)은 제2 기판(108) 내에 제2 캐비티(108a)를 포함한다. 일부 실시예에서, 제2 캐비티(108a)는 제2 기판(108)의 부분을 통해 그리고 제1 기판(101) 또는 제3 기판(106)으로부터 이격하여 연장한다. 일부 실시예에서, 제2 캐비티(108a)는 제1 감지 구조체(106a) 및 제1 캐비티(105) 위에 배치된다. 일부 실시예에서, 제1 캐비티(105) 및 제2 캐비티(108a)는 제1 감지 구조체(106a)가 그 내부에서 이동하는 것을 허용하는 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)]가 되게 하기 위해 서로 협동하고 정렬된다. 일부 실시예에서, 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)]는 제1 기판(101) 및 제2 기판(108)에 의해 형성되고, 제1 감지 구조체(106a)를 둘러싼다. 제1 감지 구조체(106a)는 제1 기판(101) 및 제2 기판(108)에 의해 형성된 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)] 내에서 이동 가능하다. 일부 실시예에서, 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)]는 진공 상태에 있거나 또는 약 1 대기압(atm) 미만의 가스 압력에 있다. 일부 실시예에서, 제1 감지 구조체(106a)는 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)] 내에 밀봉된다.
일부 실시예에서, 제2 본드 패드(108b)가 제2 기판(108) 위에 배치된다. 일부 실시예에서, 제2 본드 패드(108b)는 제2 기판(108)과 제3 기판(106) 사이에 배치된다. 일부 실시예에서, 제2 본드 패드(108b)는 제1 본드 패드(106b)에 대향하여 배치되고 정렬된다. 일부 실시예에서, 제2 본드 패드(108b)는 제1 본드 패드(106b)와 전기적으로 접속된다. 일부 실시예에서, 제2 본드 패드(108b)는 플러그(107) 및 도전성 구조체(103) 위에 배치되어 제1 본드 패드(106b)를 통해 이들과 전기적으로 접속된다. 일부 실시예에서, 제2 본드 패드(108b)는 게르마늄, 실리콘 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 제2 본드 패드(108b)는 제1 본드 패드(106b)와 본딩되어, 제2 기판(108)이 제3 기판(106)과 본딩되게 된다. 일부 실시예에서, 제2 본드 패드(108b)는 제1 본드 패드(106b)와 공융 본딩된다. 일부 실시예에서, 제1 본드 패드(106b)와 제2 본드 패드(108b)는 실리콘(Si) 대 알루미늄(Al), 실리콘(Si) 대 금(Au), 게르마늄(Ge) 대 알루미늄(Al), 티타늄(Ti) 대 알루미늄(Al), 구리(Cu) 대 주석(Sn), 인듐(In) 대 금(Au) 또는 임의의 다양한 적절한 본딩층의 물질 조합일 수 있다.
일부 실시예에서, 비아(109)가 제2 기판(108) 내에 배치된다. 일부 실시예에서, 비아(109)는 제2 기판(108)을 통해 통과하고, 플러그(107)와 도전성 구조체(103)를 전기적으로 접속한다. 일부 실시예에서, 비아(109)는 제1 본드 패드(106b) 및 제2 본드 패드(108b)를 통해 플러그(107)와 전기적으로 접속한다. 일부 실시예에서, 비아(109)는 제2 본드 패드(108b), 제1 본드 패드(106b), 플러그(107) 또는 도전성 구조체(103) 위에 배치된다. 제2 본드 패드(108b)는 비아(109) 및 제2 기판(108) 위에 배치된다. 일부 실시예에서, 제2 본드 패드(108b)는 비아(109)와 결합된다. 일부 실시예에서, 제2 기판(108)은 비아(109) 및 플러그(107)를 통해 제3 기판(106) 또는 제1 기판(101)과 통신 가능하다. 일부 실시예에서, 비아(109)는 스루 기판 비아(TSV) 또는 스루 실리콘 비아(TSV)이다. 일부 실시예에서, 비아(109)는 도전 물질, 금속 물질 또는 반도체 물질을 포함한다. 일부 실시예에서, 비아(109)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 주석 및/또는 이들의 합금을 포함한다. 일부 실시예에서, 비아(109)는 구리 필라이다. 일부 실시예에서, 비아(109)는 실리콘, 폴리실리콘 등을 포함한다. 일부 실시예에서, 비아(109)는 실리콘 필라이다.
일부 실시예에서, 제1 격리층(109a)이 제2 기판(108) 위에 그리고 제2 기판(108)과 비아(109) 사이에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 제2 기판(108)의 표면과 비아(109)의 측벽에 합치한다. 일부 실시예에서, 제1 격리층(109a)은 비아(109)를 둘러싼다. 일부 실시예에서, 제1 격리층(109a)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
일부 실시예에서, 제2 감지 구조체(110)가 제2 기판(108) 위에 배치된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장을 감지하거나 검출하고, 방향을 결정하고, 네비게이션 등을 위해 구성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장 센서, 자기 센서, 하나 이상의 축 자기 센서, 자력계, 지자기 센서 등이다. 일부 실시예에서, 제2 감지 구조체(110)는 전자 또는 디지털 나침반으로서 기능한다. 일부 실시예에서, 제2 감지 구조체(110)는 모션의 방향을 결정하기 위해 제1 감지 구조체(106a)와 협동한다.
일부 실시예에서, 제2 감지 구조체(110)는 비아(109)와 전기적으로 접속된 상호접속 구조체(110a)를 포함한다. 일부 실시예에서, 상호접속 구조체(110a)는 제2 기판(108) 또는 제1 격리층(109a) 위에 배치되고, 비아(109)와 전기적으로 접속하기 위해 비아(109)와 결합된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109), 제2 본드 패드(108b), 제1 본드 패드(106b), 플러그(107) 또는 도전성 구조체(103)와 전기적으로 접속된다. 일부 실시예에서, 제2 감지 구조체(110)는 상호접속 구조체(110a) 및 비아(109)를 통해 제1 기판(101) 또는 제3 기판(106)과 통신 가능하다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 기판(101), 제3 기판(106) 또는 제2 기판(108)에 전기 신호를 전송하기 위해 구성된 자기 감지 전극이다. 일부 실시예에서, 상호접속 구조체(110a)는 후 패시베이션 상호접속부(PPI)이거나 또는 재배선층(RDL)의 부분이다. 일부 실시예에서, 상호접속 구조체(110a)는 알루미늄, 구리, 알루미나, 니켈, 금, 텅스텐, 티타늄, 이들의 합금, 또는 이들의 다층을 포함한다.
일부 실시예에서, 제2 감지 구조체(110)는 상호접속 구조체(110a)를 적어도 부분적으로 덮는 감지 물질(110b)을 포함한다. 일부 실시예에서, 감지 물질(110b)은 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질이다. 일부 실시예에서, 상호접속 구조체(110a)는 감지 물질(110b)에 의해 감지된 자기장에 따른 전기 신호를 전송할 수 있다. 예를 들어, 자기장이 감지 물질에 또는 반도체 구조체(100) 주위에 인가될 때, 감지 물질(110b)의 전기 저항이 변화할 것이고, 상호접속 구조체(110a)는 추가의 처리를 위해 제1 기판(101), 제3 기판(106) 또는 제2 기판(108)에 저항의 변화에 따른 전기 신호를 전송할 것이고, 따라서 자기장이 감지되고 결정된다. 일부 실시예에서, 감지 물질(110b)은 이방성 자기저항(AMR) 물질, 거대 자기저항(GMR) 물질 또는 터널 자기저항(TMR) 물질 또는 임의의 적합한 물질을 포함한다.
일부 실시예에서, 제2 격리층(110c)이 제2 기판(108) 위에 배치되어 상호접속 구조체(110a) 및 감지 물질(110b)을 덮거나 둘러싼다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
도 2는 본 발명의 일부 실시예에 따른 반도체 구조체(200)의 개략 단면도이다. 일부 실시예에서, 반도체 구조체(200)는 전술되고 도 1에 도시되어 있는 바와 유사한 구성인 제1 기판(101), 제2 기판(108), 제1 감지 구조체(106a) 및 캐비티(105)를 포함한다. 일부 실시예에서, 도 2에 도시되어 있는 바와 같이, 반도체 구조체(200)는 제2 표면(101b) 또는 제1 기판(101)의 이면측 위에 배치된 제2 감지 구조체(110)와, 제1 기판(101)을 통해 연장하는 비아(109)를 포함한다.
일부 실시예에서, 비아(109)는 제2 표면(101b)으로부터 제1 기판(101) 내에서 연장한다. 일부 실시예에서, 비아(109)는 TSV이다. 일부 실시예에서, 비아(109)는 도전 물질, 금속 물질 또는 반도체 물질을 포함한다. 일부 실시예에서, 비아(109)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 주석 및/또는 이들의 합금을 포함한다. 일부 실시예에서, 비아(109)는 구리 필라이다. 일부 실시예에서, 비아(109)는 실리콘, 폴리실리콘 등을 포함한다. 일부 실시예에서, 비아(109)는 실리콘 필라이다.
일부 실시예에서, 제1 격리층(109a)이 제1 기판(101)의 제2 표면(101b) 위에 그리고 비아(109)와 제1 기판(101) 사이에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 제1 기판(101)의 제2 표면과 비아(109)의 측벽에 합치한다. 일부 실시예에서, 제1 격리층(109a)은 비아(109)를 둘러싼다. 일부 실시예에서, 제1 격리층(109a)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
일부 실시예에서, 제2 감지 구조체(110)가 제1 기판(101) 위에 배치된다. 일부 실시예에서, 상호접속 구조체(110a), 감지 물질(110b) 및 제2 격리층(110c)이 제1 기판(101) 위에 배치된다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 격리층(109a) 위에 배치된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109) 위에 배치되어 전기적으로 접속된다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 기판(101) 또는 제2 기판(108)에 전기 신호를 전송하기 위해 구성된 자기 감지 전극이다. 일부 실시예에서, 상호접속 구조체(110a)는 후 패시베이션 상호접속부(PPI)이거나 또는 재배선층(RDL)의 부분이다. 일부 실시예에서, 상호접속 구조체(110a)는 알루미늄, 구리, 알루미나, 니켈, 금, 텅스텐, 티타늄, 이들의 합금, 또는 이들의 다층을 포함한다.
일부 실시예에서, 감지 물질(110b)은 제1 기판(101) 위에 배치되어 상호접속 구조체(110a)를 적어도 부분적으로 덮는다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질과 같이 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 상호접속 구조체(110a)는 감지 물질(110b)에 의해 감지된 자기장에 따른 전기 신호를 전송할 수 있다. 일부 실시예에서, 감지 물질(110b)은 AMR 물질, GMR 물질, TMR 물질 또는 임의의 적합한 물질을 포함한다.
일부 실시예에서, 제2 격리층(110c)은 제1 기판(101) 위에 배치되어 상호접속 구조체(110a) 및 감지 물질(110b)을 덮거나 둘러싼다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
도 2a는 본 발명의 일부 실시예에 따른 반도체 구조체(200')의 개략 단면도이다. 일부 실시예에서, 반도체 구조체(200')는 전술되고 도 1a에 도시되어 있는 바와 유사한 구성인 제1 기판(101), 층간 절연막(IMD) 층(102), 유전층(104), 제3 기판(106), 플러그(107), 제2 기판(108) 및 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)]를 포함한다. 일부 실시예에서, 도 2에서와 같이, 반도체 구조체(200)는 제2 표면(101b) 또는 제1 기판(101)의 이면 위에 배치된 제2 감지 구조체(110), 및 제1 기판(101)을 통해 연장하는 비아(109)를 포함한다.
일부 실시예에서, IMD 층(102)의 유전 물질(102a) 위에 또는 내에 배치된 도전성 구조체(103)는 상부 부분(103a) 및 하부 부분(103b)을 포함한다. 일부 실시예에서, 상부 부분(103a)은 하부 부분(103b) 위에 배치되고 전기적으로 접속된다. 일부 실시예에서, 상부 부분(103a)은 상부 금속층이고, 하부 부분(103b)은 하부 금속층이다. 일부 실시예에서, 상부 부분(103a)은 제3 기판(106)에 기단측에 있고 제1 기판(101)에 말단측에 있고, 하부 부분(103b)은 제1 기판(101)에 기단측에 있다. 일부 실시예에서, 도전성 구조체(103)의 상부 부분(103a)은 플러그(107) 위에 배치되거나 결합된다. 일부 실시예에서, 비아(109)는 제1 기판(101)의 제2 표면(101b)으로부터 제1 기판(101)의 제1 기판(101a)으로 연장하고, 도전성 구조체(103)의 하부 부분(103b) 위에 배치되거나 결합한다. 일부 실시예에서, 비아(109)는 도전성 구조체(103)의 하부 부분(103b)과 전기적으로 접속된다. 일부 실시예에서, 비아(109)는 제1 기판(101)을 통해 IMD 층(102)으로 연장한다. 일부 실시예에서, 비아(109)는 TSV이다. 일부 실시예에서, 비아(109)는 도전 물질, 금속 물질 또는 반도체 물질을 포함한다. 일부 실시예에서, 비아(109)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 주석 및/또는 이들의 합금을 포함한다. 일부 실시예에서, 비아(109)는 구리 필라이다. 일부 실시예에서, 비아(109)는 실리콘, 폴리실리콘 등을 포함한다. 일부 실시예에서, 비아(109)는 실리콘 필라이다.
일부 실시예에서, 제1 격리층(109a)은 제1 기판(101)의 제2 표면(101b) 위에 그리고 비아(109)와 제1 기판(101) 또는 IMD 층(102) 사이에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 제1 기판(101)의 제2 표면과 비아(109)의 측벽에 합치한다. 일부 실시예에서, 제1 격리층(109a)은 비아(109)를 둘러싼다. 일부 실시예에서, 제1 격리층(109a)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
일부 실시예에서, 제2 감지 구조체(110)가 제1 기판(101) 위에 배치된다. 일부 실시예에서, 상호접속 구조체(110a), 감지 물질(110b) 및 제2 격리층(110c)이 제1 기판(101) 위에 배치된다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 격리층(109a) 위에 배치된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109) 위에 배치되어, 상호접속 구조체(110a)가 비아(109)를 통해 도전성 구조체(103)와 전기적으로 접속되게 된다. 일부 실시예에서, 상호접속 구조체(110a), 비아(109), 도전성 구조체(103) 및 플러그(107)는 전기적으로 접속된다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 기판(101), 제3 기판(106) 또는 제2 기판(108)에 전기 신호를 전송하기 위해 구성된 자기 감지 전극이다. 일부 실시예에서, 상호접속 구조체(110a)는 후 패시베이션 상호접속부(PPI)이거나 또는 재배선층(RDL)의 부분이다. 일부 실시예에서, 상호접속 구조체(110a)는 알루미늄, 구리, 알루미나, 니켈, 금, 텅스텐, 티타늄, 이들의 합금, 또는 이들의 다층을 포함한다.
일부 실시예에서, 감지 물질(110b)은 제1 기판(101) 위에 배치되어 상호접속 구조체(110a)를 적어도 부분적으로 덮는다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질과 같이 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 상호접속 구조체(110a)는 감지 물질(110b)에 의해 감지된 자기장에 따른 전기 신호를 전송할 수 있다. 일부 실시예에서, 감지 물질(110b)은 AMR 물질, GMR 물질, TMR 물질 또는 임의의 적합한 물질을 포함한다.
일부 실시예에서, 제2 격리층(110c)은 제1 기판(101) 위에 배치되어 상호접속 구조체(110a) 및 감지 물질(110b)을 덮거나 둘러싼다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 산화물, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 폴리머 등과 같은 유전 물질을 포함한다.
도 3은 본 발명의 일부 실시예에 따른 반도체 구조체(300)의 개략 단면도이다. 일부 실시예에서, 반도체 구조체(300)는 전술되고 도 1에 도시되어 있는 반도체 구조체(100) 또는 전술되고 도 1a에 도시되어 있는 반도체 구조체(100')와 유사한 구성을 갖는다. 일부 실시예에서, 도 3에서와 같이, 반도체 구조체(300)는 제2 기판(108) 위에 배치된 접속 구조체(111)를 포함한다. 일부 실시예에서, 접속 구조체(111)는 제1 기판(101), 제3 기판(106) 또는 제2 기판(108)을 외부 회로 또는 부품과 전기적으로 접속한다. 일부 실시예에서, 접속 구조체(111)는 제2 기판(108), 제2 감지 구조체(110) 또는 상호접속 구조체(110a) 위에 배치되어 있는 언더 범프 금속화(under bump metallization: UBM) 패드(111a) 및 도전성 범프(111b)를 포함한다.
일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a)의 부분 위에 배치되거나 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a)를 통해 비아(109)와 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 제2 격리층(110c) 위에 배치되거나 제2 격리층을 통해 상호접속 구조체(110a)로 연장된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a), 비아(109) 또는 플러그(107)의 부분 위에 배치된다. 일부 실시예에서, UBM 패드(111a)는 도전 물질을 수용하기 위한 그리고 외부 회로 또는 부품과 전기적으로 접속하기 위한 플랫폼으로서 기능한다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a), 비아(109) 또는 플러그(107)를 통해 제1 기판(101), 제3 기판(106) 또는 제2 기판(108)과 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a) 및 제2 격리층(110c) 위의 금속층 또는 금속 스택 필름이다. 일부 실시예에서, UBM 패드(111a)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 이들의 합금과 같은 금속 또는 금속 합금을 포함한다.
일부 실시예에서, 도전성 범프(111b)는 UBM 패드(111a) 위에 배치된다. 일부 실시예에서, 도전성 범프(111b)는 UBM 패드에 의해 수용되고, 외부 회로 또는 부품과 전기적으로 접속하도록 구성된다. 일부 실시예에서, 도전성 범프(111b)는 다른 기판 또는 회로 보드 위에 실장 가능하다. 일부 실시예에서, 도전성 범프(111b)는 땜납, 납, 주석, 구리, 금, 니켈 등과 같은 리플로우가능 물질(reflowable material), 또는 납, 주석, 구리, 금, 니켈 등의 조합과 같은 금속 합금을 포함한다. 일부 실시예에서, 도전성 범프(111b)는 금속 분말과 플럭스의 땜납 페이스트 혼합물을 포함한다. 일부 실시예에서, 도전성 범프(111b)는 볼 그리드 어레이(ball grid array: BGA) 볼, 제어형 붕괴 칩 접속(controlled collapse chip connection: C4) 범프, 마이크로범프 등이다. 일부 실시예에서, 도전성 범프(111b)는 구형 또는 반구형 형상이다. 일부 실시예에서, 도전성 범프(111b)는 원통형 형상이다. 일부 실시예에서, 도전성 범프(111b)는 땜납 볼, 금속 필라 등이다.
도 4는 본 발명의 일부 실시예에 따른 반도체 구조체(400)의 개략 단면도이다. 일부 실시예에서, 반도체 구조체(400)는 전술되고 도 2에 도시되어 있는 반도체 구조체(200) 또는 전술되고 도 2a에 도시되어 있는 반도체 구조체(200')와 유사한 구성을 갖는다. 일부 실시예에서, 도 4에서와 같이, 반도체 구조체(300)는 제1 기판(101) 위에 배치된 접속 구조체(111)를 포함한다. 일부 실시예에서, 접속 구조체(111)는 제1 기판(101), 제3 기판(106) 또는 제2 기판(108)을 외부 회로 또는 부품과 전기적으로 접속한다. 일부 실시예에서, 접속 구조체(111)는 제1 기판(101) 또는 제1 기판(101)의 제2 표면(101b) 위에 배치되어 있는 UBM 패드(111a) 및 도전성 범프(111b)를 포함한다.
일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a)의 부분 위에 배치되거나 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a)를 통해 비아(109)와 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 제2 격리층(110c) 위에 배치되거나 제2 격리층을 통해 상호접속 구조체(110a)로 연장된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a), 비아(109) 또는 플러그(107)를 통해 제1 기판(101), 제3 기판(106) 또는 제2 기판(108)과 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a) 및 제2 격리층(110c) 위의 금속층 또는 금속 스택 필름이다. 일부 실시예에서, UBM 패드(111a)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 이들의 합금과 같은 금속 또는 금속 합금을 포함한다.
일부 실시예에서, 도전성 범프(111b)는 UBM 패드(111a) 위에 배치된다. 일부 실시예에서, 도전성 범프(111b)는 UBM 패드에 의해 수용되고, 외부 회로 또는 부품과 전기적으로 접속하도록 구성된다. 일부 실시예에서, 도전성 범프(111b)는 다른 기판 또는 회로 보드 위에 실장 가능하다. 일부 실시예에서, 도전성 범프(111b)는 땜납, 납, 주석, 구리, 금, 니켈 등과 같은 리플로우가능 물질, 또는 납, 주석, 구리, 금, 니켈 등의 조합과 같은 금속 합금을 포함한다. 일부 실시예에서, 도전성 범프(111b)는 금속 분말과 플럭스의 땜납 페이스트 혼합물을 포함한다. 일부 실시예에서, 도전성 범프(111b)는 BGA 볼, C4 범프, 마이크로범프 등이다. 일부 실시예에서, 도전성 범프(111b)는 구형, 반구형, 원통형 또는 다른 적합한 형상이다. 일부 실시예에서, 도전성 범프(111b)는 땜납 볼, 금속 필라 등이다.
본 명세서에서, 반도체 구조체(100')의 제조 방법이 또한 개시된다. 일부 실시예에서, 반도체 구조체(100')는 방법(500)에 의해 형성된다. 방법(500)은 다수의 동작을 포함하고, 설명 및 예시는 동작의 시퀀스로서 한정으로서 간주되지 않는다. 도 5는 반도체 구조체(100)를 제조하는 방법(500)의 실시예이다. 방법(500)은 다수의 동작(501, 502, 503, 504, 505 및 506)을 포함한다.
동작(501)에서, 제1 기판(101)이 도 5a에 도시되어 있는 바와 같이 수용되거나 제공된다. 일부 실시예에서, 제1 기판(101)은 제1 표면(101a) 및 제1 표면(101a)에 대향하는 제2 표면(101b)을 포함한다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 트랜지스터 등과 같은 다수의 능동 소자 및 다수의 회로를 포함한다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 CMOS 부품, ASIC 부품 등과 같은 부품을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 또는 다른 적합한 물질과 같은 반도체 물질을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 기판 또는 실리콘 웨이퍼이다. 일부 실시예에서, 제1 기판(101)은 CMOS 기판이다.
일부 실시예에서, IMD 층(102)이 제1 기판(101) 위에 형성된다. 일부 실시예에서, 유전 물질(102a) 및 도전성 구조체(103)를 포함하는 IMD 층(102)이 제1 기판(101) 위에 또는 내에 배치된다. 일부 실시예에서, IMD 층(102)은 화학적 기상 퇴적(chemical vapor deposition: CVD) 작업 또는 다른 적합한 작업에 의해 제1 기판(101) 위에 유전 물질(102a)을 배치하고, 에칭 작업 또는 다른 적합한 작업에 의해 유전 물질(102a)의 일부 부분을 제거하고, 전해도금, 스퍼터링 또는 다른 적합한 작업에 의해 도전 물질을 배치하고, 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 도전성 구조체(103)가 되도록 도전 물질을 패터닝함으로써 형성된다.
일부 실시예에서, 유전층(104)이 IMD 층(102), 도전성 구조체(103) 또는 제1 기판(101) 위에 배치된다. 일부 실시예에서, 유전층(104)은 CVD 작업 또는 다른 적합한 작업에 의해 배치된다. 일부 실시예에서, 유전층(104)을 통해 연장하는 제1 캐비티(105)가 형성된다. 제1 캐비티(105)는 유전층(104)으로부터 IMD 층(102) 또는 제1 기판(101)으로 연장한다. 일부 실시예에서, 제1 캐비티(105)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 유전층(104)의 부분을 제거함으로써 형성된다.
동작(502)에서, 제3 기판(106)이 도 5b에 도시되어 있는 바와 같이 제1 기판(101) 위에 배치된다. 일부 실시예에서, 제3 기판(106)은 실리콘 기판 또는 실리콘 웨이퍼이다. 일부 실시예에서, 제3 기판(106)은 MEMS 기판이다. 일부 실시예에서, 제3 기판(106)은 제3 기판(106) 상에 또는 내에 형성된 전기 회로를 포함한다. 일부 실시예에서, 제1 감지 구조체(106a)를 포함하는 제3 기판(106)은 유전층(104), IMD 층(102) 또는 제1 기판(101) 위에 배치된다. 일부 실시예에서, 제1 감지 구조체(106a)는 모션 감지 디바이스와 같이 모션을 감지하기 위해 구성된다. 일부 실시예에서, 제1 감지 구조체(106a)는 자이로스코프, 가속도계, 하나 이상의 축 자이로스코프, 하나 이상의 축 가속도계 또는 하나 이상의 축 모션 감지 디바이스이다. 일부 실시예에서, 제1 감지 구조체(106a)는 제1 캐비티(105) 위에 배치되거나 정렬된다. 일부 실시예에서, 제1 감지 구조체(106a)는 제1 캐비티(105) 내에서, 제1 기판(101), IMD 층(102) 또는 유전층(104)에 대해 이동 가능하다.
일부 실시예에서, 제3 기판(106)은 제1 기판(101) 위에 수직으로 적층된다. 일부 실시예에서, 제3 기판(106)은 직접 본딩 작업, 융착 본딩 작업 또는 다른 적합한 작업에 의해 제1 기판(101) 위에 본딩된다. 일부 실시예에서, 제3 기판(106)은 융착 본딩 작업에 의해 유전층(104)과 본딩된다.
동작(503)에서, 플러그(107)가 도 5c에 도시되어 있는 바와 같이 형성된다. 일부 실시예에서, 플러그(107)는 제3 기판(106)을 통해 연장하고, 제1 기판(101)과 제3 기판(106) 사이에 배치된 도전성 구조체(103)와 전기적으로 접속된다. 일부 실시예에서, 플러그(107)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 제1 리세스(107a)를 형성하도록 제3 기판(106) 및 유전층(104)의 부분을 제거하고, 퇴적, 전해도금 또는 다른 적합한 작업에 의해 제1 리세스(107a) 내에 도전 물질을 충전함으로써 형성된다. 일부 실시예에서, 플러그(107)는 도전성 구조체(103) 위에 배치되고 전기적으로 접속된다.
일부 실시예에서, 제1 본드 패드(106b)가 제3 기판(106) 또는 플러그(107) 위에 형성된다. 일부 실시예에서, 제1 본드 패드(106b)는 플러그(107) 위에 배치되고 전기적으로 접속된다. 일부 실시예에서, 제1 본드 패드(106b)는 스퍼터링, 전해도금 또는 다른 적합한 작업에 의해 형성된다. 일부 실시예에서, 제1 본드 패드(106b)는 알루미늄, 구리 또는 다른 적합한 물질을 포함한다.
동작(504)에서, 제2 기판(108)이 도 5d에 도시되어 있는 바와 같이 제3 기판(106) 위에 배치된다. 일부 실시예에서, 제2 기판(108)은 제3 기판(106) 또는 제1 기판(101) 위에 수직으로 적층된다. 일부 실시예에서, 제2 기판(108)은 제1 기판(101) 및 제3 기판(106)을 덮기 위한 캡핑 기판 또는 캡핑 웨이퍼이다. 일부 실시예에서, 제2 기판(108)은 실리콘 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 제2 기판(108)은 공융 본딩 작업 또는 다른 적합한 작업에 의해 제3 기판(106) 위에 본딩된다. 일부 실시예에서, 제2 본드 패드(108b)가 제2 기판(108) 위에 그리고 제1 본드 패드(106b)에 대향하여 배치된다. 일부 실시예에서, 제2 기판(108)은 제1 본드 패드(106b)를 제2 본드 패드(108b)와 본딩함으로써 제3 기판(106)과 본딩된다. 일부 실시예에서, 제2 본드 패드(108b)는 게르마늄, 실리콘 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 제1 본드 패드(106b) 및 제2 본드 패드(108b)는 공융 본딩 작업에 의해 본딩된다. 일부 실시예에서, 제2 기판(108)은 약 400℃ 초과의 고온 하에서 제3 기판(106)과 공융 본딩된다.
일부 실시예에서, 제2 기판(108) 내에서 연장하는 제2 캐비티(108a)가 형성된다. 일부 실시예에서, 제2 캐비티(108a)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 제2 기판(108)의 부분을 제거함으로써 형성된다. 일부 실시예에서, 제2 캐비티(108a)는 제1 감지 구조체(106a) 또는 제1 캐비티(105) 위에 형성된다. 일부 실시예에서, 제1 캐비티(105)는 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)]가 되도록 제2 캐비티(108a)와 협동한다. 캐비티[제1 캐비티(105) 및 제2 캐비티(108a)]는 제1 기판(101) 위에 배치되고, 제1 기판(101) 및 제3 표면(108)에 의해 형성된다. 일부 실시예에서, 제1 감지 구조체(106a)는 캐비티에 의해 둘러싸이고 캐비티 내에서 이동 가능하다.
동작(505)에서, 비아(109)가 도 5e에 도시되어 있는 바와 같이 형성된다. 일부 실시예에서, 비아(109)는 제2 기판(108)을 통해 연장하고 플러그(107)와 전기적으로 접속된다. 일부 실시예에서, 비아(109)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 제2 리세스(109b)를 형성하도록 제2 기판(108)의 부분을 제거하고, 퇴적, 전해도금 또는 다른 적합한 작업에 의해 제2 리세스(109b) 내에 도전 물질 또는 반도체 물질을 충전함으로써 형성된다. 일부 실시예에서, 제2 리세스(109b)는 구리와 같은 금속에 의해 충전되어 구리 필라로서 비아(109)를 형성한다. 일부 실시예에서, 제2 리세스(109b)는 실리콘, 폴리실리콘 등과 같은 반도체 물질에 의해 충전되어 실리콘 필라로서 비아(109)를 형성한다. 일부 실시예에서, 비아(109)는 플러그(107), 제2 본드 패드(108b) 또는 제1 본드 패드(106b) 위에 배치되고 전기적으로 접속된다. 일부 실시예에서, 제1 격리층(109a)이 제2 리세스(109b)를 형성한 후에 제2 기판(108) 및 제2 리세스(109b)의 측벽 위에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 CVD 작업 또는 다른 적합한 작업에 의해 배치된다. 일부 실시예에서, 비아(109)는 제1 격리층(109a)에 의해 둘러싸인다. 일부 실시예에서, 제1 격리층(109a)은 비아(109)와 제2 기판(108) 사이에 배치된다.
동작(506)에서, 제2 감지 구조체(110)가 도 5f에 도시되어 있는 바와 같이 제2 기판(108) 위에 형성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장을 감지하거나 검출하기 위해 구성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장 센서, 자기 센서, 하나 이상의 축 자기 센서, 자력계, 지자기 센서 등이다.
일부 실시예에서, 상호접속 구조체(110a)가 제2 기판(108) 위에 형성되고 배치되고 비아(109)와 전기적으로 접속된다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 격리층(109a) 또는 제2 기판(108) 위에 패터닝되고 형성된다. 일부 실시예에서, 상호접속 구조체(110a)는 제2 기판(108) 위에 도전 물질을 배치하고, 이어서 상호접속 구조체(110a)가 되도록 도전 물질을 패터닝함으로써 형성된다. 도전 물질은 전해도금, 스퍼터링, 또는 다른 적합한 작업에 의해 배치된다. 도전 물질은 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 패터닝된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109)와 전기적으로 접속된다.
일부 실시예에서, 감지 물질(110b)이 제2 기판(108) 위에 형성되고 배치된다. 일부 실시예에서, 감지 물질(110b)은 상호접속 구조체(110a)를 적어도 부분적으로 덮는다. 일부 실시예에서, 감지 물질(110b)은 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질이다. 일부 실시예에서, 감지 물질(110b)은 퇴적, 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 제2 기판(108) 및 상호접속 구조체(110a)의 부분 위에 배치된다.
일부 실시예에서, 제2 격리층(110c)은 제2 기판(108) 위에 배치되고, 상호접속 구조체(110a) 및 감지 물질(110b)을 덮는다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 CVD 또는 다른 적합한 작업에 의해 형성된다.
일부 실시예에서, 전술되고 도 1a에 도시되어 있는 바와 유사한 구성을 갖는 반도체 구조체(100')가 도 5f에 도시되어 있는 바와 같이 형성된다. 제1 기판(101), 제3 기판(106) 및 제2 기판(108)은 서로의 위에 수직으로 적층되고, 따라서 반도체 구조체(100)의 기하학적 크기 또는 폼팩터가 최소화된다. 또한, 제2 감지 구조체(110)가 고온 하에서 제3 기판(106)과 제2 기판(108)의 본딩 후에 형성됨에 따라, 열 또는 고온에 의해 쉽게 열화되는 감지 물질(110b)이 고온 하에서의 본딩 작업 중에 영향을 받거나 손상되지 않을 것이다.
일부 실시예에서, 반도체 구조체(200')가 방법(600)에 의해 형성된다. 방법(600)은 다수의 동작을 포함하고, 설명 및 예시는 동작의 시퀀스로서 한정으로서 간주되지 않는다. 도 6은 반도체 구조체(200')를 제조하는 방법(600)의 실시예이다. 방법(600)은 다수의 동작(601, 602, 603, 604, 605 및 606)을 포함한다.
동작(601)에서, 제1 기판(101)이 도 6a에 도시되어 있는 바와 같이 수용되거나 제공된다. 동작(601)은 도 5a의 동작(501)과 유사하다. 동작(602)에서, 제3 기판(106)0이 도 6b에 도시되어 있는 바와 같이 제1 기판(101) 위에 배치된다. 동작(602)은 도 5b의 동작(502)에 유사하다. 동작(603)에서, 플러그(107)가 도 6c에 도시되어 있는 바와 같이 형성된다. 동작(603)은 도 5c의 동작(503)에 유사하다. 동작(604)에서, 제2 기판(108)이 도 6d에 도시되어 있는 바와 같이 배치된다. 동작(604)은 도 5d의 동작(504)에 유사하다.
동작(605)에서, 비아(109)가 도 6e에 도시되어 있는 바와 같이 형성된다. 일부 실시예에서, 비아(109)는 제1 기판(101)을 통해 IMD 층(102)으로 연장하고, 도전성 구조체(103) 및 플러그(107)와 전기적으로 접속된다. 일부 실시예에서, 비아(109)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 제2 리세스(109b)를 형성하도록 제1 기판(101)의 부분 및 IMD 층(102)을 제거하고, 퇴적, 전해도금 또는 다른 적합한 작업에 의해 제2 리세스(109b) 내에 도전 물질 또는 반도체 물질을 충전함으로써 형성된다. 일부 실시예에서, 제2 리세스(109b)는 구리와 같은 금속에 의해 충전되어 구리 필라로서 비아(109)를 형성한다. 일부 실시예에서, 제2 리세스(109b)는 실리콘, 폴리실리콘 등과 같은 반도체 물질에 의해 충전되어 실리콘 필라로서 비아(109)를 형성한다. 일부 실시예에서, 비아(109)는 플러그(107), 제2 본드 패드(108b) 또는 제1 본드 패드(106b) 위에 배치되고 전기적으로 접속된다. 일부 실시예에서, 비아(109)는 도전성 구조체(103)의 하부 부분(103b)과 결합된다. 일부 실시예에서, 제1 격리층(109a)이 제2 리세스(109b)를 형성한 후에 제1 기판(101) 및 제2 리세스(109b)의 측벽 위에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 CVD 작업 또는 다른 적합한 작업에 의해 배치된다. 일부 실시예에서, 비아(109)는 제1 격리층(109)에 의해 둘러싸인다. 일부 실시예에서, 제1 격리층(109)은 비아(109)와 제1 기판(101) 사이에 배치된다.
동작(606)에서, 제2 감지 구조체(110)가 도 6f에 도시되어 있는 바와 같이 제1 기판(101) 위에 형성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장을 감지하거나 검출하기 위해 구성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장 센서, 자기 센서, 3개 이상의 축 자기 센서, 자력계, 지자기 센서 등이다. 일부 실시예에서, 상호접속 구조체(110a)가 제1 기판(101) 위에 형성되어 배치되고 비아(109)와 전기적으로 접속된다. 일부 실시예에서, 상호접속 구조체(110a)는 패터닝되어 제1 격리층(109a) 또는 제1 기판(101) 위에 형성된다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 기판(101) 위에 도전 물질을 배치하고, 이어서 상호접속 구조체(110a)가 되도록 도전 물질을 패터닝함으로써 형성된다. 도전 물질은 전해도금, 스퍼터링, 또는 다른 적합한 작업에 의해 배치된다. 도전 물질은 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 패터닝된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109)와 전기적으로 접속된다.
일부 실시예에서, 감지 물질(110b)이 형성되고 제1 기판(101) 위에 배치된다. 일부 실시예에서, 감지 물질(110b)은 상호접속 구조체(110a)를 적어도 부분적으로 덮는다. 일부 실시예에서, 감지 물질(110b)은 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질이다. 일부 실시예에서, 감지 물질(110b)은 퇴적, 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 제1 기판(101) 및 상호접속 구조체(110a)의 부분 위에 배치된다.
일부 실시예에서, 제2 격리층(110c)은 제1 기판(101) 위에 배치되고, 상호접속 구조체(110a) 및 감지 물질(110b)을 덮는다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 CVD 또는 다른 적합한 작업에 의해 형성된다. 일부 실시예에서, 전술되고 도 2에 도시되어 있는 바와 유사한 구성을 갖는 반도체 구조체(200)가 도 6f에 도시되어 있는 바와 같이 형성된다.
일부 실시예에서, 반도체 구조체(300)가 방법(700)에 의해 형성된다. 방법(700)은 다수의 동작을 포함하고, 설명 및 예시는 동작의 시퀀스로서 한정으로서 간주되지 않는다. 도 7은 반도체 구조체(300)를 제조하는 방법(700)의 실시예이다. 방법(700)은 다수의 동작(701, 702, 703, 704, 705, 706, 707 및 708)을 포함한다.
동작(701)에서, 제1 기판(101)이 도 7a에 도시되어 있는 바와 같이 수용되거나 제공된다. 동작(701)은 도 5a의 동작(501)에 유사하다. 동작(702)에서, 제3 기판(106)이 도 7b에 도시되어 있는 바와 같이 제1 기판(101) 위에 배치된다. 동작(702)은 도 5b의 동작(502)에 유사하다. 동작(703)에서, 플러그(107)가 도 7c에 도시되어 있는 바와 같이 형성된다. 동작(703)은 도 5c의 동작(503)에 유사하다. 동작(704)에서, 제2 기판(108)이 도 7d에 도시되어 있는 바와 같이 배치된다. 동작(704)은 도 5d의 동작(504)에 유사하다. 동작(705)에서, 비아(109)가 도 7e에 도시되어 있는 바와 같이 형성된다. 동작(705)은 도 5e의 동작(505)에 유사하다. 동작(706)에서, 제2 감지 구조체(110)가 도 7f에 도시되어 있는 바와 같이 제2 기판(108) 위에 형성된다. 동작(706)은 도 5f의 동작(506)에 유사하다.
동작(707)에서, UBM 패드(111a)가 도 7g에 도시되어 있는 바와 같이, 제2 기판(108) 또는 상호접속 구조체(110a)의 부분 위에 형성된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a)의 부분 및 비아(109)와 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 에칭 또는 다른 적합한 작업에 의해 제2 격리층(110c)의 부분을 제거하고, 전해도금, 스퍼터링 또는 다른 적합한 작업에 의해 도전 물질을 배치함으로써 형성된다. 일부 실시예에서, UBM 패드(111a)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 도전 물질을 패터닝함으로써 형성된다.
동작(708)에서, 도전성 범프(111b)가 도 7h에 도시되어 있는 바와 같이 UBM 패드(111a) 위에 배치된다. 일부 실시예에서, 도전성 범프(111b)는 볼 장착 작업, 스텐실 인쇄(스텐실 위에 납땜 물질을 페이스트함) 작업 또는 다른 적합한 작업에 의해 형성된다. 일부 실시예에서, 도전성 범프(111b)는 UBM 패드(111a) 위에 배치한 후에 리플로우되거나 열적으로 경화된다. 일부 실시예에서, 도전성 범프(111b)는 UBM 패드(111a), 상호접속 구조체(110a) 및 비아(109)와 전기적으로 접속된다. 일부 실시예에서, 전술되고 도 3에 도시되어 있는 바와 유사한 구성을 갖는 반도체 구조체(300)가 도 7h에 도시되어 있는 바와 같이 형성된다.
일부 실시예에서, 반도체 구조체(400)가 방법(800)에 의해 형성된다. 방법(800)은 다수의 동작을 포함하고, 설명 및 예시는 동작의 시퀀스로서 한정으로서 간주되지 않는다. 도 8은 반도체 구조체(400)를 제조하는 방법(800)의 실시예이다. 방법(800)은 다수의 동작(801, 802, 803, 804, 805, 806, 807 및 808)을 포함한다.
동작(801)에서, 제1 기판(101)이 도 8a에 도시되어 있는 바와 같이 수용되거나 제공된다. 동작(801)은 도 6a의 동작(601)에 유사하다. 동작(802)에서, 제3 기판(106)이 도 8b에 도시되어 있는 바와 같이 제1 기판(101) 위에 배치된다. 동작(802)은 도 6b의 동작(602)에 유사하다. 동작(803)에서, 플러그(107)가 도 8c에 도시되어 있는 바와 같이 형성된다. 동작(803)은 도 5c의 동작(603)에 유사하다. 동작(804)에서, 제2 기판(108)이 도 8d에 도시되어 있는 바와 같이 배치된다. 동작(804)은 도 6d의 동작(604)에 유사하다. 동작(805)에서, 비아(109)가 도 8e에 도시되어 있는 바와 같이 형성된다. 동작(805)은 도 6e의 동작(605)에 유사하다. 동작(806)에서, 제2 감지 구조체(110)가 도 8f에 도시되어 있는 바와 같이 제1 기판(101) 위에 형성된다. 동작(806)은 도 6f의 동작(606)에 유사하다.
동작(807)에서, UBM 패드가 도 8g에 도시되어 있는 바와 같이, 제1 기판(101) 또는 상호접속 구조체(110a)의 부분 위에 형성된다. 일부 실시예에서, UBM 패드(111a)는 상호접속 구조체(110a)의 부분 및 비아(109)와 전기적으로 접속된다. 일부 실시예에서, UBM 패드(111a)는 에칭 또는 다른 적합한 작업에 의해 제2 격리층(110c)의 부분을 제거하고, 전해도금, 스퍼터링 또는 다른 적합한 작업에 의해 도전 물질을 배치함으로써 형성된다. 일부 실시예에서, UBM 패드(111a)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 도전 물질을 패터닝함으로써 형성된다.
동작(808)에서, 도전성 범프(111b)가 도 8h에 도시되어 있는 바와 같이 UBM 패드(111a) 위에 배치된다. 일부 실시예에서, 동작(808)은 도 7h에 도시되어 있는 바와 같은 동작(708)에 유사하다. 일부 실시예에서, 전술되고 도 4에 도시되어 있는 바와 유사한 구성을 갖는 반도체 구조체(400)가 도 8h에 도시되어 있는 바와 같이 형성된다.
일부 실시예에서, 반도체 구조체(100)가 방법(900)에 의해 형성된다. 방법(900)은 다수의 동작을 포함하고, 설명 및 예시는 동작의 시퀀스로서 한정으로서 간주되지 않는다. 도 9는 반도체 구조체(100)를 제조하는 방법(900)의 실시예이다. 방법(900)은 다수의 동작(901, 902, 903, 904 및 905)을 포함한다.
동작(901)에서, 제1 기판(101)이 도 9a에 도시되어 있는 바와 같이 수용되거나 제공된다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 트랜지스터 등과 같은 다수의 능동 소자 및 다수의 회로를 포함한다. 일부 실시예에서, 제1 기판(101)은 제1 기판(101) 위에 또는 내에 배치된 CMOS 부품, ASIC 부품 등과 같은 부품을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 또는 다른 적합한 물질과 같은 반도체 물질을 포함한다. 일부 실시예에서, 제1 기판(101)은 실리콘 기판 또는 실리콘 웨이퍼이다. 일부 실시예에서, 제1 기판(101)은 CMOS 기판이다.
동작(902)에서, 제1 감지 구조체(106a)가 도 9b에 도시되어 있는 바와 같이 제1 기판(101) 위에 배치된다. 일부 실시예에서, 제1 감지 구조체(106a)는 모션 감지 디바이스와 같이 모션을 감지하기 위해 구성된다. 일부 실시예에서, 제1 감지 구조체(106a)는 자이로스코프, 가속도계, 하나 이상의 축 자이로스코프, 하나 이상의 축 가속도계 또는 하나 이상의 축 모션 감지 디바이스이다.
동작(903)에서, 제2 기판(108)이 도 9c에 도시되어 있는 바와 같이 제1 기판(101) 및 제1 감지 구조체(106a) 위에 배치된다. 일부 실시예에서, 제2 기판(108)은 제1 기판(101) 위에 수직으로 적층된다. 일부 실시예에서, 제2 기판(108)은 제1 기판(101)을 덮기 위한 캡핑 기판 또는 캡핑 웨이퍼이다. 일부 실시예서, 제2 기판(108)은 실리콘 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 제2 기판(108)은 공융 본딩 작업 또는 다른 적합한 작업에 의해 제1 기판(101) 위에 본딩된다. 일부 실시예에서, 본드 패드(108b)가 제2 기판(108) 위에 배치된다. 일부 실시예에서, 제2 기판(108)은 약 300℃ 초과의 고온 하에서 공융 본딩 작업을 통해 본드 패드(108b)에 의해 제1 기판(101) 위에 본딩된다.
일부 실시예에서, 캐비티(105)가 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 제1 기판(101) 또는 제2 기판(108)의 부분을 제거함으로써 형성된다. 캐비티(105)는 제1 기판(101)과 제2 기판(108) 사이에 배치된다. 일부 실시예에서, 제1 감지 구조체(106a)는 캐비티(105)에 의해 둘러싸이고 그 내에서 이동 가능하다.
동작(904)에서, 비아(109)가 도 9d에 도시되어 있는 바와 같이 형성된다. 일부 실시예에서, 비아(109)는 제2 기판(108)을 통해 연장한다. 일부 실시예에서, 비아(109)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 리세스(109b)를 형성하도록 제2 기판(108)의 부분을 제거하고, 퇴적, 전해도금 또는 다른 적합한 작업에 의해 리세스(109b) 내에 도전 물질 또는 반도체 물질을 충전함으로써 형성된다. 일부 실시예에서, 리세스(109b)는 구리와 같은 금속에 의해 충전되어 구리 필라로서 비아(109)를 형성한다. 일부 실시예에서, 리세스(109b)는 실리콘, 폴리실리콘 등과 같은 반도체 물질에 의해 충전되어 실리콘 필라로서 비아(109)를 형성한다. 일부 실시예에서, 비아(109)는 본드 패드(108b) 위에 배치되어 전기적으로 접속된다. 일부 실시예에서, 제1 격리층(109a)이 리세스(109b)를 형성한 후에 제2 기판(108) 및 리세스(109b)의 측벽 위에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 CVD 작업 또는 다른 적합한 작업에 의해 배치된다. 일부 실시예에서, 비아(109)는 제1 격리층(109a)에 의해 둘러싸인다. 일부 실시예에서, 제1 격리층(109a)은 비아(109)와 제2 기판(108) 사이에 배치된다.
동작(905)에서, 제2 감지 구조체(110)가 도 9e에 도시되어 있는 바와 같이 제2 기판(108) 위에 형성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장을 감지하거나 검출하기 위해 구성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장 센서, 자기 센서, 하나 이상의 축 자기 센서, 자력계, 지자기 센서 등이다.
일부 실시예에서, 상호접속 구조체(110a)가 형성되고 제2 기판(108) 위에 배치되어 비아(109)와 전기적으로 접속된다. 일부 실시예에서, 상호접속 구조체(110a)는 패터닝되고 제1 격리층(109a) 또는 제2 기판(108) 위에 형성된다. 일부 실시예에서, 상호접속 구조체(110a)는 제2 기판(108) 위에 도전 물질을 배치하고, 이어서 상호접속 구조체(110a)가 되도록 도전 물질을 패터닝함으로써 형성된다. 도전 물질은 전해도금, 스퍼터링, 또는 다른 적합한 작업에 의해 배치된다. 도전 물질은 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 패터닝된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109)와 전기적으로 접속된다.
일부 실시예에서, 감지 물질(110b)이 형성되어 제2 기판(108) 위에 배치된다. 일부 실시예에서, 감지 물질(110b)은 상호접속 구조체(110a)를 적어도 부분적으로 덮는다. 일부 실시예에서, 감지 물질(110b)은 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질이다. 일부 실시예에서, 감지 물질(110b)은 퇴적, 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 제2 기판(108) 및 상호접속 구조체(110a)의 부분 위에 배치된다.
일부 실시예에서, 제2 격리층(110c)은 제2 기판(108) 위에 배치되고, 상호접속 구조체(110a) 및 감지 물질(110b)을 덮는다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 CVD 또는 다른 적합한 작업에 의해 형성된다.
일부 실시예에서, 전술되고 도 1에 도시되어 있는 바와 유사한 구성을 갖는 반도체 구조체(100)가 도 9e에 도시되어 있는 바와 같이 형성된다. 제1 기판(101) 및 제2 기판(108)은 서로의 위에 수직으로 적층되고, 따라서 반도체 구조체(100)의 기하학적 크기 또는 폼팩터가 최소화된다. 또한, 제2 감지 구조체(110)가 고온 하에서 제1 기판(101) 위의 제2 기판(108)의 본딩 후에 형성됨에 따라, 열 또는 고온에 의해 쉽게 열화되는 감지 물질(110b)이 고온 하에서의 본딩 작업 중에 영향을 받거나 손상되지 않을 것이다.
일부 실시예에서, 반도체 구조체(200')가 방법(1000)에 의해 형성된다. 방법(1000)은 다수의 동작을 포함하고, 설명 및 예시는 동작의 시퀀스로서 한정으로서 간주되지 않는다. 도 10은 반도체 구조체(200')를 제조하는 방법(1000)의 실시예이다. 방법(1000)은 다수의 동작(1001, 1002, 1003, 1004 및 1005)을 포함한다.
동작(1001)에서, 제1 기판(101)이 도 9a에 도시되어 있는 바와 같이 수용되거나 제공된다. 동작(1001)은 도 9a의 동작(901)에 유사하다. 동작(1002)에서, 제1 감지 구조체(106a)가 도 10b에 도시되어 있는 바와 같이 제1 기판(101) 위에 배치된다. 동작(1002)은 도 9b의 동작(902)에 유사하다. 동작(1003)에서, 제2 기판(108)이 도 10c에 도시되어 있는 바와 같이 배치된다. 동작(1003)은 도 9c의 동작(903)에 유사하다.
동작(1004)에서, 비아(109)가 도 10d에 도시되어 있는 바와 같이 형성된다. 일부 실시예에서, 비아(109)는 제1 기판(101)을 통해 연장한다. 일부 실시예에서, 비아(109)는 포토리소그래피 및 에칭 작업 또는 다른 적합한 작업에 의해 리세스(109b)를 형성하도록 제1 기판(101)의 부분을 제거하고, 퇴적, 전해도금 또는 다른 적합한 작업에 의해 리세스(109b) 내에 도전 물질 또는 반도체 물질을 충전함으로써 형성된다. 일부 실시예에서, 리세스(109b)는 구리와 같은 금속에 의해 충전되어 구리 필라로서 비아(109)를 형성한다. 일부 실시예에서, 리세스(109b)는 실리콘, 폴리실리콘 등과 같은 반도체 물질에 의해 충전되어 실리콘 필라로서 비아(109)를 형성하게 된다. 일부 실시예에서, 비아(109)는 제1 기판 내의 도전성 구조체 위에 배치되고 이 도전성 구조체에 전기적으로 접속된다. 일부 실시예에서, 제1 격리층(109a)이 제1 기판(101) 및 리세스(109b)의 측벽 위에 배치된다. 일부 실시예에서, 제1 격리층(109a)은 CVD 작업 또는 다른 적합한 작업에 의해 배치된다. 일부 실시예에서, 비아(109)는 제1 격리층(109a)에 의해 둘러싸인다. 일부 실시예에서, 제1 격리층(109a)은 비아(109)와 제1 기판(101) 사이에 배치된다.
동작(1005)에서, 제2 감지 구조체(110)가 도 10e에 도시되어 있는 바와 같이 제1 기판(101) 위에 형성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장을 감지하거나 검출하기 위해 구성된다. 일부 실시예에서, 제2 감지 구조체(110)는 자기장 센서, 자기 센서, 3개 이상의 축 자기 센서, 자력계, 지자기 센서 등이다. 일부 실시예에서, 상호접속 구조체(110a)가 형성되고 제1 기판(101) 위에 배치되어 비아(109)와 전기적으로 접속된다. 일부 실시예에서, 상호접속 구조체(110a)는 패터닝되고 제1 격리층(109a) 또는 제1 기판(101) 위에 형성된다. 일부 실시예에서, 상호접속 구조체(110a)는 제1 기판(101) 위에 도전 물질을 배치하고, 이어서 상호접속 구조체(110a)가 되도록 도전 물질을 패터닝함으로써 형성된다. 도전 물질은 전해도금, 스퍼터링, 또는 다른 적합한 작업에 의해 배치된다. 도전 물질은 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 패터닝된다. 일부 실시예에서, 상호접속 구조체(110a)는 비아(109)와 전기적으로 접속된다.
일부 실시예에서, 감지 물질(110b)이 형성되어 제1 기판(101) 위에 배치된다. 일부 실시예에서, 감지 물질(110b)은 상호접속 구조체(110a)를 적어도 부분적으로 덮는다. 일부 실시예에서, 감지 물질(110b)은 자기장을 감지하기 위해 구성된다. 일부 실시예에서, 감지 물질(110b)은 자기 감지 물질이다. 일부 실시예에서, 감지 물질(110b)은 퇴적, 포토리소그래피, 에칭 또는 다른 적합한 작업에 의해 제1 기판(101) 및 상호접속 구조체(110a)의 부분 위에 배치된다.
일부 실시예에서, 제2 격리층(110c)은 제1 기판(101) 위에 배치되고, 상호접속 구조체(110a) 및 감지 물질(110b)을 덮는다. 일부 실시예에서, 제2 격리층(110c)은 상호접속 구조체(110a) 및 감지 물질(110b)을 보호하도록 구성된다. 일부 실시예에서, 제2 격리층(110c)은 CVD 또는 다른 적합한 작업에 의해 형성된다. 일부 실시예에서, 전술되고 도 2에 도시되어 있는 바와 유사한 구성을 갖는 반도체 구조체(200)가 도 10e에 도시되어 있는 바와 같이 형성된다.
본 발명은 기판 상에 집적화된 다수의 디바이스를 포함하는 반도체 구조체에 관한 것이다. 반도체 구조체는 기판 및 기판 위에 배치되고 다수의 도전성 비아에 의해 집적화된 하나 이상의 디바이스를 포함한다. 도전성 비아에 의한 디바이스의 집적화는 반도체 구조체의 기하학적 크기를 감소시키기 위해 서로의 위의 디바이스의 적층을 허용한다. 또한, 가지 감지 구조체는 웨이퍼 본딩 작업과 같은 고온 프로세스의 완료 후에 제조될 수 있다. 이와 같이, 자기 감지 구조체는 고온에 의해 손상되지 않거나 영향을 받지 않을 것이다.
일부 실시예에서, 반도체 구조체는 제1 기판, 제2 기판, 제1 기판 위에 그리고 제1 기판과 제2 기판 사이에 있는 제1 감지 구조체, 제2 기판을 통해 연장하는 비아, 및 제2 기판 위에 있고, 비아와 전기적으로 접속된 상호접속 구조체, 및 상호접속 구조체를 적어도 부분적으로 덮는 감지 물질을 포함하는 제2 감지 구조체를 포함한다.
일부 실시예에서, 비아는 도전 물질 또는 반도체 물질을 포함한다. 일부 실시예에서, 비아는, 제2 기판 위에 배치되고 상호접속 구조체에 대향하는 본드 패드와 상호접속 구조체를 전기적으로 접속한다. 일부 실시예에서, 반도체 구조체는 제1 기판 위에 있는 제1 본드 패드와, 비아 및 제2 기판 위에 있는 제2 본드 패드를 더 포함하고, 제2 기판은 제1 본드 패드를 제2 본드 패드와 공융 본딩함으로써 제1 기판 위에 본딩된다. 일부 실시예에서, 반도체 구조체는 제2 기판 위에 그리고 제2 기판과 비아 사이에 있는 제1 격리층을 더 포함한다. 일부 실시예에서, 반도체 구조체는 제2 기판 위에 있고 상호접속 구조체와 감지 물질을 덮는 제2 격리층을 더 포함한다. 일부 실시예에서, 제1 감지 구조체는 제1 기판 및 제2 기판에 의해 형성된 캐비티 내에서 이동 가능하다. 일부 실시예에서, 제1 감지 구조체는 가속도계, 자이로스코프, 또는 모션 감지 디바이스이다. 일부 실시예에서, 감지 물질은 자기장을 감지하기 위한 자기 감지 물질이고, 상호접속 구조체는 감지 물질에 의해 감지된 자기장에 따른 전기 신호를 전송하기 위한 자기 감지 전극이다. 일부 실시예에서, 감지 물질은 이방성 자기저항(AMR) 물질, 거대 자기저항(GMR) 물질 또는 터널 자기저항(TMR) 물질을 포함한다. 일부 실시예에서, 반도체 구조체는 상호접속 구조체의 부분 위에 있고 비아와 전기적으로 접속된 UBM 패드, 및 UBM 패드 위에 있는 도전성 범프를 더 포함한다.
일부 실시예에서, 반도체 구조체는 제1 표면 및 제1 기판에 대향하는 제2 표면을 포함하는 제1 기판, 제1 기판의 제1 표면 위에 있는 제2 기판, 제1 기판의 제1 표면 위에, 그리고 제1 기판과 제2 기판 사이에 있는 제1 감지 구조체, 제1 기판을 통해 통과하는 비아, 및 제1 기판의 제2 표면 위에 있고, 비아와 전기적으로 접속된 상호접속 구조체, 및 상호접속 구조체를 적어도 부분적으로 덮는 감지 물질을 포함하는 제2 감지 구조체를 포함한다.
일부 실시예에서, 비아는 제1 기판의 제2 표면으로부터 제1 기판의 제1 표면으로 연장된다. 일부 실시예에서, 반도체 구조체는 제1 기판 위에 그리고 제1 기판과 비아 사이에 있는 제1 격리층을 더 포함한다. 일부 실시예에서, 반도체 구조체는 제1 기판 위에 있고 상호접속 구조체 및 감지 물질을 덮는 제2 격리층을 더 포함한다. 일부 실시예에서, 반도체 구조체는 제1 기판과 제2 기판 사이에 있고 제1 감지 구조체를 둘러싸는 캐비티를 더 포함하고, 캐비티는 진공 상태에 있거나 또는 약 1 대기압(atm) 미만의 가스 압력에 있다.
일부 실시예에서, 반도체 구조체의 제조 방법은 제1 기판을 수용하는 것, 제1 감지 구조체를 배치하는 것, 제1 기판 및 제1 감지 구조체 위에 제2 기판을 배치하는 것, 제2 기판을 통해 연장하는 비아를 형성하는 것, 제2 기판 위에 배치되고 비아와 전기적으로 접속된 상호접속 구조체, 및 상호접속 구조체를 적어도 부분적으로 덮는 감지 물질을 포함하는 제2 감지 구조체를 형성하는 것을 포함한다.
일부 실시예에서, 비아를 형성하는 것은 리세스를 형성하도록 제2 기판의 부분을 제거하는 것 및 도전 물질 또는 반도체 물질로 리세스를 충전하는 것을 포함한다. 일부 실시예에서, 제2 기판을 배치하는 것은 공융 본딩 작업에 의해 제1 기판 위에 제2 기판을 본딩하는 것을 포함한다. 일부 실시예에서, 방법은 제2 기판 위에 그리고 제2 기판과 비아 사이에 제1 격리층을 배치하는 것, 상호접속 구조체 및 감지 물질을 덮는 제2 격리층을 배치하는 것, 제1 기판과 제2 기판 사이에 배치되고 제1 감지 구조체를 둘러싸는 캐비티를 형성하는 것을 더 포함한다.
100: 반도체 구조체 101: 제1 기판
105: 캐비티 106a: 제1 감지 구조체
108: 제2 기판 108b: 본드 패드
109: 비아 109a: 제1 격리층
110: 제2 감지 구조체 110a: 상호접속 구조체
105: 캐비티 106a: 제1 감지 구조체
108: 제2 기판 108b: 본드 패드
109: 비아 109a: 제1 격리층
110: 제2 감지 구조체 110a: 상호접속 구조체
Claims (10)
- 반도체 구조체에 있어서,
제1 기판;
제2 기판;
상기 제1 기판 위에, 그리고 상기 제1 기판과 상기 제2 기판 사이에 있는 제1 감지 구조체;
상기 제1 기판을 통해 연장하는 플러그;
상기 제2 기판을 통해 연 장하는 비아;
상기 플러그와 상기 비아 사이에 배치되고, 상기 플러그를 상기 비아에 전기적으로 접속하는 본드 패드;
상기 비아를 둘러싸며 상기 제2 기판 위에 배치된 제1 격리층;
상기 제1 격리층 위에 있고, 상기 비아와 전기적으로 접속된 상호접속 구조체, 및 상기 상호접속 구조체를 적어도 부분적으로 덮는 감지 물질을 포함하는 제2 감지 구조체; 및
상기 제2 감지 구조체를 덮으며 상기 제1 격리층 위에 배치된 제2 격리층
을 포함하고,
상기 제1 격리층은 상기 제2 기판과 상기 제2 격리층 사이에 배치된 것인, 반도체 구조체. - 제1항에 있어서, 상기 비아는 상기 플러그 위에 배치된 것인, 반도체 구조체.
- 제1항에 있어서, 상기 본드 패드는 상기 플러그 위에 있는 제1 본드 패드와, 상기 제1 본드 패드 위에 있는 제2 본드 패드를 포함하고, 상기 제1 본드 패드는 상기 제2 본드 패드와 본딩되는 것인, 반도체 구조체.
- 제1항에 있어서, 상기 제1 격리층은 상기 제2 기판의 표면과 상기 비아의 측벽에 합치(conformal)하는 것인, 반도체 구조체.
- 제1항에 있어서, 상기 제2 격리층은 상기 제2 기판 위에 배치된 도전성 범프를 둘러싸는 것인, 반도체 구조체.
- 제1항에 있어서, 상기 제1 감지 구조체는 상기 제1 기판 및 상기 제2 기판에 의해 규정된 캐비티 내에서 이동 가능한 것인, 반도체 구조체.
- 제1항에 있어서, 상기 감지 물질은 자기장을 감지하기 위한 자기 감지 물질이고, 상기 상호접속 구조체는 상기 감지 물질에 의해 감지된 자기장에 따른 전기 신호를 전송하기 위한 자기 감지 전극인 것인, 반도체 구조체.
- 제1항에 있어서, 상기 상호접속 구조체의 부분 위에 있고 상기 비아와 전기적으로 접속된 UBM 패드, 및 상기 UBM 패드 위에 있는 도전성 범프를 더 포함하는, 반도체 구조체.
- 반도체 구조체에 있어서,
제1 기판으로서, 상기 제1 기판은 제1 감지 구조체와, 상기 제1 기판을 통해 연장하는 플러그를 포함하는 것인, 상기 제1 기판;
제2 기판으로서, 상기 제2 기판은 제1 표면과, 상기 제1 표면에 대향하는 제2 표면과, 상기 제2 기판을 통해 연장하는 비아를 포함하는 것인, 상기 제2 기판;
상기 플러그와 상기 비아 사이에 배치되고, 상기 플러그를 상기 비아에 전기적으로 접속하는 도전성 구조체;
상기 제2 기판의 제2 표면 위에 배치되고 상기 비아를 둘러싸는 제1 격리층;
상기 제1 격리층 위에 있고, 상기 비아와 전기적으로 접속된 상호접속 구조체, 및 상기 상호접속 구조체를 적어도 부분적으로 덮는 감지 물질을 포함하는 제2 감지 구조체; 및
상기 제1 격리층 위에 배치되고, 상기 제2 감지 구조체를 덮는 제2 격리층
을 포함하고,
상기 플러그는 상기 비아 위에 배치된 것인, 반도체 구조체. - 반도체 구조체를 제조하는 방법에 있어서,
제1 기판을 수용하는 단계;
상기 제1 기판 위에 제1 감지 구조체를 배치하는 단계;
상기 제1 기판을 통해 연장하는 플러그를 형성하는 단계;
상기 제1 기판 및 상기 제1 감지 구조체 위에 제2 기판을 배치하는 단계;
상기 제2 기판을 통해 연장하는 비아를 형성하는 단계;
상기 제2 기판 위에 있고, 상기 제2 기판을 통해 연장하는 상기 비아를 둘러싸는 제1 격리층을 배치하는 단계;
상기 비아와 상기 플러그 사이에 배치된 본드 패드에 의해 상기 비아를 상기 플러그에 본딩하는 단계;
상기 제2 기판 위에 배치되고 상기 비아와 전기적으로 접속된 상호접속 구조체, 및 상기 상호접속 구조체를 적어도 부분적으로 덮는 감지 물질을 포함하는 제2 감지 구조체를 형성하는 단계; 및
상기 제1 격리층 위에 있고, 상기 제2 감지 구조체를 덮는 제2 격리층을 배치하는 단계
를 포함하는, 반도체 구조체를 제조하는 방법.
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