KR101803570B1 - Light emitting device and method for fabricating the same - Google Patents

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Abstract

실시 예에 따른 발광 소자는 상부에 요철을 포함하는 제1 반도체층, 상기 제1 반도체층 상에 절연 패턴, 상기 제1 반도체층 및 절연 패턴 상에 제2 반도체층, 상기 제2 반도체층 상에 활성층과, 상기 활성층 상에 제2 도전형 반도체층 및 상기 제1 반도체층의 일 상면에 노출된 요철 상에 배치된 제1 전극과, 상기 제2 도전형 반도체층 상에 배치된 제2 전극을 포함한다.A light emitting device according to an embodiment includes a first semiconductor layer having irregularities on an upper portion thereof, an insulating pattern on the first semiconductor layer, a second semiconductor layer on the first semiconductor layer and the insulating pattern, A first electrode disposed on the concavo-convex portion exposed on one surface of the first semiconductor layer; and a second electrode disposed on the second conductivity-type semiconductor layer, .

Description

발광 소자 및 그 제조방법{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a light emitting device,

실시 예는 발광 소자 및 그 제조방법에 관한 것이다.The embodiments relate to a light emitting device and a manufacturing method thereof.

발광 소자(LIGHT EMITTING DEVICE, LED)는 전기 에너지를 빛 에너지로 변환하는 반도체 소자의 일종이다. 발광 소자는 형광등, 백열등 등 기존의 광원에 비해 저 소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.LIGHT EMITTING DEVICE (LED) is a type of semiconductor device that converts electrical energy into light energy. The light emitting device has advantages such as low power consumption, semi-permanent lifetime, quick response speed, safety, and environment friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.

이에 기존의 광원을 발광 소자로 대체하기 위한 많은 연구가 진행되고 있으며, 실내 외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등 등의 조명 장치의 광원으로서 발광 소자를 사용하는 경우가 증가하고 있는 추세이다.Therefore, much research has been conducted to replace an existing light source with a light emitting element, and there is an increasing tendency to use a light emitting element as a light source for various lamps, liquid crystal display devices, electric sign boards, to be.

실시 예는 새로운 구조를 갖는 발광 소자 및 그 제조방법을 제공한다.Embodiments provide a light emitting device having a novel structure and a method of manufacturing the same.

또한, 실시 예는 동작 전압을 감소하는 발광 소자 및 그 제조방법을 제공한다.Further, the embodiment provides a light emitting device for reducing an operating voltage and a method of manufacturing the same.

또한, 실시 예는 결정성 및 신뢰성을 향상하는 발광 소자 및 그 제조방법을 제공한다.In addition, the embodiment provides a light emitting device and a manufacturing method thereof that improve crystallinity and reliability.

실시 예는 기판과 상기 기판 상에 요철을 포함하는 제1 반도체층과 상기 제1 반도체층의 요철에 배치되는 절연 패턴과 상기 제1 반도체층 및 절연 패턴 상에 제2 반도체층과 상기 제2 반도체층 상에 활성층과, 상기 활성층 상에 제2 도전형 반도체층과 상기 제1 반도체층의 일 상면에 노출된 요철 상에 배치된 제1 전극과, 상기 제2 도전형 반도체층 상에 배치된 제2 전극을 포함하고, 상기 제1반도체층과 상기 제2반도체층은 제1도전형 도펀트로 도핑되며, 상기 제1반도체층은 상기 제2반도체층보다 높은 도핑 농도를 포함하며, 상기 절연패턴은 상기 제2반도체층의 하면과 맞닿는 발광 소자를 제공할 수 있다. An embodiment of the present invention provides a semiconductor device including a substrate, a first semiconductor layer including projections and depressions on the substrate, an insulating pattern disposed on the concavities and convexities of the first semiconductor layer, a second semiconductor layer on the first semiconductor layer and the insulating pattern, A first electrode disposed on the concavo-convex portion exposed on one surface of the first semiconductor layer; and a second electrode disposed on the second conductive type semiconductor layer, Wherein the first semiconductor layer and the second semiconductor layer are doped with a first conductive type dopant and the first semiconductor layer includes a higher doping concentration than the second semiconductor layer, And a light emitting device that contacts the bottom surface of the second semiconductor layer.

실시 예는 새로운 구조를 갖는 발광 소자 및 그 제조방법을 제공할 수 있다.The embodiment can provide a light emitting device having a novel structure and a method of manufacturing the same.

또한, 실시 예는 동작 전압을 감소하는 발광 소자 및 그 제조방법을 제공할 수 있다.In addition, the embodiment can provide a light emitting device that reduces the operating voltage and a method of manufacturing the same.

또한, 실시 예는 결정성 및 신뢰성을 향상하는 발광 소자 및 그 제조방법을 제공할 수 있다.In addition, the embodiment can provide a light emitting device and a method of manufacturing the same that improve crystallinity and reliability.

한편 그 외의 다양한 효과는 후술될 본 발명의 실시 예에 따른 상세한 설명에서 직접적 또는 암시적으로 개시될 것이다.Meanwhile, various other effects will be directly or implicitly disclosed in the detailed description according to the embodiment of the present invention to be described later.

도 1은 제1 실시 예에 따른 발광 소자의 단면도;
도 2는 제1 실시 예에 따른 발광 소자의 제1 반도체층을 설명하는 도면;
도 3의 (a)는 제1 반도체층의 상부에 형성된 V-피트의 상면 형상을 나타내고, 도 3의 (b)는 상기 V-피트의 단면 형상을 나타내는 도면;
도 4 내지 도 9는 제1 실시 예에 따른 발광 소자 제조방법을 설명하는 도면;
도 10은 제2 실시 예에 따른 발광 소자의 단면도;
도 11은 실시 예들에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도;
도 12는 실시 예들에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 백라이트 유닛을 설명하는 도면;
도 13은 실시 예들에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 유닛을 설명하는 도면.1 is a sectional view of a light emitting device according to a first embodiment;
2 is a view illustrating a first semiconductor layer of a light emitting device according to the first embodiment;
FIG. 3 (a) shows a top view of the V-pit formed on the first semiconductor layer, and FIG. 3 (b) shows a cross-sectional view of the V-pit.
4 to 9 are views illustrating a method of manufacturing a light emitting device according to the first embodiment;
10 is a sectional view of a light emitting device according to a second embodiment;
11 is a sectional view of a light emitting device package including a light emitting device according to embodiments;
12 is a view illustrating a backlight unit including a light emitting device or a light emitting device package according to embodiments;
13 is a view illustrating a lighting unit including the light emitting device or the light emitting device package according to the embodiments.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.In describing an embodiment according to the present invention, it is to be understood that each layer (film), region, pattern or structure may be referred to as being "on" or "under / under" quot; on "and" under "are to be understood as being" directly "or" indirectly & . In addition, the criteria for the top / bottom or bottom / bottom of each layer are described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

이하, 첨부된 도면을 참조하여 실시 예들에 따른 발광 소자, 발광 소자 제조방법, 발광 소자 패키지 및 조명 시스템에 대해 설명한다.Hereinafter, a light emitting device, a light emitting device manufacturing method, a light emitting device package, and an illumination system according to embodiments will be described with reference to the accompanying drawings.

도 1은 제1 실시 예에 따른 발광 소자를 설명하는 도면이다.1 is a view for explaining a light emitting device according to a first embodiment.

도 1을 참조하면, 제1 실시 예에 따른 발광 소자(100)는 기판(110), 상기 기판(110) 상에 복수의 V-피트(125)를 포함하는 제1 반도체층(120), 상기 제1 반도체층 상에 복수의 절연 패턴(126), 상기 제1 반도체층(120) 및 복수의 절연 패턴(126) 상에 제2 반도체층(130), 상기 제2 반도체층(130) 상에 활성층(140), 상기 활성층(140) 상에 제2 도전형 반도체층(150) 및 제1, 2 전극(160, 170)을 포함한다.Referring to FIG. 1, the light emitting device 100 according to the first embodiment includes a substrate 110, a first semiconductor layer 120 including a plurality of V-pits 125 on the substrate 110, A plurality of insulating patterns 126 on the first semiconductor layer, a second semiconductor layer 130 on the first semiconductor layer 120 and the plurality of insulating patterns 126, A second conductive semiconductor layer 150 and first and second electrodes 160 and 170 on the active layer 140. The first conductive semiconductor layer 150 and the first and second electrodes 160 and 170 are formed on the active layer 140,

상기 발광 소자(100)는 발광다이오드(Light Emitting Diode)를 포함한다.The light emitting device 100 includes a light emitting diode.

상기 기판(110)은 투광성을 갖는 재질, 예를 들어, 사파이어(Al2O3), 단 결정 기판, SiC, GaAs, GaN, ZnO, AlN, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The substrate 110 may be formed of at least one of a transparent material such as sapphire (Al 2 O 3 ), a single crystal substrate, SiC, GaAs, GaN, ZnO, AlN, Si, GaP, InP, And is not limited thereto.

상기 기판(110)의 상면은 상기 발광 소자(100)를 원활히 성장하고, 상기 발광 소자(100)의 광 추출 효율을 향상시키기 위해 경사지게 형성되거나, 복수의 돌출 패턴이 형성될 수 있다. 예를 들어, 상기 돌출 패턴은 반구 형상, 다각형 형상, 삼각뿔 형상, 나노 기둥 형상 중 어느 하나의 형상으로 형성될 수도 있다.The upper surface of the substrate 110 may be inclined or a plurality of protruding patterns may be formed to smoothly grow the light emitting device 100 and improve light extraction efficiency of the light emitting device 100. For example, the protruding pattern may be formed in any one of hemispherical shape, polygonal shape, triangular-pyramid shape, and nano-pillar shape.

상기 기판(110)과 상기 제1 반도체층(120) 사이에는 언도프트 반도체층(미도시) 및/또는 버퍼층(미도시)이 더 포함될 수 있으며, 이에 대해 한정하지는 않는다.An unshown semiconductor layer (not shown) and / or a buffer layer (not shown) may be further formed between the substrate 110 and the first semiconductor layer 120, but the present invention is not limited thereto.

상기 언도프트 반도체층은 상기 발광 소자(100)의 결정성을 향상시키는 역할을 수행하며, 예를 들어, Undoped-GaN으로 형성될 수 있다.The undoped semiconductor layer improves the crystallinity of the light emitting device 100 and may be formed of, for example, Undoped-GaN.

상기 버퍼층은 상기 기판(110)과 상기 제1 도전형 반도체층(120) 사이의 격자 상수 차이에 의한 격자 부정합을 완화하는 역할을 수행한다. 이러한 버퍼층은 AlN, GaN, InN, GaBN, AlGaN, AlInGaN, 또는 InGaN 중 적어도 어느 하나를 포함하는 단일층 또는 다중층으로 형성될 수 있다.The buffer layer mitigates lattice mismatch due to a difference in lattice constant between the substrate 110 and the first conductive semiconductor layer 120. The buffer layer may be formed of a single layer or a multilayer including at least one of AlN, GaN, InN, GaBN, AlGaN, AlInGaN, and InGaN.

상기 제1 반도체층(120)은 n형 도펀트가 도핑된 Ⅲ족-Ⅴ족 원소의 화합물 반도체를 포함할 수 있다. 이러한 제1 반도체층(120)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.The first semiconductor layer 120 may include a compound semiconductor of a Group III-V element doped with an n-type dopant. The first semiconductor layer 120 may be a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? And may be selected from InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN and the like, and an n-type dopant such as Si, Ge or Sn may be doped.

상기 제1 반도체층(120)은 상면에 복수의 V-피트(125)를 포함한다. 상기 복수의 V-피트(125)는 기판(110)과의 격자 결함에 의한 전위(dislocation) 상에 발생한다. The first semiconductor layer 120 includes a plurality of V-pits 125 on an upper surface thereof. The plurality of V-pits 125 are generated on dislocations due to lattice defects with the substrate 110.

상기 기판(110) 및 제1 반도체층(120)은 서로 다른 격자 상수를 가지므로 격자 상수 차이에 의하여 스트레인(strain)이 발생하고, 이러한 스트레인은 전위와 같은 결정 결함의 요인으로 작용한다. 따라서, 이러한 전위는 상기 제1 반도체층(120)의 상부에 복수의 V-피트(125)를 형성하게 된다.Since the substrate 110 and the first semiconductor layer 120 have different lattice constants, a strain is generated due to a difference in lattice constant, and the strain acts as a factor of crystal defects such as dislocation. Accordingly, a plurality of V-pits 125 are formed in the upper portion of the first semiconductor layer 120.

가령, 도 2는 제1 실시 예에 따른 발광 소자의 제1 반도체층을 설명하는 도면이다. 도 2를 참조하면, 상기 제1 반도체층(120)은 일반적인 성장면{0001}과 경사진 성장면{1-101}을 포함한다.2 is a view for explaining the first semiconductor layer of the light emitting device according to the first embodiment. Referring to FIG. 2, the first semiconductor layer 120 includes a general growth plane {0001} and an inclined growth plane {1-101}.

상기 제1 반도체층(120)은 일반적인 성장면{0001}으로 성장되나, 전위가 있는 곳에서는 경사진 성장면{1-101}으로 성장하게 된다. 이러한 경사진 성장면{1-101}에 의하여 복수의 V-피트(125)가 형성된다. 이때, 상기 V-피트(125)의 상면은 육각형 모양이고, 상기 V-피트(125)의 단면은 V자 모양이다. The first semiconductor layer 120 is grown at a general growth plane {0001}, but grows at an inclined growth plane {1-101} at a potential. A plurality of V-pits 125 are formed by this inclined growth surface {1-101}. At this time, the upper surface of the V-pit 125 is hexagonal and the V-pit 125 has a V-shaped cross section.

이러한 V-피트(125)의 형상에 대해서는 도 3을 참조하여 상세히 설명하도록 한다. 즉, 도 3의 (a)는 V-피트의 상면 형상을 나타내고, 도 3의 (b)는 V-피트의 단면 형상을 나타낸다. The shape of the V-pit 125 will be described in detail with reference to FIG. 3 (a) shows the top view of the V-pit, and Fig. 3 (b) shows the cross-sectional view of the V-pit.

도 3의 (a) 및 (b)를 참조하면, 상기 V-피트(125)의 높이(H)는 100Å 내지 500Å를 갖도록 형성될 수 있고, 상기 V-피트(125)의 각도(θ)는 50° 내지 60°를 갖도록 형성될 수 있다. 좀 더 바람직하게, 상기 V-피트(125)의 높이(H)는 150Å 내지 300Å로, 상기 V-피트(125)의 각도(θ)는 72°로 형성될 수도 있다.Referring to FIGS. 3A and 3B, the height H of the V-pit 125 may be set to be 100 ANGSTROM to 500 ANGSTROM, and the angle of the V-pit 125 may be 50 DEG to 60 DEG. More preferably, the height H of the V-pit 125 is 150 to 300 ANGSTROM and the angle of the V-pit 125 is 72 DEG.

이때, 상기 V-피트(125)의 폭(D)은 아래 수학식 1과 같이 계산될 수 있다. At this time, the width D of the V-pit 125 can be calculated as shown in Equation 1 below.

Figure 112011043518052-pat00001
Figure 112011043518052-pat00001

즉, 상기 V-피트(125)의 높이(H) 및 각도(θ)가 결정되면, 상기 V-피트(125)의 폭(D)은 상기 수학식 1을 통해 알 수 있다. 또한, 상기 V-피트(125)의 폭(D)은 ±50Å의 오차 범위를 가질 수 있다.That is, when the height H and the angle? Of the V-pit 125 are determined, the width D of the V-pit 125 can be found from Equation (1). Also, the width D of the V-pit 125 may have an error range of +/- 50 ANGSTROM.

한편, 이러한 복수의 V-피트(125)는 성장 온도 조절 방법을 통해 상기 제1 반도체층(120)의 상부에 형성될 수 있으며, 이에 대한 자세한 설명은 이하에서 후술될 것이다.The plurality of V-pits 125 may be formed on the first semiconductor layer 120 by a growth temperature control method, and a detailed description thereof will be described below.

다시, 도 1을 참조하면, 상기 제1 반도체층(120) 상부에 형성된 복수의 V-피트(125) 내부에는 복수의 절연 패턴(126)이 형성된다. 상기 복수의 절연 패턴(126)은 격자 결함에 의한 전위 상에 형성됨으로써, 박막의 성장에 따라 전위가 전파되는 것을 방지하여 발광 소자의 결정성 및 신뢰성을 향상시킨다.Referring again to FIG. 1, a plurality of insulating patterns 126 are formed in a plurality of V-pits 125 formed on the first semiconductor layer 120. The plurality of insulating patterns 126 are formed on the potential due to the lattice defect, thereby preventing the electric potential from propagating along with the growth of the thin film, thereby improving the crystallinity and reliability of the light emitting device.

또한, 상기 발광 소자(100)에 정전기가 인가될 때, 상기 정전기에 의한 전류는 상기 V-피트(125) 상에 형성된 복수의 절연 패턴(126)에 집중되기 때문에, 상기 발광 소자(100)는 정전기 방전(ElectroStatic discharge, ESD)에 대한 내성을 향상할 수 있다.Since the static electricity is concentrated on the plurality of insulation patterns 126 formed on the V-pit 125 when the static electricity is applied to the light emitting device 100, The resistance to electrostatic discharge (ESD) can be improved.

상기 복수의 절연 패턴(126)은 Si02, SiOx 등과 같은 실리콘 산화물, SiN, SiNx, SiOxNy 등과 같은 실리콘 질화물로 형성될 수 있다. 또한, 상기 복수의 절연 패턴(126)은 GaO, ZnO, ITO 및 W 중 어느 하나로 형성될 수도 있다.The plurality of insulating patterns 126 may include SiO 2 , SiO x Silicon oxides such as SiN, SiN x , SiO x N y Or the like. In addition, the plurality of insulating patterns 126 may be formed of any one of GaO, ZnO, ITO, and W.

또한, 상기 복수의 절연 패턴(126)은 내부에 적어도 하나의 공극을 포함할 수 있으며, 이러한 공극은 발광 소자 내부에서 발생하는 광을 난반사 하여 광 추출 효율을 향상할 수 있다. 즉, 상기 공극은 절연 패턴(126) 형성 시 절연물질이 일부 채워지지 않은 부분에 형성될 수 있고, 상기 공극은 절연 패턴(126)을 형성하는 절연물질과 굴절률이 다르므로, 발광소자(100) 내부에서 방출되는 빛의 전반사를 감소시켜 광 추출 효율을 증가시킨다. In addition, the plurality of insulating patterns 126 may include at least one cavity in the cavity, and the cavity may improve light extraction efficiency by diffusing light generated in the light emitting device. In other words, the cavity may be formed in a part where the insulating material is not filled up when the insulating pattern 126 is formed, and since the cavity has a different refractive index from that of the insulating material forming the insulating pattern 126, Thereby increasing the light extraction efficiency by reducing the total internal reflection of light.

상기 제2 반도체층(130)은 상기 제1 반도체층(120) 및 복수의 절연 패턴(126) 상에 형성된다.The second semiconductor layer 130 is formed on the first semiconductor layer 120 and the plurality of insulating patterns 126.

상기 제2 반도체층(130)은 n형 도펀트가 도핑된 Ⅲ족-Ⅴ족 원소의 화합물 반도체를 포함할 수 있다. 이러한 제2 반도체층(120)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.The second semiconductor layer 130 may include a compound semiconductor of a Group III-V element doped with an n-type dopant. The second semiconductor layer 120 may be a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? And may be selected from InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN and the like, and an n-type dopant such as Si, Ge or Sn may be doped.

또한, 상기 제1 반도체층(120)은 상기 제2 반도체층(130)보다 더 높은 도핑 농도를 갖도록 형성될 수 있으며, 이를 제한하지는 않는다. 즉, 상기 제2 반도체층(130)는 상기 제1 반도체층(120)와 동일한 도핑 농도를 갖도록 형성될 수 있다. In addition, the first semiconductor layer 120 may be formed to have a higher doping concentration than the second semiconductor layer 130, but is not limited thereto. That is, the second semiconductor layer 130 may have the same doping concentration as that of the first semiconductor layer 120.

상기 제1 반도체층(120)이 높은 도핑 농도를 가짐으로써, 제1 전극(160)과의 접촉 저항을 감소시켜, 발광소자(100)의 동작전압을 감소시켜주는 효과를 얻을 수 있다. 이러한 제1 반도체층(120) 및 제2 반도체층(130)은 제1 도전형 반도체층(120, 130)을 형성한다. Since the first semiconductor layer 120 has a high doping concentration, the contact resistance with the first electrode 160 can be reduced and the operation voltage of the light emitting device 100 can be reduced. The first semiconductor layer 120 and the second semiconductor layer 130 form the first conductive semiconductor layers 120 and 130.

상기 활성층(140)은 상기 제2 반도체층(130) 상에 형성된다. The active layer 140 is formed on the second semiconductor layer 130.

상기 활성층(140)은 상기 제1 도전형 반도체층(120, 130)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(150)을 통해서 주입되는 정공(또는 전자)이 결합하여, 상기 활성층(140)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.The active layer 140 is formed by combining electrons (or holes) injected through the first conductive type semiconductor layers 120 and 130 and holes (or electrons) injected through the second conductive type semiconductor layer 150 And a band gap of an energy band according to a material of the active layer 140. In this case,

상기 활성층(140)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.The active layer 140 may be formed of any one of a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, and a quantum well structure. However, the present invention is not limited thereto.

상기 활성층(140)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 활성층(140)이 다중 양자 우물 구조로 형성된 경우, 상기 활성층(140)은 복수의 우물층과 복수의 장벽층이 적층되어 형성될 수 있다. 일 예로, 상기 활성층(140)은 InGaN을 포함하는 우물층과 GaN을 포함하는 장벽층이 교대로 적층되어 형성될 수 있다.The active layer 140 may be formed of a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? When the active layer 140 has a multiple quantum well structure, the active layer 140 may be formed by stacking a plurality of well layers and a plurality of barrier layers. For example, the active layer 140 may be formed by alternately stacking a well layer including InGaN and a barrier layer including GaN.

상기 제2 도전형 반도체층(150)은 상기 활성층(140) 상에 형성된다. The second conductive semiconductor layer 150 is formed on the active layer 140.

상기 제2 도전형 반도체층(150)은 p형 도펀트가 도핑된 Ⅲ족-Ⅴ족 원소의 화합물 반도체를 포함할 수 있다. 이러한 제2 도전형 반도체층(150)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.The second conductive semiconductor layer 150 may include a compound semiconductor of a Group III-V element doped with a p-type dopant. The second conductive semiconductor layer 150 may be a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + For example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN and the like, and p-type dopants such as Mg, Zn, Ca, Sr and Ba can be doped.

한편, 상기 제2 도전형 반도체층(150) 상에는 n형 또는 p형 반도체층을 포함하는 제3 도전형 반도체층(미도시)이 형성될 수도 있으며, 이에 따라 상기 발광 소자는 np, pn, npn, 또는 pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다. 즉, 상기 발광 소자(100)의 구조는 다양하게 변형될 수 있으며, 이를 한정하지는 않는다.A third conductive semiconductor layer (not shown) including an n-type or p-type semiconductor layer may be formed on the second conductive semiconductor layer 150. The light emitting element may include np, pn, npn , Or a pnp junction structure. That is, the structure of the light emitting device 100 may be variously modified, but is not limited thereto.

또한, 상기 제2 도전형 반도체층(150) 상에는 투광성 전극층(미도시)이 더 형성될 수 있다. 상기 투광성 전극층은 상기 제2 도전형 반도체층(150)에 전류를 균일하게 확산(spreading)하는 역할을 수행한다.A light transmitting electrode layer (not shown) may be further formed on the second conductive semiconductor layer 150. The light-transmitting electrode layer uniformly spreads current to the second conductive type semiconductor layer 150.

상기 투광성 전극층은 예를 들어, ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이를 한정하지는 않는다.The transparent electrode layer, for example, ITO, IZO (In-ZnO ), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), IrO x, And may include at least one of RuO x , RuO x / ITO, Ni / IrO x / Au, and Ni / IrO x / Au / ITO.

상기 제1 전극(160)은 상기 제1 반도체층(120)의 일 상면에 형성된 복수의 V-피트(125) 위에 형성된다.The first electrode 160 is formed on a plurality of V-pits 125 formed on one surface of the first semiconductor layer 120.

좀 더 구체적으로, 상기 제1 반도체층(120), 제2 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)의 일부를 메사 에칭(mesa etching)하여, 상기 제1 반도체층(120) 및 복수의 절연 패턴(126)의 일 상부를 노출시킨다.More specifically, by mesa etching a part of the first semiconductor layer 120, the second semiconductor layer 130, the active layer 140 and the second conductivity type semiconductor layer 150, Thereby exposing a portion of the semiconductor layer 120 and a plurality of the insulating patterns 126.

이때, 상기 제1 반도체층(120)과 제1 전극(160) 사이의 접촉 면적을 가능한 크게 형성하기 위해, 상기 제1 반도체층(120) 및 복수의 절연 패턴(126)의 최 상면에서부터 아래로 식각되는 깊이를 가능한 작게 하는 것이 바람직하다. The first semiconductor layer 120 and the plurality of insulating patterns 126 are formed so as to have a contact area between the first semiconductor layer 120 and the first electrode 160 from as high as possible It is desirable to make the etching depth as small as possible.

가령, 상기 식각되는 깊이는 상기 절연 패턴(126)의 최상면을 기준으로 0.01·H 내지 0.9·H가 되는 것이 바람직하다. 즉, 상기 V-피트(125)의 높이(H) 대비 1% 이상 90%이하의 깊이로 식각될 수 있다. 1% 이하로 식각할 경우, 절연 물질이 제거되지 않아 전극을 형성하기 어려울 수 있다. 또한, 90% 이상 식각할 경우, 상기 제1 반도체층(120) 상에 형성되었던 요철의 크기가 작아져, 상기 제1 반도체층(120)과 제1 전극(160) 사이의 접촉 면적 증가 효과가 미미할 수 있다.For example, it is preferable that the etched depth be 0.01 H to 0.9 H based on the top surface of the insulating pattern 126. That is, the V-pit 125 may be etched to a depth of 1% to 90% of the height H of the V-pit 125. When etching is performed to 1% or less, the insulating material may not be removed and it may be difficult to form the electrode. In addition, when the etching rate is more than 90%, the size of the irregularities formed on the first semiconductor layer 120 becomes small, so that the effect of increasing the contact area between the first semiconductor layer 120 and the first electrode 160 It can be insignificant.

이후, 상기 노출된 절연 패턴(126)을 습식 에칭 또는 건식 에칭을 수행하여 제거하고, 상기 절연 패턴(126)이 제거된 V-피트(125) 상에 제1 전극(160)을 형성한다. 이와 같이 형성된 제1 전극(160)은 상기 제1 반도체층(120)과의 접촉 면적이 증가하게 되고, 그에 따라 상기 제1 반도체층(120) 사이의 접촉 저항이 감소하게 되어 동작 전압을 낮출 수 있다.Then, the exposed insulation pattern 126 is removed by wet etching or dry etching, and the first electrode 160 is formed on the V-pit 125 from which the insulation pattern 126 is removed. The contact area between the first electrode 160 and the first semiconductor layer 120 is increased and the contact resistance between the first semiconductor layer 120 and the first semiconductor layer 120 is decreased, have.

상기 제2 전극(170)은 상기 제2 도전형 반도체층(150) 상에 형성된다. 그리고, 상기 제1 전극(160) 및 제2 전극(170)은 상기 발광 소자(100)에 전원을 제공한다.The second electrode 170 is formed on the second conductive semiconductor layer 150. The first electrode 160 and the second electrode 170 provide power to the light emitting device 100.

또한, 상기 제1, 2 전극(160, 170)은 Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, WTi 또는 이들의 합금 중 적어도 하나를 포함할 수 있다.The first and second electrodes 160 and 170 may be formed of any one of Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Ni, Cu, WTi, or an alloy thereof.

이와 같이, 상술한 제1 실시 예에 따른 발광 소자(100)는 제1 전극(160)과 제1 반도체층(120) 사이의 접촉 면적을 증가하여 동작 전압을 감소할 수 있다. 또한, 상기 발광 소자(100)는 제1 도전형 반도체층(120, 130) 내부에 복수의 절연 패턴(126)을 배치함으로써, 발광 소자의 결정성 및 신뢰성을 향상할 수 있다.As described above, the light emitting device 100 according to the first embodiment can increase the contact area between the first electrode 160 and the first semiconductor layer 120 to reduce the operating voltage. In addition, the light emitting device 100 may improve the crystallinity and reliability of the light emitting device by disposing a plurality of the insulating patterns 126 in the first conductive semiconductor layers 120 and 130.

도 4 내지 도 9는 제1 실시 예에 따른 발광 소자 제조방법을 설명하는 도면이다.4 to 9 are views illustrating a method of manufacturing a light emitting device according to the first embodiment.

도 4를 참조하면, 기판(110) 위에 복수의 V-피트(125)를 갖는 제1 반도체층(120)을 형성한다. Referring to FIG. 4, a first semiconductor layer 120 having a plurality of V-pits 125 is formed on a substrate 110.

상기 기판(110)은 투광성을 갖는 재질, 예를 들어, 사파이어(Al2O3), 단 결정 기판, SiC, GaAs, GaN, ZnO, AlN, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이를 한정하지는 않는다.The substrate 110 may be formed of at least one of a transparent material such as sapphire (Al 2 O 3 ), a single crystal substrate, SiC, GaAs, GaN, ZnO, AlN, Si, GaP, InP, But is not limited thereto.

상기 기판(110) 위에 제1 반도체층(120a)을 제1 높이(h1)까지 성장한다. 이때, 상기 제1 반도체층(120a)은 900℃ 내지 1100℃의 성장 온도를 갖는 챔버 내에서 형성될 수 있다.A first semiconductor layer (120a) on the substrate 110 to grow to a first height (h 1). At this time, the first semiconductor layer 120a may be formed in a chamber having a growth temperature of 900 ° C to 1100 ° C.

이후, 상기 제1 반도체층(120a) 위에 동일한 제1 반도체층(120b)을 제2 높이(h2)까지 성장하게 된다. 이때, 상기 제1 반도체층(120b)은 600℃ 내지 900℃의 성장 온도를 갖는 챔버 내에서 형성될 수 있다. Then, the same first semiconductor layer (120b) on said first semiconductor layer (120a) is grown up to a second height (h 2). At this time, the first semiconductor layer 120b may be formed in a chamber having a growth temperature of 600 ° C to 900 ° C.

상기 챔버 내에서의 성장 온도 변화를 통해, 상기 제1 반도체층(120b)의 상부에 복수의 V-피트(125)를 형성할 수 있다. 이때, 상기 복수의 V-피트(125)는 상기 제1 반도체층(120b)의 제2 높이(h2)에 따라 그 크기가 결정될 수 있다. 즉, 상기 제2 높이(h2)의 크기가 크면, 상기 복수의 V-피트(125)의 높이 역시 커지게 된다. A plurality of V-pits 125 can be formed on the first semiconductor layer 120b through a growth temperature change in the chamber. At this time, the plurality of V-pits 125 may be determined in accordance with the second height h 2 of the first semiconductor layer 120b. That is, if the second height h 2 is large, the heights of the plurality of V-pits 125 are also increased.

또한, 상기 복수의 V-피트(125)는 기판(110)으로부터 올라오는 전위 상에 형성될 수 있다. 즉, 상기 복수의 V-피트(125)는 성장 온도가 변화되는 시점인 제1 반도체층(120b)의 하부에서부터 전위가 점점 커지면서, V-피트(125)를 완성하게 된다. 이때, 상기 제1 반도체층(120b)의 상부에 형성된 복수의 V-피트(125)는 불 규칙적인 형태로 배열될 수 있으며, 이를 제한하지는 않는다.In addition, the plurality of V-pits 125 may be formed on a potential rising from the substrate 110. That is, the plurality of V-pits 125 become V-pits 125 while increasing the potential from the bottom of the first semiconductor layer 120b, which is the time point at which the growth temperature is changed. At this time, the plurality of V-pits 125 formed on the first semiconductor layer 120b may be arranged in an irregular manner, but the present invention is not limited thereto.

한편, 상기 성장 온도 변화에 의한 방법 이외에, 챔버 내에서의 성장 압력을 조절하여 상기 복수의 V-피트(125)를 형성할 수 있다. In addition to the above-mentioned growth temperature change, the plurality of V-pits 125 can be formed by adjusting the growth pressure in the chamber.

또한, 상기 제1 반도체층(120)을 형성한 다음, 상기 제1 반도체층(120)을 상기 챔버 밖으로 꺼내어 화학적 에칭을 통해 복수의 V-피트(125)를 형성할 수도 있다. 이때, 상기 복수의 V-피트(125)는 격자 결함이 있는 전위 상에 형성될 수 있다.In addition, after the first semiconductor layer 120 is formed, the first semiconductor layer 120 may be taken out of the chamber to form a plurality of V-pits 125 through chemical etching. At this time, the plurality of V-pits 125 may be formed on a potential having a lattice defect.

상기 제1 반도체층(120)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. 이러한 제1 반도체층(120)은 트리메틸 갈륨(TMGa) 가스, 암모니아(NH3) 가스, 사일렌(SiH4) 가스를 수소 가스와 함께 챔버에 주입하여 형성될 수 있다.The first semiconductor layer 120 is a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) And may be selected from InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN and the like, and an n-type dopant such as Si, Ge or Sn may be doped. The first semiconductor layer 120 may be formed by implanting trimethylgallium (TMGa) gas, ammonia (NH 3 ) gas, or silane (SiH 4 ) gas into the chamber together with hydrogen gas.

한편, 상기 기판(110)과 상기 제1 반도체층(120) 사이에 언도프트 반도체층(미도시) 및/또는 버퍼층(미도시)을 더 포함할 수 있으며, 이에 대해 한정하지는 않는다.Meanwhile, an unshown semiconductor layer (not shown) and / or a buffer layer (not shown) may be further formed between the substrate 110 and the first semiconductor layer 120, but the present invention is not limited thereto.

도 5를 참조하면, 상기 제1 반도체층(120) 상에 절연층(124)을 형성한다.Referring to FIG. 5, an insulating layer 124 is formed on the first semiconductor layer 120.

상기 절연층(124)은 Si02, SiOx 등과 같은 실리콘 산화물, SiN, SiNx, SiOxNy 등과 같은 실리콘 질화물로 형성될 수 있다. 또한, 상기 절연층(124)은 GaO, ZnO, ITO 및 W 중 어느 하나로 형성될 수도 있다.The insulating layer 124 may be formed of SiO 2 , SiO x Silicon oxides such as SiN, SiN x , SiO x N y Or the like. In addition, the insulating layer 124 may be formed of any one of GaO, ZnO, ITO, and W.

도 6을 참조하면, 상기 제1 반도체층(120)의 최 상면을 기준으로 위쪽 방향에 형성된 절연층(124)을 모두 제거하여 복수의 절연 패턴(126)을 형성한다. 즉, 복수의 V-피트(125) 위에 형성된 절연층(124) 부분을 모두 식각함으로써, 상기 복수의 V-피트(125) 내에만 절연 물질이 형성되도록 한다. 이때, 상기 절연층(124)은 에칭 공정, 예를 들어, ICP/RIE (Inductively Coupled Plasma /Reactive Ion Etch) 등을 수행하여 제거될 수 있다.Referring to FIG. 6, a plurality of insulating patterns 126 are formed by removing all the insulating layers 124 formed in the upper direction with respect to the uppermost surface of the first semiconductor layer 120. That is, by etching all the portions of the insulating layer 124 formed on the plurality of V-pits 125, insulating material is formed only in the plurality of V-pits 125. At this time, the insulating layer 124 may be removed by an etching process, for example, ICP / RIE (Inductively Coupled Plasma / Reactive Ion Etch).

도 7을 참조하면, 상기 제1 반도체층(120) 및 복수의 절연 패턴(125) 상에 제2 반도체층(130)을 형성하고, 그 위에 활성층(140) 및 제2 도전형 반도체층(150)을 순차적으로 형성한다.7, a second semiconductor layer 130 is formed on the first semiconductor layer 120 and the plurality of insulating patterns 125, and an active layer 140 and a second conductive semiconductor layer 150 ) Are sequentially formed.

상기 제2 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. 이러한 제1 반도체층(120)은 트리메틸 갈륨(TMGa) 가스, 암모니아(NH3) 가스, 사일렌(SiH4) 가스를 수소 가스와 함께 챔버에 주입하여 형성될 수 있다.The second semiconductor layer 130 may be a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? 1) And may be selected from InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN and the like, and an n-type dopant such as Si, Ge or Sn may be doped. The first semiconductor layer 120 may be formed by implanting trimethylgallium (TMGa) gas, ammonia (NH 3 ) gas, or silane (SiH 4 ) gas into the chamber together with hydrogen gas.

또한, 상기 제1 반도체층(120)은 상기 제2 반도체층(130)보다 더 높은 도핑 농도를 갖도록 형성될 수 있으며, 이를 제한하지는 않는다. 즉, 상기 제2 반도체층(130)는 상기 제1 반도체층(120)과 동일한 도핑 농도를 갖도록 형성될 수 있다. 이러한 제1 반도체층(120) 및 제2 반도체층(130)은 제1 도전형 반도체층(120, 130)을 형성한다.In addition, the first semiconductor layer 120 may be formed to have a higher doping concentration than the second semiconductor layer 130, but is not limited thereto. That is, the second semiconductor layer 130 may have the same doping concentration as that of the first semiconductor layer 120. The first semiconductor layer 120 and the second semiconductor layer 130 form the first conductive semiconductor layers 120 and 130.

상기 활성층(140)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 이러한 활성층(140)은 트리메틸 갈륨(TMGa) 가스, 트리메틸 인듐(TMIn) 가스, 암모니아(NH3) 가스를 수소 가스와 함께 챔버에 주입하여 형성될 수 있다.The active layer 140 may be formed of a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + y? The active layer 140 may be formed by implanting trimethyl gallium (TMGa) gas, trimethyl indium (TMIn) gas, and ammonia (NH 3 ) gas into the chamber together with hydrogen gas.

상기 제2 도전형 반도체층(150)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.The second conductive semiconductor layer 150 may be a semiconductor material having a composition formula of In x Al y Ga 1 -x- y N (0? X? 1, 0? Y? 1, 0? X + For example, InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN and the like, and p-type dopants such as Mg, Zn, Ca, Sr and Ba can be doped.

이러한 제2 도전형 반도체층(150)은 트리메틸 갈륨(TMGa) 가스, 암모니아(NH3) 가스, 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2} 가스를 수소 가스와 함께 챔버에 주입하여 형성될 수 있다.The second conductive semiconductor layer 150 may be formed of a material selected from the group consisting of trimethylgallium (TMGa) gas, ammonia (NH 3 ) gas, bisethylcyclopentadienyl magnesium (EtCp 2 Mg) {Mg (C 2 H 5 C 5 H 4 ) 2 } Gas into the chamber with hydrogen gas.

도 8을 참조하면, 상기 제1 반도체층(120), 제2 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)의 일 부분을 메사 에칭하여, 상기 제1 반도체층(120) 및 복수의 절연 패턴(125)의 일 상면을 노출한다. 8, a part of the first semiconductor layer 120, the second semiconductor layer 130, the active layer 140, and the second conductivity type semiconductor layer 150 is subjected to mesa etching, (120) and a plurality of insulating patterns (125).

이때, 상기 제1 반도체층(120)과 제1 전극(160) 사이의 접촉 면적을 가능한 크게 형성하기 위해, 상기 제1 반도체층(120) 및 복수의 절연 패턴(126)의 최 상면에서부터 아래로 식각되는 깊이를 가능한 작게 하는 것이 바람직하다. The first semiconductor layer 120 and the plurality of insulating patterns 126 are formed so as to have a contact area between the first semiconductor layer 120 and the first electrode 160 from as high as possible It is desirable to make the etching depth as small as possible.

가령, 상기 식각되는 깊이는 상기 절연 패턴(126)의 최상면을 기준으로 0.01·H 내지 0.9·H가 되는 것이 바람직하다. 즉, 상기 V-피트(125)의 높이(H) 대비 1% 이상 90%이하의 깊이로 식각될 수 있다. 1% 이하로 식각할 경우, 절연 물질이 제거되지 않아 전극을 형성하기 어려울 수 있다. 또한, 90% 이상 식각할 경우, 상기 제1 반도체층(120) 상에 형성되었던 요철의 크기가 작아져, 상기 제1 반도체층(120)과 제1 전극(160) 사이의 접촉 면적 증가 효과가 미미할 수 있다.For example, it is preferable that the etched depth be 0.01 H to 0.9 H based on the top surface of the insulating pattern 126. That is, the V-pit 125 may be etched to a depth of 1% to 90% of the height H of the V-pit 125. When etching is performed to 1% or less, the insulating material may not be removed and it may be difficult to form the electrode. In addition, when the etching rate is more than 90%, the size of the irregularities formed on the first semiconductor layer 120 becomes small, so that the effect of increasing the contact area between the first semiconductor layer 120 and the first electrode 160 It can be insignificant.

이후, 상기 제1 반도체층(120)의 상면에 노출된 복수의 절연 패턴(125)에 에칭을 수행하여, 상기 절연 패턴(125)을 제거한다. 이때, 수행되는 에칭은 습식 식각(Wet Etching) 또는 건식 식각(Dry Etching)일 수 있으며, 습식 식각인 경우 HF, KOH, H2SO4, H2O2, HCl, NaOH, NH4OH, HNO3, BOE(Buffered Oxide Etchant) 등을 에칭 용액으로 사용할 수 있다. 하지만, 이에 대해 한정하지는 않는다.Then, a plurality of the insulating patterns 125 exposed on the upper surface of the first semiconductor layer 120 are etched to remove the insulating patterns 125. In this case, the etching to be performed may be wet etching or dry etching. In the case of wet etching, HF, KOH, H 2 SO 4 , H 2 O 2 , HCl, NaOH, NH 4 OH, HNO 3 , BOE (Buffered Oxide Etchant) or the like can be used as an etching solution. However, it is not limited thereto.

도 9를 참조하면, 노출된 제1 반도체층(120)의 상면에 제1 전극(160)을 형성하고, 상기 제2 도전형 반도체층(150)의 일 상면에 제2 전극(170)을 형성한다. 이때, 상기 제1, 2 전극(160, 170)은 증착 공정 또는 도금 공정에 의해 형성될 수 있으며, 이에 대해 한정하지는 않는다.9, a first electrode 160 is formed on an exposed first semiconductor layer 120, a second electrode 170 is formed on a first surface of the second conductive semiconductor layer 150, do. At this time, the first and second electrodes 160 and 170 may be formed by a deposition process or a plating process, but the present invention is not limited thereto.

이상, 상술한 바와 같은 과정들을 통해 제1 실시 예에 따른 발광 소자가 제조될 수 있다.As described above, the light emitting device according to the first embodiment can be manufactured through the above-described processes.

도 10은 제2 실시 예에 따른 발광 소자를 설명하는 도면이다. 이하, 제2 실시 예에 따른 발광 소자를 설명함에 있어서, 상기 제1 실시 예에 설명된 내용과 중복되는 설명은 생략하도록 한다.10 is a view for explaining a light emitting device according to the second embodiment. Hereinafter, in explaining the light emitting device according to the second embodiment, descriptions overlapping with those described in the first embodiment will be omitted.

도 10을 참조하면, 제2 실시 예에 따른 발광 소자(200)는 기판(210), 상기 기판(210) 상에 복수의 요철(225)을 포함하는 제1 반도체층(220), 상기 제1 반도체층 상에 복수의 절연 패턴(226), 상기 제1 반도체층(220) 및 상기 복수의 절연 패턴(226) 상에 제2 반도체층(230), 상기 제2 반도체층(230) 상에 활성층(240), 상기 활성층(240) 상에 제2 도전형 반도체층(250) 및 제1, 2 전극(260, 270)을 포함한다.10, the light emitting device 200 according to the second embodiment includes a substrate 210, a first semiconductor layer 220 including a plurality of projections 225 on the substrate 210, A plurality of insulating patterns 226 on the semiconductor layer, a first semiconductor layer 220 and a second semiconductor layer 230 on the plurality of insulating patterns 226, A second conductive semiconductor layer 250 and first and second electrodes 260 and 270 on the active layer 240. The first conductive semiconductor layer 250 and the first and second electrodes 260 and 270 are formed on the active layer 240,

상기 제1 반도체층(220)은 상부에 사각형 모양을 갖는 복수의 요철(225)을 포함한다. 본 실시 예에서, 상기 복수의 요철(225)은 사각형 모양임을 예시하여 설명하고 있으나, 이를 제한하지는 않는다. 가령, 상기 복수의 요철(225)은 사용된 마스크의 형태에 따라, 다양한 모양으로 변형 가능하다.The first semiconductor layer 220 includes a plurality of irregularities 225 having a rectangular shape at the top. In the present embodiment, the plurality of irregularities 225 are illustrated as having a rectangular shape, but the present invention is not limited thereto. For example, the plurality of irregularities 225 can be deformed into various shapes according to the shape of the mask used.

한편, 제1 실시 예에 따른 복수의 V-피트(125)와 달리, 제2 실시 예에 따른 복수의 요철(225)은 성장 온도 조절에 의한 방법이 아닌, 마스크를 이용한 화학적 에칭 방법을 통해 구현될 수 있다. 가령, 상기 제1 반도체층(220) 상에 미리 결정된 패턴을 갖는 마스크층(미도시)을 증착하고, 상기 마스크층 위에 습식 에칭 또는 건식 에칭을 수행하여 복수의 요철(225)을 형성할 수 있다.Unlike the plurality of V-pits 125 according to the first embodiment, the plurality of projections and depressions 225 according to the second embodiment are implemented by a chemical etching method using a mask, . For example, a plurality of irregularities 225 may be formed by depositing a mask layer (not shown) having a predetermined pattern on the first semiconductor layer 220 and performing wet etching or dry etching on the mask layer .

또한, 상기 제1 반도체층(220) 상부에 형성된 복수의 요철(225)은 규칙적인 형태로 배열될 수 있다. 가령, 상기 복수의 요철(225)은 스트라이프(stripe) 또는 매트릭스(matrix) 형태로 형성될 수 있으며, 이를 제한하지는 않는다.In addition, the plurality of irregularities 225 formed on the first semiconductor layer 220 may be arranged in a regular pattern. For example, the plurality of irregularities 225 may be formed in a stripe or matrix form, but is not limited thereto.

상기 복수의 요철(225) 내부에 복수의 절연 패턴(226)이 채워질 수 있다. 이러한 복수의 절연 패턴(226)은 격자 상수 차이에 의한 전위를 차단하여 발광 소자의 결정성 및 신뢰성을 향상시킨다.A plurality of insulating patterns 226 may be filled in the plurality of irregularities 225. The plurality of insulating patterns 226 cut off the potential due to the difference in lattice constant to improve the crystallinity and reliability of the light emitting device.

또한, 상기 발광 소자(200)에 정전기가 인가될 때, 상기 정전기에 의한 전류는 상기 복수의 요철(225) 상에 형성된 복수의 절연 패턴(1026)에 집중되기 때문에, 상기 발광 소자(200)는 정전기 방전(ElectroStatic discharge, ESD)에 대한 내성을 향상할 수 있다.When the static electricity is applied to the light emitting device 200, the current due to the static electricity is concentrated on the plurality of insulating patterns 1026 formed on the plurality of protrusions 225, The resistance to electrostatic discharge (ESD) can be improved.

상기 복수의 절연 패턴(226)은 Si02, SiOx 등과 같은 실리콘 산화물, SiN, SiNx, SiOxNy 등과 같은 실리콘 질화물로 형성될 수 있다. 또한, 상기 복수의 절연 패턴(226)은 GaO, ZnO, ITO 및 W 중 어느 하나로 형성될 수도 있다.The plurality of insulating patterns 226 may be formed of SiO 2 , SiO x Silicon oxides such as SiN, SiN x , SiO x N y Or the like. In addition, the plurality of insulating patterns 226 may be formed of any one of GaO, ZnO, ITO, and W.

또한, 상기 복수의 절연 패턴(226)은 내부에 공극을 포함할 수 있으며, 이러한 공극은 발광 소자 내부에서 발생하는 광을 난반사 하여 광 추출 효율을 향상할 수 있다.In addition, the plurality of insulating patterns 226 may include voids therein, and such voids may diffuse light generated in the light emitting device to improve light extraction efficiency.

상기 제1 전극(260)은 상기 제1 반도체층(220)의 일 상면에 형성된 복수의 요철(225) 위에 형성된다.The first electrode 260 is formed on a plurality of projections 225 formed on one upper surface of the first semiconductor layer 220.

좀 더 구체적으로, 상기 제1 반도체층(220), 제2 반도체층(230), 활성층(240) 및 제2 도전형 반도체층(250)의 일부를 메사 에칭(mesa etching)하여, 상기 제1 반도체층(220) 및 복수의 절연 패턴(226)의 일 상부를 노출시킨다.More specifically, a portion of the first semiconductor layer 220, the second semiconductor layer 230, the active layer 240, and the second conductive semiconductor layer 250 is subjected to mesa etching, Exposing one upper portion of the semiconductor layer 220 and the plurality of insulating patterns 226.

이때, 상기 제1 반도체층(220)과 제1 전극(260) 사이의 접촉 면적을 가능한 크게 형성하기 위해, 상기 제1 반도체층(220) 및 복수의 절연 패턴(226)의 최 상면에서부터 아래로 식각되는 부분의 높이는 가능한 작게 형성하는 것이 바람직하다. 가령, 상기 식각되는 부분의 높이는 0.01·H 내지 0.9·H가 되도록 하는 것이 바람직하다.The first semiconductor layer 220 and the plurality of insulation patterns 226 are formed to extend downward from the uppermost surface of the first semiconductor layer 220 and the plurality of insulation patterns 226 in order to make the contact area between the first semiconductor layer 220 and the first electrode 260 as large as possible. The height of the portion to be etched is preferably as small as possible. For example, the height of the portion to be etched is preferably 0.01 占 내지 to 0.9 占..

이후, 상기 노출된 절연 패턴(226)을 습식 에칭 또는 건식 에칭을 수행하여 제거하고, 상기 절연 패턴(226)이 제거된 복수의 요철(225) 상에 제1 전극(260)을 형성한다. 이와 같이 형성된 제1 전극(260)은 상기 제1 반도체층(220)과의 접촉 면적이 증가하게 되고, 그에 따라 상기 제1 반도체층(220) 사이의 접촉 저항이 감소하게 되어 동작 전압을 낮출 수 있다.Thereafter, the exposed insulation pattern 226 is removed by wet etching or dry etching, and the first electrode 260 is formed on the plurality of irregularities 225 from which the insulation pattern 226 is removed. The contact area between the first electrode 260 and the first semiconductor layer 220 is increased and the contact resistance between the first semiconductor layer 220 and the first semiconductor layer 220 is reduced. have.

이와 같이, 상술한 제2 실시 예에 따른 발광 소자(200)는 제1 전극(260)과 제1 반도체층(220) 사이의 접촉 면적을 증가하여 동작 전압을 감소할 수 있다. 또한, 상기 발광 소자(200)는 제1 도전형 반도체층(220, 230) 내부에 복수의 절연 패턴(226)을 배치함으로써, 발광 소자의 결정성 및 신뢰성을 향상할 수 있다.As described above, the light emitting device 200 according to the second embodiment can reduce the operating voltage by increasing the contact area between the first electrode 260 and the first semiconductor layer 220. In addition, the light emitting device 200 can improve the crystallinity and reliability of the light emitting device by disposing a plurality of the insulating patterns 226 in the first conductive semiconductor layers 220 and 230.

도 11은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.11 is a cross-sectional view of a light emitting device package including a light emitting device according to an embodiment.

도 11을 참조하면, 발광 소자 패키지(900)는 패키지 몸체(30)와, 상기 패키지 몸체(30)에 설치된 제1 전극(31) 및 제2 전극(32)과, 상기 패키지 몸체(30)에 설치되어 상기 제1 전극(31) 및 제2 전극(32)과 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(40)를 포함한다.11, the light emitting device package 900 includes a package body 30, a first electrode 31 and a second electrode 32 provided on the package body 30, And a molding member 40 surrounding the light emitting device 100. The light emitting device 100 includes a first electrode 31 and a second electrode 32. The light emitting device 100 is electrically connected to the first electrode 31 and the second electrode 32,

상기 패키지 몸체(30)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 측면이 경사면으로 형성된 캐비티를 가질 수 있다.The package body 30 may include a silicon material, a synthetic resin material, or a metal material. The package body 30 may have a cavity having a sloped side surface.

상기 제1 전극(31) 및 상기 제2 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 전극(31) 및 상기 제2 전극(32)은 상기 발광 소자(100)에서 발생한 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생한 열을 외부로 배출시키는 역할을 할 수도 있다.The first electrode 31 and the second electrode 32 are electrically isolated from each other and provide power to the light emitting device 100. [ The first electrode 31 and the second electrode 32 may reflect light generated from the light emitting device 100 to increase the efficiency of light, It may also serve as a discharge.

상기 발광 소자(100)는 상기 패키지 몸체(30) 상에 설치되거나 상기 제1 전극(31) 또는 상기 제2 전극(32) 상에 설치될 수 있다.The light emitting device 100 may be mounted on the package body 30 or on the first electrode 31 or the second electrode 32.

상기 발광 소자(100)는 상기 제1 전극(31) 및 상기 제2 전극(32)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 본 실시 예에서는, 상기 발광 소자(100)가 상기 제1 전극(31)과 상기 와이어(50)를 통해 전기적으로 연결되고 상기 제2 전극(32)과 직접 접촉하여 전기적으로 연결된 것이 예시되어 있다.The light emitting device 100 may be electrically connected to the first electrode 31 and the second electrode 32 by wire, flip chip or die bonding. In the present embodiment, the light emitting device 100 is electrically connected to the first electrode 31 through the wire 50 and electrically connected to the second electrode 32 in direct contact therewith.

상기 몰딩 부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩 부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.The molding member 40 may surround the light emitting device 100 to protect the light emitting device 100. In addition, the molding member 40 may include a phosphor to change the wavelength of light emitted from the light emitting device 100.

실시 예에 따른 발광 소자 패키지는 복수 개가 기판상에 배열되며, 상기 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능을 하거나 조명 유닛으로 기능을 할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.A light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, and the like, which are optical members, may be disposed on a path of light emitted from the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit or function as a lighting unit. For example, the lighting system may include a backlight unit, a lighting unit, a pointing device, a lamp, and a streetlight.

도 12는 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 백라이트 유닛을 설명하는 도면이다. 다만, 도 12의 백라이트 유닛(1000)은 조명 시스템의 일 예이며, 이에 대해 한정하지는 않는다.12 is a view illustrating a backlight unit including the light emitting device or the light emitting device package according to the embodiment. However, the backlight unit 1000 of FIG. 12 is an example of the illumination system and is not limited thereto.

도 12를 참조하면, 상기 백라이트 유닛(1000)은 바텀 프레임(1040)과, 상기 바텀 프레임(1040) 내에 배치된 광가이드 부재(1020)와, 상기 광가이드 부재(1020)의 적어도 일 측면 또는 하면에 배치된 발광 모듈(1010)을 포함할 수 있다. 또한, 상기 광가이드 부재(1020) 아래에는 반사시트(1030)가 배치될 수 있다.12, the backlight unit 1000 includes a bottom frame 1040, a light guide member 1020 disposed in the bottom frame 1040, at least one side surface of the light guide member 1020, And a light emitting module 1010 disposed in the light emitting module. A reflective sheet 1030 may be disposed under the light guide member 1020.

상기 바텀 프레임(1040)은 상기 광가이드 부재(1020), 상기 발광 모듈(1010) 및 상기 반사시트(1030)가 수납될 수 있도록 상면이 개구된 박스(box) 형상으로 형성될 수 있으며, 금속 재질 또는 수지 재질로 형성될 수 있으나 이에 대해 한정하지는 않는다.The bottom frame 1040 may be formed in a box shape having an open upper surface to accommodate the light guide member 1020, the light emitting module 1010, and the reflection sheet 1030, Or a resin material, but the present invention is not limited thereto.

상기 발광 모듈(1010)은 기판(700)과, 상기 기판(700)에 탑재된 복수 개의 발광 소자 패키지(600)를 포함할 수 있다. 상기 복수 개의 발광 소자 패키지(600)는 상기 광가이드 부재(1020)에 빛을 제공할 수 있다. 본 실시 예에서, 상기 발광 모듈(1010)은 상기 기판(700) 상에 발광 소자 패키지(600)가 설치된 것이 예시되어 있으나, 실시 예에 따른 발광 소자(100)가 직접 설치되는 것도 가능하다.The light emitting module 1010 may include a substrate 700 and a plurality of light emitting device packages 600 mounted on the substrate 700. The plurality of light emitting device packages 600 may provide light to the light guide member 1020. In the present embodiment, the light emitting device package 600 is mounted on the substrate 700, but the light emitting device 100 according to the embodiment may be installed directly.

도시된 바와 같이, 상기 발광 모듈(1010)은 상기 바텀 프레임(1040)의 내측 면들 중 적어도 어느 하나에 배치될 수 있으며, 이에 따라 상기 광가이드 부재(1020)의 적어도 하나의 측면을 향해 빛을 제공할 수 있다.As shown, the light emitting module 1010 may be disposed on at least one of the inner surfaces of the bottom frame 1040, thereby providing light toward at least one side of the light guide member 1020 can do.

다만, 상기 발광 모듈(1010)은 상기 바텀 프레임(1040)의 아래에 배치되어, 상기 광가이드 부재(1020)의 밑면을 향해 빛을 제공할 수도 있으며, 이는 상기 백라이트 유닛(1000)의 설계에 따라 다양하게 변형 가능하므로 이에 대해 한정하지는 않는다.The light emitting module 1010 may be disposed under the bottom frame 1040 and may provide light toward the bottom of the light guide member 1020 according to the design of the backlight unit 1000 The present invention is not limited thereto.

상기 광가이드 부재(1020)는 상기 바텀 프레임(1040) 내에 배치될 수 있다. 상기 광가이드 부재(1020)는 상기 발광 모듈(1010)로부터 제공받은 빛을 면광원화 하여, 표시 패널(미도시)로 가이드할 수 있다.The light guide member 1020 may be disposed in the bottom frame 1040. The light guide member 1020 may guide the light provided from the light emitting module 1010 to a display panel (not shown) by converting the light into a surface light source.

상기 광가이드 부재(1020)는 도광판(LGP, Light Guide Panel) 일 수 있다. 상기 도광판은 PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC 및 PEN(polyethylene naphthalate) 수지 중 하나로 형성될 수 있다.The light guide member 1020 may be a light guide panel (LGP). The light guide plate may be formed of one of acrylic resin type such as PMMA (polymethyl methacrylate), polyethylene terephthlate (PET), polycarbonate (PC), COC and PEN (polyethylene naphthalate) resin.

상기 광가이드 부재(1020)의 상측에는 광학 시트(1050)가 배치될 수도 있다.An optical sheet 1050 may be disposed above the light guide member 1020.

상기 광학 시트(1050)는 확산 시트, 집광 시트, 휘도상승 시트, 및 형광 시트 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 광학 시트(1050)는 상기 확산 시트, 집광 시트, 휘도상승 시트 및 형광 시트가 적층되어 형성될 수 있다. The optical sheet 1050 may include at least one of a diffusion sheet, a light condensing sheet, a brightness increasing sheet, and a fluorescent sheet. For example, the optical sheet 1050 may be formed by laminating the diffusion sheet, the light condensing sheet, the brightness increasing sheet, and the fluorescent sheet.

이 경우, 상기 확산 시트(1050)는 상기 발광 모듈(1010)에서 출사된 광을 고르게 확산시켜주고, 상기 확산된 광은 상기 집광 시트에 의해 표시 패널(미도시)로 집광될 수 있다. 이때 상기 집광 시트로부터 출사되는 광은 랜덤하게 편광된 광인데, 상기 휘도상승 시트는 상기 집광 시트로부터 출사된 광의 편광도를 증가시킬 수 있다. In this case, the diffusion sheet 1050 diffuses the light emitted from the light emitting module 1010 evenly, and the diffused light can be condensed by the condensing sheet into a display panel (not shown). At this time, the light emitted from the light condensing sheet is randomly polarized light, and the brightness increasing sheet can increase the degree of polarization of the light emitted from the light condensing sheet.

상기 집광 시트는 수평 또는/및 수직 프리즘 시트일 수 있다. 또한, 상기 휘도상승 시트는 조도 강화 필름(Dual Brightness Enhancement film) 일 수 있다. 또한, 상기 형광 시트는 형광체가 포함된 투광성 플레이트 또는 필름이 될 수도 있다.The light condensing sheet may be a horizontal or / and a vertical prism sheet. In addition, the brightness enhancement sheet may be a dual brightness enhancement film. Further, the fluorescent sheet may be a translucent plate or film containing a phosphor.

상기 광가이드 부재(1020)의 아래에는 상기 반사시트(1030)가 배치될 수 있다. 상기 반사시트(1030)는 상기 광가이드 부재(1020)의 하면을 통해 방출되는 빛을 상기 광가이드 부재(1020)의 출사면을 향해 반사할 수 있다.The reflective sheet 1030 may be disposed below the light guide member 1020. The reflective sheet 1030 can reflect light emitted through the lower surface of the light guide member 1020 toward the exit surface of the light guide member 1020.

상기 반사시트(1030)는 반사율이 좋은 수지 재질, 즉, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.The reflective sheet 1030 may be formed of a resin material having a high reflectance, that is, a PET, a PC, a PVC resin, or the like, but is not limited thereto.

도 13은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 유닛을 설명하는 도면이다. 다만, 도 13의 조명 유닛(1100)은 조명 시스템의 일 예이며, 이에 대해 한정하지는 않는다.13 is a view illustrating a lighting unit including a light emitting device or a light emitting device package according to the embodiment. However, the illumination unit 1100 of Fig. 13 is an example of the illumination system and is not limited thereto.

도 13을 참조하면, 상기 조명 유닛(1100)은 케이스 몸체(1110)와, 상기 케이스 몸체(1110)에 설치된 발광 모듈(1130)과, 상기 케이스 몸체(1110)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1120)를 포함할 수 있다.13, the lighting unit 1100 includes a case body 1110, a light emitting module 1130 installed in the case body 1110, and a power supply unit And may include receiving terminals 1120.

상기 케이스 몸체(1110)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.The case body 1110 is preferably formed of a material having a good heat dissipation property, and may be formed of, for example, a metal material or a resin material.

상기 발광 모듈(1130)은 기판(700)과, 상기 기판(700)에 탑재되는 적어도 하나의 발광 소자 패키지(600)를 포함할 수 있다. 본 실시 예에서, 상기 발광 모듈(1230)은 상기 기판(700) 상에 발광 소자 패키지(600)가 설치된 것이 예시되어 있으나, 본 실시 예에 따른 발광 소자(100)가 직접 설치되는 것도 가능하다.The light emitting module 1130 may include a substrate 700 and at least one light emitting device package 600 mounted on the substrate 700. In the present embodiment, the light emitting device package 600 is installed on the substrate 700, but the light emitting device 100 according to the present embodiment may be installed directly.

상기 기판(700)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.The substrate 700 may be a circuit pattern printed on an insulator. For example, the PCB 700 may be a printed circuit board (PCB), a metal core PCB, a flexible PCB, a ceramic PCB . ≪ / RTI >

또한, 상기 기판(700)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛에 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.In addition, the substrate 700 may be formed of a material that efficiently reflects light, or may be formed of a color such that the surface is efficiently reflected to light, for example, white or silver.

상기 기판(700) 상에는 상기 적어도 하나의 발광 소자 패키지(600)가 탑재될 수 있다. 상기 발광 소자 패키지(600)는 각각 적어도 하나의 발광 소자(100)를 포함할 수 있다. 상기 발광 소자는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 소자를 포함할 수 있다.The at least one light emitting device package 600 may be mounted on the substrate 700. The light emitting device package 600 may include at least one light emitting device 100. The light emitting device may include a colored light emitting diode that emits red, green, blue, or white colored light, and a UV light emitting device that emits ultraviolet (UV) light.

상기 발광 모듈(1130)은 색감 및 휘도를 얻기 위해 다양한 발광 소자의 조합을 가지도록 배치될 수 있다. 예를 들면, 고 연색성(CRI)을 확보하기 위해 백색 발광 소자, 적색 발광 소자 및 녹색 발광 소자를 조합하여 배치할 수 있다. 또한, 상기 발광 모듈(1130)에서 방출되는 광의 진행 경로 상에는 형광 시트가 더 배치될 수 있으며, 상기 형광 시트는 상기 발광 모듈(1130)에서 방출되는 광의 파장을 변화시킨다. 예를 들어, 상기 발광 모듈(1130)에서 방출되는 광이 청색 파장대를 갖는 경우 상기 형광 시트에는 황색 형광체가 포함될 수 있으며, 상기 발광 모듈(1130)에서 방출된 광은 상기 형광 시트를 지나 최종적으로 백색광으로 보이게 된다.The light emitting module 1130 may be arranged to have various combinations of light emitting devices to obtain color and brightness. For example, a white light emitting element, a red light emitting element, and a green light emitting element can be arranged in combination in order to secure a high color rendering index (CRI). Further, a fluorescent sheet may be disposed on the path of light emitted from the light emitting module 1130, and the fluorescent sheet may change the wavelength of light emitted from the light emitting module 1130. For example, if the light emitted from the light emitting module 1130 has a blue wavelength band, the fluorescent sheet may include a yellow phosphor. Light emitted from the light emitting module 1130 may pass through the fluorescent sheet, .

상기 연결 단자(1120)는 상기 발광 모듈(1130)과 전기적으로 연결되어 전원을 공급할 수 있다. 도 13에 도시된 바와 같이, 상기 연결 단자(1120)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1120)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.The connection terminal 1120 may be electrically connected to the light emitting module 1130 to supply power. As shown in FIG. 13, the connection terminal 1120 is connected to the external power source by being connected in a socket manner, but the present invention is not limited thereto. For example, the connection terminal 1120 may be formed in a pin shape and inserted into an external power source or may be connected to an external power source through a wiring.

상술한 바와 같은 조명 시스템은 상기 발광 모듈에서 방출되는 광의 진행 경로 상에 광가이드 부재, 확산 시트, 집광 시트, 휘도상승 시트 및 형광 시트 중 적어도 어느 하나가 배치되어, 원하는 광학적 효과를 얻을 수 있다.In the above-described illumination system, at least one of a light guide member, a diffusion sheet, a light condensing sheet, a brightness increasing sheet, and a fluorescent sheet is disposed on the path of light emitted from the light emitting module to obtain a desired optical effect.

이상에서 설명한 바와 같이, 조명 시스템은 동작 전압을 감소하고 광 효율이 향상된 발광 소자 또는 발광 소자 패키지를 포함함으로써, 우수한 광 효율 및 신뢰성을 가질 수 있다.As described above, the illumination system can have excellent light efficiency and reliability by including the light emitting device or the light emitting device package with reduced operating voltage and improved light efficiency.

한편 이상에서는 본 발명의 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술 되는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by equivalents to the appended claims, as well as the appended claims.

100: 발광 소자 110: 기판
120: 제1 반도체층 125: 복수의 V-피트
130: 제2 반도체층 140: 활성층
150: 제2 도전형 반도체층 160: 제1 전극
170: 제2 전극100: light emitting device 110: substrate
120: a first semiconductor layer 125: a plurality of V-pits
130: second semiconductor layer 140: active layer
150: second conductive type semiconductor layer 160: first electrode
170: second electrode

Claims (11)

기판;
상기 기판 상에 요철을 포함하는 제1 반도체층;
상기 제1 반도체층의 요철에 배치되는 절연 패턴;
상기 제1 반도체층 및 절연 패턴 상에 제2 반도체층;
상기 제2 반도체층 상에 활성층과, 상기 활성층 상에 제2 도전형 반도체층; 및
상기 제1 반도체층의 일 상면에 노출된 요철 상에 배치된 제1 전극과, 상기 제2 도전형 반도체층 상에 배치된 제2 전극을 포함하고,
상기 제1반도체층과 상기 제2반도체층은 제1도전형 도펀트로 도핑되며,
상기 제1반도체층은 상기 제2반도체층보다 높은 도핑 농도를 포함하며,
상기 절연패턴은 상기 제2반도체층의 하면과 맞닿는 발광 소자.Board;
A first semiconductor layer including projections and depressions on the substrate;
An insulating pattern disposed on the concave and convex portions of the first semiconductor layer;
A second semiconductor layer on the first semiconductor layer and the insulating pattern;
An active layer on the second semiconductor layer; a second conductive semiconductor layer on the active layer; And
A first electrode disposed on the uneven surface exposed on one surface of the first semiconductor layer; and a second electrode disposed on the second conductive type semiconductor layer,
Wherein the first semiconductor layer and the second semiconductor layer are doped with a first conductivity type dopant,
Wherein the first semiconductor layer comprises a higher doping concentration than the second semiconductor layer,
Wherein the insulating pattern is in contact with a lower surface of the second semiconductor layer. 삭제delete 제1항에 있어서,
상기 요철은 V-피트 형상을 가지며,
상기 V-피트는 격자 상수 차이에 의한 전위들(dislocations) 상에 배치되며,
상기 절연 패턴은 Si02, SiOx, SiN, SiNx, SiOxNy, GaO, ZnO, ITO 및 W 중 어느 하나로 형성되는 발광 소자.The method according to claim 1,
The unevenness has a V-pit shape,
The V-pits are disposed on dislocations due to lattice constant difference,
Wherein the insulating pattern is formed of any one of SiO 2 , SiO x , SiN, SiN x , SiO x N y , GaO, ZnO, ITO and W. 삭제delete 제3항에 있어서,
상기 V-피트의 높이는 100Å 내지 500Å이고, 상기 V-피트의 각도는 50°내지 60°이며,
상기 절연 패턴은 내부에 적어도 하나의 공극을 포함하며,
상기 기판과 상기 제1 반도체층 사이에 언도프트 반도체층 및 버퍼층 중 적어도 하나의 층을 더 포함하는 발광 소자.The method of claim 3,
The height of the V-pit is 100 to 500 angstroms, the angle of the V-pit is 50 to 60 degrees,
Wherein the insulating pattern includes at least one void therein,
Further comprising at least one layer of an undoped semiconductor layer and a buffer layer between the substrate and the first semiconductor layer. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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