KR101802606B1 - 반도체 제조 방법 및 툴 - Google Patents

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Abstract

오버레이 측정 및 정정 방법 및 장치가 제공된다. 소정의 실시예에서, 측정 장치는 제1 반도체 웨이퍼의 측정을 수행하여 측정치를 복수의 정정 기법으로 활용하여 오버레이 정정 모델을 생성한다. 복수의 정정 기법은 1차 정정, 제1 인트라-필드 고차 파라미터 정정 및 제1 인터-필드 고차 파라미터 정정을 포함한다. 모델은 다음의 반도체 웨이퍼의 노출시 노출 파라미터를 조정하는데 이용된다. 실행간 분석을 위해 각각의 반도체 웨이퍼에 대해 처리가 반복된다.

Description

반도체 제조 방법 및 툴{SEMICONDUCTOR MANUFACTURING METHOD AND TOOL}
본 출원은 여기에 참조로 포함된, "반도체 제조 방법 및 툴"이란 제목으로 2015년 2월 13일자 출원된, 미국 예비 특허 출원 제62/116,117호에 대한 우선권을 주장한다.
일반적으로, 반도체 기판의 상부와 내부에 능동 장치와 수동 장치가 형성된다. 일단 형성되면, 이들 능동 장치와 수동 장치는 일련의 전도층 및 절연층을 사용하여 서로 그리고 외부 장치에 연결될 수 있다. 이들 층은 예컨대 접촉 패드를 통해 외부 장치에 전기적인 연결을 제공함은 물론, 능동 장치와 수동 장치를 상호 연결하는 것을 도울 수 있다.
이들 층 내에 이들 배선을 형성하기 위해, 일련의 포토리소그래피, 식각, 증착 및 평탄화 기법들이 채용될 수 있다. 그러나, 이러한 기법의 사용은 능동 및 수동 장치의 크기가 감소됨에 따라 배선 크기의 감소도 요망되므로 더 복잡해졌다. 이로써, 전체 장치를 거의 결함과 문제가 없이 더 작고 더 저렴하며 더 효율적으로 제조하기 위해 배선의 형성과 구조의 개선이 요망된다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것이 아니며 예시만의 목적으로 이용됨을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 발명의 하나 이상의 실시예에 따라 오버레이 정정을 위한 균일 분산 방법의 공정 흐름도를 나타낸다.
도 2는 본 발명의 하나 이상의 실시예에 따른 반도체 웨이퍼의 역전된 단면도를 나타낸다.
도 3은 본 발명의 실시예에 따라 반도체 웨이퍼를 개별 영역들로 분할한 것을 나타낸다.
도 4는 본 발명의 실시예에 따라 결정된 측정 위치에 익숙할 수 있는 측정 맵을 나타낸다.
도 5는 본 발명의 하나 이상의 실시예에 따른 반도체 웨이퍼의 중앙 영역을 나타낸다.
도 6은 본 발명의 하나 이상의 실시예에 따른 런-투-런(run-to-run) 측정 공정을 나타낸다.
도 7a-7b는 본 발명의 실시예의 테스트 데이터를 나타낸다.
도 8은 본 발명의 실시예에 따라 반도체 웨이퍼를 개별 영역들로 분할한 2번째 경우를 나타낸다.
다음의 설명에서는 본 발명의 실시예의 확실한 이해를 제공하기 위해 특정의 세부 사항들이 언급된다. 그러나, 당업계에서 통상의 기술을 지닌 사람은 개시된 실시예들이 이들 특정한 세부 사항 없이도 실시될 수 있음을 인식할 것이다. 일부의 경우, 본 발명의 실시예를 불필요하게 모호하게 하는 것을 피하기 위해 공지된 구조 및 공정은 상세히 설명되지 않는다.
명세서에 걸쳐 언급되는 "일 실시예" 또는 "실시예"는 실시예와 관련하여 기술된 특정한 특성, 구조 또는 특징이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 명세서 전체에 걸쳐 여러 곳에 사용되는 "일 실시예에서" 또는 "소정의 실시예에서"란 구문의 출현은 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특성, 구조 또는 특징은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 다음의 도면들은 비율대로 작도되지 않으며, 엄밀하게 이들 도면은 예시를 위해 의도된 것임을 알아야 한다.
이제 도 1을 참조하면, 각각 예컨대 반도체 장치를 포함하는 제1 반도체 웨이퍼(102)와 제2 반도체 웨이퍼(104)의 제조 중 생기는 오버레이 오정렬을 측정 및 보상하는데 사용될 수 있는 소정의 실시예에 따른 공정 흐름이 예시된다. 구체적으로, 포토리소그래피 마스킹 및 식각, 어닐링, 주입 등과 같은 반도체 제조 공정을 이용하여 제조될 수 있는 반도체 다이, 마이크로 전자 기계적(MEM) 장치, 이미지 센서 등과 같은 반도체 장치는 다른 웨이퍼의 처리에 의해 야기되는 변화가 미미할 수 있다. 예를 들면, 개별 실행(run) 간에 변동을 얻고 보상하기 위해 해당 런-투-런(run-to-run: R2R) 변동이 측정될 수 있다.
그러나, 웨이퍼(예, 제1 반도체 웨이퍼(102)와 제2 반도체 웨이퍼(104))마다 더 많은 측정이 행해지면, 전체 공정은 덜 효율적이 될 수 있는데, 이는 각 측정점이 다음의 반도체 웨이퍼의 제조를 돕기 위해 취하고, 분석하고, 결국 조정하는데 시간과 에너지가 소요되기 때문이다. 이로써, 취하여야 할 측정의 회수와 반도체 장치를 비용 효과적인 시간으로 형성하는 전체 공정의 효율 사이에 지속적인 긴장이 존재한다.
도 1은 오버레이 변동을 측정 및 보상하기 위해 효율적인 공정을 제공하는데 활용될 수 있는 공정 중 하나를 나타낸다. 도 1에는 원형 공정으로 예시되지만, 제1 반도체 웨이퍼(102)는 처음에 해당 제1 반도체 웨이퍼(102)에 포토리소그래피 재료(203)의 층(도 1에는 도시되어 있지 않지만 도 2에 도시되며 도 2와 관련하여 아래에 설명됨)과 같은 오버레이 오정렬에 민감한 층을 배치하는 것에 의해 공정으로 들어갈 수 있다.
도 2를 살펴보면, 도 2는 제1 반도체 웨이퍼(102)와 바람직하지 않은 오버레이 변동에 민감한 포토리소그래피 재료(203)를 나타낸다. 제1 반도체 웨이퍼(102)는 반도체 다이(205) 또는 다른 반도체 장치를 형성하는데 사용될 수 있는 다중 구조체(도 2에는 별도로 도시되지 않음)를 포함할 수 있다. 소정의 실시예에서, 제1 반도체 웨이퍼(102)는 예컨대, 제1 기판, 제1 능동 장치층 및 제1 배선층을 포함할 수 있다. 소정의 실시예에서, 제1 기판은 도핑되거나 도핑되지 않은 벌크 실리콘 또는 절연체 상의 실리콘(SOI) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상의 실리콘 게르마늄(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사(gradient) 기판 또는 하이브리드-배향 기판을 포함한다.
제1 능동 장치층은 제1 반도체 웨이퍼(102)에 대한 설계에서 원하는 구조적 기능적 부분을 형성하는데 사용될 수 있는 트랜지스터 등의 광범위한 능동 장치와 캐패시터, 저항기, 인덕터 등의 수동 장치를 포함할 수 있다. 제1 능동 장치층 내의 능동 장치와 수동 장치는 임의의 적절한 방법을 사용하여 제1 기판 내외에 형성될 수 있다.
제1 배선층은 제1 기판과 제1 능동 장치층 위에 형성되며, 제1 반도체 웨이퍼(102)에 대한 기능 회로를 형성하기 위해 다양한 능동 장치를 연결하도록 설계된다. 소정의 실시예에서, 제1 배선층은 유전 재료와 전도성 재료가 교대로 배열된 층으로 형성되며, 임의의 적절한 공정(증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 소정의 실시예에서, 적어도 하나의 층간 절연층에 의해 제1 기판으로부터 분리된 4개의 배선층이 존재할 수 있지만, 배선층의 정확한 개수는 제1 반도체 웨이퍼(102)의 설계에 의존한다.
소정의 실시예에서, 포토리소그래피 재료(203)는 하부의 층(예, 제1 배선층)을 원하는 형태로 패턴화하기 위해 식각 공정 또는 도금 공정과 같은 다른 공정과 함께 사용될 수 있는 감광성 조성물이다. 이로써, 도 2에는 전체가 제1 반도체 웨이퍼(102) 위에 위치된 것으로 도시되어 있지만(제1 기판, 제1 능동 장치층 및 제1 배선층 위를 포함하여), 포토리소그래피 재료(203)는 해당 층들 중 임의의 층 위에 코팅되거나 형성될 수 있다. 다시 말해, 포토리소그래피 재료(203)는 장치의 제조 공정 중 제1 반도체 웨이퍼(102)로부터 임의의 소망하는 지점에 형성 및 배치될 수 있다.
포토리소그래피 재료(203)는 패턴화된 에너지 소스를 물리적 마스크로 이전하는 것을 돕는데 사용될 수 있으며, 물리적 마스크는 이후 하부의 물리적 층을 패턴화하는 것을 돕는데 사용될 수 있다. 소정의 실시예에서, 포토리소그래피 재료(203)는 산과 반응시 광에 노출된 포토리소그래피 재료(203)의 해당 부분의 용해도와 같은 물리적 특성을 변화시키는 중합체 수지를 포함한다. 포토리소그래피 재료(203)는 중합체 수지와의 반응을 위해 산(acid)을 생성하기 위해 노출되는 포토리소그래피 재료(203)의 해당 부분의 패턴화된 에너지를 흡수하는 광산(photoacid) 발생제와 같은 산 발생제를 추가로 포함할 수 있다. 포토리소그래피 재료(203)는 용매를 사용하여 적용될 수 있으며, 이후 용매를 제거하여 제1 반도체 웨이퍼(102) 상에 중합체 수지, 광산 발생제 및 임의의 소망하는 첨가물(예, 가교제)을 남기기 위해 예비-노출 베이킹(pre-exposure bake)이 수행될 수 있다.
다시 도 1을 참조하면, 일단 포토리소그래피 재료(203)가 배치되면, 포토리소그래피 재료(203)는 제1 반도체 웨이퍼(102)와 함께 노출 툴(101) 내에 배치된다. 소정의 실시예에서, 노출 툴(101)은 이미징 장치(별도로 도시되지 않음)를 포함한다. 이미징 장치는 지지 플레이트, 에너지 소스, 지지 플레이트와 에너지 소스 사이의 패턴화된 마스크 및 광학 기구를 포함할 수 있다. 소정의 실시예에서, 지지 플레이트는 제1 반도체 웨이퍼(102)와 포토리소그래피 재료(203)가 배치되거나 부착될 수 있고 포토리소그래피 재료(203)의 노출 중에 제1 반도체 웨이퍼(102)와 포토리소그래피 재료(203)에 대한 지지와 제어를 제공하는 표면이다. 추가로, 지지 플레이트는 온도 구배가 노출 공정에 영향을 미치지 않도록 제1 반도체 웨이퍼(102)와 포토리소그래피 재료(203)에 소망하는 임의의 가열 또는 냉각을 제공하는 것은 물론, 하나 이상의 축을 따라 이동 가능할 수 있다.
소정의 실시예에서, 에너지 소스는 결국 중합체 수지와 반응하여 에너지에 의해 영향을 받는 포토리소그래피 재료(203)의 부분을 화학적으로 변화시키는 광산 발생제의 반응을 유발하기 위해 포토리소그래피 재료(203)에 광과 같은 에너지를 공급한다. 소정의 실시예에서, 에너지는 g-선(약 436 nm의 파장), i-선(약 365 nm의 파장), 자외선 방사, 극자외선 방사, x-선, 전자 빔 등의 전자기 방사일 수 있다. 에너지 소스는 전자기 방사원일 수 있고, KrF 엑시머 레이저 광(248 nm의 파장), ArF 엑시머 레이저 광(193 nm의 파장), F2 엑시머 레이저 광(157 nm의 파장) 등일 수 있지만, 수은 증기 램프, 제논 램프, 탄소 아크 램프 등과 같은 다른 적절한 에너지 소스를 대안적으로 활용할 수 있다.
에너지가 실제로 포토리소그래피 재료(203)에 영향을 미치기 전에 패턴화된 에너지를 형성하는 에너지의 부분들을 차단하기 위해 에너지 소스와 포토리소그래피 재료(203) 사이에 패턴화된 마스크가 위치된다. 소정의 실시예에서, 패턴화된 마스크는 에너지의 부분들을 조사되기 원치 않는 포토리소그래피 재료(203)의 부분들에 도달되지 않도록 반사, 흡수 또는 그렇지 않으면 차단하는 일련의 층(예, 기판, 흡수층, 방사 방지 코팅층, 차폐층 등)을 포함할 수 있다. 조사되기 원하는 형태로 패턴화된 마스크를 통해 개구를 형성하는 것에 의해 패턴화된 마스크에 소망의 패턴이 형성될 수 있다.
광학 기구는 에너지 소스를 떠나 패턴화된 마스크에 의해 패턴화되고 포토리소그래피 재료(203) 측으로 유도되는 에너지를 집중, 팽창, 반사 또는 그렇지 않으면 조절하는데 사용될 수 있다. 소정의 실시예에서, 광학 기구는 그 경로를 따라 에너지를 제어하기 위해 하나 이상의 렌즈, 미러, 필터, 이들의 조합 등을 포함한다. 추가로, 광학 기구의 요소(예, 개별 렌즈, 미러 등)도 에너지 소스(에너지가 발생되는 장소)와 포토리소그래피 재료(203) 사이의 임의의 위치에 위치될 수 있다.
소정의 실시예에서, 지지 플레이트 상에 제1 반도체 웨이퍼(102)와 포토리소그래피 재료(203)가 배치된다. 일단 제1 반도체 웨이퍼(102)에 패턴이 정렬되면, 에너지 소스는 그 경로 상에서 패턴화된 마스크와 광학 기구를 통해 포토리소그래피 재료(203)로 진행되는 소망의 에너지(예, 광)를 발생시킨다. 포토리소그래피 재료(203)에 영향을 미치는 패턴화된 에너지는 포토리소그래피 재료(203) 내에서 광산 발생제의 반응을 유도한다. 그러면, 패턴화된 에너지의 광산 발생제 흡수의 화학적 반응 생성물(예, 산)이 중합체 수지와 반응함으로써 패턴화된 마스크를 통해 조사된 해당 부분의 포토리소그래피 재료(203)를 화학적으로 변화시킨다.
소정의 실시예에서, 이미징 장치는 제1 반도체 웨이퍼(102) 위의 포토리소그래피 재료(203)의 제1 부분만을 노출시킬 것이다. 이 제1 부분은 필드로 지칭되며, 대체로 예컨대 반도체 다이(205) 중 하나의 다이의 위치에 대응할 수 있다. 일단 필드 내의 포토리소그래피 재료(203)가 노출되면, 이미징 장치는 포토리소그래피 재료(203)의 인접 섹션으로(예, 반도체 다이(205) 중 제2 다이 위로) "단계 이동(step)"되어 포토리소그래피 재료(203)의 제2 부분을 노출할 것이다. 이 과정은 포토리소그래피 재료(203) 모두가 원하는대로 노출될 때까지 반도체 다이(205)의 각각의 다이 위의 필드를 노출하도록 단계적 방식으로 계속될 것이다.
일단 포토리소그래피 재료(203)가 노출되면, 포토리소그래피 재료(203)는 현상될 수 있다. 소정의 실시예에서, 현상제(별도로 도시되지 않음)는 포토리소그래피 재료(203)의 노출 부분 및 비노출 부분과 접촉되게 배치될 수 있다. 노출으로 야기되는 특성의 차이는 노출 영역과 비노출 영역을 분리하는데 활용됨으로써 제1 반도체 웨이퍼(102) 상에 패턴화된 포토레지스트를 형성한다.
그러나, 반도체 장치의 크기가 축소됨에 따라, 에러 없이도 웨이퍼에서 웨이퍼로 생길 수 있는 오정렬은 정렬에 큰 영향을 미칠 수 있다. 또한, 공정 창이 장치의 크기와 함께 감소되므로, 오정렬에 대한 공차도 감소되는데, 이는 매우 작은 오정렬이라도 결함있는 장치가 제조되게 할 수 있기 때문이다.
이로써, 포토리소그래피 재료(203)가 노출 툴(101) 내에서 노출되고 현상된 후, 제1 반도체 웨이퍼(102)와 포토리소그래피 재료(203)는 오버레이 툴(103)로 보내져서 노출 공정 중 발생된 바람직하지 않은 오정렬의 정도를 측정하기 위해 제1 일련의 측정(108)이 행해질 수 있다. 소정의 실시예에서, 오버레이 툴(103)은 이미지에 기초한 오버레이 계측 시스템 또는 회절에 기초한 오버레이 계측 시스템을 활용할 수 있다. 예를 들면, 오버레이 툴(103)은 현상된 포토리소그래피 재료(203)의 하나 이상의 이미지를 얻기 위해 카메라를 포함할 수 있다. 이미지는 통상 제1 반도체 웨이퍼(102) 상에 형성된 하나 이상의 정렬 마크(별도로 도시되지 않음)의 이미지를 포함하며, 이후 정렬 마크와 해당 이미지 상의 포토리소그래피 재료(203)에 대한 정렬 마크의 상대 위치가 오버레이 측정 데이터(109)의 판정을 위해 분석된다.
그러나, 수행된 측정의 회수는 공정의 속도와 지속적인 긴장 관계에 있다. 구체적으로, 수행된 측정의 회수가 많을수록 오버레이 측정 데이터(109)가 더 상세할 수 있고 더 많은 정정이 제공될 수 있다. 그러나, 측정의 회수가 많아질수록 측정과 분석에 시간이 더 소요될 것이고 시간과 돈의 관점에서 측정 및 분석 공정의 효율이 저감될 것이다.
이로써, 제1 반도체 웨이퍼(102)의 분석에 활용되는 측정의 회수를 줄이기 위해, 오버레이 툴(103)은 제1 반도체 웨이퍼(102)의 오버레이 에러를 측정하기 위해 균일 분산 방법(uniform scattered methodlogy)을 활용하게 된다. 이러한 균일 분산 기법과 같은 방법을 사용하는 것에 의해, 오버레이의 문제에 의해 야기되는 결함을 줄이는 오버레이 정정을 여전히 유지하면서 측정의 전체 회수가 감소될 수 있다. 추가로, 균일 분산 방법(105)과 관련하여 아래에 더 설명되는 처리를 이용하는 것에 의해, 오버레이 정정은 측정의 회수가 감소됨에도 불구하고 실제 향상될 것이다.
도 3은 균일 분산 방법(105) 측정 처리의 제1 단계를 나타낸다. 소정의 실시예에서, 먼저 제1 반도체 웨이퍼(102)는 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 제4 영역(R4), 제5 영역(R5), 제6 영역(R6)과 같은 개별 영역들로 분할된다. 소정의 실시예에서, 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 제4 영역(R4), 제5 영역(R5), 제6 영역(R6)은 제1 반도체 웨이퍼(102) 상에 위치된 반도체 다이(205) 또는 노출 필드의 개별 개수를 기초로 한다. 예를 들면, 개별 영역들은 각각의 영역이 수직 방향으로 3개의 반도체 다이(205)를 가지고 수평 방향으로 거의 동수(일 영역이 그외 영역보다 더 많은 반도체 다이를 가질 수 있지만)의 반도체 다이(205)를 가지도록 분할될 수 있다.
그러나, 상기 설명은 거의 동수의 반도체 다이(205)를 활용하지만, 이것은 예시적인 것으로 의도된 것으로 실시예를 한정하고자 의도된 것이 아니다. 엄밀하게, 제1 반도체 웨이퍼(102)를 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 제4 영역(R4), 제5 영역(R5), 제6 영역(R6)과 같이 개별 영역들로 임의로 적절하게 분할하는 것이 대안적으로 활용될 수 있고, 모든 이러한 분할은 전적으로 실시예 내에 포함되도록 의도된 것이다. 예를 들면, 제1 반도체 웨이퍼(102)는 마스크 레벨 카운트를 기초로 개별 영역들로 분할될 수 있는데, 여기서 상이한 영역 모두는 최대로 제1 반도체 웨이퍼(102)를 구성한다.
일단 반도체 웨이퍼(102)가 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 제4 영역(R4), 제5 영역(R5), 제6 영역(R6)으로 분할되면, 각각의 영역 내의 반도체 다이(205) 각각으로부터 측정이 행해질 수 있다. 소정의 실시예에서, 오버레이 툴(103)은 예컨대 제1 영역(R1) 내의 반도체 다이(205) 각각의 측정을 수행할 수 있다. 예를 들면, 각각의 반도체 다이(205)(예, "A", "B", "C", "D" 등으로 표시된 반도체 다이) 상의 하나 이상의 측정소(403)가 카메라에 의해 이미지가 취득되어 분석될 수 있다.
도 4는 제1 반도체 웨이퍼(102) 상의 반도체 다이(205) 내에 형성된 정렬 마크를 기초로 할 수 있는 측정 맵(401)을 나타낸다. 소정의 실시예에서, 측정 맵(401)은 정렬 마크가 개별 반도체 다이(205) 또는 필드 내에 위치될 수 있는 12개 지점(403)(이중 10개는 "A", "J"로 표시되고 2개는 표시되지 않음)과 같은 하나 이상의 측정소(403)를 포함할 수 있다. 이들 측정소(403)는 측정될 특정 지점의 위치를 오버레이 툴(103)에 제공하기 위해 활용될 수 있다. 그러나, 대안적으로 임의의 적절한 수의 측정소(403)가 활용될 수 있다.
도 3으로 돌아가면, 개별 반도체 다이(205) 각각을 측정하기 위해, 오버레이 툴(103)은 각각 하나의 반도체 다이(205)로부터 측정을 행하는 지점의 개수를 줄여서 활용한다. 예를 들면, 도 3에서 "A"로 표시된 반도체 다이(205)의 경우, 오버레이 툴(103)은 측정 맵(401)에 의해 제공된 측정소(403) 중 무작위로 선택된 하나의 측정소를 사용하여 한 번의 측정을 행할 것이다. "B"로 표시된 반도체 다이(205)의 경우, 오버레이 툴(103)은, 측정 맵(401) 상의 측정 위치가 "A"로 표시된 반도체 다이(205)의 경우와 동일하거나 동일하지 않을 수 있지만, 마찬가지로 무작위적인 1회의 측정을 행할 것이다.
일례로, 오버레이 툴(103)은 먼저 측정소(403) 중 어떤 하나의 측정소가 측정을 행할지를 결정하는 것에 의해 측정을 수행할 수 있다. 예를 들면, 오버레이 툴(103)은 측정 맵(401) 내의 12개 측정소(403) 중 무작위로 하나(예, "D" 측정소)를 선택할 것이다. 일단 측정소(403)가 선택되면, 오버레이 툴(103)은 예컨대 이미징 카메라를 사용하여 해당 측정소(403)의 이미지를 취할 것이다. 일단 이미지가 얻어지면, 오버레이 툴(103)은 정렬 마크의 이미지와 기준을 비교하여 반도체 다이(205) 내의 측정소(403)에 대한 정렬 오버레이 에러를 판정할 것이다.
이 처리는 제1 영역(R1) 내의 각각의 반도체 다이(205)가 각각의 반도체 다이(205) 내의 위치로부터 얻은 측정치를 가질 때까지 반복된다. 소정의 실시예에서, 측정소(403) 중 임의의 하나의 측정소가 측정 맵(401)으로부터 선택되고, 해당 측정소(403)의 이미지가 획득되며, 오버레이 에러가 판정된다. 이로써, 제1 영역(R1)이 12개의 반도체 다이(205)를 포함하는 도 3에 예시된 실시예에서, 제1 영역(R1) 내의 각각의 반도체 다이(205)로부터 1회의 측정이 수행되어 12회의 측정이 행해진다.
소정의 실시예에서, 제2 영역(R2), 제3 영역(R3), 제4 영역(R4), 제5 영역(R5), 제6 영역(R6)과 같은 나머지 영역 내에서 유사한 측정 처리가 수행된다. 예를 들면, 각각의 영역에서 적어도 하나의 측정소(403)가 개별 영역 내의 각각의 반도체 다이(205) 내에서 무작위로 측정된다(측정 맵(401)을 기초로). 이것은 각각의 영역 내의 모든 반도체 다이가 적어도 1회의 측정이 행해질 때까지 반복된다.
추가로, 원하는 경우, 유사한 오버레이 에러를 가질 수 있는 제2 영역(R2), 제3 영역(R3), 제4 영역(R4), 제5 영역(R5), 제6 영역(R6)과 같은 개별 영역들을 식별하는 것에 의해 샘플링을 훨씬 더 줄일 수 있다. 예를 들면, 2개의 모델이 존재하면(예, 인터-필드 x-방향 평행 이동(translatioon)(Tx)과 인터-필드 y-방향 평행 이동(translation)(Ty), 웨이퍼 회전(Rw), 비직교성(N), x-방향 웨이퍼 스케일링 계수(Sx), y-방향 웨이퍼 스케일링 계수(Sy)), 대칭 필드 회전(RS), 비대칭 필드 회전(RA), 대칭 필드 배율(MS) 또는 비대칭 필드 배율(MA)은 유사한 것으로 식별될 수 있다.
예를 들면, 인터-필드 x-방향 평행 이동(Tx)의 차이가 약 30 nm 미만이면(예, │Tx-Tx'│ < 30 nm), 영역들은 유사하다고 말할 수 있다. 추가로, 또는 대안적으로, 인터-필드 y-방향 평행 이동(Ty)의 차이가 약 30 nm 미만이면(예, │Ty-Ty'│ < 30 nm), 웨이퍼 회전(Rw)의 차이가 약 1 urd 미만이면(예, │Rw-Rw'│ < 1 urd), 비직교성(N)의 차이가 약 1 urd 미만이면(예, │N-N'│ < 1 urd), x-방향 웨이퍼 스케일링 계수(Sx)의 차이가 약 1 ppm(ppm은 1/1000000 미터) 미만이면(예, │Sx-Sx'│ < 1 ppm), y-방향 웨이퍼 스케일링 계수(Sy)의 차이가 약 1 ppm 미만이면(예, │Sy-Sy'│ < 1 ppm)), 대칭 필드 배율(MS)의 차이가 약 1 ppm 미만이면(예, │Ms-Ms'│ < 1 ppm), 비대칭 필드 배율(MA)의 차이가 약 1 ppm 미만이면(예, │Ma-Ma'│ < 1 ppm), 대칭 필드 회전(RS)의 차이가 약 1 urd 미만이면(예, │Rs-Rs'│ < 1 urd), 또는 비대칭 필드 회전(RA)의 차이가 약 1 urd 미만이면(예, │Ra-Ra'│ < 1 urd), 2개의 개별 영역들은 유사하다고 말할 수 있다.
유사한 오버레이 에러를 가질 수 있는 상이한 영역들을 식별하는 것에 의해, 훨씬 더 감소된 회수의 측정이 달성될 수 있다. 구체적으로, 일단 상이한 영역들이 유사한 것으로 식별되면, 상기 영역들 중 하나 또는 그 외의 영역(예, 제2 영역(R2))으로부터 한 번의 측정이 이루어질 수 있고, 그런 다음 유사한 나머지 영역(예, 제3 영역(R3))에 대해 동일한 측정이 사용될 수 있다. 이로써, 훨씬 더 적은 회수의 측정이 이루어질 수 있어서 시간과 비용면에서 훨씬 더 효율적이 될 수 있다.
도 5는 균일 분산 방법(105)의 다음 단계를 나타낸다. 소정의 실시예에서, 다음 단계는 고차 정정 기법(하기에 추가로 설명됨)에 사용되도록 제1 반도체 웨이퍼(102)의 중앙 영역(Rc)에 일련의 측정을 수행하는 것을 포함한다. 소정의 실시예에서, 중앙 영역(Rc)은 제1 반도체 웨이퍼(102) 내에 중앙 배치된 9개의 반도체 다이(205)의 정사각형이 되도록 선택될 수 있다. 그러나, 예컨대 2개 이상의 다이와 같이 임의의 적절한 수의 반도체 다이(205)가 제1 반도체 웨이퍼(102)의 중앙 영역(Rc) 내에 포함될 수 있다.
일단 중앙 영역(Rc) 내의 반도체 다이(205)가 식별되면, 중앙 영역(Rc) 내의 반도체 다이(205) 각각은 다시 측정된다. 소정의 실시예에서, 중앙 영역(Rc) 내의 반도체 다이(205)는 제1 영역(R1) 내의 반도체 다이(205)와 유사한 방식으로 측정된다. 예를 들면, 오버레이 툴(103)은 측정 맵(401)으로부터 측정소(403)를 무작위로 선택하고, 각각의 반도체 다이(205)에 대해 이미지를 취득한 후 해당 이미지를 기준과 비교함으로써 각각의 측정소(403)에서의 오버레이 에러를 판정한다. 그러나, 제1 영역(R1)의 반도체 다이(205)의 측정과 유사하게, 중앙 영역(Rc) 내의 각각의 반도체 다이(205) 내에서 1회의 측정이 이루어진다. 이로써, 중앙 영역(Rc)이 9개의 반도체 다이(205)를 포함하고 있는 도 5의 실시예의 경우, 9회의 측정이 이루어진다.
이제 도 1로 돌아가면, 일단 오버레이 툴(103)이 균일 분산 방법(105)을 수행하면, 제1 일련의 측정치(108)가 모델 생성 엔진(107)으로 보내진다. 모델 생성 엔진(107)은 예컨대 처리 시스템(도 1에 별도로 도시되지 않음) 상에서 구동되는 비-일시적 매체 상에 저장된 프로그램 또는 명령 세트일 수 있다. 처리 시스템은 여기 논의되는 처리 중 임의의 처리 또는 모든 처리를 구현하는데 사용될 수 있고 중앙 처리 유닛(CPU), 메모리 및 대량 저장 디바이스를 포함할 수 있는 컴퓨터 플랫폼일 수 있다. CPU는 임의의 종류의 전자 데이터 프로세서를 포함할 수 있고, 메모리는 임의의 종류의 시스템 메모리, 예컨대, 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM) 또는 읽기 전용 메모리(ROM)를 포함할 수 있다.
소정의 실시예에서, 모델 생성 엔진(107)은 취득된 제1 일련의 측정치(108)(예, 오버레이 에러의 측정치)를 받아서 제1 반도체 웨이퍼(102) 전체에 대한 다양한 에러를 기술하는 한편 노출될 다음 반도체 웨이퍼(예, 제2 반도체 웨이퍼(104))의 오버레이 에러를 보상하는데 사용될 수 있는 하나 이상의 오버레이 에러 모델을 생성한다. 특정 실시예에서, 모델 생성 엔진(107)은 제1 일련의 측정치(108)를 취하여 그에 대해 1차 정정을 수행하며, 여기서 제1 반도체 웨이퍼(102) 전체에 걸쳐 선형으로 변화되는 변동이 있는 것으로 추정한다. 예를 들면, 모델 생성 엔진(107)은 취득되는 제1 일련의 측정치(예, 제1 반도체 웨이퍼(102) 상의 반도체 다이(205) 각각으로부터의 측정치)가 오버레이 제어 테이블(도 1에 별도로 도시되지 않음) 내에 배치되는 스마트 오버레이 제어(SOC)를 수행할 수 있다. 일단 오버레이 제어 테이블 내에 배정되면, 예컨대 평균 처리 오프셋(K)(초기 측정시 제로일 수 있음)으로부터 제1 일련의 측정치(108) 각각을 감산하는 것에 의해 제1 일련의 측정치(108)로부터 미세 조정(fine tune)(Fn)이 결정될 수 있다. 이러한 처리는 그 내용이 여기에 참조로 포함된 미국 특허 제7,031,794호에 추가로 설명된다.
소정의 실시예에서, SOC 처리는 인트라-필드 모델은 물론 인터-필드 모델을 생성할 수 있다. 특정 실시예에서, 인터-필드 모델은 다음의 수학식을 이용할 수 있다:
Figure 112015107470100-pat00001
여기서, dx = 인터-필드 x-방향 오버레이 에러
dy = 인터-필드 y-방향 오버레이 에러
Tx = 인터-필드 x-방향 평행 이동
Ty = 인터-필드 y-방향 평행 이동
Rw = 웨이퍼 회전
N = 비직교성
Sx = x 방향 웨이퍼 스케일링 계수
X = 웨이퍼의 중앙에 대한 인터-필드 좌표계의 x 방향
Sy = y 방향 웨이퍼 스케일링 계수
Y = 웨이퍼의 중앙에 대한 인터-필드 좌표계의 y 방향
본 실시예에서 추가로, SOC 처리는 다음의 수학식을 이용할 수 있는 인트라-필드 모델도 생성할 수 있다:
Figure 112015107470100-pat00002
여기서, RS = 대칭 필드 회전
RA = 비대칭 필드 회전
MS = 대칭 필드 배율
MA = 비대칭 필드 배율
y = 필드 중앙에 대한 인트라-필드 좌표계의 y 방향
x = 필드 중앙에 대한 인트라-필드 좌표계의 x 방향
Tx = 인트라-필드 x 방향 평행 이동
Ty = 인트라-필드 y 방향 평행 이동
그러나, 하나의 1차 처리(예, SOC 처리)가 상기 설명되지만, 이 설명은 예시적인 것으로 의도된 것으로 실시예에 한정되는 것으로 의도된 것이 아니다. 엄밀하게, y=ax+b와 같은 임의의 적절한 1차 처리가 대안적으로 활용될 수 있다. 이러한 처리 모두는 전적으로 실시예의 범위 내에 포함되는 것으로 의도된 것이다.
그러나, 제1 일련의 측정치(108)에 대해 1차 정정만을 수행하는 대신에, 모델 생성 엔진(107)은 추가로 2차 정정, 3차 정정, 4차 정정 또는 더 고차의 정정과 같은 고차 정정을 수행한다. 일 실시예에서, 모델 생성 엔진(107)은 인트라-필드 고차 파라미터 정정(iHOPC)과 같은 3차 정정을 수행한다. 일 실시예에서, iHOPC 정정은 다음의 수학식(전술한 1차 정정으로부터의 수학식을 병합할 수 있음)을 이용하여 수행될 수 있다:
Figure 112015107470100-pat00003
여기서, di x = i-필드의 인터-필드 및 인트라-필드 x-방향 오버레이 에러들의 합
di y = i-필드의 인터-필드 및 인트라-필드 y-방향 오버레이 에러들의 합
Ti x = i-필드의 인트라-필드 x 방향 평행 이동
Ti y = i-필드의 인트라-필드 y 방향 평행 이동
Mi S = i-필드의 대칭 필드 배율
Mi A = i-필드의 비대칭 필드 배율
x = 필드 중앙에 대한 인트라-필드 좌표계의 x 방향
Ri S = i-필드의 대칭 필드 회전
Ri A = i-필드의 비대칭 필드 회전
y = 필드 중앙에 대한 인트라-필드 좌표계의 y 방향
Ki 7 = i-필드의 x 방향 2차 배율
Ki 11 = i-필드의 y 방향 보우(bow)
Ki 13 = i-필드의 x 방향 3차 배율
Ki 19 = i-필드의 y 방향 3차 플로우(flow)
Ki 8 = i-필드의 2차 배율
Ki 10 = i-필드의 사다리꼴(trapezoid)
Ki 12 = i-필드의 x 방향 보우
Ki 14 = i-필드의 y 방향 3차 배율
Ki 16 = i-필드의 어코디언(accordion)
일단 단일 차수 정정(예, SOC 정정)과 3차 정정이 수행되면, 단일 차수 정정과 3차 정정은 반도체 다이(205) 각각이 일부는 실제 측정치(전술됨)이고 나머지가 1차 정정과 3차 정정으로부터 생성된 12개 데이터 포인트의 전체 샘플을 가지는 제1 반도체 웨이퍼(102)의 의사 전체 샘플(pseudo full sample)을 생성하는데 사용될 수 있다. 다시 말해, 제1 일련의 측정치(108)를 얻기 위해 균일 분산 방법(105)을 이용한 후 각각의 반도체 다이(205)에 대해 12개의 측정치의 대표적인 전체 샘플을 생성하기 위해 1차 정정 및 3차 정정을 이용하는 것에 의해 다음의 고차 정정(하기에 더 설명됨)에 대해 전체 세트의 대표 데이터가 생성될 수 있다.
소정의 실시예에서, 의사 전체 샘플은 임의의 결측 값(missing values)을 채우는 Taypor 급수를 이용하여 생성될 수 있다. 예를 들면, 결측 값을 채우는 Taylor 급수를 이용하는 일 실시예에서, 다음의 수학식이 활용될 수 있다:
dx = a1 + a2x + a3y + a4x 2 + a5xy + a6y 2 + a7x 3 + ...
dy = b1 + b2x + b3y + b4x 2 + b5xy + b6y 2 + b7x 3 + ...
여기서, dx = x 방향 오버레이 에러
dy = y 방향 오버레이 에러
a1~a7 = 테일러 계수
b1~b7 = 테일러 계수
일단 의사 샘플이 1차 정정 및 3차 정정으로부터 생성되면, 모델 생성 엔진(107)은 해당 의사 샘플을 이용하여 다른 고차 정정을 수행할 수 있다. 소정의 실시예에서, 모델 생성 엔진(107)은 최종 오버레이 측정 데이터(109)를 생성하기 위해 노출시 정정(correction per exposure: CPE)과 같은 고차 인터-필드 처리 정정을 수행할 수 있다. 소정의 실시예에서, CPE 정정은 다음의 수학식을 이용하여 수행될 수 있다:
Figure 112015107470100-pat00004
여기서, dx, dy, Tx, Ty, RS, RA, y, MS, MA, 및 x는 전술한 바와 같다.
일단 모델 생성 엔진(107)이 고차 정정(예, iHOPC와 CPE)은 물론 1차 정정을 이용하여 오버레이 측정 데이터(109)의 형태의 다양한 모델을 생성하면, 오버레이 측정 데이터(109)는 사용될 준비가 되는 시간까지 저장될 수 있다. 소정의 실시예에서, 오버레이 측정 데이터(109)는 예컨대 자동 데이터 전송 인터페이스(115)를 통해 노출 툴(101)에 연결된 데이터베이스(111)에 저장될 수 있다. 대안적으로, 데이터베이스(111)는 노출 툴(101)로부터 분리되거나 데이터 전송 시간 중 연결될 수 있다. 대안적으로 임의의 적절한 저장 방법이 활용될 수 있다.
소정의 실시예에서, 데이터베이스(111)는 오버레이 측정 데이터(109) 외에 추가의 정보를 저장할 수 있다. 예를 들면, 데이터베이스(111)는 마스크 데이터베이스(112)와 오버레이 오프셋 데이터베이스(114)도 저장할 수 있다. 마스크데이터베이스(112)는 예컨대 Applied Materials의 등록 상표인 OASIS, DDSII 또는 MEBES®와 같은 설계 표준 내에서 노출 툴(101)에 의해 활용되는 패턴화된 마스크의 다양한 특성 및 노출 파라미터에 대한 정보를 제공할 수 있다. 오버레이 오프셋 데이터베이스(114)는 제1 반도체 웨이퍼(102)의 노출 전에 이미 알려진 오버레이 오프셋 문제를 정정하기 위해 마스크 데이터베이스(112) 내의 패턴화된 마스크에 적용될 수 있는 이전에 생성된(예, 각각의 마스크에 대해 설계되거나 노출 툴(101) 자체에 대해 설계된) 오버레이 오프셋을 포함한다.
일단 오버레이 측정 데이터(109)가 준비되면, 오버레이 측정 데이터(109)는 제2 반도체 웨이퍼(104)의 노출시의 오버레이 에러를 최소화하게 되는 오버레이 에러 정정(113)을 예측하는 단계에 활용될 수 있다. 소정의 실시예에서, 오버레이 에러 정정은 1차 갱신된 오버레이 에러 정정 세트를 생성하기 위해 오버레이 오프셋 데이터베이스(114) 내의 데이터에 오버레이 측정 데이터(109)(예컨대 SOC, iHOPC 및 CPE 정정에 의해 생성된)를 적용하는 알고리즘을 이용하여 예측될 수 있다.
일단 1차 갱신된 오버레이 에러 정정 세트가 생성되면, 1차 갱신된 오버레이 에러 정정 세트는 예컨대 자동 데이터 전송 인터페이스(115)를 사용하여 적절한 시간에 노출 툴(101)로 보내질 수 있다. 소정의 실시예에서, 자동 데이터 전송 인터페이스(115)는 데이터베이스(111)로부터의 데이터(예, 마스크 데이터베이스(112) 내의 패턴화된 마스크와 1차 갱신된 오버레이 에러 정정과 관련된 데이터)가 노출 툴(101)로부터의 명령시 자동으로 또는 사용자에 의한 수동 입력을 통해 노출 툴(101)로 보내지도록 하는 예컨대 노출 툴(101)에 연결된 유선 링크이다. 대안적으로, 자동 데이터 전송 인터페이스(115)는 근거리 네트워크(LAN) 또는 광역 네트워크(WAN)에 연결된 유선 링크 및/또는 무선 링크일 수 있다. 데이터를 데이터베이스(111)로부터 노출 툴(101)로 전송하기 위한 임의의 적절한 방법 및 장치가 대안적으로 활용될 수 있다.
일단 데이터베이스(111)로부터의 데이터가 노출 툴(101)에 수신되면, 노출 툴(101)은 수신된 데이터를 기초로 다양한 노출 처리 파라미터를 설정하기 위해 해당 데이터를 활용한다. 구체적으로, 마스크 데이터베이스(112)로부터의 패턴화된 마스크 관련 데이터는 특정한 패턴화된 마스크에 활용될 초기의 노출 처리 파라미터 세트를 제공할 수 있고, 이후 처기 노출 처리 파라미터들은 갱신된 오버레이 에러 정정 세트를 초기 노출 처리 파라미터에 적용하는 것에 의해 변경될 수 있다.
일단 노출 툴이 앞선 실행(예, 제1 반도체 웨이퍼(102)의 노출에 의한)에서 측정된 오버레이 에러를 적어도 부분적으로 정정하기 위해 변경된 다양한 노출 처리 파라미터를 수용하면, 노출 툴(101) 내에 제2 반도체 웨이퍼(104)가 배치되며, 갱신된 오버레이 에러 정정 세트를 이용하여 제2 포토레지스트(별도로 도시되지 않음)가 노출된다.
일단 제2 반도체 웨이퍼(104)가 노출되면, 제2 반도체 웨이퍼(104)도 역시 제1 반도체 웨이퍼(102)와 관련하여 전술한 바와 유사한 측정 경로를 따르게 된다. 예를 들면, 제2 반도체 웨이퍼(104)는 예컨대 먼저 여러 상이한 영역(예, R1, R2, R3,...)으로 분할되는 것에 의해 제1 일련의 측정치를 얻기 위해 균일 분산 방법(105)을 이용하여 측정이 행해지며, 제2 반도체 웨이퍼(104) 내의 반도체 다이(205) 각각으로부터 1회 측정(무작위 선택)이 이루어진다. 추가로, 제2 반도체 웨이퍼(104)의 중앙 영역(Rc)이 식별되고 제2 반도체 웨이퍼(104)의 중앙 영역(Rc) 내의 반도체 다이의 개별 측정치 세트가 얻어진다.
일단 제1 일련의 측정치가 얻어지면, 해당 제1 일련의 측정치는 모델 생성 엔진(107)으로 보내져서 제2 반도체 웨이퍼(104)로부터 오버레이 측정 데이터(109)가 생성되어(예, 전술한 바와 같은 SOC, iHOPC 및 CPE 정정을 이용하여) 데이터베이스(111) 내에 저장된다. 일단 저장되면, 제2 반도체 웨이퍼(104)로부터의 오버레이 측정 데이터(109)는 2차 갱신된 오버레이 에러 정정 세트를 생성하기 위해 (제1 반도체 웨이퍼(104)로부터의 오버레이 측정 데이터(109)로부터 생성되는) 1차 갱신된 오버레이 에러 정정 세트에 적용된다. 해당 2차 갱신된 오버레이 에러 정정 세트는 자동 데이터 전송 인터페이스(115)를 통해 노출 툴(101)로 보내져서 제3 반도체 웨이퍼(106)를 위한 노출 툴(101)을 준비하는데 이용된다.
도 6은 노출 툴(101)을 사용하여 노출되는 다중 반도체 웨이퍼에 적용되는 경우의 전술한 처리의 순차적 특성을 나타낸다. 도 6에는 측정이 완료되고 제2 반도체 웨이퍼(104)에 대해 활용될 에러 정정을 결정하기 위해 1차 정정(예, SOC) 및 고차 인터-필드 에러 정정(예, CPE)이 활용되는 제1 반도체 웨이퍼(102)가 예시된다. 다음의 후속 반도체 웨이퍼에 대해 이전의 반도체 웨이퍼에 의해 결정된 에러 정정을 이용하는 것은 도 6에서 601로 표시된 화살표로 표현된다.
이 처리는 제3 반도체 웨이퍼(106)를 위한 노출 파라미터의 변경을 위해 제2 반도체 웨이퍼(104)로부터 결정된 에러 정정을 이용하는 것에 의해 예시된 바와 같이 반복되며, 제3 반도체 웨이퍼(106)의 측정치는 제4 반도체 웨이퍼(605)를 위한 노출 파라미터의 변경에 사용되는 등등의 방식으로 측정치가 사용된다. 상기 처리는 각각의 이전의 반도체 웨이퍼가 다음 반도체 웨이퍼에 대한 노출 파라미터를 정정하는데 사용되는 정정 데이터를 제공하는 것으로 계속될 수 있는데, 원하는 한 예컨대 N개의 반도체 웨이퍼에 대해 계속된다.
그러나, 하나의 반도체 웨이퍼의 노출 실행시마다, 반도체 웨이퍼의 100% 측정을 위해 각각의 반도체 웨이퍼에 대해 1차 정정(예, SOC), 고차 인트라-필드 에러 정정(예, iHOPC) 및 고차 인터-필드 에러 정정(예, CPE) 각각이 활용된다. 그러나, 전술한 균일 분산 방법을 이용하는 것에 의해, 감소된 회수의 측정이 행해진다(예, 반도체 다이 당 1회 및 중앙 영역(Rc) 내의 반도체 다이 당 1회).
특정 예에서, 반도체 웨이퍼 당 70개의 반도체 다이가 제조되는 소정의 실시예의 경우, 반도체 웨이퍼 상에 제조된 반도체 다이 당 1회 측정이 행해져서 총 70회의 측정이 행해진다. 추가로, 중앙 영역(Rc) 내에 9개의 반도체 다이(205)가 존재하는 실시예의 경우, 중앙 영역(Rc)으로부터 총 9회의 측정이 행해진다. 이로써, 각각의 반도체 웨이퍼 당 총 79회의 측정, 또는 4개의 반도체 웨이퍼의 실행시 316회의 측정, 또는 실행 당 4개의 반도체 웨이퍼의 10회 실행시 3160 회의 측정이 행해진다.
17개소의 인터-필드 위치에 대해 각 위치에서 12회의 인트라-필드 측정(각각의 반도체 웨이퍼에 대해 총 204회의 측정)을 행하고 노출된 로트(lot)의 10%에 대해서만 고차 분석을 위해 921회의 측정을 수행하는 이전의 방법은 실행 당 4개의 반도체 웨이퍼의 10회 실행에서 총 10,002회의 측정이 수행된다. 그러나, 조합된 샘플링을 이용하고 전술한 바와 같이 반도체 웨이퍼의 각각의 실행마다 고차 정정은 물론 1차 정정을 수행하는 것에 의해 여전히 오버레이 제어를 향상시키면서 반도체 웨이퍼 당 더 적은 수의 측정이 수행된다.
예를 들면, 상기 회수를 이용하여, 10개 로트의 4개의 반도체 웨이퍼에 대해 도 1-6과 관련하여 전술된 처리는 3160회의 측정(반도체 웨이퍼 당 79회 측정 * 로트 당 4개 웨이퍼 * 10개 로트)을 활용할 것이다. 유사하게, 10개 로트 당 반도체 웨이퍼의 2개에 대한 고차 정정을 위한 921회 측정은 물론 반도체 웨이퍼 당 204 측정을 활용하는 이전의 처리들을 이용하여 10,002회의 측정이 사용된다(반도체 웨이퍼 당 204회 측정 * 로트 당 4개 웨이퍼 * 10개 로트 + 웨이퍼 당 921회 측정 * 2개 반도체 웨이퍼). 이로써, 유사한 결과와 함께 6842회 이상의 측정의 감소가 이루어진다. 구체적으로, 시험 결과는 10,002회 측정을 이용한 원시 데이터 오버레이 에러가 4.1/4.8(X/Y nm 포맷으로)인 반면, 3160회 측정만이 행해지는 균일 분산 방법을 이용하는 경우 3/5/4.7의 원시 데이터 오버레이 에러를 가진다는 것을 나타낸다. 추가로, 10,002회 측정을 이용한 잔존 데이터는 3.7/3.0인 반면, 균일 분산 방법을 이용한 잔존 데이터는 2.6/2.9이다.
다른 예에서, 도 1-6과 관련하여 전술한 처리를 활용하는 것에 의해, 10개 반도체 웨이퍼의 로트의 반도체 웨이퍼의 10%에 대해 1차 정정 및 고차 정정(예, iHOPC 및 CPE)의 100% 샘플링을 활용하는 처리에 비해, 원시 데이터 개선이 예컨대 X 방향으로 1.2 nm만큼 증가되고 예컨대 Y 방향으로 0.6 nm만큼 증가될 수 있다(3.5~2.9). 이것은 10,362 샘플로부터 3160 샘플까지 약 70%의 샘플링 감소가 일어나며, 이는 상당한 비용 절감을 가져온다.
도 7a-7b는 이들 유사한 결과를 다른 형태로 보여준다. 도 7a-7b의 차트는 13개 필드와 필드 당 8회 측정을 활용하는(반도체 웨이퍼 당 총 104 포인트) 처리에 비해 전술한 균일 분산 방법(64 필드를 갖는 반도체 웨이퍼에 대한)의 시험 결과를 나타낸다. 알 수 있는 바와 같이, 제조 공정 중 2개의 개별 포인트에서(예, 2개의 다른 층) 균일 분산 방법은 유사한 모델 에러(도 7a)와 잔존 성능(residual performance)(도 7b)을 가진다. 그러나, 웨이퍼 당 104 포인트로부터 웨이퍼 당 64 포인트로 활용되는 샘플링 포인트의 개수에서 약 38%의 감소가 이루어진다.
도 8은 반도체 웨이퍼(102)가 총 7개 영역으로 분할되는 다른 실시예를 나타낸다. 본 실시예에서, 제1 영역(R1), 제2 영역(R2), 제3 영역(R3), 제4 영역(R4), 제5 영역(R5), 제6 영역(R6)은 제7 영역(R7)에 의해 연결된다. 본 실시예에서, 상이한 영역들은 원하는 대로 분리될 수 있으며, 반도체 웨이퍼(102)가 개별 영역 당 임의의 적절한 개수의 반도체 다이(205)(예, "V", "Z"로 표시된 반도체 다이(205))를 갖는 임의의 적절한 개수의 영역으로 분할될 수 있음을 나타낸다. 이러한 분할은 다른 분할도 활용될 수 있지만 필드 크기를 기초로 할 수 있다. 예를 들면, 일부 필드가 강력한 상관 관계를 가져서 유사한 에러 오버레이를 가지만 인접한 영역에 있지 않은 경우, 이들 필드는 여전히 동일 영역으로 분할된다. 대안적으로, 반도체 웨이퍼(102)가 동일 부분으로 분할되기를 원하는 경우, 전체 클러스터 영역 분할이 활용될 수 있다. 임의의 적절한 반도체 웨이퍼(102)의 분할이 대안적으로 활용될 수 있고, 모든 이러한 분할은 전적으로 실시예의 범위 내에 포함되는 것으로 의도된 것이다.
본 설명의 일 양태에 따르면, 반도체 장치 제조 방법은 제1 반도체 웨이퍼를 노출시키는 단계와 제1 오버레이 오프셋 측정치 세트를 얻기 위해 제1 반도체 웨이퍼에 대해 제1 일련의 측정을 수행하는 단계를 포함한다. 제1 오버레이 오프셋 측정치 세트는 1차 정정, 인트라-필드 고차 정정 및 인터-필드 고차 정정을 기초로 제1 오버레이 오프셋 모델을 생성하도록 활용된다. 제1 오버레이 오프셋 모델로부터 제1 오버레이 오프셋 세트가 생성된다. 적어도 부분적으로 제1 오버레이 오프셋 세트를 기초로 제2 반도체 웨이퍼가 노출되며, 제2 반도체 웨이퍼는 제1 반도체 웨이퍼의 노출 직후에 노출된다. 제2 오버레이 오프셋 측정치 세트를 얻기 위해 제2 반도체 웨이퍼에 제2 일련의 측정이 수행되며, 제2 오버레이 오프셋 측정치 세트는 1차 정정, 인트라-필드 고차 정정 및 인터-필드 고차 정정을 기초로 제2 오버레이 오프셋 모델을 생성하도록 활용된다.
본 설명의 다른 양태에 따르면, 반도체 장치 제조 방법은 제1 반도체 웨이퍼의 제1 세트의 오버레이 오프셋 측정을 행하는 단계를 포함한다. 제1 오버레이 오프셋 모델을 생성하기 위해 제1 세트의 오버레이 오프셋 측정에 복수의 정정 분석이 수행되며, 복수의 정정 분석은 1차 정정, 제1 인트라-필드 고차 정정 및 제1 인터-필드 고차 정정을 더 포함한다. 오버레이 오프셋 모델은 제2 반도체 웨이퍼를 노출시키는데 활용되며, 제2 반도체 웨이퍼는 제1 반도체 웨이퍼 이후에 노출될 다음의 반도체 웨이퍼이다. 제2 반도체 웨이퍼의 제2 세트의 오버레이 오프셋 측정이 수행되며, 제2 오버레이 오프셋 모델을 생성하도록 제2 세트의 오버레이 오프셋 측정에 복수의 정정 분석이 수행된다.
본 설명의 또 다른 양태에 따르면, 오버레이 정정 유닛은 측정 유닛을 포함한다. 측정 유닛은 복수의 반도체 웨이퍼 각각에 대해 실행간(run-to-run) 측정을 수행하도록 구성된다. 모델 생성 유닛은 일련의 정정 기법을 이용하여 복수의 모델을 생성하도록 구성되며, 복수의 모델 각각은 복수의 반도체 웨이퍼 중 대응하는 하나의 반도체 웨이퍼로부터 생성되며, 일련의 정정 기법은 1차 정정, 제1 인트라-필드 고차 파라미터 정정 및 제1 인터-필드 고차 파라미터 정정을 포함한다.
앞선 상세한 설명에서 다양한 실시예들이 설명되었다. 그러나, 당업계에서 통상의 기술을 가진 자에게는 본 발명의 광역의 취지 및 범위를 벗어나지 않고 다양한 변형, 구조, 처리 및 변경이 이루어질 수 있음에 분명할 것이다. 따라서, 명세서와 도면은 예시적인 것으로 한정적이지 않은 것으로 간주되어야 한다. 본 발명의 실시예들은 다양한 다른 조합 및 환경을 이용할 수 있고 청구범위와 그 등가물의 범위 내에서 변경 또는 변형이 이루어질 수 있는 것으로 이해된다.

Claims (10)

  1. 반도체 장치를 제조하는 방법으로서,
    제1 반도체 웨이퍼를 노출시키는 단계;
    제1 오버레이 오프셋 측정치 세트를 얻기 위해 상기 제1 반도체 웨이퍼에 대해 제1 일련의 측정을 수행하는 단계;
    1차 정정, 인트라-필드 고차 정정 및 인터-필드 고차 정정을 기초로 제1 오버레이 오프셋 모델을 생성하도록 상기 제1 오버레이 오프셋 측정치 세트를 활용하는 단계;
    상기 제1 오버레이 오프셋 모델로부터 제1 오버레이 오프셋 세트를 생성하는 단계;
    적어도 부분적으로 상기 제1 오버레이 오프셋 세트를 기초로 제2 반도체 웨이퍼를 노출시키는 단계 - 상기 제1 반도체 웨이퍼의 노출 직후에 상기 제2 반도체 웨이퍼가 노출됨 -;
    제2 오버레이 오프셋 측정치 세트를 얻기 위해 상기 제2 반도체 웨이퍼에 대해 제2 일련의 측정을 수행하는 단계; 및
    상기 1차 정정, 상기 인트라-필드 고차 정정 및 상기 인터-필드 고차 정정을 기초로 제2 오버레이 오프셋 모델을 생성하도록 상기 제2 오버레이 오프셋 측정치세트를 활용하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  2. 제1항에 있어서, 상기 1차 정정은 스마트 오버레이 제어를 포함하는 것인, 반도체 장치를 제조하는 방법.
  3. 제2항에 있어서, 상기 인트라-필드 고차 정정은 인트라-필드 고차 파라미터 정정을 포함하는 것인, 반도체 장치를 제조하는 방법.
  4. 제3항에 있어서, 상기 인터-필드 고차 정정은 노출시 정정을 포함하는 것인, 반도체 장치를 제조하는 방법.
  5. 제1항에 있어서, 상기 제1 일련의 측정을 수행하는 단계는,
    상기 제1 반도체 웨이퍼의 반도체 장치 각각으로부터 1회의 측정을 포함하는 제1 세트의 측정을 수행하는 단계; 및
    상기 제1 세트의 측정과 별도로, 상기 제1 반도체 웨이퍼의 중앙 영역 내의 반도체 장치 각각으로부터 1회의 측정을 포함하는 제2 세트의 측정을 수행하는 단계
    를 포함하는 것인, 반도체 장치를 제조하는 방법.
  6. 제5항에 있어서, 상기 각각의 필드로부터 상기 1회의 측정을 수행하는 단계는 상기 제1 반도체 웨이퍼를 복수의 영역들로 분할하는 단계를 더 포함하는 것인, 반도체 장치를 제조하는 방법.
  7. 제1항에 있어서, 상기 제1 오버레이 오프셋 모델을 데이터베이스에 저장하는 단계를 더 포함하는 것인, 반도체 장치를 제조하는 방법.
  8. 반도체 장치를 제조하는 방법으로서,
    제1 반도체 웨이퍼의 제1 세트의 오버레이 오프셋 측정을 수행하는 단계;
    제1 오버레이 오프셋 모델을 생성하기 위해 상기 제1 세트의 오버레이 오프셋 측정에 대해 복수의 정정 분석들을 수행하는 단계로서, 상기 복수의 정정 분석들은,
    1차 정정;
    제1 인트라-필드 고차 정정; 및
    제1 인터-필드 고차 정정을 더 포함하는 것인, 상기 제1 세트의 오버레이 오프셋 측정에 대해 복수의 정정 분석들을 수행하는 단계;
    상기 오버레이 오프셋 모델을, 상기 제1 반도체 웨이퍼 이후에 노출될 다음의 반도체 웨이퍼인 제2 반도체 웨이퍼의 노출에 활용하는 단계;
    상기 제2 반도체 웨이퍼의 제2 세트의 오버레이 오프셋 측정을 수행하는 단계; 및
    제2 오버레이 오프셋 모델을 생성하도록 상기 제2 세트의 오버레이 오프셋 측정에 대해 상기 복수의 정정 분석들을 수행하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  9. 제8항에 있어서,
    상기 제2 오버레이 오프셋 모델을, 상기 제2 반도체 웨이퍼 이후에 노출될 다음의 반도체 웨이퍼인 제3 반도체 웨이퍼의 노출에 활용하는 단계;
    상기 제3 반도체 웨이퍼의 제3 세트의 오버레이 오프셋 측정을 수행하는 단계; 및
    상기 제3 세트의 오버레이 오프셋 측정에 대해 상기 복수의 정정 분석을 수행하는 단계
    를 더 포함하는, 반도체 장치를 제조하는 방법.
  10. 오버레이 정정 유닛으로서,
    복수의 반도체 웨이퍼 각각에 대해 실행간(run-to-run) 측정을 수행하도록 구성된 측정 유닛;
    일련의 정정 기법들을 이용하여 복수의 모델들을 생성하도록 구성된 모델 생성 유닛; 및
    노출 툴을 포함하고,
    상기 복수의 모델들 각각은 상기 복수의 반도체 웨이퍼들 중 대응하는 하나의 반도체 웨이퍼로부터 생성되며,
    상기 일련의 정정 기법들은,
    1차 정정;
    제1 인트라-필드 고차 파라미터 정정; 및
    제1 인터-필드 고차 파라미터 정정을 포함하며,
    상기 노출 툴은, 상기 복수의 모델들 중 제1 모델 - 상기 제1 모델은 제1 반도체 웨이퍼로부터 생성되는 것임 - 에 기초하여, 상기 복수의 반도체 웨이퍼 중 제2 반도체 웨이퍼 - 상기 제2 반도체 웨이퍼는 상기 복수의 반도체 웨이퍼 중 상기 제1 반도체 웨이퍼의 다음에 노출되는 것임 - 를 노출시키도록 구성되는 것인, 오버레이 정정 유닛.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10061211B2 (en) 2016-02-17 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for layoutless overlay control
US11244827B2 (en) * 2018-10-26 2022-02-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor manufacturing method and apparatus thereof
KR20210127260A (ko) * 2019-03-08 2021-10-21 케이엘에이 코포레이션 미스레지스트레이션 측정의 동적 개선
US11183482B2 (en) * 2019-09-17 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Shift control method in manufacture of semiconductor device
CN112882346B (zh) * 2019-11-29 2023-06-16 中芯国际集成电路制造(上海)有限公司 套刻补偿的方法及其系统
CN114415475B (zh) * 2021-12-29 2024-04-02 全芯智造技术有限公司 掩膜版的套刻补偿参数的确定方法及装置、终端

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7619737B2 (en) 2007-01-22 2009-11-17 Asml Netherlands B.V Method of measurement, an inspection apparatus and a lithographic apparatus
US10295993B2 (en) * 2011-09-01 2019-05-21 Kla-Tencor Corporation Method and system for detecting and correcting problematic advanced process control parameters
US8703368B2 (en) 2012-07-16 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography process
US9158209B2 (en) * 2012-10-19 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of overlay prediction
KR102070086B1 (ko) 2013-02-13 2020-01-29 삼성전자주식회사 타겟 값을 보정하여 공정을 수행하는 방법 및 공정 시스템
TWM495616U (zh) * 2014-10-17 2015-02-11 Xin-Hong Zhu 機台測機複合式顯示與監控裝置

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