KR101794714B1 - Semiconductor device and the method thereof - Google Patents

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Abstract

본 발명의 제1 실시 예에 따른 반도체 소자는, 채널 영역, 고농도로 도핑 된 소스 영역 및 드레인 영역을 포함한 반도체 기판; 상기 반도체 기판의 채널 영역 상에 형성된 게이트 구조체; 상기 반도체 기판상의 소스 영역 및 드레인 영역에 형성된 제1 중간층; 상기 제1 중간층 상에 형성된 제2 중간층; 및 상기 제2 중간층 상에 금속 물질로 형성된 소스 전극 및 드레인 전극을 포함한다.
본 발명은 접촉 저항 감소를 위한 반도체 표면 공정 기술로써 금속과 반도체 사이에 고 유전율의 산화물을 이중 중간층으로 형성하여 반도체 표면에서의 접촉 저항을 감소할 수 있다. A semiconductor device according to a first embodiment of the present invention includes: a semiconductor substrate including a channel region, a heavily doped source region, and a drain region; A gate structure formed on a channel region of the semiconductor substrate; A first intermediate layer formed on the source region and the drain region on the semiconductor substrate; A second intermediate layer formed on the first intermediate layer; And a source electrode and a drain electrode formed of a metal material on the second intermediate layer.
The present invention relates to a semiconductor surface processing technique for reducing contact resistance, and it is possible to reduce the contact resistance on the semiconductor surface by forming a high-permittivity oxide between the metal and the semiconductor as a double intermediate layer.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND THE METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 접촉 저항 감소를 위한 반도체 표면 공정 기술로써 금속과 반도체 사이에 고 유전율의 산화물을 이중 중간층으로 형성하여 반도체 표면에서의 접촉 저항을 감소할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device manufacturing method for reducing contact resistance, which is capable of reducing contact resistance on a semiconductor surface by forming an oxide having a high dielectric constant between a metal and a semiconductor, To a semiconductor device and a manufacturing method thereof.

모든 반도체의 기본 구성 요소인 전계효과트랜지스터(Field-Effect Transistor:FET)는 온/오프 스위칭을 위한 게이트(gate)와 전류의 흐름을 위한 소스/드레인(source/drain)으로 이루어져 있다. 이러한, FET 소자의 고성능/저전력 특성을 확보하기 위해서는 전류 흐름을 원활히 하여야 하는데 이는 소스/드레인의 접촉 저항 감소를 통해 달성할 수 있으며, 현재 이를 위해 고농도의 도핑을 해주는 기법이 이용되었다. Field-effect transistors (FETs), a basic component of all semiconductors, consist of a gate for on / off switching and a source / drain for current flow. In order to secure the high performance / low power characteristics of the FET device, the current flow must be smooth. This can be achieved by reducing the contact resistance of the source / drain. For this purpose, a technique of doping at a high concentration is used.

소스/드레인의 구조로 주로 사용되고 있는 금속-반도체 구조에서는 반도체의 CNL(charge neutrality level)에 금속의 페르미 레벨(Fermi level)이 고정되고, 이에 의해 금속의 일함수(work function)와는 무관하게 큰 쇼트키 장벽(Schottky barrier)이 생성되는 페르미 레벨 고정(Fermi-level pinning) 현상이 관찰되며, 이는 p형과 n형 반도체 소자에 관계없이 발생하게 된다. In the metal-semiconductor structure, which is mainly used as the source / drain structure, the Fermi level of the metal is fixed to the CNL (charge neutrality level) of the semiconductor, and thereby, a large short, regardless of the work function of the metal, A Fermi-level pinning phenomenon in which a Schottky barrier is generated is observed, which occurs regardless of the p-type and n-type semiconductor devices.

이러한, 페르미 레벨 고정 현상은 금속-반도체 접합시 계면에서 발생하는 전자의 파동함수의 침투에 의한 금속유도 틈 상태(Metal-Induced Gap States: MIGS)와 반도체층 표면 결함으로 인해 형성되는 경계면 상태(interface states)가 원인이 된다.The Fermi level fixing phenomenon is caused by the metal induced gaps (MIGS) due to the penetration of the wave function of electrons generated at the interface during the metal-semiconductor bonding and the interface state states.

따라서, 페르미 레벨 고정 현상으로 인해 큰 쇼트키 장벽이 생성될 경우 FET의 소스/드레인에서 쇼트키 접합을 형성, 전자의 흐름을 방해하여 접촉 저항을 크게 증가시키고 소자의 성능을 저하시키게 된다. Therefore, when a large Schottky barrier is generated due to the Fermi level fixing phenomenon, a Schottky junction is formed at the source / drain of the FET, which interferes with the flow of electrons, thereby greatly increasing the contact resistance and degrading the performance of the device.

이러한 MIGS에 의한 페르미 레벨 고정 현상을 완화하는 방안으로 금속과 반도체 사이에 수 nm 수준의 중간층(interlayer)을 삽입한 금속-중간층-반도체(metal-interlayer-semiconductor) 구조를 적용하였으나, 중간층의 두께가 얇은 경우 MIGS에 의한 페르미 레벨 고정을 효과적으로 방지하지 못하여 접촉 저항이 크게 되고, 반대로 중간층의 두께가 두꺼운 경우 전자 친화도(electron affinity)의 차이로 인한 터널링 장벽(tunneling barrier)이 급격하게 커져 접촉 저항이 커지게 되는 문제점이 발생된다. In order to mitigate the Fermi level fixing phenomenon caused by the MIGS, a metal-interlayer-semiconductor structure in which a few nm interlayer is inserted between the metal and the semiconductor is applied, The contact resistance is increased due to the fact that the Fermi level is not effectively prevented by the MIGS in the case of the thin film. On the contrary, when the thickness of the intermediate layer is thick, the tunneling barrier is rapidly increased due to the difference of the electron affinity, There arises a problem that it becomes large.

본 발명은 접촉 저항 감소를 위한 반도체 표면 공정 기술로써 금속과 반도체 사이에 고 유전율의 산화물을 이중 중간층으로 형성하여 반도체 표면에서의 접촉 저항을 감소할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. The present invention relates to a semiconductor surface processing technique for reducing contact resistance, and to provide a semiconductor device capable of reducing contact resistance on a semiconductor surface by forming an oxide having a high dielectric constant between a metal and a semiconductor as a double intermediate layer, .

상기의 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자는, 채널 영역, 고농도로 도핑 된 소스 영역 및 드레인 영역을 포함한 반도체 기판; 상기 반도체 기판의 채널 영역 상에 형성된 게이트 구조체; 상기 반도체 기판상의 소스 영역 및 드레인 영역에 형성된 제1 중간층; 상기 제1 중간층 상에 형성된 제2 중간층; 및 상기 제2 중간층 상에 금속 물질로 형성된 소스 전극 및 드레인 전극을 포함하는 점에 그 특징이 있다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate including a channel region, a source region and a drain region doped at a high concentration; A gate structure formed on a channel region of the semiconductor substrate; A first intermediate layer formed on the source region and the drain region on the semiconductor substrate; A second intermediate layer formed on the first intermediate layer; And a source electrode and a drain electrode formed of a metal material on the second intermediate layer.

여기서, 특히 상기 제1 중간층 및 상기 제2 중간층은 서로 다른 산화물로 형성되는 점에 그 특징이 있다.Here, particularly, the first intermediate layer and the second intermediate layer are characterized by being formed of different oxides.

여기서, 특히 상기 산화물은 징크옥사이드(ZnO), 티타늄옥사이드(TiO2), 지르코늄옥사이드(ZrO2), 실리콘옥사이드(SiO2), 하프늄옥사이드(HfO2), 란타늄옥사이드(La2O3), 알루미늄옥사이드(Al2O3), 이트륨옥사이드(Y2O3), 마그네슘옥사이드(MgO), 게르마늄옥사이드(GeO2), 스트론튬옥사이드(SrO) 및 루테슘옥사이드(Lu2O3) 중에서 어느 하나 인 점에 그 특징이 있다.In particular, the oxide may be at least one selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO2), zirconium oxide (ZrO2), silicon oxide (SiO2), hafnium oxide (HfO2), lanthanum oxide (La2O3) (Y 2 O 3), magnesium oxide (MgO), germanium oxide (GeO 2), strontium oxide (SrO) and rutile oxide (Lu 2 O 3).

여기서, 특히 상기 제1 중간층은 상기 제2 중간층보다 산소 면밀도(Oxygen Areal Density :OAD)가 높은 산화물로 형성되는 점에 그 특징이 있다.In particular, the first intermediate layer is characterized in that it is formed of an oxide having a higher oxygen area density (OAD) than the second intermediate layer.

여기서, 특히 상기 제1 중간층은 티타늄옥사이드(TiO2)로 형성되고, 상기 제2 중간층은 징크옥사이드(ZnO)로 형성되는 점에 그 특징이 있다.In particular, the first intermediate layer is formed of titanium oxide (TiO 2), and the second intermediate layer is formed of zinc oxide (ZnO).

여기서, 특히 상기 제1 중간층 및 상기 제2 중간층을 포함한 두께는 0.5 ~ 2 ㎚ 로 형성되는 점에 그 특징이 있다.Here, the thickness including the first intermediate layer and the second intermediate layer is particularly characterized by being formed to 0.5 to 2 nm.

또한, 상기의 과제를 달성하기 위한 본 발명의 또 다른 실시 예에 따른 반도체 소자는, 고농도로 도핑 된 소스 영역 및 드레인 영역을 포함한 반도체 기판; 상기 반도체 기판상의 소스 영역 및 드레인 영역에 형성된 제1 중간층; 상기 제1 중간층 상에 형성된 제2 중간층; 및 상기 제2 중간층 상에 금속 물질로 형성된 소스 전극 및 드레인 전극을 포함하는 점에 그 특징이 있다.According to another aspect of the present invention, there is provided a semiconductor device including: a semiconductor substrate including a heavily doped source region and a drain region; A first intermediate layer formed on the source region and the drain region on the semiconductor substrate; A second intermediate layer formed on the first intermediate layer; And a source electrode and a drain electrode formed of a metal material on the second intermediate layer.

또한, 상기의 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판상에 채널 영역, 고농도로 도핑 된 소스 영역 및 드레인 영역을 형성하는 단계; 상기 반도체 기판의 채널 영역 상에 게이트 구조체를 형성하는 단계; 상기 반도체 기판상의 소스 영역 및 드레인 영역에 제1 중간층을 형성하는 단계; 상기 제1 중간층 상에 제2 중간층을 형성하는 단계; 및 상기 제2 중간층 상에 금속 물질로 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 점에 그 특징이 있다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, including: forming a channel region, a source region and a drain region doped at a high concentration on a semiconductor substrate; Forming a gate structure on a channel region of the semiconductor substrate; Forming a first intermediate layer in a source region and a drain region on the semiconductor substrate; Forming a second intermediate layer on the first intermediate layer; And forming a source electrode and a drain electrode with a metal material on the second intermediate layer.

여기서, 특히 상기 제1 중간층을 형성하는 단계는, 상기 게이트 구조체가 형성된 반도체 기판상에 감광성 절연물질을 도포한 후, 소스 영역 및 드레인 영역이 노출되도록 패터닝하는 단계; 상기 노출된 소스 영역 및 드레인 영역에 제1 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. In particular, the forming of the first intermediate layer may include: applying a photosensitive insulating material on the semiconductor substrate on which the gate structure is formed, and then patterning the source region and the drain region to expose the semiconductor substrate; And depositing a first oxide on the exposed source and drain regions.

여기서, 특히 상기 소스 전극 및 드레인 전극을 형성하는 단계 이후, 상기 게이트 구조체 상에 남아있는 감광성 절연물질, 제1 중간층, 제2 중간층, 금속 물질 및 상기 게이트 구조체와 상기 소스/드레인 사이의 이격된 영역에 남아있는 제1 중간층, 제2 중간층, 금속 물질을 제거하는 단계를 더 포함하는 점에 그 특징이 있다.Here, after the step of forming the source electrode and the drain electrode, the step of forming the source electrode and the drain electrode may be performed by forming a portion of the gate insulating layer, Removing the remaining first intermediate layer, second intermediate layer and metal material.

여기서, 특히 상기 제1 중간층 및 상기 제2 중간층은 서로 다른 산화물로 형성되는 점에 그 특징이 있다. Here, particularly, the first intermediate layer and the second intermediate layer are characterized by being formed of different oxides.

여기서, 특히 상기 산화물은 징크옥사이드(ZnO), 티타늄옥사이드(TiO2), 지르코늄옥사이드(ZrO2), 실리콘옥사이드(SiO2), 하프늄옥사이드(HfO2), 란타늄옥사이드(La2O3), 알루미늄옥사이드(Al2O3), 이트륨옥사이드(Y2O3), 마그네슘옥사이드(MgO), 게르마늄옥사이드(GeO2), 스트론튬옥사이드(SrO) 및 루테슘옥사이드(Lu2O3) 중에서 어느 하나 인 점에 그 특징이 있다. In particular, the oxide may be at least one selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO2), zirconium oxide (ZrO2), silicon oxide (SiO2), hafnium oxide (HfO2), lanthanum oxide (La2O3) (Y 2 O 3), magnesium oxide (MgO), germanium oxide (GeO 2), strontium oxide (SrO) and rutile oxide (Lu 2 O 3).

여기서, 특히 상기 제1 중간층은 상기 제2 중간층보다 산소 면밀도(Oxygen Areal Density :OAD)가 높은 산화물로 형성되는 점에 그 특징이 있다.In particular, the first intermediate layer is characterized in that it is formed of an oxide having a higher oxygen area density (OAD) than the second intermediate layer.

여기서, 특히 상기 제1 중간층은 티타늄옥사이드(TiO2)로 형성되고, 상기 제2 중간층은 징크옥사이드(ZnO)로 형성되는 점에 그 특징이 있다.In particular, the first intermediate layer is formed of titanium oxide (TiO 2), and the second intermediate layer is formed of zinc oxide (ZnO).

여기서, 특히 상기 제1 중간층은 두께는 0.25 ~ 1 ㎚ 로 형성되는 점에 그 특징이 있다.Particularly, the first intermediate layer has a thickness of 0.25 to 1 nm.

여기서, 특히 상기 제2 중간층은 두께는 0.25 ~ 1 ㎚ 로 형성되는 점에 그 특징이 있다.Particularly, the second intermediate layer has a thickness of 0.25 to 1 nm.

여기서, 특히 상기 게이트 구조체를 형성하는 단계는, 상기 반도체 기판의 채널 영역 상에 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 금속물질로 게이트 전극을 형성하는 단계를 포함하는 점에 그 특징이 있다.In particular, the step of forming the gate structure may include: forming a gate oxide film on a channel region of the semiconductor substrate; And forming a gate electrode of a metal material on the gate oxide film.

본 발명의 효과는 다음과 같다.The effects of the present invention are as follows.

첫째, 본 발명은 금속-반도체 접촉시의 페르미 레벨 피닝 현상을 완화하는 동시에 OAD 차이에 관한 이론을 기반으로 하는 쌍극자 생성을 통해 III-V족 반도체 CMOS 소자의 소스/드레인 접촉 저항을 현격하게 감소시킬 수 있다.First, the present invention significantly reduces the source / drain contact resistance of a III-V semiconductor CMOS device through dipole generation based on the theory of OAD difference while mitigating the Fermi level pinning phenomenon in metal-semiconductor contact .

둘째, 접촉 저항 감소를 위한 반도체 표면 공정 기술로써 금속과 반도체 사이에 고 유전율의 산화물을 이중 중간층으로 형성하여 반도체 표면에서의 접촉 저항을 감소할 수 있다. Second, as a semiconductor surface processing technology for reducing contact resistance, it is possible to reduce the contact resistance on the semiconductor surface by forming oxide of high permittivity between metal and semiconductor as a double intermediate layer.

도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 구조를 개략적으로 도시한 도면.
도 2는 본 발명의 이중 중간층을 갖는 반도체 소자의 쇼트키 장벽의 실험 결과를 도시한 도면.
도 3은 본 발명의 제2 실시 예에 따른 반도체 소자의 구조를 개략적으로 도시한 도면.
도 4a 내지 4h는 본 발명의 반도체 소자의 제조방법에 대한 순서를 도시한 공정도.1 schematically shows a structure of a semiconductor device according to a first embodiment of the present invention.
2 is a graph showing an experimental result of a Schottky barrier of a semiconductor device having a double intermediate layer of the present invention.
3 schematically shows a structure of a semiconductor device according to a second embodiment of the present invention.
4A to 4H are process drawings showing procedures for a method of manufacturing a semiconductor device of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In addition, numerals (e.g., first, second, etc.) used in the description of the present invention are merely an identifier for distinguishing one component from another.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다. Also, in this specification, when an element is referred to as being "connected" or "connected" with another element, the element may be directly connected or directly connected to the other element, It should be understood that, unless an opposite description is present, it may be connected or connected via another element in the middle.

이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들에 따른 반도체 소자 및 그 제조방법에 관하여 상세히 설명하기로 한다. Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 구조를 개략적으로 도시한 도면이다. 도 1에 도시된 바와 같이, 본 발명의 제1 실시 예에 따른 반도체 소자(100)는, 채널 영역, 고농도로 도핑 된 소스 영역 및 드레인 영역(120a, 120b)을 포함한 반도체 기판(110); 상기 반도체 기판(110)의 채널 영역 상에 형성된 게이트 구조체(130,140); 상기 반도체 기판(110)상의 소스 영역 및 드레인 영역(120a, 120b)에 형성된 제1 중간층(150); 상기 제1 중간층(150) 상에 형성된 제2 중간층(160); 및 상기 제2 중간층(160) 상에 금속 물질로 형성된 소스 전극 및 드레인 전극(170a, 170b)을 포함한다. 1 is a view schematically showing the structure of a semiconductor device according to a first embodiment of the present invention. 1, a semiconductor device 100 according to a first embodiment of the present invention includes a semiconductor substrate 110 including a channel region, a heavily doped source region and a drain region 120a and 120b; A gate structure (130, 140) formed on a channel region of the semiconductor substrate (110); A first intermediate layer 150 formed on the source region and the drain region 120a and 120b on the semiconductor substrate 110; A second intermediate layer 160 formed on the first intermediate layer 150; And source and drain electrodes 170a and 170b formed of a metal material on the second intermediate layer 160. [

상기 반도체 기판(110)은 실리콘 웨이퍼와 같은 III - V족 화합물 웨이퍼로 형성될 수 있다. 또한, 상기 반도체 기판(110)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 상기 반도체 기판(110)은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI (Silicon On Insulator)웨이퍼 등 다양한 웨이퍼들이 상기 반도체 기판으로 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판상에 결정성 물질을 성장시킨 웨이퍼를 말한다. The semiconductor substrate 110 may be formed of a III-V compound wafer such as a silicon wafer. In addition, the semiconductor substrate 110 may be formed of a single crystal wafer such as a silicon single crystal wafer in terms of the formation method. However, the semiconductor substrate 110 is not limited to a monocrystalline wafer, and various wafers such as an epitaxial wafer, a polished wafer, an annealed wafer, an SOI (Silicon On Insulator) wafer, . ≪ / RTI > Here, the epitaxial wafer refers to a wafer on which a crystalline material is grown on a single crystal silicon substrate.

또한, 상기 반도체 기판(110)은 소스/드레인 영역(120a, 120b), 및 채널 영역을 포함할 수 있다. 도시된 바와 같이 채널 영역은 게이트 구조체(130, 140) 하부에 배치되고 소스/드레인 영역(120a, 120b)은 채널 영역 양측에 배치될 수 있다.In addition, the semiconductor substrate 110 may include source / drain regions 120a and 120b, and a channel region. As shown, the channel region may be disposed below the gate structures 130 and 140 and the source / drain regions 120a and 120b may be disposed on both sides of the channel region.

이러한 반도체 기판(110)은 수 내지 수십 ㎛의 두께를 가질 수 있다. 물론, 반도체 기판(110)의 두께가 상기 수치에 한정되는 것은 아니다. The semiconductor substrate 110 may have a thickness of several to several tens of micrometers. Of course, the thickness of the semiconductor substrate 110 is not limited to the above values.

채널 영역은 반도체 기판(110)을 기반으로 하여 형성되므로, 앞서 반도체 ㄱ기판(110)의 성분으로서 언급한 여러 가지 Ⅲ-Ⅴ족 화합물 반도체로 형성될 수 있다. 이러한 채널 영역에는 불순물 이온이 도핑되지 않을 수 있다. 그러나 채널 영역에 불순물 이온이 도핑되는 것을 배제하는 것은 아니다. 예컨대, 채널 영역에 미량의 불순물 이온이 도핑될 수 있다. 한편, 채널 영역은 반도체 기판(110) 전체를 말하는 것이 아니라 소스 영역(120a)과 드레인 영역(120b) 사이에 채널이 형성되는 부분만을 의미한다. 그에 따라, 채널 영역은 게이트 구조체(130,140) 하부에 위치하는 반도체 기판(110)의 매우 얇은 두께 부분만을 의미할 수 있다. 예컨대, 채널 영역은 100㎚ 이하의 두께로 형성될 수 있다. 물론, 채널 영역의 두께가 상기 수치에 한정되는 것은 아니다. Since the channel region is formed based on the semiconductor substrate 110, the channel region may be formed of various III-V compound semiconductors, which are referred to as components of the semiconductor substrate 110 in advance. Such channel regions may not be doped with impurity ions. However, it is not excluded that the channel region is doped with the impurity ions. For example, a small amount of impurity ions may be doped in the channel region. The channel region does not refer to the entirety of the semiconductor substrate 110 but refers to a portion where a channel is formed between the source region 120a and the drain region 120b. Accordingly, the channel region may only refer to a very thin thickness portion of the semiconductor substrate 110 located under the gate structures 130 and 140. For example, the channel region may be formed to a thickness of 100 nm or less. Of course, the thickness of the channel region is not limited to the above numerical value.

채널 영역을 구성하는 Ⅲ-Ⅴ족 화합물은 실리콘을 대체할 수 있는 고이동도(high mobility) 물질로 주목받고 있다. 예컨대, GaAs, InGaAs, InAs, InP 등과 같은 Ⅲ-Ⅴ족 화합물 반도체는 실리콘에 비해 우수한 전자 이동도로 가져 차세대 NMOS 채널 물질로 연구가 활발히 진행 중이다. 특히, InGaAs의 경우 전자 이동도가 실리콘과 비교하여 10배 정도 빠르면서도 밴드갭은 0.75eV 정도여서 온-커런트(On-Current)는 최대화하면서 오프 상태(Off State)에서는 리키지(leakage)를 용이하게 제어할 수 있어 최적의 채널 물질로 떠오르고 있다. Group III-V compounds forming the channel region are attracting attention as high mobility materials that can replace silicon. For example, III-V compound semiconductors such as GaAs, InGaAs, InAs, and InP have superior electron mobility than silicon, and research is actively underway as a next generation NMOS channel material. In particular, in the case of InGaAs, the electron mobility is about 10 times faster than that of silicon, and the band gap is about 0.75 eV, so that the on-current is maximized while the leakage is facilitated in the off state. And it is emerging as the optimal channel material.

다만, Ⅲ-Ⅴ족 화합물은 실리콘과 비교하여 일함수(work function)가 크기 때문에, Ⅲ-Ⅴ족 화합물을 채널로 하면서 금속으로 게이트를 구성한 MOSFET을 구현하는 경우, 문턱 전압(threshold voltage, Vth)이 0V 정도 또는 그 이하가 되어 0.3V 이상의 문턱 전압을 얻지 못하는 한계가 있다. 일반적으로 MOSFET의 안정적인 동작을 위해서는 최소 0.2V 이상의 문턱 전압이 필요하며, 또한 최적의 동작을 위해서는 0.3V 이상의 문턱 전압이 필요할 수 있다. However, since a group III-V compound has a large work function as compared with silicon, when a MOSFET having a gate made of a metal with a group III-V compound as a channel is implemented, a threshold voltage (Vth) Is about 0 V or less, and thus a threshold voltage of 0.3 V or more can not be obtained. In general, a threshold voltage of at least 0.2V is required for stable operation of a MOSFET, and a threshold voltage of more than 0.3V may be required for optimal operation.

상기 소스/드레인 영역(120a, 120b)은 Ⅲ-Ⅴ족 화합물 기반의 반도체 기판(110)에 불순물 이온이 도핑되어 형성될 수 있다. 일반적으로, Ⅲ-Ⅴ족 화합물 기반의 반도체 기판(110)을 이용하는 경우, P-채널 MOS, 즉 PMOS를 구현하기 위하여 4가의 탄소족 원소를 불순물 이온으로 이용하고, N-채널 MOS, 즉 NMOS를 구현하기 위하여 2가의 알칼리토금속 원소를 불순물 이온으로 이용할 수 있다. 그러나 구체적인 PMOS 또는 NMOS를 구현하는 데 있어서, 불순물 이온이 상기 탄소족이나 알칼리토금속에 제한되는 것은 아니고, 다른 족 또는 금속의 원소들이 불순물이온으로 이용될 수도 있다.The source / drain regions 120a and 120b may be formed by doping impurity ions in the III-V compound semiconductor substrate 110. [ In general, when a semiconductor substrate 110 based on a group III-V compound is used, a tetravalent carbon group element is used as an impurity ion to realize a P-channel MOS, that is, a PMOS, and an N-channel MOS, A bivalent alkaline earth metal element can be used as an impurity ion for realization. However, in realizing the specific PMOS or NMOS, the impurity ion is not limited to the carbon group or the alkaline earth metal, and elements of another group or metal may be used as the impurity ion.

구체적인 예로서, 채널 영역을 구성하는 반도체 기판(110)이 InGaAs로 형성된 경우에, PMOS를 구현하기 위하여, 반도체 기판(110)의 소정 영역에 베릴륨(Be), 망간(Mg), 아연(Zn), 탄소(C) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다. 한편, NMOS를 구현하기 위하여, 반도체 기판(110)의 소정 영역에 실리콘(Si), 주석(Sn) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다.Manganese (Mg), and zinc (Zn) may be added to a predetermined region of the semiconductor substrate 110 in order to realize a PMOS when the semiconductor substrate 110 constituting the channel region is formed of InGaAs. , Carbon (C), or the like may be doped to form the source / drain regions 120a and 120b. On the other hand, in order to implement the NMOS, source / drain regions 120a and 120b may be formed by doping ions such as silicon (Si) and tin (Sn) into a predetermined region of the semiconductor substrate 110. [

또한, 반도체 기판(110)이 InAs로 형성된 경우에, PMOS를 구현하기 위하여, 반도체층(110)의 소정 영역에 베릴륨(Be), 아연(Zn), 카드뮴(Cd) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다. 한편, NMOS를 구현하기 위하여, 반도체 기판(110)의 소정 영역에 탄소(C), 실리콘(Si), 주석(Sn) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다.When a semiconductor substrate 110 is formed of InAs, ions of beryllium (Be), zinc (Zn), cadmium (Cd), or the like are doped into a predetermined region of the semiconductor layer 110 to realize a PMOS, Source / drain regions 120a and 120b may be formed. On the other hand, in order to implement the NMOS, ions of carbon (C), silicon (Si), tin (Sn), or the like are doped in a predetermined region of the semiconductor substrate 110 to form source / drain regions 120a and 120b .

소스/드레인 영역(120a, 120b)을 형성하기 위하여 이용되는 불순물 이온들이 전술한 이온들에 한정되는 것은 아니다.The impurity ions used for forming the source / drain regions 120a and 120b are not limited to the above-described ions.

예컨대, 반도체층을 구성하는 Ⅲ-Ⅴ족 화합물의 종류, 그리고 PMOS 또는 NMOS을 구현할 것인가에 따라 다양한 불순물 이온들이 이용될 수 있음은 물론이다.For example, various kinds of impurity ions may be used depending on the type of the III-V compound composing the semiconductor layer and whether to implement PMOS or NMOS.

상기 게이트 구조체(130, 140)는 게이트 산화막(130)과 게이트 전극(140)으로 이루어진다. The gate structures 130 and 140 include a gate oxide film 130 and a gate electrode 140.

상기 게이트 산화막(130)은 반도체 기판(110), 예컨대 채널 영역 상에 배치될 수 있다. 경우에 따라, 게이트 산화막(142)은 반도체 기판(110) 상면 전체에 배치될 수도 있다. 이러한 게이트 산화막(130)은 2.2 내지 3㎚의 두께로 형성될 수 있다. 물론, 게이트 산화막(130)의 두께가 상기 수치에 한정되는 것은 아니다.The gate oxide film 130 may be disposed on the semiconductor substrate 110, for example, a channel region. In some cases, the gate oxide film 142 may be disposed on the entire upper surface of the semiconductor substrate 110. The gate oxide film 130 may be formed to a thickness of 2.2 to 3 nm. Of course, the thickness of the gate oxide film 130 is not limited to the above values.

상기 게이트 산화막(130)은 실리콘옥사이드(SiO2)와 같은 산화물 또는 실리콘나이트라이드(SiNx)와 같은 질화물로 형성될 수 있다. 또한, 게이트 산화막(130)은 유전상수 값이 큰(high-k) 유전물질로 형성될 수도 있다. 예컨대, 게이트 산화막(130)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5T0.5aO3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. The gate oxide film 130 may be formed of an oxide such as silicon oxide (SiO2) or a nitride such as silicon nitride (SiNx). In addition, the gate oxide film 130 may be formed of a high-k dielectric material. For example, the gate oxide film 130 may be formed of at least one of hafnium oxide (HfO2), hafnium silicon oxide (HfSiO4), lanthanum oxide (La2O3), lanthanum aluminum oxide (LaAlO3), zirconium oxide (ZrO2), zirconium silicon oxide (ZrSiO4) (Ta2O5), titanium oxide (TiO2), strontium titanium oxide (SrTiO3), yttrium oxide (Y2O3), aluminum oxide (Al2O3), red scandium tantalum oxide (PbSc0.5T0.5aO3), red zinc niobate (PbZnNbO3) can do.

또한, 게이트 산화막(130)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON)과 같은 금속질화산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다. 상기 실리케이트 또는 알루미네이트는 예컨대, ZrSiON, HfSiON,LsAiON, YsiON, ZrAlON, HfAlON 등일 수 있다. The gate oxide film 130 may be formed of a material such as aluminum oxynitride (AlON), zirconium oxynitride (ZrON), hafnium oxynitride (HfON), lanthanum oxynitride (LaON), yttrium oxynitride Metal nitrides, metal nitrides, silicates thereof, or aluminates. The silicate or aluminate may be, for example, ZrSiON, HfSiON, LsAiON, YsiON, ZrAlON, HfAlON and the like.

더 나아가 게이트 산화막(130)은 페로브스카이트형 산화물(perovskite-type oxides), 니오베이트(niobate) 또는 탄탈레이트(tantalate) 시스템 물질, 텅스텐-브론즈(tungsten-bronze) 시스템 물질, 그리고 Bi-layered 페로스카이트 시스템 물질 등으로도 형성될 수 있다.Further, the gate oxide film 130 may be formed of perovskite-type oxides, niobate or tantalate system materials, tungsten-bronze system materials, and Bi- And may be formed of a skate system material or the like.

상기 게이트 전극(140)은 금속을 기반으로 형성될 수 있다. 게이트 전극(140)은 게이트 산화막(130) 상에 단일층 또는 다중층으로 형성될 수 있다. 이러한 게이트 전극(140)은 20 ~ 30 ㎚의 두께로 형성될 수 있다. 물론, 게이트 전극(140)의 두께가 상기 수치에 한정되는 것은 아니다.The gate electrode 140 may be formed of a metal. The gate electrode 140 may be formed as a single layer or multiple layers on the gate oxide film 130. The gate electrode 140 may be formed to a thickness of 20 to 30 nm. Of course, the thickness of the gate electrode 140 is not limited to the above numerical value.

게이트 전극(140)은 하부의 Ⅲ-Ⅴ족 화합물 기반의 반도체 기판(110)과의 일함수 차이를 크게 하기 위하여 일함수가 높은 금속으로 형성된 수 있다. 예컨대, 게이트 전극(140)은 일함수가 3.9 ~ 4.2eV 정도인 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈룸(Ta), 알루미늄(Al) 및 그들의 합금으로 형성될 수 있다. 상기 합금으로 상기 금속들을 포함한 메탈카바이드, 예컨대, 하프늄카바이드(HfC), 지르코늄카바이드(ZrC), 티타늄카바이드(TiC), 탄탈룸카바이드(TaC), 및 알루미늄카바이드(Al4C3) 등을 들 수 있다. The gate electrode 140 may be formed of a metal having a high work function to increase the work function difference with the underlying III-V compound semiconductor substrate 110. For example, the gate electrode 140 may be formed of hafnium (Hf), zirconium (Zr), titanium (Ti), tantalum (Ta), aluminum (Al), or an alloy thereof having a work function of about 3.9 to 4.2 eV. Examples of the alloy include metal carbides including the above metals such as hafnium carbide (HfC), zirconium carbide (ZrC), titanium carbide (TiC), tantalum carbide (TaC), and aluminum carbide (Al4C3).

또한, 게이트 전극(140)은 일함수가 4.9 ~ 5.2eV 정도인 루테늄(Ru), 팔라듐(Pd), 플래티늄(Pt), 코발트(Co), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 및 도전성 금속산화물로 형성될 수 있다. 상기 도전성 금속산화물은 예컨대, 루테늄옥사이드(RuO2)를 들 수 있다.The gate electrode 140 is made of ruthenium (Ru), palladium (Pd), platinum (Pt), cobalt (Co), nickel (Ni), tungsten (W), molybdenum ) And a conductive metal oxide. The conductive metal oxide includes, for example, ruthenium oxide (RuO2).

한편, 게이트 전극(140)은 상기 금속들에 한정되지 않고 다른 다양한 금속들로 형성될 수 있음은 물론이다.In addition, the gate electrode 140 may be formed of a variety of metals other than the metals.

게이트 전극(140)은 채널 영역(135)을 구성하는 Ⅲ-Ⅴ족 화합물 반도체 기판과의 일함수 차이를 크게 하기 위하여 이온 주입(Ion-Implantation)이 수행된 상태일 수 있다. 즉, 게이트 전극(140)은 이온 주입을 통해 주입된 이온들을 포함할 수 있다. 예컨대, 게이트 전극(140)은 TiN, 나이트라이드(TaN), 티타늄카바이드(TiC), 및 탄탈룸카바이드(TaC) 등으로 형성된 후 이온이 도핑된 층일 수 있다. The gate electrode 140 may be in a state in which ion implantation has been performed in order to increase the work function difference with the III-V compound semiconductor substrate constituting the channel region 135. That is, the gate electrode 140 may include ions implanted through ion implantation. For example, the gate electrode 140 may be a layer of ion-doped after formed of TiN, nitride (TaN), titanium carbide (TiC), and tantalum carbide (TaC)

상기 제1 중간층(150) 및 상기 제2 중간층(160)은 서로 다른 산화물로 형성된다. 그리고 상기 제1 중간층(150) 및 제2 중간층(160)은 각각 0.25 ~ 1 ㎚ 의 두께로 형성되고, 두 층을 포함한 전체 두께가 0.5 ~ 2 ㎚ 이내로 형성하는 것이 바람직하다. The first intermediate layer 150 and the second intermediate layer 160 are formed of different oxides. The first intermediate layer 150 and the second intermediate layer 160 are each formed to a thickness of 0.25 to 1 nm and the total thickness including the two layers is preferably 0.5 to 2 nm or less.

상기 제1 중간층(150) 및 상기 제2 중간층(160)의 산화물로는 징크옥사이드(ZnO), 티타늄옥사이드(TiO2), 지르코늄옥사이드(ZrO2), 실리콘옥사이드(SiO2), 하프늄옥사이드(HfO2), 란타늄옥사이드(La2O3), 알루미늄옥사이드(Al2O3), 이트륨옥사이드(Y2O3), 마그네슘옥사이드(MgO), 게르마늄옥사이드(GeO2), 스트론튬옥사이드(SrO) 및 루테슘옥사이드(Lu2O3) 중에서 어느 하나를 선택하여 형성될 수 있다. The oxide of the first intermediate layer 150 and the second intermediate layer 160 may be at least one selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO2), zirconium oxide (ZrO2), silicon oxide (SiO2), hafnium oxide (HfO2) May be formed by selecting any one of oxide (La2O3), aluminum oxide (Al2O3), yttrium oxide (Y2O3), magnesium oxide (MgO), germanium oxide (GeO2), strontium oxide (SrO) and rutile oxide have.

보다 구체적으로, 상기 제1 중간층(150)은 상기 제2 중간층(160)보다 산소 면밀도(Oxygen Areal Density :OAD)가 높은 산화물로 형성된다. 일 예로, 상기 제1 중간층은 티타늄옥사이드(TiO2)로 형성되고, 상기 제2 중간층은 징크옥사이드(ZnO)로 형성되는 것이 바람직하고, 이에 한정되는 것은 아니다. More specifically, the first intermediate layer 150 is formed of an oxide having an Oxygen areal density (OAD) higher than that of the second intermediate layer 160. For example, the first intermediate layer may be formed of titanium oxide (TiO 2), and the second intermediate layer may be formed of zinc oxide (ZnO).

다시 말해, 반도체 기판(110)과 유사한 전자 친화도를 가지면서 동시에 상대적으로 높은 유전율을 보이는 징크옥사이드(ZnO)나 티타늄옥사이드(TiO2)와 같은 물질을 중간층 물질로 사용시 전자의 터널링 장벽을 거의 발생시키지 않아 중간층 두께에 대한 접촉 저항의 의존도를 크게 낮출 수 있다. In other words, when a material such as zinc oxide (ZnO) or titanium oxide (TiO 2) having an electron affinity similar to that of the semiconductor substrate 110 and exhibiting a relatively high dielectric constant is used as an intermediate layer material, the electron tunneling barrier is hardly generated So that the dependence of the contact resistance on the thickness of the intermediate layer can be greatly reduced.

따라서, 실리콘옥사이드(SiO2)와 같은 산화물은 다른 산화물과 인접하여 있을 때 전기 쌍극자(electric dipole)를 형성하며, 전기 쌍극자의 전기장으로 인해 페르미 레벨이 변화하게 되므로 이러한 현상을 이용하여 금속-산화물 간 유효 일함수 차이를 변화시키는 것이 가능하며, 이는 전기 쌍극자의 크기에 의해 좌우된다. Therefore, an oxide such as silicon oxide (SiO 2) forms an electric dipole when adjacent to another oxide, and the Fermi level changes due to the electric field of the electric dipole. Therefore, It is possible to vary the work function difference, which depends on the size of the electric dipole.

이러한 전기 쌍극자는 두 산화물간 산소 면밀도(Oxygen Areal Density :OAD)의 차이가 존재할 때 OAD가 높은 쪽에서 낮은 쪽으로 음이온화된 산소 원자가 확산(diffuse)하며 생성되는데, 산소 면밀도(Oxygen Areal Density :OAD)에 의한 전기 쌍극자의 발생은 비단 산화물-산화물뿐만 아니라 산화물-반도체 간의 접촉 계면에서도 발생하며, 산소 원자가 존재하지않는 반도체 쪽이 음의 쌍극자를 갖도록 형성된다. These electric dipoles are generated by diffusing anionized oxygen atoms from the higher to the lower OAD when there is a difference in Oxygen Areal Density (OAD) between the two oxides. Oxygen areal density (OAD) The generation of electric dipoles is generated not only in the non-oxide-oxide but also in the contact interface between the oxide and the semiconductor, and the semiconductor in which oxygen atoms are not present has a negative dipole.

도 2는 본 발명의 이중 중간층을 갖는 반도체 소자의 쇼트키 장벽의 실험 결과를 도시한 도면이다. 2 is a graph showing experimental results of a Schottky barrier of a semiconductor device having a double intermediate layer of the present invention.

도 2에 도시된 바와 같이, 산소 면밀도(Oxygen Areal Density :OAD)가 높은 중간층 물질을 반도체와 인접하게 하고 산소 면밀도(Oxygen Areal Density :OAD)가 낮은 중간층 물질을 금속과 인접하게 한 금속-이중 중간층-반도체 구조에서는 중간층-중간층 간 생성된 전기 쌍극자가 페르미 레벨을 상승시켜 쇼트키 장벽을 감소시키므로 접촉 저항을 동일 두께의 단일 중간층보다도 더욱 감소시키는 것이 가능하다. As shown in FIG. 2, an intermediate layer material having a high oxygen density (OAD) is made to adjoin a semiconductor and an intermediate layer material having a low Oxygen Areal Density (OAD) In a semiconductor structure, it is possible to further reduce the contact resistance than a single intermediate layer of the same thickness, since the electric dipole generated between the middle layer and the middle layer increases the Fermi level and reduces the Schottky barrier.

따라서 이중으로 삽입한 두 중간층 물질의 산소 면밀도(Oxygen Areal Density :OAD) 차이에 의한 전기 쌍극자의 존재로 쇼트키 장벽을 아주 효과적으로 감소시킬 수 있을 뿐만 아니라 더욱 낮은 접촉 저항 및 소스/드레인의 오믹 접합(Ohmic Contact) 또한 달성할 수 있을 것으로 기대된다. Thus, the existence of electric dipoles due to the difference in oxygen area density (OAD) of the two interleaved interlayer materials can not only significantly reduce the Schottky barrier but also result in lower contact resistance and ohmic contact of the source / Ohmic Contact is also expected to be achieved.

상기 소스/드레인 전극(170a.170b)은 상기 제2 중간층 상에 금속 물질을 증착한 후, 소정 패턴으로 식각하여 형성될 수 있다. 여기서, 금속 물질은 CVD(chemical vapor deposition), ALD(atomic layer deposition), 무전해 도금 같은 컨포말(conformal) 증착 프로세스, 또는 다른 적절한 증착 프로세스에 의해 증착될 수 있다. The source / drain electrodes 170a, 170b may be formed by depositing a metal material on the second intermediate layer, and then etching the source / drain electrodes 170a, 170b in a predetermined pattern. Here, the metal material may be deposited by a conformal deposition process such as chemical vapor deposition (CVD), atomic layer deposition (ALD), electroless plating, or other suitable deposition process.

또한, 도 3은 본 발명의 제2 실시 예에 따른 반도체 소자의 구조를 개략적으로 도시한 도면이다. 도 3에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 반도체 소자는, 고농도로 도핑 된 소스 영역 및 드레인 영역을 포함한 반도체 기판; 상기 반도체 기판상의 소스 영역 및 드레인 영역에 형성된 제1 중간층; 상기 제1 중간층 상에 형성된 제2 중간층; 및 상기 제2 중간층 상에 금속 물질로 형성된 소스 전극 및 드레인 전극을 포함한다. 3 is a schematic view showing a structure of a semiconductor device according to a second embodiment of the present invention. As shown in FIG. 3, a semiconductor device according to another embodiment of the present invention includes: a semiconductor substrate including a heavily doped source region and a drain region; A first intermediate layer formed on the source region and the drain region on the semiconductor substrate; A second intermediate layer formed on the first intermediate layer; And a source electrode and a drain electrode formed of a metal material on the second intermediate layer.

여기서, 제2 실시 예의 상세한 설명은 상기 제1 실시 예를 참조로 하여 생략하기로 한다. Here, the detailed description of the second embodiment will be omitted with reference to the first embodiment.

도 3에 도시된 바와 같이, 제2 실시 예의 게이트 구조체가 생략된 반도체 소자의 구조로 소스/드레인을 형성하는 다양한 형태의 반도체 소자의 반도체 기판과 소스/드레인 전극 사이에 이중 중간층을 형성하여 적용 가능한 것을 보여주고 있다. As shown in FIG. 3, a double intermediate layer is formed between the semiconductor substrate and the source / drain electrodes of the various types of semiconductor devices forming the source / drain in the structure of the semiconductor device in which the gate structure of the second embodiment is omitted. .

또한, 도 4a 내지 4h는 본 발명의 반도체 소자의 제조방법에 대한 순서를 도시한 공정도이다. 4A to 4H are process drawings showing a procedure of a method for manufacturing a semiconductor device of the present invention.

본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은 도 4a에 도시된 바와 같이, 반도체 기판상에 채널 영역, 고농도로 도핑 된 소스 영역 및 드레인 영역을 형성하는 단계가 수행된다. A method of fabricating a semiconductor device according to an embodiment of the present invention includes forming a channel region, a heavily doped source region, and a drain region on a semiconductor substrate, as shown in FIG. 4A.

보다 구체적으로, 상기 반도체 기판(110)은 소스/드레인 영역(120a, 120b), 및 채널 영역을 포함할 수 있다. 채널 영역은 게이트 구조체(130, 140) 하부에 배치되고 소스/드레인 영역(120a, 120b)은 채널 영역 양측에 배치될 수 있다.More specifically, the semiconductor substrate 110 may include source / drain regions 120a and 120b, and a channel region. The channel region may be disposed below the gate structures 130 and 140 and the source / drain regions 120a and 120b may be disposed on both sides of the channel region.

이러한 반도체 기판(110)은 수 내지 수십 ㎛의 두께를 가질 수 있다. 물론, 반도체 기판(110)의 두께가 상기 수치에 한정되는 것은 아니다. The semiconductor substrate 110 may have a thickness of several to several tens of micrometers. Of course, the thickness of the semiconductor substrate 110 is not limited to the above values.

채널 영역은 반도체 기판(110)을 기반으로 하여 형성되므로, 앞서 반도체 ㄱ기판(110)의 성분으로서 언급한 여러 가지 Ⅲ-Ⅴ족 화합물 반도체로 형성될 수 있다. 이러한 채널 영역에는 불순물 이온이 도핑되지 않을 수 있다. 그러나 채널 영역에 불순물 이온이 도핑되는 것을 배제하는 것은 아니다. 예컨대, 채널 영역에 미량의 불순물 이온이 도핑될 수 있다. 한편, 채널 영역은 반도체 기판(110) 전체를 말하는 것이 아니라 소스 영역(120a)과 드레인 영역(120b) 사이에 채널이 형성되는 부분만을 의미한다. 그에 따라, 채널 영역은 게이트 구조체(130,140) 하부에 위치하는 반도체 기판(110)의 매우 얇은 두께 부분만을 의미할 수 있다. 예컨대, 채널 영역은 100㎚ 이하의 두께로 형성될 수 있다. 물론, 채널 영역의 두께가 상기 수치에 한정되는 것은 아니다. Since the channel region is formed based on the semiconductor substrate 110, the channel region may be formed of various III-V compound semiconductors, which are referred to as components of the semiconductor substrate 110 in advance. Such channel regions may not be doped with impurity ions. However, it is not excluded that the channel region is doped with the impurity ions. For example, a small amount of impurity ions may be doped in the channel region. The channel region does not refer to the entirety of the semiconductor substrate 110 but refers to a portion where a channel is formed between the source region 120a and the drain region 120b. Accordingly, the channel region may only refer to a very thin thickness portion of the semiconductor substrate 110 located under the gate structures 130 and 140. For example, the channel region may be formed to a thickness of 100 nm or less. Of course, the thickness of the channel region is not limited to the above numerical value.

채널 영역을 구성하는 Ⅲ-Ⅴ족 화합물은 실리콘을 대체할 수 있는 고이동도(high mobility) 물질로 주목받고 있다. 예컨대, GaAs, InGaAs, InAs, InP 등과 같은 Ⅲ-Ⅴ족 화합물 반도체는 실리콘에 비해 우수한 전자 이동도로 가져 차세대 NMOS 채널 물질로 연구가 활발히 진행 중이다. 특히, InGaAs의 경우 전자 이동도가 실리콘과 비교하여 10배 정도 빠르면서도 밴드갭은 0.75eV 정도여서 온-커런트(On-Current)는 최대화하면서 오프 상태(Off State)에서는 리키지(leakage)를 용이하게 제어할 수 있어 최적의 채널 물질로 떠오르고 있다. Group III-V compounds forming the channel region are attracting attention as high mobility materials that can replace silicon. For example, III-V compound semiconductors such as GaAs, InGaAs, InAs, and InP have superior electron mobility than silicon, and research is actively underway as a next generation NMOS channel material. In particular, in the case of InGaAs, the electron mobility is about 10 times faster than that of silicon, and the band gap is about 0.75 eV, so that the on-current is maximized while the leakage is facilitated in the off state. And it is emerging as the optimal channel material.

다만, Ⅲ-Ⅴ족 화합물은 실리콘과 비교하여 일함수(work function)가 크기 때문에, Ⅲ-Ⅴ족 화합물을 채널로 하면서 금속으로 게이트를 구성한 MOSFET을 구현하는 경우, 문턱 전압(threshold voltage, Vth)이 0V 정도 또는 그 이하가 되어 0.3V 이상의 문턱 전압을 얻지 못하는 한계가 있다. 일반적으로 MOSFET의 안정적인 동작을 위해서는 최소 0.2V 이상의 문턱 전압이 필요하며, 또한 최적의 동작을 위해서는 0.3V 이상의 문턱 전압이 필요할 수 있다. However, since a group III-V compound has a large work function as compared with silicon, when a MOSFET having a gate made of a metal with a group III-V compound as a channel is implemented, a threshold voltage (Vth) Is about 0 V or less, and thus a threshold voltage of 0.3 V or more can not be obtained. In general, a threshold voltage of at least 0.2V is required for stable operation of a MOSFET, and a threshold voltage of more than 0.3V may be required for optimal operation.

상기 소스/드레인 영역(120a, 120b)은 Ⅲ-Ⅴ족 화합물 기반의 반도체 기판(110)에 불순물 이온이 도핑되어 형성될 수 있다. 일반적으로, Ⅲ-Ⅴ족 화합물 기반의 반도체 기판(110)을 이용하는 경우, P-채널 MOS, 즉 PMOS를 구현하기 위하여 4가의 탄소족 원소를 불순물 이온으로 이용하고, N-채널 MOS, 즉 NMOS를 구현하기 위하여 2가의 알칼리토금속 원소를 불순물 이온으로 이용할 수 있다. 그러나 구체적인 PMOS 또는 NMOS를 구현하는 데 있어서, 불순물 이온이 상기 탄소족이나 알칼리토금속에 제한되는 것은 아니고, 다른 족 또는 금속의 원소들이 불순물이온으로 이용될 수도 있다.The source / drain regions 120a and 120b may be formed by doping impurity ions in the III-V compound semiconductor substrate 110. [ In general, when a semiconductor substrate 110 based on a group III-V compound is used, a tetravalent carbon group element is used as an impurity ion to realize a P-channel MOS, that is, a PMOS, and an N-channel MOS, A bivalent alkaline earth metal element can be used as an impurity ion for realization. However, in realizing the specific PMOS or NMOS, the impurity ion is not limited to the carbon group or the alkaline earth metal, and elements of another group or metal may be used as the impurity ion.

구체적인 예로서, 채널 영역을 구성하는 반도체 기판(110)이 InGaAs로 형성된 경우에, PMOS를 구현하기 위하여, 반도체 기판(110)의 소정 영역에 베릴륨(Be), 망간(Mg), 아연(Zn), 탄소(C) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다. 한편, NMOS를 구현하기 위하여, 반도체 기판(110)의 소정 영역에 실리콘(Si), 주석(Sn) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다.Manganese (Mg), and zinc (Zn) may be added to a predetermined region of the semiconductor substrate 110 in order to realize a PMOS when the semiconductor substrate 110 constituting the channel region is formed of InGaAs. , Carbon (C), or the like may be doped to form the source / drain regions 120a and 120b. On the other hand, in order to implement the NMOS, source / drain regions 120a and 120b may be formed by doping ions such as silicon (Si) and tin (Sn) into a predetermined region of the semiconductor substrate 110. [

또한, 반도체 기판(110)이 InAs로 형성된 경우에, PMOS를 구현하기 위하여, 반도체층(110)의 소정 영역에 베릴륨(Be), 아연(Zn), 카드뮴(Cd) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다. 한편, NMOS를 구현하기 위하여, 반도체 기판(110)의 소정 영역에 탄소(C), 실리콘(Si), 주석(Sn) 등의 이온이 도핑됨으로써, 소스/드레인 영역(120a, 120b)이 형성될 수 있다.When a semiconductor substrate 110 is formed of InAs, ions of beryllium (Be), zinc (Zn), cadmium (Cd), or the like are doped into a predetermined region of the semiconductor layer 110 to realize a PMOS, Source / drain regions 120a and 120b may be formed. On the other hand, in order to implement the NMOS, ions of carbon (C), silicon (Si), tin (Sn), or the like are doped in a predetermined region of the semiconductor substrate 110 to form source / drain regions 120a and 120b .

소스/드레인 영역(120a, 120b)을 형성하기 위하여 이용되는 불순물 이온들이 전술한 이온들에 한정되는 것은 아니다.The impurity ions used for forming the source / drain regions 120a and 120b are not limited to the above-described ions.

예컨대, 반도체층을 구성하는 Ⅲ-Ⅴ족 화합물의 종류, 그리고 PMOS 또는 NMOS을 구현할 것인가에 따라 다양한 불순물 이온들이 이용될 수 있음은 물론이다.For example, various kinds of impurity ions may be used depending on the type of the III-V compound composing the semiconductor layer and whether to implement PMOS or NMOS.

도 4b에 도시된 바와 같이, 반도체 기판의 채널 영역 상에 게이트 구조체를 형성하는 단계가 수행된다. 여기서, 게이트 구조체의 형성은 상기 반도체 기판의 채널 영역 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 금속물질로 게이트 전극을 형성하게 된다. As shown in FIG. 4B, the step of forming a gate structure on the channel region of the semiconductor substrate is performed. Here, the gate structure is formed by forming a gate oxide film on the channel region of the semiconductor substrate and forming a gate electrode with a metal material on the gate oxide film.

보다 구체적으로, 상기 게이트 산화막(130)은 반도체 기판(110)상에 2.2 내지 3㎚의 두께로 증착하고 패터닝하여 형성하게 된다. 물론, 게이트 산화막(130)의 두께가 상기 수치에 한정되는 것은 아니다. 여기서, 상기 게이트 산화막(130)은 실리콘옥사이드(SiO2)와 같은 산화물 또는 실리콘나이트라이드(SiNx)와 같은 질화물로 형성될 수 있다. 또한, 게이트 산화막(130)은 유전상수 값이 큰(high-k) 유전물질로 형성될 수도 있다. 예컨대, 게이트 산화막(130)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5T0.5aO3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. More specifically, the gate oxide film 130 is formed by depositing and patterning the semiconductor substrate 110 to a thickness of 2.2 to 3 nm. Of course, the thickness of the gate oxide film 130 is not limited to the above values. Here, the gate oxide film 130 may be formed of an oxide such as silicon oxide (SiO2) or a nitride such as silicon nitride (SiNx). In addition, the gate oxide film 130 may be formed of a high-k dielectric material. For example, the gate oxide film 130 may be formed of at least one of hafnium oxide (HfO2), hafnium silicon oxide (HfSiO4), lanthanum oxide (La2O3), lanthanum aluminum oxide (LaAlO3), zirconium oxide (ZrO2), zirconium silicon oxide (ZrSiO4) (Ta2O5), titanium oxide (TiO2), strontium titanium oxide (SrTiO3), yttrium oxide (Y2O3), aluminum oxide (Al2O3), red scandium tantalum oxide (PbSc0.5T0.5aO3), red zinc niobate (PbZnNbO3) can do.

이러한 게이트 산화막(130)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.The gate oxide film 130 may be formed by CVD, LPCVD, APCVD, LTCVD, PECVD, atomic layer CVD (ALD), or ALD (atomic layer deposition), physical vapor deposition (PVD), or the like.

그리고 상기 게이트 산화막(130)상에 상기 게이트 전극(140)은 금속 물질을 증착한 후, 소정 패턴으로 식각하여 형성될 수 있다. 여기서, 금속 물질은 CVD(chemical vapor deposition), ALD(atomic layer deposition), 무전해 도금 같은 컨포말(conformal) 증착 프로세스, 또는 다른 적절한 증착 프로세스에 의해 증착될 수 있다. The gate electrode 140 may be formed by depositing a metal material on the gate oxide film 130 and then etching the gate oxide film 140 in a predetermined pattern. Here, the metal material may be deposited by a conformal deposition process such as chemical vapor deposition (CVD), atomic layer deposition (ALD), electroless plating, or other suitable deposition process.

보다 구체적으로, 상기 게이트 전극(140)은 게이트 산화막(130) 상에 단일층 또는 다중층으로 형성될 수 있다. 이러한 게이트 전극(140)은 20 ~ 30 ㎚의 두께로 형성될 수 있다. 물론, 게이트 전극(140)의 두께가 상기 수치에 한정되는 것은 아니다. 게이트 전극(140)은 하부의 Ⅲ-Ⅴ족 화합물 기반의 반도체 기판(110)과의 일함수 차이를 크게 하기 위하여 일함수가 높은 금속으로 형성된 수 있다. 예컨대, 게이트 전극(140)은 일함수가 3.9 ~ 4.2eV 정도인 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈룸(Ta), 알루미늄(Al) 및 그들의 합금으로 형성될 수 있다. 상기 합금으로 상기 금속들을 포함한 메탈카바이드, 예컨대, 하프늄카바이드(HfC), 지르코늄카바이드(ZrC), 티타늄카바이드(TiC), 탄탈룸카바이드(TaC), 및 알루미늄카바이드(Al4C3) 등을 들 수 있다. More specifically, the gate electrode 140 may be formed as a single layer or a multi-layer on the gate oxide layer 130. The gate electrode 140 may be formed to a thickness of 20 to 30 nm. Of course, the thickness of the gate electrode 140 is not limited to the above numerical value. The gate electrode 140 may be formed of a metal having a high work function to increase the work function difference with the underlying III-V compound semiconductor substrate 110. For example, the gate electrode 140 may be formed of hafnium (Hf), zirconium (Zr), titanium (Ti), tantalum (Ta), aluminum (Al), or an alloy thereof having a work function of about 3.9 to 4.2 eV. Examples of the alloy include metal carbides including the above metals such as hafnium carbide (HfC), zirconium carbide (ZrC), titanium carbide (TiC), tantalum carbide (TaC), and aluminum carbide (Al4C3).

이어서, 도 4c 및 도 4d에 도시된 바와 같이, 상기 게이트 구조체가 형성된 반도체 기판(110)상에 감광성 절연물질을 도포한 후, 상기 소스/드레인 영역(120)이 노출되도록 패터닝하게 된다. 즉, 상기 반도체 기판(110)상에 감광성 폴리머 등을 스핀 코팅을 이용하여 형성하게 된다. 그리고 마스크를 이용하여 상기 소스/드레인 영역(120)에 UV 를 조사하여 노광시킨다.Next, as shown in FIGS. 4C and 4D, a photosensitive insulating material is coated on the semiconductor substrate 110 on which the gate structure is formed, and then the source / drain regions 120 are patterned to be exposed. That is, a photosensitive polymer or the like is formed on the semiconductor substrate 110 by spin coating. Then, the source / drain region 120 is exposed to UV light by using a mask.

이어, 도 4e 및 도 4f에 도시된 바와 같이, 상기 노출된 반도체 기판(110)상의 소스 영역 및 드레인 영역(120)에 제1 중간층(150) 및 제2 중간층을 순차적으로 형성하는 단계가 수행된다. 여기서, 상기 제1 중간층(150) 및 상기 제2 중간층(160)은 서로 다른 산화물로 형성된다. 그리고 상기 제1 중간층(150) 및 제2 중간층(160)은 각각 0.25 ~ 1 ㎚ 의 두께로 형성되고, 두 층을 포함한 전체 두께가 0.5 ~ 2 ㎚ 이내로 형성하는 것이 바람직하다. 4E and 4F, a step of sequentially forming the first intermediate layer 150 and the second intermediate layer in the source region and the drain region 120 on the exposed semiconductor substrate 110 is performed . Here, the first intermediate layer 150 and the second intermediate layer 160 are formed of different oxides. The first intermediate layer 150 and the second intermediate layer 160 are each formed to a thickness of 0.25 to 1 nm and the total thickness including the two layers is preferably 0.5 to 2 nm or less.

상기 제1 중간층(150) 및 상기 제2 중간층(160)의 제1, 제2 산화물은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.The first and second oxides of the first intermediate layer 150 and the second intermediate layer 160 may be deposited by CVD, LPCVD, APCVD, LTCVD, , Plasma enhanced CVD (PECVD), atomic layer CVD (ALCVD), or atomic layer deposition (ALD), or physical vapor deposition (PVD).

상기 제1 중간층(150) 및 상기 제2 중간층(160)의 산화물로는 징크옥사이드(ZnO), 티타늄옥사이드(TiO2), 지르코늄옥사이드(ZrO2), 실리콘옥사이드(SiO2), 하프늄옥사이드(HfO2), 란타늄옥사이드(La2O3), 알루미늄옥사이드(Al2O3), 이트륨옥사이드(Y2O3), 마그네슘옥사이드(MgO), 게르마늄옥사이드(GeO2), 스트론튬옥사이드(SrO) 및 루테슘옥사이드(Lu2O3) 중에서 어느 하나를 선택하여 형성될 수 있다. The oxide of the first intermediate layer 150 and the second intermediate layer 160 may be at least one selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO2), zirconium oxide (ZrO2), silicon oxide (SiO2), hafnium oxide (HfO2) May be formed by selecting any one of oxide (La2O3), aluminum oxide (Al2O3), yttrium oxide (Y2O3), magnesium oxide (MgO), germanium oxide (GeO2), strontium oxide (SrO) and rutile oxide have.

보다 구체적으로, 상기 제1 중간층(150)은 상기 제2 중간층(160)보다 산소 면밀도(Oxygen Areal Density :OAD)가 높은 산화물로 형성된다. 일 예로, 상기 제1 중간층은 티타늄옥사이드(TiO2)로 형성되고, 상기 제2 중간층은 징크옥사이드(ZnO)로 형성되는 것이 바람직하고, 이에 한정되는 것은 아니다. More specifically, the first intermediate layer 150 is formed of an oxide having an Oxygen areal density (OAD) higher than that of the second intermediate layer 160. For example, the first intermediate layer may be formed of titanium oxide (TiO 2), and the second intermediate layer may be formed of zinc oxide (ZnO).

다시 말해, 반도체 기판(110)과 유사한 전자 친화도를 가지면서 동시에 상대적으로 높은 유전율을 보이는 징크옥사이드(ZnO)나 티타늄옥사이드(TiO2)와 같은 물질을 중간층 물질로 사용시 전자의 터널링 장벽을 거의 발생시키지 않아 중간층 두께에 대한 접촉 저항의 의존도를 크게 낮출 수 있다. In other words, when a material such as zinc oxide (ZnO) or titanium oxide (TiO 2) having an electron affinity similar to that of the semiconductor substrate 110 and exhibiting a relatively high dielectric constant is used as an intermediate layer material, the electron tunneling barrier is hardly generated So that the dependence of the contact resistance on the thickness of the intermediate layer can be greatly reduced.

따라서, 실리콘옥사이드(SiO2)와 같은 산화물은 다른 산화물과 인접하여 있을 때 전기 쌍극자(electric dipole)를 형성하며, 전기 쌍극자의 전기장으로 인해 페르미 레벨이 변화하게 되므로 이러한 현상을 이용하여 금속-산화물 간 유효 일함수 차이를 변화시키는 것이 가능하며, 이는 전기 쌍극자의 크기에 의해 좌우된다. Therefore, an oxide such as silicon oxide (SiO 2) forms an electric dipole when adjacent to another oxide, and the Fermi level changes due to the electric field of the electric dipole. Therefore, It is possible to vary the work function difference, which depends on the size of the electric dipole.

이러한 전기 쌍극자는 두 산화물간 산소 면밀도(Oxygen Areal Density :OAD)의 차이가 존재할 때 OAD가 높은 쪽에서 낮은 쪽으로 음이온화된 산소 원자가 확산(diffuse)하며 생성되는데, 산소 면밀도(Oxygen Areal Density :OAD)에 의한 전기 쌍극자의 발생은 비단 산화물-산화물뿐만 아니라 산화물-반도체 간의 접촉 계면에서도 발생하며, 산소 원자가 존재하지않는 반도체 쪽이 음의 쌍극자를 갖도록 형성된다. These electric dipoles are generated by diffusing anionized oxygen atoms from the higher to the lower OAD when there is a difference in Oxygen Areal Density (OAD) between the two oxides. Oxygen areal density (OAD) The generation of electric dipoles is generated not only in the non-oxide-oxide but also in the contact interface between the oxide and the semiconductor, and the semiconductor in which oxygen atoms are not present has a negative dipole.

그 다음, 도 4g에 도시된 바와 같이, 상기 제2 중간층 상에 금속 물질로 소스 전극 및 드레인 전극을 형성하는 단계가 수행된다. 여기서, 상기 제2 중간층이 증착된 결과물 상에 금속 물질을 증착한 후, 소정 패턴으로 식각하여 형성될 수 있다. 여기서, 금속 물질은 CVD(chemical vapor deposition), ALD(atomic layer deposition), 무전해 도금 같은 컨포말(conformal) 증착 프로세스, 또는 다른 적절한 증착 프로세스에 의해 증착될 수 있다. Then, as shown in FIG. 4G, a step of forming a source electrode and a drain electrode with a metal material on the second intermediate layer is performed. Here, the second intermediate layer may be formed by depositing a metal material on the deposited product, and then etching it in a predetermined pattern. Here, the metal material may be deposited by a conformal deposition process such as chemical vapor deposition (CVD), atomic layer deposition (ALD), electroless plating, or other suitable deposition process.

도 4h에 도시된 바와 같이, 상기 소스/드레인 전극(170a.170b)을 제외한 부분의 금속 물질을 제거하고, 상기 게이트 구조체(140) 상에 남아있는 제1, 제2 산화물 및 상기 게이트 구조체(134,140)와 상기 소스/드레인 전극 사이에 남아있는 제1, 제2 산화물을 리프트-오프를 수행하여 제거하게 된다. As shown in FIG. 4H, the first and second oxide and gate structures 134 and 140 (not shown) are removed from the gate structure 140 by removing the metal material except for the source / drain electrodes 170a and 170b. And the first and second oxides remaining between the source and drain electrodes are removed by lift-off.

따라서, 고온 공정 없이 증착 공정만을 필요로 하는 본 발명을 CMOS 소스/드레인 공정에 적용할 경우 개선된 성능을 지닌 전계효과 트랜지스터(FET) 소자를 제작할 수 있다.Therefore, a field effect transistor (FET) device with improved performance can be fabricated by applying the present invention, which requires only a deposition process without a high temperature process, to a CMOS source / drain process.

본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다. The scope of the present invention is not limited to the above-described embodiments, but may be embodied in various forms of embodiments within the scope of the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the appended claims.

100 --- 반도체 소자 110 --- 반도체 기판
120 --- 소스/드레인 영역 130 --- 게이트 산화물
140 --- 게이트 전극 150 --- 제1 중간층
160 --- 제2 중간층 170 --- 소스/드레인 전극100 --- Semiconductor device 110 --- Semiconductor substrate
120 --- source / drain region 130 --- gate oxide
140 --- gate electrode 150 --- first intermediate layer
160 --- Second intermediate layer 170 --- Source / drain electrode

Claims (17)

채널 영역, 고농도로 도핑된 소스 영역 및 드레인 영역을 포함하는 반도체 기판;
상기 반도체 기판의 채널 영역 상에 형성된 게이트 구조체;
상기 반도체 기판상의 소스 영역 및 드레인 영역에 형성된 제1 중간층;
상기 제1 중간층 상에 형성된 제2 중간층; 및
상기 제2 중간층 상에 금속 물질로 형성된 소스 전극 및 드레인 전극을 포함하고,
상기 제1 중간층과 상기 제2 중간층은 서로 다른 산화물로 형성되고,
상기 제1 중간층의 산소 면밀도(Oxygen Areal Density; OAD)는 상기 제2 중간층의 산소 면밀도보다 높은,
반도체 소자.
A semiconductor substrate including a channel region, a heavily doped source region, and a drain region;
A gate structure formed on a channel region of the semiconductor substrate;
A first intermediate layer formed on the source region and the drain region on the semiconductor substrate;
A second intermediate layer formed on the first intermediate layer; And
And a source electrode and a drain electrode formed of a metal material on the second intermediate layer,
Wherein the first intermediate layer and the second intermediate layer are formed of different oxides,
Wherein an oxygen partial density (OAD) of the first intermediate layer is higher than an oxygen partial density of the second intermediate layer,
Semiconductor device.
삭제delete 제1항에 있어서,
상기 제1 중간층 또는 상기 제2 중간층은 징크옥사이드(ZnO), 티타늄옥사이드(TiO2), 지르코늄옥사이드(ZrO2), 실리콘옥사이드(SiO2), 하프늄옥사이드(HfO2), 란타늄옥사이드(La2O3), 알루미늄옥사이드(Al2O3), 이트륨옥사이드(Y2O3), 마그네슘옥사이드(MgO), 게르마늄옥사이드(GeO2), 스트론튬옥사이드(SrO) 및 루테슘옥사이드(Lu2O3) 중에서 어느 하나인,
반도체 소자.
The method according to claim 1,
The first intermediate layer or the second intermediate layer may be formed of at least one selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO2), zirconium oxide (ZrO2), silicon oxide (SiO2), hafnium oxide (HfO2), lanthanum oxide (La2O3) ), Yttrium oxide (Y2O3), magnesium oxide (MgO), germanium oxide (GeO2), strontium oxide (SrO) and rutile oxide (Lu2O3)
Semiconductor device.
삭제delete 제1항에 있어서,
상기 제1 중간층은 티타늄옥사이드(TiO2)로 형성되고, 상기 제2 중간층은 징크옥사이드(ZnO)로 형성되는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the first intermediate layer is formed of titanium oxide (TiO2), and the second intermediate layer is formed of zinc oxide (ZnO).
제1항에 있어서,
상기 제1 중간층 및 상기 제2 중간층을 포함한 두께는 0.5 ~ 2 ㎚ 로 형성되는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the thickness including the first intermediate layer and the second intermediate layer is 0.5 to 2 nm.
고농도로 도핑된 소스 영역 및 드레인 영역을 포함한 반도체 기판;
상기 반도체 기판상의 소스 영역 및 드레인 영역에 형성된 제1 중간층;
상기 제1 중간층 상에 형성된 제2 중간층; 및
상기 제2 중간층 상에 금속 물질로 형성된 소스 전극 및 드레인 전극을 포함하고,
상기 제1 중간층과 상기 제2 중간층은 서로 다른 산화물로 형성되고,
상기 제1 중간층의 산소 면밀도는 상기 제2 중간층의 산소 면밀도보다 높은,
반도체 소자.
A semiconductor substrate including a heavily doped source region and a drain region;
A first intermediate layer formed on the source region and the drain region on the semiconductor substrate;
A second intermediate layer formed on the first intermediate layer; And
And a source electrode and a drain electrode formed of a metal material on the second intermediate layer,
Wherein the first intermediate layer and the second intermediate layer are formed of different oxides,
The oxygen partial density of the first intermediate layer is higher than the oxygen partial density of the second intermediate layer,
Semiconductor device.
반도체 기판상에 채널 영역, 고농도로 도핑 된 소스 영역 및 드레인 영역을 형성하는 단계;
상기 반도체 기판의 채널 영역 상에 게이트 구조체를 형성하는 단계;
상기 반도체 기판상의 소스 영역 및 드레인 영역에 제1 중간층을 형성하는 단계;
상기 제1 중간층 상에 제2 중간층을 형성하는 단계; 및
상기 제2 중간층 상에 금속 물질로 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
상기 제1 중간층과 상기 제2 중간층은 서로 다른 산화물로 형성되고,
상기 제1 중간층의 산소 면밀도는 상기 제2 중간층의 산소 면밀도보다 높은,
반도체 소자의 제조방법.
Forming a channel region, a heavily doped source region, and a drain region on a semiconductor substrate;
Forming a gate structure on a channel region of the semiconductor substrate;
Forming a first intermediate layer in a source region and a drain region on the semiconductor substrate;
Forming a second intermediate layer on the first intermediate layer; And
And forming a source electrode and a drain electrode with a metal material on the second intermediate layer,
Wherein the first intermediate layer and the second intermediate layer are formed of different oxides,
The oxygen partial density of the first intermediate layer is higher than the oxygen partial density of the second intermediate layer,
A method of manufacturing a semiconductor device.
제8항에 있어서,
상기 제1 중간층을 형성하는 단계는,
상기 게이트 구조체가 형성된 반도체 기판상에 감광성 절연물질을 도포한 후, 소스 영역 및 드레인 영역이 노출되도록 패터닝하는 단계; 및
상기 노출된 소스 영역 및 드레인 영역에 제1 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
9. The method of claim 8,
Wherein forming the first intermediate layer comprises:
Applying a photosensitive insulating material on the semiconductor substrate having the gate structure formed thereon, and patterning the source region and the drain region to expose the semiconductor substrate; And
And depositing a first oxide on the exposed source and drain regions.
제9항에 있어서,
상기 소스 전극 및 드레인 전극을 형성하는 단계 이후,
상기 게이트 구조체 상에 남아있는 감광성 절연물질, 제1 중간층, 제2 중간층, 금속 물질 및 상기 게이트 구조체와 상기 소스/드레인 사이의 이격된 영역에 남아있는 제1 중간층, 제2 중간층, 금속 물질을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
10. The method of claim 9,
After forming the source electrode and the drain electrode,
Removing the first intermediate layer, the second intermediate layer, and the metallic material remaining in the spaced-apart regions between the gate structure and the gate structure and the photosensitive insulating material remaining on the gate structure, the first intermediate layer, the second intermediate layer, Wherein the step of forming the semiconductor device comprises the steps of:
삭제delete 제9항에 있어서,
상기 제1 중간층 또는 상기 제2 중간층은 징크옥사이드(ZnO), 티타늄옥사이드(TiO2), 지르코늄옥사이드(ZrO2), 실리콘옥사이드(SiO2), 하프늄옥사이드(HfO2), 란타늄옥사이드(La2O3), 알루미늄옥사이드(Al2O3), 이트륨옥사이드(Y2O3), 마그네슘옥사이드(MgO), 게르마늄옥사이드(GeO2), 스트론튬옥사이드(SrO) 및 루테슘옥사이드(Lu2O3) 중에서 어느 하나 인,
반도체 소자의 제조방법.
10. The method of claim 9,
The first intermediate layer or the second intermediate layer may be formed of at least one selected from the group consisting of zinc oxide (ZnO), titanium oxide (TiO2), zirconium oxide (ZrO2), silicon oxide (SiO2), hafnium oxide (HfO2), lanthanum oxide (La2O3) ), Yttrium oxide (Y2O3), magnesium oxide (MgO), germanium oxide (GeO2), strontium oxide (SrO) and rutile oxide (Lu2O3)
A method of manufacturing a semiconductor device.
삭제delete 제9항에 있어서,
상기 제1 중간층은 티타늄옥사이드(TiO2)로 형성되고, 상기 제2 중간층은 징크옥사이드(ZnO)로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
10. The method of claim 9,
Wherein the first intermediate layer is formed of titanium oxide (TiO2), and the second intermediate layer is formed of zinc oxide (ZnO).
제9항에 있어서,
상기 제1 중간층은 두께는 0.25 ~ 1 ㎚ 로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
10. The method of claim 9,
Wherein the first intermediate layer has a thickness of 0.25 to 1 nm.
제9항에 있어서,
상기 제2 중간층은 두께는 0.25 ~ 1 ㎚ 로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
10. The method of claim 9,
Wherein the second intermediate layer has a thickness of 0.25 to 1 nm.
제9항에 있어서,
상기 게이트 구조체를 형성하는 단계는,
상기 반도체 기판의 채널 영역 상에 게이트 산화막을 형성하는 단계; 및
상기 게이트 산화막 상에 금속물질로 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
10. The method of claim 9,
Wherein forming the gate structure comprises:
Forming a gate oxide film on the channel region of the semiconductor substrate; And
And forming a gate electrode of a metal material on the gate oxide film.
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