KR101788726B1 - Semicomductor Memory Apparatus having shielding patterns - Google Patents

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Abstract

반도체 메모리 장치는 센스 앰프 영역, 상기 센스 앰프 영역 상에 일정 간격을 가지고 배치되며 실질적인 직선 형태로 배치되는 비트 라인 쌍, 상기 비트 라인 쌍 사이에 각각 배치되며, 상기 비트 라인과 평행을 이루도록 직선형태로 연장되는 도전 배선, 및 상기 도전 배선 상부에 오버랩되도록 형성되는 쉴딩 패턴을 포함한다.The semiconductor memory device includes a sense amplifier region, a pair of bit lines arranged at regular intervals on the sense amplifier region and arranged substantially in a straight line shape, a plurality of bit line pairs arranged between the pair of bit lines, An extended conductive wiring, and a shielding pattern formed to overlap the conductive wiring.

Description

쉴딩 패턴을 갖는 반도체 메모리 장치{Semicomductor Memory Apparatus having shielding patterns}[0001] The present invention relates to a semiconductor memory device having a shielding pattern,

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 쉴딩 패턴을 갖는 반도체 메모리 장치에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a shielding pattern.

반도체 메모리 장치의 대표적인 DRAM은 1개의 트랜지스터 및 1개의 캐패시터로 구성되는 메모리 셀 및 메모리 셀의 데이터를 감지 증폭하는 센스 앰프의 배치 방법이 DRAM의 면적 및 성능을 좌우하는 주요 설계 항목이다. A typical DRAM of a semiconductor memory device is a main design item in which the area and performance of a DRAM are influenced by a memory cell including one transistor and one capacitor and a sense amplifier arrangement for sensing and amplifying data of the memory cell.

센스 앰프는 메모리 셀에 저장된 데이터를 비트 라인을 통해 독출해내는 회로부로서, 현재, 폴디드(folded) 비트 라인 및 오픈(open) 비트 라인 방식으로 배치될 수 있다.The sense amplifier is a circuit unit that reads out data stored in a memory cell through a bit line and can be arranged in a folded bit line and an open bit line mode at present.

폴디드 비트 라인 구조는 비트 라인쌍을 구성하는 2개의 비트 라인이 동일한 메모리 셀 어레이(혹은 매트)에 연결되는 데 반해, 오픈 비트 라인 구조에서는 비트 라인 쌍을 구성하는 2개의 비트 라인이 서로 다른 메모리 셀 어레이(혹은 매트)에 연결된다. In the folded bit line structure, two bit lines constituting a bit line pair are connected to the same memory cell array (or mat), whereas in the open bit line structure, two bit lines constituting a bit line pair are connected to different memories Cell array (or mat).

일반적인 센스 앰프는 도 1에 도시된 바와 같이, 컬럼 선택 트랜지스터 영역(10), 제 1 PMOS 트랜지스터 영역(20), 제 1 NMOS 트랜지스터 영역(30), 제 2 NMOS 트랜지스터 영역(40) 및 제 2 PMOS 트랜지스터 영역(50)이 비트 라인 방향(BL)으로 순차 배치된다. 1, a general sense amplifier includes a column select transistor region 10, a first PMOS transistor region 20, a first NMOS transistor region 30, a second NMOS transistor region 40, and a second PMOS transistor region 30, The transistor regions 50 are sequentially arranged in the bit line direction BL.

컬럼 트랜지스터 영역(10)은 비트 라인 쌍 사이에 컬럼 선택 신호(Yi)에 응답하여 구동되는 한 쌍의 트랜지스터로 구성된다. The column transistor region 10 is composed of a pair of transistors which are driven in response to a column selection signal Yi between a pair of bit lines.

제 1 PMOS 및 NMOS 트랜지스터 영역(20,30)과 제 2 PMOS 및 NMOS 트랜지스터영역(40,50)은 각 영역에 형성되는 트랜지스터들이 센스 앰프의 래치를 구성할 수 있도록 구성된다. The first PMOS and NMOS transistor regions 20 and 30 and the second PMOS and NMOS transistor regions 40 and 50 are configured such that the transistors formed in the respective regions constitute the latches of the sense amplifiers.

도면에 도시되지 않았지만, 등화 및 프리차지 트랜지스터 영역을 더 포함할 수 있으며, 이 영역에는 비트 라인쌍 사이에 연결되는 등화 트랜지스터, 상기 등화 트랜지스터의 게이트 신호와 접속되며, 프리차지 전압을 상기 비트 라인 쌍에 각각 제공하는 프리차지 트랜지스터를 포함할 수 있다. Although not shown in the figure, it may further include an equalization and precharge transistor region in which an equalizing transistor, connected between the bit line pairs, is connected to the gate signal of the equalizing transistor, Respectively.

이와 같은 센스 앰프를 구성하는 각 트랜지스터들은 각 전극간의 상호 연결을 위해 도전 배선이 배치되고, 이러한 도전 배선들은 도 1에 도시된 바와 같이 레이아웃 효과를 극대화하기 위해, 부분적으로 사선 형태로 절곡된 형상으로 구성하고 있다. In order to maximize the layout effect, as shown in FIG. 1, the conductive wirings are formed in a shape partially bent in an oblique line shape Respectively.

한편, 반도체 메모리 장치의 집적 밀도가 기하급수적으로 증대됨에 따라, 각각의 소자는 물론, 각각의 배선 역시 매우 밀접하게 배치되고 있다. 이에 따라, 종래에는 상기 배선들(60,70,80) 사이의 공간 중 상대적으로 넓은 영역에 커플링 노이즈를 차단하기 위한 쉴딩 패턴(90)을 부분적으로 배치하고 있다. On the other hand, as the integration density of the semiconductor memory device increases exponentially, not only each element but also each wiring is arranged very close to each other. Accordingly, a shielding pattern 90 for blocking coupling noise is partially disposed in a relatively large area of the space between the wires 60, 70, and 80 in the related art.

그런데, 상기와 같은 쉴딩 패턴(90)이 배선간의 여유 영역에만 선택적으로 배치되기 때문에, 쉴딩 패턴(90)이 구비되지 않는 영역에서는 여전히 커플링 노이즈 문제가 존재하고, 배선들 간의 간격 및 선폭 등의 차이로 저항 및 캐패시턴스의 미스매치(mismatch)를 유발할 수 있다. 더욱이, 종래의 경우, 도 2에 도시된 바와 같이, 실질적으로 두 개의 배선 마다 부분적으로 쉴딩 패턴이 위치되므로, 쉴딩 패턴이 존재하지 않는 영역에서 커플링 노이즈를 해결할 방법이 없다. Since the shielding pattern 90 as described above is selectively disposed only in the spare area between the wirings, there is still a coupling noise problem in the area where the shielding pattern 90 is not provided, and the gap between the wirings and the line width Differences can cause mismatches in resistance and capacitance. Moreover, in the conventional case, as shown in Fig. 2, since the shielding pattern is partially located in each of the substantially two wirings, there is no way to solve the coupling noise in the region where the shielding pattern does not exist.

따라서, 본 발명은 센스 앰프의 커플링 노이즈를 감소시킬 수 있는 센스 앰프 구조를 제공하는 것이다. Therefore, the present invention provides a sense amplifier structure capable of reducing coupling noise of a sense amplifier.

상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치는 센스 앰프 영역, 상기 센스 앰프 영역 상에 일정 간격을 가지고 배치되며 실질적인 직선 형태로 배치되는 비트 라인 쌍, 상기 비트 라인 쌍 사이에 각각 배치되며, 상기 비트 라인과 평행을 이루도록 직선 형태로 연장되는 도전 배선, 및 상기 도전 배선 상부에 오버랩되도록 형성되는 쉴딩 패턴을 포함한다. According to another aspect of the present invention, there is provided a semiconductor memory device including a sense amplifier region, a pair of bit lines arranged at regular intervals on the sense amplifier region and arranged substantially in a straight line shape, Conductive lines extending in a straight line so as to be parallel to the bit lines, and a shielding pattern formed to overlap the conductive lines.

본 발명에 의하면, 센스 앰프 영역에서 비트 라인 쌍을 실질적인 직선의 형태로 배열하고, 정,부 비트 라인 사이에 직선 형태로 도전 배선 및 쉴딩 패턴을 형성한다. According to the present invention, bit line pairs are arranged in a substantially straight line form in a sense amplifier region, and a conductive wiring and a shielding pattern are formed linearly between positive and negative bit lines.

이에 따라, 쉴딩 패턴을 직선 형태로 연장시킬 수 있고, 어느 한 부분이 단절되더라도 인접하는 다른 부분이 직선 형태로 연속 배치될 수 있도록 설계하여, 커플링 노이즈를 크게 감소시킬 수 있다. Accordingly, the shielding pattern can be extended in a straight line shape, and even if any one portion is cut off, the adjacent portions can be continuously arranged in a straight line shape, thereby greatly reducing the coupling noise.

도 1은 일반적인 반도체 메모리 장치의 센스 앰프 레이아웃 구조도,
도 2는 일반적인 센스 앰프의 배선 관계를 보여주는 개략도,
도 3는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 센스 앰프 레이아웃 구조도, 및
도 4는 본 발명의 일 실시예에 따른 센스 앰프의 배선 관계를 보여주는 개략도이다. 1 is a sense amplifier layout structure diagram of a general semiconductor memory device;
FIG. 2 is a schematic view showing a wiring relationship of a general sense amplifier,
3 is a schematic diagram of a sense amplifier layout of a semiconductor memory device according to an embodiment of the present invention, and FIG.
4 is a schematic diagram showing a wiring relationship of a sense amplifier according to an embodiment of the present invention.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도 3을 참조하면, 본 발명의 반도체 메모리 장치는 복수의 비트 라인(BL)의 연장 방향을 따라 순차적으로 배치되는 컬럼 선택 트랜지스터 영역(110), 제 1 PMOS 트랜지스터 영역(120), 제 1 NMOS 트랜지스터 영역(130), 제 2 NMOS 영역(130) 및 제 2 PMOS 트랜지스터 영역(140)으로 구성되는 센스 앰프 영역(100)을 포함한다. Referring to FIG. 3, the semiconductor memory device of the present invention includes a column select transistor region 110, a first PMOS transistor region 120, a first NMOS transistor 120, and a third PMOS transistor region 120, which are sequentially disposed along the extending direction of a plurality of bit lines BL. And a sense amplifier region 100 including a first PMOS transistor region 130, a second NMOS region 130, and a second PMOS transistor region 140.

또한, 센스 앰프 영역(100)은 도면에 도시되지 않았지만, 제 2 PMOS 트랜지스터 영역(140) 주변에 등화/프리차지 트랜지스터 영역(도시되지 않음)이 추가적으로 더 배치될 수 있다. Also, an sense / amplifier transistor region (not shown) may be additionally disposed around the second PMOS transistor region 140, although the sense amplifier region 100 is not shown in the figure.

종래 기술에서 언급한 바와 같이, 컬럼 트랜지스터 영역(110)은 컬럼 선택 신호에 응답하여 구동되는 NMOS 트랜지스터들로 배치될 수 있고, 상기 제 1 및 제 2 PMOS 트랜지스터 영역(120,150)에는 PMOS 트랜지스터들이 형성되고, 제 1 및 제 2 NMOS 트랜지스터 영역(130,140)의 NMOS 트랜지스터들이 형성되어, 상기 제 1 및 제 2 PMOS 트랜지스터 영역(120,150)의 PMOS 트랜지스터들과 제 1 및 제 2 NMOS 트랜지스터 영역(130,140)의 NMOS 트랜지스터들이 래치 형태로 배열된다.As mentioned in the prior art, the column transistor region 110 may be arranged as NMOS transistors driven in response to a column select signal, and PMOS transistors are formed in the first and second PMOS transistor regions 120 and 150 NMOS transistors of the first and second NMOS transistor regions 130 and 140 are formed so that the PMOS transistors of the first and second PMOS transistor regions 120 and 150 and the NMOS transistors of the first and second NMOS transistor regions 130 and 140, Are arranged in a latch form.

센스 앰프 영역(100) 상에 복수의 비트 라인 쌍이 배치된다. 비트 라인 쌍은 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3)을 포함하며, 이들 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3) 각각은 상기 센스 앰프 영역(100) 상에 일정 등간격으로 배치된다. 본 실시예의 경우, 오픈 비트 라인 구조로서, 컬럼 선택 영역(110), 제 1 PMOS 트랜지스터 영역(120) 및 제 1 NMOS 트랜지스터 영역(130)에 정 비트 라인(T0,T1,T2,T3)이 배치되고, 제 2 NMOS 트랜지스터 영역(140) 및 제 2 PMOS 트랜지스터 영역(150)에는 부 비트 라인(B0,B1,B2,B3)이 배치된다. 아울러, 정 비트 라인(T0,T1,T2,T3) 및 대응되는 부 비트 라인(B0,B1,B2,B3)은 워드 라인(WL) 연장 방향을 기준으로 실질적으로 대칭을 이룰 수 있도록 배열될 수 있다. 예를 들어, 제 1 정 비트 라인(T0)과 제 1 부 비트 라인(B0)은 실질적으로 일직선상에 배치될 수 있다. A plurality of bit line pairs are arranged on the sense amplifier region 100. The bit line pair includes positive bit lines T0, T1, T2 and T3 and sub bit lines B0, B1, B2 and B3. The positive bit lines T0, T1, T2 and T3 and the sub bit lines B0, (B0, B1, B2, B3) are arranged on the sense amplifier region 100 at regular intervals. In the present embodiment, as the open bit line structure, the positive bit lines T0, T1, T2 and T3 are arranged in the column selection region 110, the first PMOS transistor region 120 and the first NMOS transistor region 130 And sub bit lines B0, B1, B2, and B3 are disposed in the second NMOS transistor region 140 and the second PMOS transistor region 150, respectively. In addition, the positive bit lines T0, T1, T2, T3 and the corresponding sub bit lines B0, B1, B2, B3 can be arranged to be substantially symmetrical with respect to the word line (WL) have. For example, the first positive bit line T0 and the first sub-bit line B0 may be arranged substantially in a straight line.

상기 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3) 각각은 실질적인 2 피치(pitch) 단위로 배치되되, 실질적인 직선 형태로 형성된다. 이때, 상기 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3)은 하부에 형성되는 MOS 트랜지스터와의 전기적 접속을 위해 부분적인 절곡 부위를 포함할 수 있다. 본 실시예의 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3)은 각 비트 라인과 수직을 이루는 연결부(200)를 통해 다음 피치 구간으로 절곡될 수 있다. 이에 따라, 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3)은 2피치 단위로 각각에 대해 평행하게 배열될 수 있다. The positive bit lines T0, T1, T2 and T3 and the sub bit lines B0, B1, B2 and B3 are arranged in a substantially two pitch unit and are formed in a substantially straight line shape. At this time, the positive bit lines T0, T1, T2, and T3 and the sub bit lines B0, B1, B2, and B3 may include a partial bending portion for electrical connection with the MOS transistors formed thereunder . The positive bit lines T0, T1, T2 and T3 and the sub bit lines B0, B1, B2 and B3 of the present embodiment can be bent to the next pitch interval through the connection part 200 which is perpendicular to each bit line . Accordingly, the positive bit lines T0, T1, T2, and T3 and the sub bit lines B0, B1, B2, and B3 can be arranged in parallel with each other in units of two pitches.

한편, 상기 MOS 트랜지스터를 구성하는 액티브 영역들 및 상기 비트 라인은 외부 신호 단자와의 전기적 연결을 위해 도전 배선(210)이 연결될 수 있다. 본 실시예의 도전 배선(210)은 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3) 사이에 각각 배치될 수 있다. 상기 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3)이 일정 피치 단위로 이격 배치되어 있으므로, 상기 도전 배선들(210) 역시 직선 형태를 이루면서 상기 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3) 사이에 배치될 수 있다. 여기서, 상기 도전 배선(210)은 절연막(도시되지 않음) 상기 정 비트 라인(T0,T1,T2,T3) 및 부 비트 라인(B0,B1,B2,B3)과 서로 다른 평면에 위치될 수 있다. On the other hand, the conductive lines 210 may be connected to the active regions and the bit lines of the MOS transistor for electrical connection with the external signal terminals. The conductive wiring 210 of the present embodiment can be disposed between the positive bit lines T0, T1, T2, and T3 and the sub bit lines B0, B1, B2, and B3, respectively. Since the positive bit lines T0, T1, T2 and T3 and the sub bit lines B0, B1, B2 and B3 are spaced apart from each other by a constant pitch unit, the conductive wirings 210 are also straight, May be disposed between the bit lines (T0, T1, T2, T3) and the sub bit lines (B0, B1, B2, B3). Here, the conductive wiring 210 may be positioned on a different plane from the insulating film (not shown), the positive bit lines T0, T1, T2, and T3, and the sub bit lines B0, B1, B2, and B3 .

쉴딩 패턴(250)은 상술한 바와 같이 노이즈를 제거하기 위해, 도전 배선(210)과 오버랩되도록 배치될 수 있다. 바람직하게는 도전 배선(210) 상부에 절연막을 사이에 두고 오버랩될 수 있다. 이때, 도전 배선(210)이 실질적인 직선 형태로 배치됨에 따라, 쉴딩 패턴(250) 역시 직선 형태로 배열될 수 있다. The shielding pattern 250 may be disposed to overlap with the conductive wiring 210 to remove noise as described above. And preferably overlaps the conductive wiring 210 with the insulating film interposed therebetween. At this time, since the conductive wires 210 are arranged in a substantially linear shape, the shielding patterns 250 may be arranged in a straight line.

또한, 도면에서와 같이, 상기 쉴딩 패턴(250)은 하부의 배선의 형태에 따라 일부 패턴 형태로 단절될 수 있다. 하지만, 단절된 쉴딩 패턴(250)에 대응하는 인접하는 다른 쉴딩 패턴(250)은 단절 없이 연속적으로 연장되도록 설계하여, 쉴딩 패턴(250)의 단절로 인한 커플링 노이즈를 차폐시킬 수 있다. Also, as shown in the drawing, the shielding pattern 250 may be cut off in a part of a pattern depending on the shape of the lower wiring. However, adjacent shielding patterns 250 corresponding to the shielding patterns 250 may be designed to extend continuously without interruption, thereby shielding the coupling noise due to disconnection of the shielding patterns 250.

더욱이, 본 실시예의 경우, 도 4에 도시된 바와 같이, 정부 비트 라인(210) 사이에 쉴딩 패턴(250)이 연속적으로 배치됨에 따라, 쉴딩 패턴(250)간의 간격을 줄일 수 있어, 커플링 노이즈 제거 효율을 더욱 개선할 수 있다. 4, since the shielding patterns 250 are continuously arranged between the gate bit lines 210, the spacing between the shielding patterns 250 can be reduced, The removal efficiency can be further improved.

이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 센스 앰프 영역에서 비트 라인 쌍을 실질적인 직선의 형태로 배열하고, 정,부 비트 라인 사이에 직선 형태로 도전 배선 및 쉴딩 패턴을 형성한다. As described in detail above, according to the present invention, bit line pairs are arranged in a substantially straight line form in a sense amplifier region, and a conductive wiring and a shielding pattern are formed linearly between positive and negative bit lines.

이에 따라, 쉴딩 패턴을 직선 형태로 연장시킬 수 있고, 어느 한 부분이 단절되더라도 인접하는 다른 부분이 직선 형태로 연속 배치될 수 있도록 설계하여, 커플링 노이즈를 크게 감소시킬 수 있으며, 저항 및 캐패시턴스의 미스매치를 줄일 수 있다. Accordingly, the shielding pattern can be extended in a straight line shape, and even if any one portion is disconnected, the adjacent portions can be continuously arranged in a straight line shape, so that the coupling noise can be largely reduced and the resistance and capacitance You can reduce mismatch.

또한, 본 실시예에서는 비트 라인 쌍 및 도전 배선 하부의 MOS 트랜지스터의 액티브 구조에 대한 설명이 생략되었으나, 이는 일반적인 센스 앰프의 액티브 구조와 동일할 수 있다. In this embodiment, the description of the active structure of the bit line pair and the MOS transistor under the conductive wiring is omitted, but this may be the same as the active structure of a general sense amplifier.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but variations and modifications may be made without departing from the scope of the present invention. Do.

110: 컬럼 트랜지스터 영역 120 : 제 1 PMOS 트랜지스터 영역
130 : 제 1 NMOS 트랜지스터 영역 140 : 제 2 NMOS 트랜지스터 영역
150 : 제 2 PMOS 트랜지스터 영역 200 : 연결부
210 : 도전 배선 250 : 쉴딩 패턴 110: column transistor region 120: first PMOS transistor region
130: first NMOS transistor region 140: second NMOS transistor region
150: second PMOS transistor region 200:
210: conductive wiring 250: shielding pattern

Claims (9)

센스 앰프 영역;
상기 센스 앰프 영역 상에 일정 간격을 가지고 배치되며 실질적인 직선 형태로 배치되는 비트 라인 쌍;
상기 비트 라인 쌍 사이에 각각 배치되며, 상기 비트 라인 쌍과 평행을 이루도록 직선형태로 연장되는 도전 배선; 및
상기 도전 배선 상부에 오버랩되도록 형성되는 쉴딩 패턴을 포함하며,
상기 비트 라인쌍은 복수의 정 비트 라인과 상기 복수의 정 비트 라인에 대응되는 복수의 부 비트 라인을 포함하며,
선택되는 하나의 정 비트 라인은 상기 선택된 정 비트 라인과 대응되는 부 비트 라인과 실질적으로 하나의 직선 형태를 이루도록 배치되는 반도체 메모리 장치. Sense amplifier area;
A pair of bit lines arranged at regular intervals on the sense amplifier region and arranged in a substantially straight line shape;
A plurality of conductive lines arranged between the pair of bit lines and extending in a straight line so as to be parallel to the pair of bit lines; And
And a shielding pattern formed to overlap the conductive wiring,
Wherein the bit line pair includes a plurality of positive bit lines and a plurality of sub bit lines corresponding to the plurality of positive bit lines,
And one selected positive bit line is arranged to form a substantially straight line with the selected positive bit line and the corresponding sub bit line. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.][Claim 2 is abandoned upon payment of the registration fee.] 제 1 항에 있어서,
상기 센스 앰프 영역은 상기 비트 라인쌍의 연장 방향을 따라 순차적으로 배치되는 컬럼 선택 트랜지스터 영역, 제 1 PMOS 트랜지스터 영역, 제 1 NMOS 트랜지스터 영역, 제 2 NMOS 트랜지스터 영역, 및 제 2 PMOS 트랜지스터 영역을 포함하는 반도체 메모리 장치. The method according to claim 1,
Wherein the sense amplifier region includes a column select transistor region sequentially disposed along the extending direction of the bit line pair, a first PMOS transistor region, a first NMOS transistor region, a second NMOS transistor region, and a second PMOS transistor region Semiconductor memory device. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.][Claim 3 is abandoned upon payment of the registration fee.] 제 2 항에 있어서,
상기 복수의 정 비트 라인은 상기 제 1 PMOS 트랜지스터 영역 및 상기 제 1 NMOS 트랜지스터 영역에 일정 등간격으로 배치되고,
상기 복수의 부 비트 라인은 상기 제 2 NMOS 트랜지스터 영역 및 제 2 PMOS 트랜지스터 영역에 일정 등간격으로 배치되는 반도체 메모리 장치. 3. The method of claim 2,
Wherein the plurality of positive bit lines are arranged at regular intervals in the first PMOS transistor region and the first NMOS transistor region,
And the plurality of sub bit lines are arranged at regular intervals in the second NMOS transistor region and the second PMOS transistor region. 삭제delete [청구항 5은(는) 설정등록료 납부시 포기되었습니다.][Claim 5 is abandoned upon payment of registration fee.] 제 3 항에 있어서,
상기 정, 부 비트 라인은 각각의 비트 라인과 수직을 이루는 연결부를 통해 인접, 평행하는 다른 비트 라인과 연결되는 반도체 메모리 장치. The method of claim 3,
Wherein the positive and negative bit lines are connected to neighboring parallel bit lines through a connection portion perpendicular to each bit line. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.][Claim 6 is abandoned due to the registration fee.] 제 3 항에 있어서,
상기 정, 부 비트 라인은 2 피치 단위로 배치되는 반도체 메모리 장치. The method of claim 3,
Wherein the positive and negative bit lines are arranged in units of two pitches. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.][7] has been abandoned due to the registration fee. 제 6 항에 있어서,
상기 정, 부 비트 라인과 상기 도전 배선은 절연막을 사이에 두고 서로 다른 평면상에 위치되는 반도체 메모리 장치.The method according to claim 6,
Wherein the positive and negative bit lines and the conductive wiring are located on different planes with an insulating film interposed therebetween. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.][8] has been abandoned due to the registration fee. 제 1 항에 있어서,
상기 쉴딩 패턴은 상기 도전 배선과 절연막을 사이에 두고 오버랩되는 반도체 메모리 장치. The method according to claim 1,
Wherein the shielding pattern overlaps the conductive wiring with the insulating film interposed therebetween. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.][Claim 9 is abandoned upon payment of registration fee.] 제 1 항에 있어서,
상기 쉴딩 패턴이 소정 부분 단절부를 포함하는 경우,
상기 단절부와 대응되는 인접하는 쉴딩 패턴은 단절없이 연속 배열되는 반도체 메모리 장치. The method according to claim 1,
When the shielding pattern includes a predetermined cut-off portion,
Wherein adjacent shielding patterns corresponding to the disconnecting portions are continuously arranged without disconnection.
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