KR101758785B1 - 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법 - Google Patents

어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법 Download PDF

Info

Publication number
KR101758785B1
KR101758785B1 KR1020110017197A KR20110017197A KR101758785B1 KR 101758785 B1 KR101758785 B1 KR 101758785B1 KR 1020110017197 A KR1020110017197 A KR 1020110017197A KR 20110017197 A KR20110017197 A KR 20110017197A KR 101758785 B1 KR101758785 B1 KR 101758785B1
Authority
KR
South Korea
Prior art keywords
data
line
storage
electrode
gate lines
Prior art date
Application number
KR1020110017197A
Other languages
English (en)
Other versions
KR20120097775A (ko
Inventor
주선규
권호균
김성만
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020110017197A priority Critical patent/KR101758785B1/ko
Priority to US13/344,268 priority patent/US8791472B2/en
Publication of KR20120097775A publication Critical patent/KR20120097775A/ko
Application granted granted Critical
Publication of KR101758785B1 publication Critical patent/KR101758785B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133514—Colour filters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G02F1/13394—Gaskets; Spacers; Sealing of cells spacers regularly patterned on the cell subtrate, e.g. walls, pillars
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)

Abstract

어레이 기판은 베이스 기판, 스토리지 라인, 제1 내지 제4 게이트 라인들 및 제1 및 제2 화소 전극들을 포함한다. 상기 스토리지 라인은 상기 베이스 기판 상에서 상기 제1 방향으로 연장된다. 상기 제1 및 제2 게이트 라인들은 상기 스토리지 라인과 평행하며, 서로 인접한다. 상기 제3 및 제4 게이트 라인들은 상기 스토리지 라인과 평행하며, 서로 인접한다. 상기 제1 화소 전극은 상기 서로 인접하는 제1 및 제2 게이트 라인들 및 상기 스토리지 라인 사이에 형성된다. 상기 제2 화소 전극은 상기 서로 인접하는 제3 및 제4 게이트 라인들 및 상기 스토리지 라인 사이에 형성된다.

Description

어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법{ARRAY SUBSTRAETE, DISPLAY PANEL HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}
본 발명은 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법에 관한 것이다. 특히, 컬럼 반전 방식으로 구동되는 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법에 관한 것이다.
일반적으로, 표시 장치는 어레이 기판, 대향 기판 및 상기 어레이 기판 및 상기 대향 기판 사이에 개재되는 액정층을 포함하는 표시 패널 및 상기 표시 패널을 구동하는 구동부를 포함한다.
상기 구동부는 데이터 라인에 데이터 신호를 제공하는 데이터 구동부 및 게이트 라인을 구동하는 게이트 구동부를 포함한다. 상기 데이터 구동부는 상기 데이터 라인들에 데이터 신호를 컬럼(column) 반전 방식 또는 도트(dot) 반전 방식으로 제공한다. 상기 컬럼 반전 방식은 상기 도트 반전 방식에 비해 소비 전력을 감소시킬 수 있는 반면, 세로줄 시인이 발생된다. 반면, 상기 도트 반전 방식은 상기 컬럼 반전 방식에 비해 소비 전력을 증가시킬 수 있는 반면, 세로줄 시인을 방지한다.
또한, 상기 대향 기판은 복수의 스페이서들을 포함한다. 상기 스페이서들은 상기 어레이 기판의 상면과 접촉하여 상기 표시 패널의 셀갭을 유지하면서 내성을 강화하기 위한 제1 스페이서와 상기 어레이 기판의 상면과 마주하여 액정을 균일하게 충진하기 위한 제2 스페이서들을 포함한다. 상기 제1 및 제2 스페이서들을 포함하는 대향 기판이 상기 어레이 기판과 결합한다. 하지만, 상기 제1 및 제2 스페이서들은 상기 어레이 기판의 상면의 단차 및 화상을 표시하는 화소부의 개구율로 인해 상기 어레이 기판의 상면과 접촉하는 접촉 면적 또는 배치되는 배치 면적이 부족하여, 실질적으로 표시 패널의 셀갭을 유지하면서 내성을 강화하고, 액정을 균일하게 충진할 수 없다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 소비 전력을 감소하고 표시 패널의 내성을 강화한 어레이 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 어레이 기판을 포함하는 표시 패널을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 어레이 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 어레이 기판은 베이스 기판, 스토리지 라인, 제1 내지 제4 게이트 라인들 및 제1 및 제2 화소 전극들을 포함한다. 상기 스토리지 라인은 상기 베이스 기판 상에서 상기 제1 방향으로 연장된다. 상기 제1 및 제2 게이트 라인들은 상기 스토리지 라인과 평행하며, 서로 인접한다. 상기 제3 및 제4 게이트 라인들은 상기 스토리지 라인과 평행하며, 서로 인접한다. 상기 제1 화소 전극은 상기 서로 인접하는 제1 및 제2 게이트 라인들 및 상기 스토리지 라인 사이에 형성된다. 상기 제2 화소 전극은 상기 서로 인접하는 제3 및 제4 게이트 라인들 및 상기 스토리지 라인 사이에 형성된다.
일 실시예에 있어서, 상기 스토리지 라인은 상기 제1 및 제2 화소 전극들 사이에 형성되는 스토리지부를 가질 수 있다.
일 실시예에 있어서, 상기 어레이 기판은 제1 및 제2 데이터 라인들 및 제1 및 제2 스위칭 소자들을 더 포함할 수 있다. 상기 제1 데이터 라인은 상기 제2 방향으로 연장할 수 있다. 상기 제2 데이터 라인은 상기 제1 데이터 라인과 평행하며, 상기 제1 데이터 라인과 상기 제1 및 제2 화소 전극들을 사이에 두고 이격될 수 있다. 상기 제1 스위칭 소자는 상기 제1 화소 전극에 전기적으로 연결되고, 상기 제1 데이터 라인으로부터 분기된 제1 소스 전극을 가질 수 있다. 상기 제2 스위칭 소자는 상기 제2 화소 전극에 전기적으로 연결되고, 상기 제2 데이터 라인으로부터 분기된 제2 소스 전극을 가질 수 있다.
일 실시예에 있어서, 상기 제1 데이터 라인은 제1 프레임 동안 제1 극성의 데이터 신호를 제공하고, 상기 제2 데이터 라인은 상기 제1 프레임 동안 상기 제1 극성에 반대되는 제2 극성의 데이터 신호를 제공할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 패널은 어레이 기판 및 대향 기판을 포함한다. 상기 어레이 기판은 베이스 기판, 상기 베이스 기판 상에서 상기 제1 방향으로 연장하는 스토리지 라인, 상기 스토리지 라인과 평행하며 서로 인접하는 제1 및 제2 게이트 라인들, 상기 스토리지 라인과 평행하며 서로 인접하는 제3 및 제4 게이트 라인들, 상기 서로 인접하는 제1 및 제2 게이트 라인들 및 상기 스토리지 라인 사이에 형성되는 제1 화소 전극 및 상기 서로 인접하는 제3 및 제4 게이트 라인들 및 상기 스토리지 라인 사이에 형성되는 제2 화소 전극을 포함한다. 상기 대향 기판은 상기 어레이 기판에 대향한다.
일 실시예에 있어서, 상기 스토리지 라인은 상기 제1 및 제2 화소 전극들 사이에 형성되는 스토리지부를 가질 수 있다.
일 실시예에 있어서, 상기 대향 기판은 상기 스토리지부와 중첩되도록 형성되어, 상기 어레이 기판 및 상기 대향 기판 간의 셀갭을 유지하는 제1 스페이서를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 스토리지부 상에 형성되는 보호층을 더 포함할 수 있다. 상기 제1 및 제2 화소 전극들은 상기 보호층 상에 이격되도록 형성되어 각각이 상기 스토리지부와 부분적으로 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 스페이서는 상기 제1 및 제2 화소 전극들 및 상기 제1 및 제2 화소 전극들에 의해 노출된 상기 보호층과 접촉할 수 있다.
일 실시예에 있어서, 상기 어레이 기판은 제1 및 제2 데이터 라인들 및 제1 및 제2 스위칭 소자들을 포함할 수 있다. 상기 제1 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장할 수 있다. 상기 제2 데이터 라인은 상기 제1 데이터 라인과 평행하며, 상기 제1 데이터 라인과 상기 제1 및 제2 화소 전극들을 사이에 두고 이격될 수 있다. 상기 제1 스위칭 소자는 상기 제1 화소 전극에 전기적으로 연결되고, 상기 제1 데이터 라인으로부터 분기된 제1 소스 전극을 가질 수 있다. 상기 제2 스위칭 소자는 상기 제2 화소 전극에 전기적으로 연결되고, 상기 제2 데이터 라인으로부터 분기된 제2 소스 전극을 가질 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 게이트 라인들 및 상기 제1 및 제2 데이터 라인들에 의해 제1 이격 공간이 정의되고, 상기 제3 및 제4 게이트 라인들 및 상기 제1 및 제2 데이터 라인들에 의해 제2 이격 공간이 정의될 수 있다. 상기 대향 기판은 상기 제1 및 제2 이격 공간들 중 적어도 하나와 중첩되며 상기 어레이 기판에 대향하는 제2 스페이서를 포함할 수 있다.
일 실시예에 있어서, 상기 어레이 기판은 상기 스토리지부 상에 형성되는 보호층을 더 포함할 수 있다. 상기 제2 스페이서는 상기 보호층과 이격될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 어레이 기판의 제조 방법을 제공한다. 상기 어레이 기판의 제조 방법에서, 베이스 기판 상에 게이트 금속층이 형성된다. 상기 게이트 금속층이 패터닝되어, 제1 방향으로 연장하는 스토리지 라인, 상기 스토리지 라인과 평행하며 서로 인접하는 제1 및 제2 게이트 라인들 및 상기 스토리지 라인과 평행하며 서로 인접하는 제3 및 제4 게이트 라인들이 형성된다. 상기 스토리지 라인 및 제1 내지 제4 게이트 라인들이 형성된 상기 베이스 기판 상에 투명 전극층이 형성된다. 상기 투명 전극층이 패터닝되어, 상기 서로 인접하는 제1 및 제2 게이트 라인들 및 상기 스토리지 라인 사이의 제1 화소 전극 및 상기 서로 인접하는 제3 및 제4 게이트 라인들 및 상기 스토리지 라인 사이의 제2 화소 전극이 형성된다.
일 실시예에 있어서, 상기 게이트 금속층이 패터닝되어, 상기 스토리지 라인 및 제1 내지 제4 게이트 라인들이 형성될 때, 상기 제1 및 제2 화소 전극들 사이에 스토리지부를 포함하도록 상기 스토리지 라인이 형성될 수 있다. 상기 투명 전극층이 패터닝되어, 상기 제1 및 제2 화소 전극들이 형성될 때, 상기 스토리지부와 부분적으로 중첩하도록 상기 제1 및 제2 화소 전극들 각각을 형성할 수 있다.
일 실시예에 있어서, 상기 스토리지 라인 및 제1 내지 제4 게이트 라인들이 형성된 상기 베이스 기판 상에 투명 전극층이 형성될 때, 상기 스토리지 라인 및 제1 내지 제4 게이트 라인들이 형성된 상기 베이스 기판 상에 데이터 금속층이 형성될 수 있다. 상기 데이터 금속층이 패터닝되어, 상기 제2 방향으로 연장하는 제1 데이터 라인, 상기 제1 데이터 라인과 평행하며 상기 제1 데이터 라인과 상기제1 및 제2 화소 전극들을 사이에 두고 이격되는 제2 데이터 라인, 상기 제1 데이터 라인으로부터 분기되며 상기 제1 및 제2 데이터 라인들 사이에 형성되는 상기 제1 화소 전극에 제1 극성의 데이터 신호를 제공하는 제1 소스 전극, 및 상기 제2 데이터 라인으로부터 분기되며 상기 제2 화소 전극에 상기 제1 극성과 반대되는 제2 극성의 데이터 신호를 제공하는 제2 소스 전극이 형성될 수 있다.
이와 같은 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법에 따르면, 데이터 구동부가 컬럼 반전 구동함으로써, 소비 전력을 감소시킬 수 있다.
또한, 서로 인접하는 제1 및 제2 데이터 라인들이 제2 방향으로 서로 인접한 제1 및 제2 화소 전극들에 서로 다른 극성의 데이터 신호를 제공함으로써, 세로줄 시인을 방지할 수 있다.
또한, 상기 제2 방향으로 서로 인접한 제1 및 제2 화소 전극들 사이에 스토리지 라인만 배치함으로써, 상기 대향 기판의 제1 스페이서가 상기 스토리지 라인에 대응하는 상기 어레이 기판의 상면 상에 접촉하는 면적을 증가시킬 수 있다. 따라서, 상기 표시 패널의 내성을 강화시킬 수 있다.
또한, 상기 대향 기판의 제2 스페이서를 인접하는 제1 및 제2 게이트 라인들 및 상기 인접하는 제1 및 제2 게이트 라인들 사이의 제1 이격 공간(S1)에 대응하도록 배치함으로써, 상기 제2 스페이서가 주변 환경 변화에 따라 상기 어레이 기판과 접촉되는 것을 방지할 수 있다. 따라서, 액정의 언필(unfill) 영역의 형성을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 포함하는 표시 장치의 블록도이다.
도 2는 도 1의 표시 장치의 어레이 기판의 평면도이다.
도 3은 도 1의 I-I 및 II-II을 따라 절단한 어레이 기판, 상기 어레이 기판에 대응하는 액정층 및 대향 기판의 단면도이다.
도 4a, 5a 및 6a는 도 1의 표시 패널의 어레이 기판의 제조 방법을 나타내는 평면도들이다.
도 4b, 5b, 6b 및 6c는 도 1의 표시 패널의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 포함하는 표시 장치의 블록도이다.
도 1을 참조하면, 본 실시예에 따른 표시 장치(1000)는 구동부(100) 및 표시 패널(200)을 포함한다.
상기 구동부(100)는 게이트 구동부(110) 및 데이터 구동부(120)를 포함한다. 상기 게이트 구동부(110)는 상기 표시 패널(200)의 게이트 라인들(GL)에 게이트 신호들을 순차적으로 제공한다.
상기 데이터 구동부(120)는 상기 표시 패널(200)의 데이터 라인들(DL)에 데이터 신호를 제공한다. 예를 들어, 상기 데이터 구동부(120)는 상기 데이터 라인들(DL) 각각에 양극성(+)의 데이터 신호 및 음극성(-)의 데이터 신호를 교번적으로 제공한다. 상기 데이터 구동부(120)는 제(2m-1) 프레임 동안 제(2n-1) 데이터 라인(DL2n-1)에 상기 양극성(+)의 데이터 신호 제공하고 제(2n) 데이터 라인(DL2n)에 상기 음극성(-)의 데이터 신호를 제공한다. 이어서, 상기 데이터 구동부(120)는 제(2m) 프레임 동안 제(2n-1) 데이터 라인(DL2n-1)에 상기 음극성(-)의 데이터 신호를 제공하고 제(2n) 데이터 라인(DL2n)에 상기 양극성(+)의 데이터 신호를 제공한다. 상기 데이터 구동부(110)는 상기 데이터 라인들(DL)에 연속되는 두 개의 프레임들 동안 서로 다른 극성의 데이터 신호들을 제공하여 상기 데이터 라인들(DL)을 컬럼(column) 반전 구동한다.
도 2는 도 1의 표시 장치의 어레이 기판의 평면도이다. 도 3은 도 1의 I-I 및 II-II을 따라 절단한 어레이 기판, 상기 어레이 기판에 대응하는 액정층 및 대향 기판의 단면도이다.
도 2 및 도 3을 참조하면, 상기 표시 패널(200)은 어레이 기판(300), 대향 기판(400) 및 액정층(500)을 포함한다.
상기 어레이 기판(300)은 제1 베이스 기판(310), 제1 내지 제4 게이트 라인들(GL1, GL2, GL3, GL4), 스토리지 라인(SL), 스토리지 전극(SE), 게이트 절연층(320), 제1 및 제2 데이터 라인들(DL1, DL2), 제1 및 제2 화소 전극들(PE1, PE2), 제1 및 제2 스위칭 소자들(SW1, SW2), 제1 및 제2 보상 게이트 전극들(CGE1, CGE2), 제1 및 제2 보상 데이터 전극들(CDE1, CDE2) 및 보호층(330)을 포함한다.
상기 제1 베이스 기판(310)은 화상을 표시하는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역으로 구분되고, 상기 표시 영역은 화소 전극들(PE1, PE2)이 배치되는 화소 영역(PX) 및 상기 화소 영역(PX)을 둘러싸는 배선 영역(LA)으로 구분될 수 있다.
상기 제1 내지 제4 게이트 라인들(GL1, GL2, GL3, GL4)은 상기 배선 영역(LA)에서 상기 제1 방향(D1)으로 연장된다. 상기 제1 및 제2 게이트 라인들(GL1, GL2)은 서로 인접한다. 서로 인접하는 제1 및 제2 게이트 라인들(GL1, GL2)은 상기 스토리지 라인(SL)과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 이격되고 상기 스토리지 라인(SL)과 평행한다. 상기 제3 및 제4 게이트 라인들(GL3, GL4)은 서로 인접한다. 서로 인접하는 상기 제3 및 제4 게이트 라인들(GL3, GL4)은 상기 스토리지 라인(SL)과 상기 제2 방향(D2)과 반대되는 방향으로 이격되고 상기 스토리지 라인(SL)과 평행한다. 설명의 편의를 위해, 서로 인접하는 제1 및 제2 게이트 라인들(GL1, GL2) 및 서로 인접하는 제3 및 제4 게이트 라인들(GL3, GL4)로 구분하여 설명하지만, 상기 서로 인접하는 제1 및 제2 게이트 라인들(GL1, GL2)은 상기 서로 인접하는 제3 및 제4 게이트 라인들(GL3, GL4)과 실질적으로 동일하다.
상기 제1 및 제2 게이트 라인들(GL1, GL2)은 후술될 서로 인접하는 제1 및 제2 데이터 라인들(DL1, DL2)과 함께 제1 이격 공간(S1)을 정의하고, 상기 제3 및 제4 게이트 라인들(GL3, GL4)은 상기 인접하는 제1 및 제2 데이터 라인들(DL1, DL2)과 함께 제2 이격 공간(S2)을 정의한다. 상기 제1 및 제2 이격 공간들(S1, S2) 중 적어도 하나는 상기 대향 기판(400)의 제2 스페이서(460)와 중첩한다.
상기 스토리지 라인(SL)은 상기 서로 인접하는 제1 및 제2 게이트 라인들(GL1, GL2) 및 상기 서로 인접하는 제3 및 제4 게이트 라인들(GL3, GL4) 사이에 형성된다. 상기 서로 인접하는 게이트 라인들과 상기 스토리지 라인(SL)은 교번적으로 형성될 수 있다. 예를 들어, 상기 서로 인접하는 게이트 라인들(GL1, GL2), 상기 스토리지 라인(SL), 상기 서로 인접하는 제3 및 제4 게이트 라인들(GL3, GL4), 상기 스토리지 라인(SL)으로 형성될 수 있다.
한편, 상기 스토리지 라인(SL) 상에는 게이트 절연층(320) 및 보호층(330)이 순차적으로 형성된다. 상기 스토리지 라인(SL)은 상기 제1 방향(D1)으로 서로 인접하는 제1 및 제2 데이터 라인들(DL1, DL2) 사이에 배치된 스토리지부(SLP)를 포함한다. 상기 스토리지부(SLP)는 상기 제1 및 제2 데이터 라인들(DL1, DL2) 사이에 배치되어 데이터 라인과 중첩되지 않으므로, 상기 스토리지 라인(SL)의 상부에는 상기 데이터 라인 등에 의한 단차가 형성되지 않는다.
한편, 상기 스토리지부(SLP)는 상기 보호층(330) 상에서 상기 제2 방향(D2)으로 서로 인접하는 제1 및 제2 화소 전극들(PE1, PE2) 사이에 배치되면서, 상기 스토리지부(SLP)가 상기 제1 및 제2 화소 전극들(PE1, PE2)과 부분적으로 중첩할 수 있다. 이때, 상기 스토리지부(SLP)와 상기 제1 및 제2 화소 전극들(PE1, PE2) 각각이 중첩하는 부분들은 스토리지 커패시턴스들이 형성될 수 있다. 이에 따라, 상기 대향 기판(400)의 제1 스페이서(450)는 상기 스토리지부(SLP)의 상부에서 상기 스토리지부(SLP)와 부분적으로 중첩하는 상기 제1 및 제2 화소 전극들(PE1, PE2) 및 상기 제1 및 제2 화소 전극들(PE1, PE2)에 의해 노출된 보호층(330)과 중첩한다.
상기 하나의 스토리지부(SLP)가 상기 제1 및 제2 화소 전극들(PE1, PE2) 각각과 스토리지 커패시터들을 형성함으로써, 종래에 비해, 상기 제1 베이스 기판(310) 상에서 차지하는 상기 스토리지 라인(SL)의 전체 면적은 줄어들어 상기 화소 영역(PX)의 개구율을 감소시키지 않을 수 있다.
상기 제1 및 제2 화소 전극들(PE1, PE2) 각각이 상기 스토리지부(SLP)와 부분적으로 중첩할 때, 상기 제1 및 제2 화소 전극들(PE1, PE2) 각각은 상기 보호층(330) 상에 약 450ㅕ의 두께를 가지므로, 상기 제1 및 제2 화소 전극들(PE1, PE2)과 상기 보호층(330) 간의 단차는 상기 어레이 기판(300)과 상기 대향 기판(400)의 결합시 상기 어레이 기판(300)을 향해 상기 대향 기판(400)에 가해지는 압력에 의해 무시할 수 있는 정도이다. 따라서, 상기 제1 스페이서(450)의 상면의 대부분은 상기 스토리지 라인(SL)과 중첩하는 상기 제1 및 제2 화소 전극들(PE1, PE2) 및 보호층(330)과 접촉하여 상기 표시 패널(200)의 내성을 강화시킬 수 있다.
이에 따라, 상기 제1 및 제2 화소 전극들(PE1, PE2)과 상기 스토리지 라인(SL)은 스토리지 커패시터를 형성함과 동시에, 상기 제1 스페이서(450)가 상기 스토리지 라인(SL) 상부에 안착할 수 있는 안착 면적을 확보할 수 있다. 상기 제1 스페이서(450)의 제1 면의 대부분이 상대적으로 평탄한 상기 스토리지 라인(SL) 상부에 안착함으로써 상기 어레이 기판(300)과 상기 대향 기판(400) 간의 셀갭을 일정하게 유지하고, 상기 표시 패널(200)의 내성을 향상시킬 수 있다.
이와 다르게, 상기 스토리지부(SLP)가 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이에 배치되지만, 상기 제1 및 제2 화소 전극들(PE1, PE2)과 중첩하지 않을 수 있다.
한편, 상기 스토리지부(SLP)는 평면상 사각 형상, 오각 형상, 원 형상, 타원 형상 등 다양한 형상을 가질 수 있다.
상기 스토리지 전극들(SE)은 상기 스토리지 라인(SL)으로부터 상기 제2 방향(D2) 및 상기 제2 방향(D2)에 반대되는 방향으로 연장되어 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)과 부분적으로 중첩할 수 있다. 이에 따라, 상기 스토리지 전극들(SE)은 상기 제1 및 제2 화소 전극들(PE1, PE2)과 스토리지 커패시턴스들을 각각 형성할 수 있다.
상기 스토리지 전극들(SE)은 도 2에 도시된 바와 같이 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩할 수 있다. 반면, 상기 제1 및 제2 데이터 라인들(DL1, DL2)와 중첩하는 상기 스토리지 전극들(SE)은 제거되고, 상기 제1 및 제2 화소 전극들(PE1, PE2)과 중첩하는 상기 스토리지 전극들(SE)만 남길 수도 있다.
상기 제1 화소 전극(PE1)은 상기 서로 인접하는 제1 및 제2 게이트 라인들(GL1, GL2) 및 상기 스토리지 라인(SL) 사이에 배치되고, 상기 제2 화소 전극(PE2)은 상기 스토리지 라인(SL) 및 상기 서로 인접하는 제3 및 제4 게이트 라인들(GL3, GL4) 사이에 배치된다. 상기 제1 화소 전극(PE1)은 상기 인접하는 제1 및 제2 게이트 라인들(GL1, GL2) 중 상기 스토리지 라인(SL)에 상대적으로 인접하게 배치된 제2 게이트 라인(GL2)에 전기적으로 연결된 제1 스위칭 소자(SW1)에 의해 구동되고, 상기 제2 화소 전극(PE2)은 상기 인접하는 제3 및 제4 게이트 라인들(GL3, GL4) 중 상기 스토리지 라인(SL)에 상대적으로 인접하게 배치된 제3 게이트 라인(GL2)에 전기적으로 연결된 제2 스위칭 소자(SW2)에 의해 구동된다.
상기 제1 및 제2 데이터 라인들(DL1, DL2) 은 상기 배선 영역(LA)에서 상기 제2 방향(D2)으로 연장된다. 상기 제1 및 제2 데이터 라인들(DL1, DL2) 사이에는 상기 제1 및 제2 화소 전극들(PE1, PE2)이 배치된다.
상기 제1 화소 전극(PE1)은 제(2m-1) 프레임 동안 상기 제1 데이터 라인(DL1)에 전기적으로 연결된 제1 스위칭 소자(SW1)로부터 양극성(+)의 데이터 신호를 제공받을 수 있다. 상기 제2 화소 전극(PE2)은 상기 제(2m-1) 프레임 동안 상기 제2 데이터 라인(DL2)에 전기적으로 연결된 제2 스위칭 소자(SW2)로부터 음극성(-)의 데이터 신호를 제공받을 수 있다. 또한, 상기 제1 화소 전극(PE1)은 상기 제(2m-1) 프레임에 연속되는 제(2m) 프레임 동안 상기 제1 데이터 라인(DL1)에 전기적으로 연결된 제1 스위칭 소자(SW1)로부터 음극성(-)의 데이터 신호를 제공받을 수 있다.
상기 제2 화소 전극(PE2)은 상기 제(2m) 프레임 동안 상기 제2 데이터 라인(DL2)에 전기적으로 연결된 제2 스위칭 소자(SW2)로부터 양극성(+)의 데이터 신호를 제공받을 수 있다. 즉, 상기 제2 방향(D2)으로 인접하는 상기 제1 및 제2 화소 전극들(PE1, PE2)은 프레임마다 서로 다른 데이터 라인으로부터 서로 다른 극성의 데이터 신호들을 제공받는다. 이와 같이, 상기 제1 및 제2 데이터 라인들(DL1, DL2) 각각은 상기 데이터 구동부(120)가 컬럼 반전 구동함으로써, 하나의 프레임당 하나의 극성을 화소 전극들에 제공하지만, 상기 제1 및 제2 데이터 라인들(DL1, DL2) 각각은 실질적으로 서로 다른 열들의 화소 전극들에 교번적으로 연결되어, 상기 표시 패널(200)은 도트 반전 구동시와 동일하게 표시된다.
즉, 상기 제1 데이터 라인(DL1)은 상기 데이터 신호를 제1 열에 배치된 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)에 순차적으로 제공하지 않고, 상기 데이터 신호를 상기 제1 열에 배치된 상기 제1 화소 전극(PE1) 및 상기 제1 열에 인접한 제2 열에 배치된 상기 제2 화소 전극(PE2)에 지그재그(zigzag) 형태로 제공함으로써, 소비 전력을 감소시키면서, 세로 줄무늬(vertical stripe)의 시인을 방지할 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제2 게이트 라인(GL2)으로부터 분기된 제1 게이트 전극(GE1), 상기 제1 데이터 라인(DL1)으로부터 분기된 제1 소스 전극(SE1) 및 상기 제1 소스 전극(SE1)과 이격된 제1 드레인 전극(DE1)을 포함한다. 상기 제2 스위칭 소자(SW2)는 상기 제3 게이트 라인(GL3)으로부터 분기된 제2 게이트 전극(GE2), 상기 제2 데이터 라인(DL2)으로부터 분기된 제2 소스 전극(SE2) 및 상기 제2 소스 전극(SE2)과 이격된 제2 드레인 전극(DE2)을 포함한다.
상기 제1 보상 게이트 전극(CGE1)은 상기 제2 게이트 라인(GL2)으로부터 분기되고, 상기 제1 게이트 전극(GE1)과 이격된다. 상기 제2 보상 게이트 전극들(CGE2)은 상기 제3 게이트 라인(GL3)으로부터 분기되고, 상기 제2 게이트 전극(GE2)과 이격된다.
상기 제1 보상 데이터 전극(CDE1)은 상기 제1 드레인 전극(DE1)으로부터 연장되고 상기 제1 보상 게이트 전극(CGE1)과 중첩하여 상기 제1 보상 커패시터(CC1)를 형성한다. 상기 제2 보상 데이터 전극(CDE2)은 상기 제2 드레인 전극(DE2)으로부터 연장되고 상기 제2 보상 게이트 전극(CGE2)과 중첩하여 상기 제2 보상 커패시터(CC2)를 형성한다. 따라서, 상기 제1 및 제2 보상 커패시터들(CC1, CC2)은 상기 제1 내지 제4 게이트 라인들(GL1, GL2, GL3, GL4)을 포함하는 게이트 패턴 및 상기 제1 및 제2 데이터 라인(DL1, DL2)을 포함하는 데이터 패턴이 미스얼라인(misalign)될 경우, 상기 제1 및 제2 게이트 전극들(GE1, GE2)과 상기 제1 및 제2 소스 전극들(SE1, SE2) 간의 기생 커패시턴스를 각각 보상할 수 있다.
상기 대향 기판(400)은 제2 베이스 기판(410), 차광부(420), 컬러 필터층(430), 공통 전극(440), 제1 스페이서(450) 및 제2 스페이서(460)를 포함한다.
상기 차광부(420)는 상기 제2 베이스 기판(410) 상에 배치된다. 상기 차광부는 상기 화소 영역(PX)을 둘러싸는 상기 배선 영역(LA)을 따라 배치되어, 상기 화소 영역들(PX) 간의 빛샘을 방지할 수 있다. 상기 차광부(420)는 상기 화소 영역(PX)과 부분적으로 중첩할 수 있다.
상기 컬러 필터층(430)은 상기 차광부(420)가 형성된 상기 제2 베이스 기판(410) 상에 형성된다. 상기 컬러 필터층(430)은 적색, 녹색 및 청색 컬러 필터들을 포함할 수 있다.
상기 공통 전극(440)은 상기 컬러 필터층(420) 상에 형성되어 상기 화소 전극(PE)과 마주본다. 상기 공통 전극(440)은 상기 공통 전극(440)은 상기 화소 전극(PE)과 상기 액정층(500)과 함께 액정 커패시터를 형성한다. 상기 대향 기판(400)은 상기 컬러 필터층(430) 및 상기 공통 전극(440) 사이에 평탄화층을 더 포함할 수 있다.
상기 제1 및 제2 스페이서들(450, 460)은 상기 배선 영역(LA)에 배치될 수 있다. 예를 들어, 상기 제1 스페이서(450)는 상기 스토리지 라인(SL)이 배치되는 배선 영역(LA)에 배치된다. 상기 제1 스페이서(450)는 상기 어레이 기판(300)과 상기 대향 기판(400)이 결합시, 상기 제1 스페이서(450)의 제1 면이 상기 어레이 기판(300)의 상면과 접촉하도록 상기 제2 스페이서(450)보다 높은 높이를 갖는다. 따라서, 상기 제1 스페이서(450)는 상기 어레이 기판(300)과 상기 대향 기판(400) 간의 셀갭을 균일하게 유지할 수 있다.
상기 제1 스페이서(450)의 상면은 도 3에 도시된 바와 같이, 상기 스토리지 라인(SL)에 대응하는 상기 인접하는 제1 및 제2 화소 전극들(PE1, PE2) 및 상기 인접하는 제1 및 제2 화소 전극들(PE1, PE2)에 의해 노출된 보호층(330)과 접촉할 수 있다. 상기 인접하는 제1 및 제2 화소 전극들(PE1, PE2)과 상기 인접하는 제1 및 제2 화소 전극들(PE1, PE2) 사이의 보호층(330) 간의 단차는 공정시 상기 표시 패널(200)에 가해지는 압력 또는 온도 등에 따라 실질적으로 무시할 정도로 작다. 따라서, 상기 제1 스페이서(450)의 상면의 대부분은 비교적 평탄한 상기 스토리지 라인(SL) 상부와 접촉하여 상기 표시 패널(200)의 내성을 향상시킬 수 있다.
상기 제2 스페이서(460)의 상면은 상기 제1 및 제2 게이트 라인들(GL1, GL2)이 배치되는 배선 영역(LA) 및 상기 제3 및 제4 게이트 라인들(GL3, GL4)이 배치되는 배선 영역(LA) 중 적어도 하나와 대향한다. 즉, 상기 제2 스페이서(460)의 상면은 상기 제1 및 제2 게이트 라인들(GL1, GL2) 및 상기 제1 이격 공간(S1)과 대향하거나, 제1 및 제2 게이트 라인들(GL1, GL2) 및 상기 제2 이격 공간(S2)과 대향할 수 있다.
상기 제1 내지 제4 게이트 라인들(GL1, GL2, GL3, GL4)이 배치되는 배선 영역(LA)은 데이터 배선 등을 포함하는 데이터 패턴에 의한 단차가 형성되지 않으므로, 상기 표시 패널(200)이 압력 및 온도 등의 외부 영향으로 수축되더라도, 상기 제2 스페이서(460)가 데이터 라인 등의 데이터 패턴과 접촉하지 않을 수 있다. 또한, 상기 제1 내지 제4 게이트 라인들(GL1, GL2, GL3, GL4)이 배치되는 배선 영역(LA)은 상기 제1 및 제2 화소 전극들(PE1, PE2)로부터 충분한 이격 거리를 가지므로, 상기 표시 패널(200)의 개구율에 영향을 미치지 않는다.
상기 제2 스페이서(460)는 상기 액정층(500)의 액정이 상기 표시 패널(200) 내에 균일하게 충진되도록 한다. 상기 제2 스페이서(460)의 개수는 상기 제1 스페이서(450)의 개수보다 많은 것이 바람직하다.
상기 제1 및 제2 스페이서들(450, 460)은 기둥 형상을 가질 수 있다. 상기 제1 및 제2 스페이서들(450, 460)는 공정에 따라 상기 대향 기판(400)으로부터 상기 어레이 기판(300)으로 갈수록 테이퍼진(tapered) 형상을 가질 수 있다.
도 4a, 5a 및 6a는 도 1의 표시 패널의 어레이 기판의 제조 방법을 나타내는 평면도들이다. 도 4b, 5b, 6b 및 6c는 도 1의 표시 패널의 제조 방법을 나타내는 단면도들이다.
도 4a 및 도 4b를 참조하면, 제1 베이스 기판(310) 상에 게이트 금속층을 증착한다. 상기 게이트 금속층은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 또는 이들의 합금 등을 포함할 수 있다. 상기 게이트 금속층이 형성된 상기 제1 베이스 기판(310) 상에 포토레지스트층을 증착한다. 상기 포토레지스트층이 형성된 상기 제1 베이스 기판(310) 상부에 투과부 및 차단부를 갖는 마스크를 배치하고, 상기 게이트 금속층을 패터닝하여 게이트 패턴을 형성한다.
상기 게이트 패턴은 제1 방향(D1)으로 연장된 인접하는 제1 및 제2 게이트 라인들(GL1, GL2), 상기 인접하는 제1 및 제2 게이트 라인들(GL1, GL2)과 이격되고 평행하며 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 인접하는 제1 및 제2 화소 전극들(PE1, PE2)과 부분적으로 중첩하는 스토리지부(SLP)를 갖는 스토리지 라인(SL), 상기 스토리지 라인(SL)으로부터 분기된 스토리지 전극(SE), 상기 제1 및 제2 게이트 라인들(GL1, GL2)으로부터 분기된 제1 및 제2 게이트 전극들(GE1, GE2) 및 상기 제1 및 제2 게이트 전극들(GE1, GE2)과 이격된 제1 및 제2 보상 게이트 전극들(CGE1, CGE2)을 포함한다. 상기 인접하는 제1 및 제2 게이트 라인들(GL1, GL2)은 서로 이격되어 후술될 인접하는 제1 및 제2 데이터 라인들(DL1, DL2)과 함께 제1 이격 공간(S1)을 정의한다.
상기 게이트 패턴이 형성된 상기 제1 베이스 기판(310) 상에 게이트 절연층(320), 반도체층(321) 및 오믹 콘택층(322)을 순차적으로 증착한다. 이어서, 상기 반도체층(321) 및 상기 오믹 콘택층(322)을 패터닝한다. 상기 게이트 절연층(320)은 상기 게이트 패턴과 후술될 데이터 패턴을 전기적으로 절연한다.
도 5a 및 도 5b를 참조하면, 상기 반도체층(321) 및 상기 오믹 콘택층(322)이 형성된 상기 제1 베이스 기판(310) 상에 데이터 금속층을 증착한다. 상기 데이터 금속층은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo) 또는 이들의 합금 등을 포함할 수 있다. 상기 데이터 금속층이 형성된 상기 제1 베이스 기판(310) 상에 포토레지스트층을 증착한다. 상기 포토레지스트층이 형성된 상기 제1 베이스 기판(310) 상부에 투과부 및 차단부를 갖는 마스크를 배치하고, 상기 데이터 금속층을 패터닝하여 데이터 패턴을 형성한다.
상기 데이터 패턴은 상기 제2 방향(D2)으로 연장된 제1 및 제2 데이터 라인들(DL1, DL2), 상기 제1 및 제2 데이터 라인들(DL1, DL2)로부터 분기된 제1 및 제2 소스 전극들(SE1, SE2), 상기 제1 및 제2 소스 전극들(SE1, SE2)과 이격된 제1 및 제2 드레인 전극들(DE1, DE2) 및 상기 제1 및 제2 드레인 전극들(DE1, DE2)로부터 상기 제1 및 제2 보상 게이트 전극들(CGE1, CGE2)을 향해 연장되어 상기 제1 및 제2 보상 게이트 전극들(CGE1, CGE2)과 함께 제1 및 제2 보상 커패시터들(CC1, CC2)를 형성하는 제1 및 제2 보상 데이터 전극들(CDE1, CDE2)을 포함한다. 상기 데이터 패턴이 형성된 상기 제1 베이스 기판(310) 상에 보호층(330)을 증착한다. 상기 보호층(330)이 형성된 상기 제1 베이스 기판(310) 상부에 투과부 및 차단부를 갖는 마스크를 배치하고, 상기 보호층(330)을 패터닝하여, 상기 제1 및 제2 드레인 전극들(DE1, DE2)을 노출하는 제1 및 제2 컨택홀들(H1, H2)을 형성한다.
도 6a 및 도 6b를 참조하면, 상기 제1 및 제2 컨택홀들(H1, H2)이 형성된 상기 보호층(330) 상에 투명 전극층을 증착한다. 상기 투명 전극층이 형성된 상기 제1 베이스 기판(310) 상에 포토레지스트층을 증착한다. 상기 포토레지스트층이 형성된 상기 제1 베이스 기판(310) 상부에 투과부 및 차단부를 갖는 마스크를 배치한다. 상기 마스크가 배치된 상기 제1 베이스 기판(310) 상부에 광을 조사하여 상기 투명 전극층을 패터닝하여 상기 제1 및 제2 컨택홀들(H1, H2)을 통해 상기 드레인 전극(DE)과 전기적으로 연결되고, 상기 스토리지 라인(SL) 및 상기 스토리지 전극(SE)과 부분적으로 중첩하는 제1 및 제2 화소 전극들(PE1, PE2)을 형성한다. 따라서, 상기 제1 베이스 기판(310) 상에 게이트 패턴, 게이트 절연층(320), 데이터 패턴, 보호층(330) 및 제1 및 제2 화소 전극들(PE1, PE2)이 형성된 어레이 기판(300)을 형성한다.
도 6c를 참조하면, 상기 어레이 기판(300)을 접착제 또는 실재에 의해 상기 스토리지 라인(SL)에 대응하는 제1 스페이서(450) 및 상기 인접하는 제1 및 제2 게이트 라인들(GL1, GL2) 및 상기 제1 이격 공간(S1)에 대응하는 제2 스페이서(460)가 형성된 대향 기판(400)과 결합한다. 상기 어레이 기판(300)과 상기 대향 기판(400) 사이에는 액정이 주입하여 액정층(500)을 형성한다. 상기 어레이 기판(300)을 향해 상기 대향 기판(400)에 압력(P)을 가하여, 상기 어레이 기판(300) 및 상기 대향 기판(400)을 결합하고 상기 액정층(500)의 언필(unfill) 영역을 제거한다. 따라서, 상기 제1 스페이서(450)의 제1 면이 상기 스토리지 라인(SL)에 대응하는 상기 어레이 기판(300)의 상면과 접촉하고, 상기 제2 스페이서(460)가 상기 인접하는 제1 및 제2 게이트 라인들(GL1, GL2) 및 상기 제1 이격 공간(S)에 대응하는 표시 패널(200)을 형성한다.
이와 다르게, 상기 어레이 기판(300)의 상의 주변 영역에 접착제 또는 실재를 형성하고, 상기 접착제 또는 실재 내에 액정을 적하하여 액정층(500)을 형성한다. 이어서, 상기 액정층(500)이 형성된 어레이 기판(300)을 상기 스토리지 라인(SL)에 대응하는 제1 스페이서(450) 및 상기 인접하는 제1 및 제2 게이트 라인들(GL1, GL2) 및 상기 제1 이격 공간(S1)에 대응하는 제2 스페이서(460)가 형성된 대향 기판(400)과 결합한다. 상기 어레이 기판(300)을 향해 상기 대향 기판(400)에 압력(P)을 가하여, 상기 어레이 기판9300) 및 상기 대향 기판(400)을 결합하고 상기 액정층(500)의 언필 영역을 제거한다. 따라서, 상기 제1 스페이서(450)의 제1 면이 상기 스토리지 라인(SL)에 대응하는 상기 어레이 기판(300)의 상면과 접촉하는 표시 패널(200)을 형성한다.
본 실시예에 따르면, 상기 표시 장치(1000)는 상기 데이터 구동부(120)가 컬럼 반전 구동하지만, 상기 제2 방향(D2)으로 인접하는 제1 및 제2 화소 전극들(PE1, PE2)이 서로 다른 극성의 데이터 신호를 제공받음으로써, 소비 전력을 감소시키면서, 동시에 세로줄 시인을 방지할 수 있다.
또한, 상기 대향 기판(400)의 제1 스페이서(450)의 제1 면 대부분이 상기 스토리지 라인(SL)에 대응하는 상기 어레이 기판(300)의 상면에 접촉함으로써, 상기 표시 패널(200)의 내성을 향상시킬 수 있다.
본 발명에 따르면, 데이터 구동부가 컬럼 반전 구동함으로써, 소비 전력을 감소시킬 수 있다.
또한, 서로 인접하는 제1 및 제2 데이터 라인들이 제2 방향으로 서로 인접한 제1 및 제2 화소 전극들에 서로 다른 극성의 데이터 신호를 제공함으로써, 세로줄 시인을 방지할 수 있다.
또한, 상기 제2 방향으로 서로 인접한 제1 및 제2 화소 전극들 사이에 스토리지 라인만 배치함으로써, 상기 대향 기판의 제1 스페이서가 상기 스토리지 라인에 대응하는 상기 어레이 기판의 상면 상에 접촉하는 면적을 증가시킬 수 있다. 따라서, 상기 표시 패널의 내성을 강화시킬 수 있다.
또한, 상기 대향 기판의 제2 스페이서를 인접하는 제1 및 제2 게이트 라인들 및 상기 인접하는 제1 및 제2 게이트 라인들 사이의 제1 이격 공간(S1)에 대응하도록 배치함으로써, 상기 제2 스페이서가 주변 환경 변화에 따라 상기 어레이 기판과 접촉되는 것을 방지할 수 있다. 따라서, 액정의 언필(unfill) 영역의 형성을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 구동부 200: 표시 패널
300: 어레이 기판 SL: 스토리지 라인
GL1, GL2, GL3, GL4: 제1 내지 제4 게이트 라인들
SLP: 스토리지부 DL1, DL2: 제1 및 제2 데이터 라인들
SW1, SW2: 제1 및 제2 스위칭 소자들
PE1, PE2: 제1 및 제2 화소 전극들
CGE1, CGE2: 보상 게이트 전극
CDE1, CDE2: 보상 데이터 전극
CC1, CC2: 보상 커패시터

Claims (22)

  1. 베이스 기판;
    상기 베이스 기판 상에서 제1 방향으로 연장된 스토리지 라인;
    상기 스토리지 라인과 평행하며, 서로 인접하고 서로 연결되지 않는 제1 및 제2 게이트 라인들;
    상기 스토리지 라인과 평행하며, 서로 인접하고 서로 연결되지 않는 제3 및 제4 게이트 라인들;
    상기 제1 및 제2 게이트 라인들 및 상기 스토리지 라인 사이에 형성되는 제1 화소 전극; 및
    상기 제3 및 제4 게이트 라인들 및 상기 스토리지 라인 사이에 형성되는 제2 화소 전극을 포함하는 어레이 기판.
  2. 제1항에 있어서, 상기 스토리지 라인은 상기 제1 및 제2 화소 전극들 사이에 형성되는 스토리지부를 갖는 것을 특징으로 하는 어레이 기판.
  3. 제2항에 있어서, 상기 스토리지부는 상기 제1 및 제2 화소 전극들 각각과 부분적으로 중첩하는 것을 특징으로 하는 어레이 기판.
  4. 제1항에 있어서,
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 데이터 라인;
    상기 제1 데이터 라인과 평행하며, 상기 제1 데이터 라인과 상기 제1 및 제2 화소 전극들을 사이에 두고 이격되는 제2 데이터 라인;
    상기 제1 화소 전극에 전기적으로 연결되고, 상기 제1 데이터 라인으로부터 분기된 제1 소스 전극을 갖는 제1 스위칭 소자; 및
    상기 제2 화소 전극에 전기적으로 연결되고, 상기 제2 데이터 라인으로부터 분기된 제2 소스 전극을 갖는 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 어레이 기판.
  5. 제4항에 있어서, 상기 제1 데이터 라인은 제1 프레임 동안 제1 극성의 데이터 신호를 제공하고, 상기 제2 데이터 라인은 상기 제1 프레임 동안 상기 제1 극성에 반대되는 제2 극성의 데이터 신호를 제공하는 것을 특징으로 하는 어레이 기판.
  6. 제4항에 있어서, 상기 제1 소스 전극과 이격된 상기 제1 스위칭 소자의 제1 드레인 전극으로부터 연장된 제1 보상 데이터 전극;
    상기 제2 게이트 라인으로부터 분기되고, 상기 제1 보상 데이터 전극 하부에 형성되는 제1 보상 게이트 전극;
    상기 제2 소스 전극과 이격된 상기 제2 스위칭 소자의 제2 드레인 전극으로부터 연장된 제2 보상 데이터 전극; 및
    상기 제3 게이트 라인으로부터 분기되고, 상기 제2 보상 데이터 전극 하부에 형성되는 제2 보상 게이트 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
  7. 제4항에 있어서, 상기 제1 및 제2 게이트 라인들 및 상기 제1 및 제2 데이터 라인들에 의해 제1 이격 공간이 정의되고, 상기 제3 및 제4 게이트 라인들 및 상기 제1 및 제2 데이터 라인들에 의해 제2 이격 공간이 정의되는 것을 특징으로 하는 어레이 기판.
  8. 제1항에 있어서, 상기 스토리지 라인으로부터 상기 제1 화소 전극을 향하여 연장되어 상기 제1 화소 전극과 부분적으로 중첩하는 제1 스토리지 전극; 및
    상기 스토리지 라인으로부터 상기 제2 화소 전극을 향하여 연장되어 상기 제2 화소 전극과 부분적으로 중첩하는 제2 스토리지 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
  9. 베이스 기판, 상기 베이스 기판 상에서 제1 방향으로 연장하는 스토리지 라인, 상기 스토리지 라인과 평행하며 서로 인접하고 서로 연결되지 않는 제1 및 제2 게이트 라인들, 상기 스토리지 라인과 평행하며 서로 인접하고 서로 연결되지 않는 제3 및 제4 게이트 라인들, 상기 제1 및 제2 게이트 라인들 및 상기 스토리지 라인 사이에 형성되는 제1 화소 전극 및 상기 제3 및 제4 게이트 라인들 및 상기 스토리지 라인 사이에 형성되는 제2 화소 전극을 포함하는 어레이 기판; 및
    상기 어레이 기판에 대향하는 대향 기판을 포함하는 표시 패널.
  10. 제9항에 있어서, 상기 스토리지 라인은 상기 제1 및 제2 화소 전극들 사이에 형성되는 스토리지부를 갖는 것을 특징으로 하는 표시 패널.
  11. 제10항에 있어서, 상기 대향 기판은 상기 스토리지부와 중첩되도록 형성되어, 상기 어레이 기판 및 상기 대향 기판 간의 셀갭을 유지하는 제1 스페이서를 포함하는 것을 특징으로 하는 표시 패널.
  12. 제11항에 있어서, 상기 스토리지부 상에 형성되는 보호층을 더 포함하고,
    상기 제1 및 제2 화소 전극들은 상기 보호층 상에 이격되도록 형성되어 각각이 상기 스토리지부와 부분적으로 중첩하는 것을 특징으로 하는 것을 특징으로 하는 표시 패널.
  13. 제12항에 있어서, 상기 제1 스페이서는 상기 제1 및 제2 화소 전극들 및 상기 제1 및 제2 화소 전극들에 의해 노출된 상기 보호층과 접촉하는 것을 특징으로 하는 표시 패널.
  14. 제9항에 있어서, 상기 어레이 기판은,
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 데이터 라인;
    상기 제1 데이터 라인과 평행하며, 상기 제1 데이터 라인과 상기 제1 및 제2 화소 전극들을 사이에 두고 이격되는 제2 데이터 라인;
    상기 제1 화소 전극에 전기적으로 연결되고, 상기 제1 데이터 라인으로부터 분기된 제1 소스 전극을 갖는 제1 스위칭 소자; 및
    상기 제2 화소 전극에 전기적으로 연결되고, 상기 제2 데이터 라인으로부터 분기된 제2 소스 전극을 갖는 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 패널.
  15. 제14항에 있어서, 상기 제1 및 제2 게이트 라인들 및 상기 제1 및 제2 데이터 라인들에 의해 제1 이격 공간이 정의되고, 상기 제3 및 제4 게이트 라인들 및 상기 제1 및 제2 데이터 라인들에 의해 제2 이격 공간이 정의되며,
    상기 대향 기판은 상기 제1 및 제2 이격 공간들 중 적어도 하나와 중첩되며 상기 어레이 기판에 대향하는 제2 스페이서를 포함하는 것을 특징으로 하는 표시 패널.
  16. 제15항에 있어서, 상기 스토리지 라인은 상기 제1 및 제2 화소 전극들 사이에 형성되는 스토리지부를 갖고,
    상기 스토리지부 상에 형성되는 보호층을 더 포함하고,
    상기 제2 스페이서는 상기 보호층과 이격되는 것을 특징으로 하는 표시 패널.
  17. 제14항에 있어서, 상기 제1 데이터 라인은 제1 프레임 동안 제1 극성의 데이터 신호를 제공하고, 상기 제2 데이터 라인은 상기 제1 프레임 동안 상기 제1 극성에 반대되는 제2 극성의 데이터 신호를 제공하는 것을 특징으로 하는 표시 패널.
  18. 베이스 기판 상에 게이트 금속층을 형성하는 단계;
    상기 게이트 금속층을 패터닝하여, 제1 방향으로 연장하는 스토리지 라인, 상기 스토리지 라인과 평행하며 서로 인접하고 서로 연결되지 않는 제1 및 제2 게이트 라인들 및 상기 스토리지 라인과 평행하며 서로 인접하고 서로 연결되지 않는 제3 및 제4 게이트 라인들을 형성하는 단계; 및
    상기 스토리지 라인 및 제1 내지 제4 게이트 라인들이 형성된 상기 베이스 기판 상에 투명 전극층을 형성하는 단계;
    상기 투명 전극층을 패터닝하여, 상기 제1 및 제2 게이트 라인들 및 상기 스토리지 라인 사이의 제1 화소 전극 및 상기 제3 및 제4 게이트 라인들 및 상기 스토리지 라인 사이의 제2 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  19. 제18항에 있어서, 상기 게이트 금속층을 패터닝하여, 상기 스토리지 라인 및 제1 내지 제4 게이트 라인들을 형성하는 단계는,
    상기 제1 및 제2 화소 전극들 사이에 스토리지부를 포함하도록 상기 스토리지 라인을 형성하는 것을 특징으로 하며,
    상기 투명 전극층을 패터닝하여, 상기 제1 및 제2 화소 전극들을 형성하는 단계는,
    상기 스토리지부와 부분적으로 중첩하도록 상기 제1 및 제2 화소 전극들 각각을 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  20. 제18항에 있어서, 상기 스토리지 라인 및 제1 내지 제4 게이트 라인들이 형성된 상기 베이스 기판 상에 투명 전극층을 형성하는 단계는,
    상기 스토리지 라인 및 제1 내지 제4 게이트 라인들이 형성된 상기 베이스 기판 상에 데이터 금속층을 형성하는 단계; 및
    상기 데이터 금속층을 패터닝하여, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 데이터 라인, 상기 제1 데이터 라인과 평행하며 상기 제1 데이터 라인과 상기 제1 및 제2 화소 전극들을 사이에 두고 이격되는 제2 데이터 라인, 상기 제1 데이터 라인으로부터 분기되며 상기 제1 및 제2 데이터 라인들 사이에 형성되는 상기 제1 화소 전극에 제1 극성의 데이터 신호를 제공하는 제1 소스 전극, 및 상기 제2 데이터 라인으로부터 분기되며 상기 제2 화소 전극에 상기 제1 극성과 반대되는 제2 극성의 데이터 신호를 제공하는 제2 소스 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  21. 삭제
  22. 삭제
KR1020110017197A 2011-02-25 2011-02-25 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법 KR101758785B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110017197A KR101758785B1 (ko) 2011-02-25 2011-02-25 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법
US13/344,268 US8791472B2 (en) 2011-02-25 2012-01-05 Array substrate, a display panel having the array substrate and a method of manufacturing the array substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110017197A KR101758785B1 (ko) 2011-02-25 2011-02-25 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120097775A KR20120097775A (ko) 2012-09-05
KR101758785B1 true KR101758785B1 (ko) 2017-07-18

Family

ID=46718378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110017197A KR101758785B1 (ko) 2011-02-25 2011-02-25 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8791472B2 (ko)
KR (1) KR101758785B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102289275B1 (ko) * 2015-01-09 2021-08-12 삼성디스플레이 주식회사 액정 표시 장치
CN104730793B (zh) * 2015-04-15 2018-03-20 合肥京东方光电科技有限公司 像素结构及其驱动方法、显示面板和显示装置
CN114911104B (zh) * 2022-05-26 2023-11-17 成都京东方光电科技有限公司 显示面板及其制作方法、以及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060176434A1 (en) * 2005-02-07 2006-08-10 Samsung Electronics Co., Ltd. Display apparatus and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375737B1 (ko) 1999-06-25 2003-03-15 비오이 하이디스 테크놀로지 주식회사 액티브 매트릭스형 액정 표시 장치
KR20020010209A (ko) 2000-07-27 2002-02-04 윤종용 화소 배열 구조 및 이를 포함하는 액정 표시 장치용 기판
JP4688006B2 (ja) 2008-07-18 2011-05-25 ソニー株式会社 表示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060176434A1 (en) * 2005-02-07 2006-08-10 Samsung Electronics Co., Ltd. Display apparatus and method of manufacturing the same

Also Published As

Publication number Publication date
US20120217514A1 (en) 2012-08-30
KR20120097775A (ko) 2012-09-05
US8791472B2 (en) 2014-07-29

Similar Documents

Publication Publication Date Title
KR101717076B1 (ko) 네로우 베젤 타입 어레이 기판 및 이를 구비한 액정표시장치
JP6412318B2 (ja) 液晶表示装置
KR102021106B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
US8471974B2 (en) Array substrate, display panel having the same and method of manufacturing the same
CN101685232B (zh) 阵列基底及其制造方法、采用该阵列基底的液晶显示装置
KR20150070776A (ko) 표시 장치
US9235091B2 (en) Liquid crystal display device and manufacturing method thereof
KR20140095820A (ko) 박막 트랜지스터 기판, 그것의 제조 방법 및 그것을 포함하는 표시 장치
WO2012144174A1 (ja) 液晶表示装置
KR101799938B1 (ko) 액정표시장치
KR101758785B1 (ko) 어레이 기판, 이를 갖는 표시 패널 및 이의 제조 방법
JP4092309B2 (ja) 液晶表示装置
US20150198843A1 (en) Display device and method of manufacturing the same
US9459502B2 (en) Liquid crystal display device
US9810936B2 (en) Display panel
KR20180135529A (ko) 표시 장치
KR102420997B1 (ko) 표시 장치
JP2001154205A (ja) アクティブマトリクス型の液晶表示装置
KR101024642B1 (ko) 액정표시패널 및 그 제조방법
KR20110033603A (ko) 액정 표시 장치
US20140045287A1 (en) Method for manufacturing display device, method for manufacturing liquid crystal display device, and liquid crystal display device
KR20100060380A (ko) 액정표시장치
EP3190453A1 (en) Display device and manufacturing method thereof
KR101951298B1 (ko) 액정표시장치 및 그 제조방법
US6949393B2 (en) Method of manufacturing display cells

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant