KR101750450B1 - Voltage-controlled oscillator - Google Patents

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KR101750450B1
KR101750450B1 KR1020100089377A KR20100089377A KR101750450B1 KR 101750450 B1 KR101750450 B1 KR 101750450B1 KR 1020100089377 A KR1020100089377 A KR 1020100089377A KR 20100089377 A KR20100089377 A KR 20100089377A KR 101750450 B1 KR101750450 B1 KR 101750450B1
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설호석
배승준
곽상협
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삼성전자주식회사
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Abstract

전압 제어 발진기는 발진부, 능동 소자부, 바이어스 전류 생성부 및 제1 및 제2 커패시터 뱅크들을 포함한다. 상기 발진부는 제어 전압에 응답하여 변하는 주파수를 갖는 제1 및 제2 출력 클럭 신호를 각각 제1 및 제2 출력 노드에서 출력한다. 상기 능동 소자부는 상기 발진부와 연결되어 상기 발진부의 발진을 유지시킨다. 상기 바이어스 전류 생성부는 상기 능동 소자부와 바이어스 노드에서 연결되며 제어 코드에 응답하여 상기 바이어스 노드에 제공되는 바이어스 전류의 양을 적응적으로 조절한다.The voltage controlled oscillator includes an oscillation portion, an active element portion, a bias current generating portion, and first and second capacitor banks. The oscillation unit outputs first and second output clock signals having a frequency varying in response to the control voltage at the first and second output nodes, respectively. The active element unit is connected to the oscillation unit to maintain oscillation of the oscillation unit. The bias current generation unit is connected to the active element unit at a bias node, and adaptively adjusts an amount of a bias current provided to the bias node in response to a control code.

Description

전압 제어 발진기{Voltage-controlled oscillator}A voltage-controlled oscillator

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 전압 제어 발진기, 위상 고정 루프 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a voltage controlled oscillator, a phase locked loop, and a semiconductor memory device including the same.

일반적으로 반도체 메모리 장치에서 클럭을 생성하기 위하여 사용되는 위상 동기 루프는 전압 제어 발진기를 포함한다.Generally, a phase locked loop used to generate a clock in a semiconductor memory device includes a voltage controlled oscillator.

전압 제어 발진기는 전압을 변화시켜 원하는 주파수의 발진 주파수 신호를 생성한다. 전압 제어 발진기는 전압이 선형적으로 변할 때 발진 주파수의 신호의 주파수도 선형적으로 변한다.The voltage-controlled oscillator changes the voltage to generate an oscillation frequency signal of a desired frequency. When the voltage is linearly changed, the frequency of the signal of the oscillation frequency also changes linearly in the voltage controlled oscillator.

근래에 반도체 메모리 장치는 저전력을 사용하므로 전압 제어 발진기에서 소모되는 소비 전류를 감소시킬 필요성이 대두된다.2. Description of the Related Art In recent years, a semiconductor memory device uses a low power, and thus a need to reduce consumption current consumed in a voltage controlled oscillator has arisen.

이에 따라, 본 발명의 목적은 상기한 문제점을 해결하기 위하여 소비 전류를 감소시킬 수 있는 전압 제어 발진기를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a voltage controlled oscillator capable of reducing current consumption in order to solve the above problems.

상기 일 목적을 달성하기 위하여 본 발명의 일 실시에에 따른 전압 제어 발진기는 발진부, 능동 소자부, 바이어스 전류 생성부 및 제1 및 제2 커패시터 뱅크들을 포함한다. 상기 발진부는 제어 전압에 응답하여 변하는 주파수를 갖는 제1 및 제2 출력 클럭 신호를 각각 제1 및 제2 출력 노드에서 출력한다. 상기 능동 소자부는 상기 발진부와 연결되어 상기 발진부의 발진을 유지시킨다. 상기 바이어스 전류 생성부는 상기 능동 소자부와 바이어스 노드에서 연결되며 제어 코드에 응답하여 상기 바이어스 노드에 제공되는 바이어스 전류의 양을 적응적으로 조절한다. 상기 제1 및 제2 커패시터 뱅크들은 상기 발진부 및 상기 능동 소자부와 연결되고 상기 제어 코드에 응답하여 상기 제1 및 제2 출력 노드에 제1 및 제2 로드 커패시턴스를 제공한다.According to an aspect of the present invention, there is provided a voltage controlled oscillator including an oscillation unit, an active element unit, a bias current generator, and first and second capacitor banks. The oscillation unit outputs first and second output clock signals having a frequency varying in response to the control voltage at the first and second output nodes, respectively. The active element unit is connected to the oscillation unit to maintain oscillation of the oscillation unit. The bias current generation unit is connected to the active element unit at a bias node, and adaptively adjusts an amount of a bias current provided to the bias node in response to a control code. The first and second capacitor banks are coupled to the oscillation portion and the active element portion and provide first and second load capacitances to the first and second output nodes in response to the control code.

실시예에 있어서, 상기 제1 커패시터 뱅크는 전원 전압에 서로 평행하게 연결되는 복수의 제1 커패시터들 및 상기 복수의 제1 커패시터들 각각과 상기 제1 출력 노드 사이에 연결되는 복수의 제1 피모스 트랜지스터들을 포함한다. 상기 제2 커패시터 뱅크는 상기 전원 전압에 서로 평행하게 연결되는 복수의 제2 커패시터들 및 상기 복수의 제2 커패시터들 각각과 상기 제2 출력 노드 사이에 연결되는 복수의 제2 피모스 트랜지스터들을 포함한다. 상기 복수의 제1 피모스 트랜지스터들의 게이트들과 상기 복수의 제2 피모스 트랜지스터들의 게이트들에는 각각 상기 제어 코드의 각 비트가 인가될 수 있다.In one embodiment, the first capacitor bank comprises a plurality of first capacitors connected in parallel to a supply voltage, and a plurality of first capacitors coupled between each of the plurality of first capacitors and the first output node, Transistors. The second capacitor bank includes a plurality of second capacitors connected in parallel to the power supply voltage and a plurality of second PMOS transistors coupled between each of the plurality of second capacitors and the second output node . Each bit of the control code may be applied to the gates of the plurality of first PMOS transistors and the gates of the plurality of second PMOS transistors.

상기 제어 코드에 의하여 결정되는 상기 제1 로드 커패시턴스의 값과 상기 제2 로드 커패시턴스의 값에 의하여 상기 제1 및 제2 출력 클럭 신호의 주파수가 코스 튜닝되고, 상기 제어 전압에 의하여 상기 제1 및 제2 출력 클럭 신호의 주파수가 파인 튜닝될 수 있다.The frequencies of the first and second output clock signals are tuned according to the value of the first load capacitance and the value of the second load capacitance determined by the control code, The frequency of the two output clock signals can be tuned fine.

실시예에 있어서, 상기 바이어스 전류 생성부는 제1 기준 전류를 생성하는 기준 전류 생성부, 상기 제어 코드에 응답하여 상기 제1 기준 전류의 크기와 동일하거나배수의 크기를 갖는 제2 기준 전류를 생성하는 제2 기준 전류 생성부 및 상기 제2 기준 전류와 동일한 크기를 갖는 상기 바이어스 전류를 상기 바이어스 노드에 제공하는 바이어스 전류 제공부를 포함할 수 있다.In one embodiment, the bias current generator includes a reference current generator for generating a first reference current, and a second reference current generator for generating a second reference current in response to the control code, the second reference current having a magnitude equal to or multiples of the magnitude of the first reference current A second reference current generating unit, and a bias current providing unit for providing the bias current having the same magnitude as the second reference current to the bias node.

상기 제2 기준 전류 생성부는 전원 전압에 병렬로 연결되는 복수의 제1 피모스 트랜지스터들, 상기 복수의 제1 피모스 트랜지스터들 각각과 제1 노드 사이에 연결되는 복수의 제2 피모스 트랜지스터들을 포함하고, 상기 제1 피모스 트랜지스터들의 게이트들 각각에는 상기 제어 코드가 한 비트씩 인가되고, 상기 제2 피모스 트랜지스터들은 각각 제1 피모스 트랜지스터들의 도통 여부에 따라 선택적으로 상기 제1 기준 전류와 동일한 크기를 갖는 전류를 상기 제1 노드에 제공할 수 있다.The second reference current generation unit may include a plurality of first PMOS transistors connected in parallel to a power supply voltage, and a plurality of second PMOS transistors connected between the plurality of first PMOS transistors and a first node, Wherein the control code is applied to each of the gates of the first PMOS transistors by one bit and the second PMOS transistors are selectively supplied with the same reference current as the first reference current depending on whether the first PMOS transistors are conductive A current having a magnitude can be provided to the first node.

상기 바이어스 전류 제공부는 상기 제1 노드와 접지 전압 사이에 연결되며 제2 기준 전류가 흐르는 제1 피모스 트랜지스터 및 상기 바이어스 노드와 상기 접지 전압 사이에 연결되며, 상기 제1 피모스 트랜지스터와 전류 미러를 구성하는 제2 피모스 트랜지스터를 포함할 수 있다.The bias current supply unit includes a first PMOS transistor connected between the first node and a ground voltage and through which a second reference current flows, and a second NMOS transistor connected between the bias node and the ground voltage, And a second PMOS transistor constituting the second transistor.

실시예에 있어서, 기 바이어스 전류 생성부는 기준 전류를 생성하는 기준 전류 생성부 및 상기 제어 코드가 반전된 반전 제어 코드에 응답하여 상기 기준 전류의 크기와 동일하거나 배수의 크기를 갖는 상기 바이어스 전류를 상기 바이어스 노드에 제공하는 바이어스 전류 제공부를 포함할 수 있다.In the embodiment, the bias-current generating unit may include a reference current generator for generating a reference current and a bias current generator for generating the bias current having a magnitude equal to or larger than the magnitude of the reference current in response to the inverted control code, And a bias current providing unit for providing the bias current to the bias node.

상기 기준 전류 생성부는 전원 전압에 연결되어 상기 기준 전류를 제공하는 전류원, 상기 전류원에 연결되는 제1 엔모스 트랜지스터 및 상기 제1 엔모스 트랜지스터와 접지 전압 사이에 연결되는 제2 엔모스 트랜지스터를 포함하고, 상기 제1 엔모스 트랜지스터의 게이트는 상기 전류원에 연결되고, 상기 제2 엔모스 트랜지스터의 게이트는 상기 전원 전압에 연결될 수 있다.The reference current generator includes a current source connected to a power supply voltage and providing the reference current, a first NMOS transistor connected to the current source, and a second NMOS transistor connected between the first NMOS transistor and a ground voltage A gate of the first NMOS transistor is connected to the current source, and a gate of the second NMOS transistor is connected to the power supply voltage.

상기 바이어스 전류 제공부는 상기 바이어스 노드에 병렬로 연결되는 복수의 제1 엔모스 트랜지스터들 및 제3 엔모스 트랜지스터 및 상기 복수의 제1 엔모스 트랜지스터들 및 상기 제3 엔모스 트랜지스터 각각과 접지 전압 사이에 연결되는 복수의 제2 엔모스 트랜지스터들 및 제4 엔모스 트랜지스터를 포함할 수 있다. 상기 제1 엔모스 트랜지스터들 및 상기 제3 엔모스 트랜지스터들의 게이트들은 상기 전류원에 연결되고 상기 제2 엔모스 트랜지스터들의 게이트들 각각에는 상기 반전 제어코드가 한 비트씩 인가되고, 상기 제4 엔모스 트랜지스터의 게이트는 상기 전원 전압에 연결될 수 있다.Wherein the bias current providing unit comprises a plurality of first NMOS transistors and a third NMOS transistor connected in parallel to the bias node and a bias voltage supply unit connected between each of the plurality of first NMOS transistors and the third NMOS transistor and a ground voltage And a plurality of second NMOS transistors and a fourth NMOS transistor connected to each other. The gates of the first and third NMOS transistors are connected to the current source and the inverted control code is applied to each of the gates of the second NMOS transistors by one bit, May be connected to the power supply voltage.

실시예에 있어서, 상기 바이어스 전류 생성부는 기준 전류에 의한 바이어스 전압을 제공하고, 상기 제어 코드에 응답하여 반전 제어 코드를 생성하는 반전 제어 코드 생성부 및 상기 반전 제어 코드에 응답하여 상기 기준 전류의 크기와 동일하거나 배수의 크기를 갖는 상기 바이어스 전류를 상기 바이어스 노드에 제공하는 바이어스 전류 제공부를 포함할 수 있다.The bias current generating unit may include an inversion control code generating unit for providing a bias voltage based on a reference current and generating an inversion control code in response to the control code, And a bias current providing unit for supplying the bias current having the same or a multiple of the bias current to the bias node.

상기 반전 제어 코드 생성부는 전원 전압에 연결되어 상기 기준 전류를 생성하고 상기 기준 전류에 의한 상기 바이어스 전압을 제공하는 전류원, 상기 전류원과 접지 전압 사이에 연결되는 제1 엔모스 트랜지스터 및 상기 전류원과 상기 제1 엔모스 트랜지스터의 게이트가 연결되는 연결 노드에 서로 병렬로 연결되고 상기 제어 코드의 각 비트에 응답하여 상기 반전 제어 코드의 각 비트를 생성하는 복수의 피모스 트랜지스터들과 복수의 제1 엔모스 트랜지스터들로 구성되는 복수의 인버터들을 포함할 수 있다.Wherein the inversion control code generator comprises: a current source connected to the power supply voltage to generate the reference current and provide the bias voltage based on the reference current; a first NMOS transistor connected between the current source and the ground voltage; A plurality of PMOS transistors connected in parallel to each other at a connection node to which the gates of the one-em transistor are connected and generating respective bits of the inverted control code in response to each bit of the control code, And a plurality of inverters.

상기 바이어스 전류 제공부는 상기 바이어스 노드와 상기 접지 전압 사이에 병렬로 연결되는 제2 엔모스 트랜지스터 및 복수의 제2 엔모스 트랜지스터들을 포함하고, 상기 제2 엔모스 트랜지스터의 게이트에는 상기 바이어스 전압이 인가되고, 상기 제2 엔모스 트랜지스터들의 게이트들에는 상기 반전 제어 코드가 한 비트씩 인가될 수 있다.The bias current supply unit includes a second NMOS transistor and a plurality of second NMOS transistors connected in parallel between the bias node and the ground voltage, and the bias voltage is applied to the gate of the second NMOS transistor , And the inversion control code may be applied to the gates of the second NMOS transistors by one bit.

본 발명의 실시예들에 따르면, 전압 제어 발진기에서 출력 클럭 신호의 주파수에 따라 적응적으로 바이어스 전류의 양을 조절하여 전류 소모를 감소시킬 수 있다.According to embodiments of the present invention, in the voltage controlled oscillator, the amount of the bias current can be adaptively adjusted according to the frequency of the output clock signal to reduce the current consumption.

도 1은 본 발명의 일 실시예에 따른 전압 제어 발진기를 나타내는 블록도이다.
도 2는 도 1의 제1 커패시터 뱅크의 일예를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 바이어스 전류 생성부의 구성을 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 도 1의 바이어스 전류 생성부의 구성을 나타내는 회로도이다.
도 5는 본 발명의 또 다른 실시예에 따른 도 1의 바이어스 전류 생성부의 구성을 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 위상 동기 루프 회로를 나타내는 블록도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 애플리케이션 시스템을 나타낸다.1 is a block diagram illustrating a voltage controlled oscillator according to an embodiment of the present invention.
2 is a circuit diagram showing an example of the first capacitor bank of FIG.
3 is a circuit diagram showing the configuration of the bias current generator of FIG. 1 according to an embodiment of the present invention.
4 is a circuit diagram showing the configuration of the bias current generator of FIG. 1 according to another embodiment of the present invention.
5 is a circuit diagram showing the configuration of the bias current generator of FIG. 1 according to another embodiment of the present invention.
6 is a block diagram illustrating a phase locked loop circuit according to an embodiment of the present invention.
7 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
8 shows an application system including a semiconductor memory device according to an embodiment of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Similar reference numerals have been used for the components in describing each drawing.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprise", "having", and the like are intended to specify the presence of stated features, integers, steps, operations, elements, components, or combinations thereof, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 일 실시예에 따른 전압 제어 발진기를 나타내는 블록도이다.1 is a block diagram illustrating a voltage controlled oscillator according to an embodiment of the present invention.

도 1을 참조하면 본 발명의 일 실시예에 따른 전압 제어 발진기(10)는 발진부(100), 능동 소자부(200), 제1 및 제2 커패시터 뱅크들(300, 400) 및 바이어스 전류 생성부(500)를 포함한다.1, a voltage controlled oscillator 10 according to an embodiment of the present invention includes an oscillation unit 100, an active device unit 200, first and second capacitor banks 300 and 400, (500).

발진부(100)는 제1 및 제2 인덕터들(110, 120) 및 제1 및 제2 가변 커패시터들(130, 140)을 포함하여 구성될 수 있다. 제1 인덕터(110)는 전원전압(VDD)과 제1 출력 노드(NO1) 사이에 연결되고, 제2 인덕터(120)는 전원전압(VDD)과 제2 출력 노드(NO2) 사이에 연결된다. 제1 가변 커패시터(130)는 제1 출력 노드(NO1)와 제어 전압(VC)이 인가되는 제어 노드(NC) 사이에 연결되고 제2 가변 커패시터(140)는 제2 출력 노드(NO2)와 제어 노드(NC) 사이에 연결된다. 발진부(100)는 제어전압(VC)에 따라 변하는 제1 및 제2 가변 커패시터들(130, 140)의 커패시턴스와 제1 및 제2 인덕터들(110, 120)의 인덕턴스에 의하여 결정되는 주파수를 갖는 출력 클럭 신호(OCLK(+), OCLK(-))를 각각 제1 및 제2 출력 노드(NO1, NO2)에서 출력한다. 여기서 제1 및 제2 가변 커패시터들(130, 140)은 버랙터(veractor)로 구성될 수 있다.The oscillation unit 100 may include first and second inductors 110 and 120 and first and second variable capacitors 130 and 140. The first inductor 110 is connected between the power source voltage VDD and the first output node NO1 and the second inductor 120 is connected between the power source voltage VDD and the second output node NO2. The first variable capacitor 130 is connected between the first output node NO1 and the control node NC to which the control voltage VC is applied and the second variable capacitor 140 is connected between the second output node NO2 and the control node Node (NC). The oscillation unit 100 has a frequency determined by a capacitance of the first and second variable capacitors 130 and 140 and an inductance of the first and second inductors 110 and 120, And outputs the output clock signals OCLK (+) and OCLK (-) from the first and second output nodes NO1 and NO2, respectively. Here, the first and second variable capacitors 130 and 140 may be configured as a varactor.

능동 소자부(200)는 제1 출력 노드(NO1)와 바이어스 노드(NB) 사이에 연결되는 제1 엔모스 트랜지스터(210) 및 제2 출력 노드(NO2)와 바이어스 노드(NB) 사이에 연결되는 제2 엔모스 트랜지스터(220)를 포함하여 구성될 수 있다. 상기 제1 및 제2 엔모스 트랜지스터(210, 220)들은 서로 크로스-커플드되어 있다. 즉 제1 엔모스 트랜지스터(210)의 드레인과 제2 엔모스 트랜지스터(220)의 게이트가 서로 연결되어 제1 출력 노드(NO1)를 형성한다. 제2 엔모스 트랜지스터(220)의 드레인과 제1 엔모스 트랜지스터(210)의 게이트가 서로 연결되어 제2 출력 노드(NO2)를 형성한다. 상기 제1 및 제2 엔모스 트랜지스터들(210)은 각각 게이트와 드레인 사이에 인가되는 전압에 대응하여 상기 드레인으로부터 소스로 흐르는 전류의 크기 및 방향이 제어될 수 있다. 이 때 상기 제1 및 제2 엔모스 트랜지스터들(210, 220)을 흐르는 전류에 따라 gm(트랜스 컨덕턴스) 값이 결정되고, 결정된 gm값에 따라 공진붐(210)에 발진용 에너지를 공급할 수 있다. 다시 말하면, 능동 소자부(200)는 공진부(100)의 발진을 유지하는 역할을 한다.The active element unit 200 includes a first NMOS transistor 210 connected between the first output node NO1 and the bias node NB and a second NMOS transistor 210 connected between the second output node NO2 and the bias node NB And a second NMOS transistor (220). The first and second NMOS transistors 210 and 220 are cross-coupled to each other. The drain of the first NMOS transistor 210 and the gate of the second NMOS transistor 220 are connected to each other to form the first output node NO1. The drain of the second NMOS transistor 220 and the gate of the first NMOS transistor 210 are connected to each other to form a second output node NO2. The first and second NMOS transistors 210 can control the magnitude and direction of the current flowing from the drain to the source corresponding to the voltage applied between the gate and the drain, respectively. At this time, the gm (transconductance) value is determined according to the current flowing through the first and second NMOS transistors 210 and 220, and the oscillation energy can be supplied to the resonance boom 210 according to the determined gm value . In other words, the active element unit 200 plays the role of maintaining the oscillation of the resonator unit 100.

제1 및 제2 커패시터 뱅크들(300, 400)은 복수의 제어 코드(CC)에 응답하여 출력 노드들(NO1, NO2)에 동일한 로드 커패시턴스를 제공한다. 제1 및 제2 커패시터 뱅크들(300, 400)의 구성에 대하여는 도 2를 참조하여 후술한다.The first and second capacitor banks 300 and 400 provide the same load capacitance to the output nodes NO1 and NO2 in response to a plurality of control codes CC. The configuration of the first and second capacitor banks 300 and 400 will be described later with reference to FIG.

바이어스 전류 생성부(500)는 바이어스 노드(NB)에서 능동 소자부(200)와 연결되고, 제어 코드(CC)에 응답하여 바이어스 노드(NB)에 제공되는 바이어스 전류(IVCO)의 양을 적응적으로 조절하여 능동 소자부(200)에 대칭적으로 전류가 흐르게 한다. 보다 상세하게는 바이어스 전류 생성부(500)는 제어 코드(CC)에 응답하여 제1 및 제2 커패시터 뱅크들(300, 400)에서 출력 노드들(NO1, NO2)에 제공되는 로드 커패시턴스의 크기에 따라 바이어스 전류(IVCO)의 양을 적응적으로 조절하여 발진부(100)의 발진이 유지될 수 있도록 한다.The bias current generating section 500 is connected to the active element section 200 at the bias node NB and controls the amount of the bias current IVCO provided to the bias node NB in response to the control code CC, So that the current flows symmetrically to the active element unit 200. More specifically, the bias current generating unit 500 generates a bias current according to the magnitude of the load capacitance provided to the output nodes NO1 and NO2 in the first and second capacitor banks 300 and 400 in response to the control code CC So that the oscillation of the oscillation unit 100 can be maintained by adaptively adjusting the amount of the bias current IVCO.

도 2는 도 1의 제1 커패시터 뱅크의 일예를 나타내는 회로도이다. 도 2에서는 도 1의 제1 커패시터 뱅크(300)의 구성을 나타내었지만 제2 커패시터 뱅크(400)도 제1 커패시터 뱅크(300)와 동일하게 구성될 수 있다.2 is a circuit diagram showing an example of the first capacitor bank of FIG. Although FIG. 2 illustrates the configuration of the first capacitor bank 300 of FIG. 1, the second capacitor bank 400 may also be configured the same as the first capacitor bank 300.

도 2를 참조하면, 제1 커패시터 뱅크(300)는 전원 전압(VDD)에 서로 평행하게 연결된 복수의 커패시터들(C1~Cn)과 복수의 커패시터들(C1~Cn) 각각과 제1 출력 노드(NO1) 사이에 연결되는 복수의 피모스 트랜지스터들(311~31n)을 포함하여 구성될 수 있다. 피모스 트랜지스터들(311~31n)의 게이트들에는 각각 복수의 제어코드(CC1~CCn)가 한 비트씩 입력된다. 피모스 트랜지스터들(311~31n)은 복수의 제어코드(CC1~CCn) 각 비트에 따라서 온/오프되는 스위치로서 동작할 수 있다. 복수의 제어코드(CC1~CCn)의 각 비트의 논리 레벨에 따라서 제1 출력 노드(NO1)에 제공되는 로드 커패시턴스의 값이 결정될 수 있다. 예를 들어 제어코드(CC1~CCn)의 각 비트의 논리 레벨이 모두 로우 레벨이면 제1 출력 노드(NO1)에 제공되는 로드 커패시턴스는 가장 큰 값을 가질 수 있다. 또한 복수의 커패시터들(C1~Cn)의 커패시턴스는 서로 동일할 수도 있고 서로 다른 가중치 값을 갖을 수도 있다. 즉 복수의 커패시터들(C1~Cn)의 크기는 모두 동일할 수도 있고, 가장 작은 크기를 갖는 커패시터(예를 들어 C1)에 비하여 다른 커패시터들(예를 들어 C2~Cn)은 순차적으로 커패시터(C1)의 크기의 2의 거듭제곱의 크기를 갖을 수 있다.2, the first capacitor bank 300 includes a plurality of capacitors C1 to Cn and a plurality of capacitors C1 to Cn connected in parallel to the power supply voltage VDD, And a plurality of PMOS transistors 311 to 31n connected between the PMOS transistors N0 and N0. A plurality of control codes CC1 to CCn are input to the gates of the PMOS transistors 311 to 31n one bit at a time. The PMOS transistors 311 to 31n can operate as switches which are turned on / off in accordance with each bit of a plurality of control codes CC1 to CCn. The value of the load capacitance provided to the first output node NO1 may be determined according to the logic level of each bit of the plurality of control codes CC1 to CCn. For example, if the logic levels of the respective bits of the control codes CC1 to CCn are all at the low level, the load capacitance provided to the first output node NO1 may have the largest value. Also, the capacitances of the plurality of capacitors C1 to Cn may be equal to each other or may have different weighting values. That is, the sizes of the plurality of capacitors C1 to Cn may all be the same, and the capacitors other than the capacitor having the smallest size (for example, C1) (for example, C2 to Cn) Lt; RTI ID = 0.0 > of < / RTI >

예를 들어 도 1의 전압 제어 발진기(10)의 출력 클럭 신호(OCLK)의 주파수가 낮아야 하는 경우에는 로드 커패시턴스의 값이 커야 하므로 제어코드(CC1~CCn)의 각 비트의 논리 레벨이 모두 로우 레벨일 수 있다. 이 때 바이어스 전류 생성부(500)에서 제공되는 바이어스 전류(IVCO)의 크기도 제어코드(CC1~CCn)에 응답하여 최대일 수 있다. 또한 도 1의 전압 제어 발진기(10)의 출력 클럭 신호(OCLK)의 주파수가 낮아야 하는 경우에는 로드 커패시턴스의 값이 커야 하므로 제어코드(CC1~CCn)의 각 비트의 논리 레벨이 모두 하이 레벨일 수 있다. 이 때 바이어스 전류 생성부(500)에서 제공되는 바이어스 전류(IVCO)의 크기도 제어코드(CC1~CCn)에 응답하여 최소일 수 있다.For example, when the frequency of the output clock signal OCLK of the voltage-controlled oscillator 10 of FIG. 1 should be low, the value of the load capacitance must be large. Therefore, the logic levels of the respective bits of the control codes CC1- Lt; / RTI > At this time, the magnitude of the bias current IVCO provided in the bias current generator 500 may also be a maximum in response to the control codes CC1 to CCn. When the frequency of the output clock signal OCLK of the voltage-controlled oscillator 10 of FIG. 1 should be low, the value of the load capacitance must be large. Therefore, the logic levels of the respective bits of the control codes CC1 to CCn may be high have. At this time, the magnitude of the bias current IVCO provided in the bias current generating unit 500 may also be minimum in response to the control codes CC1 to CCn.

또한 도 1의 전압 제어 발진기(10)는 제어 코드(CC)에 의하여 제1 및 제2 커패시터 뱅크들(300, 400)의 로드 커패시턴스를 결정하여 출력 클럭 신호(OCLK)의 주파수를 코스 튜닝(coarse tuning)하고, 제어 전압(VC)에 의하여 제1 및 제2 가변 커패시터들(130, 140)의 커패시턴스 값을 결정하여 출력 클럭 신호(OCLK)의 주파수를 파인 튜닝(fine tuning)한다.The voltage controlled oscillator 10 of FIG. 1 also determines the load capacitance of the first and second capacitor banks 300 and 400 by a control code CC to adjust the frequency of the output clock signal OCLK by coarse and tuning the frequency of the output clock signal OCLK by determining the capacitance values of the first and second variable capacitors 130 and 140 by the control voltage VC.

도 3은 본 발명의 일 실시예에 따른 도 1의 바이어스 전류 생성부의 구성을 나타내는 회로도이다.3 is a circuit diagram showing the configuration of the bias current generator of FIG. 1 according to an embodiment of the present invention.

도 3을 참조하면, 바이어스 전류 생성부(500a)는 제1 기준 전류 생성부(510), 제2 기준 전류 생성부(520) 및 바이어스 전류 제공부(540)를 포함하여 구성될 수 있다.Referring to FIG. 3, the bias current generator 500a may include a first reference current generator 510, a second reference current generator 520, and a bias current generator 540.

제1 기준 전류 생성부(510)는 피모스 트랜지스터들(511~514) 및 전류원(515)을 포함한다. 피모스 트랜지스터들(511, 512)의 소스는 각각 전원 전압(VDD)에 연결되고, 게이트는 접지 전압에 연결되어 항상 턴 온된다. 따라서 피모스 트랜지스터들(513, 514)의 소스는 항상 전원전압(VDD)에 연결된다. 피모스 트랜지스터(513)의 드레인은 전류원(515)과 연결되고 피모스 트랜지스터(513)와 피모스 트랜지스터(514)는 커런트 미러를 구성하므로 피모스 트랜지스터(514)의 드레인으로는 제1 기준 전류(Iref1)가 흐른다.The first reference current generator 510 includes the PMOS transistors 511 to 514 and the current source 515. The sources of the PMOS transistors 511 and 512 are connected to the power supply voltage VDD, respectively, and the gate thereof is connected to the ground voltage and is always turned on. Therefore, the sources of the PMOS transistors 513 and 514 are always connected to the power supply voltage VDD. The drain of the PMOS transistor 513 is connected to the current source 515 and the PMOS transistor 513 and the PMOS transistor 514 constitute a current mirror so that the drain of the PMOS transistor 514 is connected to the first reference current Iref1 flows.

제2 기준 전류 생성부(520)는 전원전압(VDD)에 서로 병렬로 연결된 복수의 피모스 트랜지스터들(521~52n)과 피모스 트랜지스터들(521~52n) 각각과 노드(N1) 사이에 연결된 복수의 피모스 트랜지스터들(531~53n)을 포함한다. 피모스 트랜지스터들(521~52n)의 게이트에는 각각 복수의 제어코드(CC1~CCn)가 한 비트씩 입력된다. 또한 피모스 트랜지스터들(531~53n)은 각각 피모스 트랜지스터(513)와 커런트 미러를 형성한다. 피모스 트랜지스터들(531~53n) 각각의 크기는 피모스 트랜지스터(513)와 동일할 수 있다. 또한 피모스 트랜지스터(531)의 크기는 피모스 트랜지스터(513)와 동일할 수 있고 피모스 트랜지스터들(532~53n)의 크기는 각각 피모스 트랜지스터(513)의 크기의 2진 가중치 값을 갖을 수 있다. 피모스 트랜지스터들(521~52n)은 복수의 제어코드(CC1~CCn) 각 비트에 따라서 온/오프되는 스위치로서 동작할 수 있다. 따라서 제어코드(CC1~CCn) 각 비트의 논리 레벨에 따라서 제2 기준 전류 생성부(520)에서 바이어스 전류 제공부(540)에 제공되는 제2 기준 전류(Iref2)의 크기가 결정될 수 있다. 예를 들어 제어코드(CC1~CCn) 각 비트가 하이 레벨이고 피모스 트랜지스터들(531~53n) 각각의 크기는 피모스 트랜지스터(513)와 동일한 경우, 제2 기준 전류(Iref2)의 크기는 제1 기준 전류(Iref1)의 크기와 동일할 수 있다. 또한 예들 들어, 제어코드(CC1~CCn) 각 비트가 모두 로우 레벨인 경우, 제2 기준 전류(Iref2)의 크기는 제1 기준 전류(Iref1)의 크기의 (n+1)배일 수 있다. 여기서 n은 2이상의 자연수일 수 있다.The second reference current generator 520 is connected between each of the plurality of the PMOS transistors 521 to 52n and the PMOS transistors 521 to 52n and the node N1 connected in parallel to the power supply voltage VDD, And includes a plurality of PMOS transistors 531 to 53n. A plurality of control codes (CC1 to CCn) are input to the gates of the PMOS transistors 521 to 52n one bit at a time. The PMOS transistors 531 to 53n form a current mirror with the PMOS transistor 513, respectively. The size of each of the PMOS transistors 531 to 53n may be the same as that of the PMOS transistor 513. The size of the PMOS transistor 531 may be the same as that of the PMOS transistor 513 and the size of the PMOS transistors 532 to 53n may have a binary weight value of the size of the PMOS transistor 513 have. The PMOS transistors 521 to 52n can operate as switches which are turned on / off in accordance with each bit of a plurality of control codes CC1 to CCn. The magnitude of the second reference current Iref2 provided to the bias current supply 540 in the second reference current generator 520 may be determined according to the logic level of each bit of the control codes CC1 to CCn. For example, when the respective bits of the control codes CC1 to CCn are at a high level and the magnitude of each of the PMOS transistors 531 to 53n is equal to the PMOS transistor 513, the magnitude of the second reference current Iref2 is 1 reference current Iref1. Also, for example, when the respective bits of the control codes CC1 to CCn are all at the low level, the magnitude of the second reference current Iref2 may be (n + 1) times the magnitude of the first reference current Iref1. Here, n may be a natural number of 2 or more.

실시예에 따라, 피모스 트랜지스터(514)의 크기는 피모스 트랜지스터(513)의 m(m은 2이상의 자연수)배일 수 있다. 또한 피모스 트랜지스터들(531~53n) 각각의 크기는 피모스 트랜지스터(513)와 동일할 수 있다. 이 경우에, 제2 기준 전류(Iref2)의 크기는 제1 기준 전류(Iref1)의 크기의 m*(n+1)일 수 있다.According to the embodiment, the size of the PMOS transistor 514 may be a multiple of m (m is a natural number of 2 or more) of the PMOS transistor 513. The size of each of the PMOS transistors 531 to 53n may be the same as that of the PMOS transistor 513. In this case, the magnitude of the second reference current Iref2 may be m * (n + 1) of the magnitude of the first reference current Iref1.

바이어스 전류 제공부(540)는 노드(N1)에서 제2 기준 전류 생성부(520)와 연결되고 엔모스 트랜지스터들(541, 542)을 포함하여 구성될 수 있다. 엔모스 트랜지스터(541)는 노드(N1)와 접지에 연결되고 엔모스 트랜지스터(542)는 바이어스 노드(NB)와 접지 사이에 연결된다. 엔모스 트랜지스터들(541, 542)은 커런트 미러를 구성하므로 바이어스 전류 제공부(540)는 제2 기준 전류(Iref2)와 동일한 크기의 바이어스 전류(IVCO)를 바이어스 노드(NB)에 제공할 수 있다. 예를 들어 제어코드(CC1~CCn) 각 비트가 하이 레벨인 경우, 바이어스 전류(IVCO)의 크기는 제1 기준 전류(Iref1)의 크기와 동일할 수 있다. 또한 예들 들어, 제어코드(CC1~CCn) 각 비트가 모두 로우 레벨인 경우, 바이어스 전류(IVCO)의 크기는 제1 기준 전류(Iref1)의 크기의 (n+1)배일 수 있다.The bias current providing unit 540 may be configured to include the NMOS transistors 541 and 542 connected to the second reference current generating unit 520 at the node N1. The NMOS transistor 541 is connected to the node N1 and ground, and the NMOS transistor 542 is connected between the bias node NB and ground. The NMOS transistors 541 and 542 constitute a current mirror so that the bias current supply 540 can provide a bias current IVCO of the same magnitude as the second reference current Iref2 to the bias node NB . For example, when each bit of the control codes CC1 to CCn is a high level, the magnitude of the bias current IVCO may be equal to the magnitude of the first reference current Iref1. Also, for example, when the respective bits of the control codes CC1 to CCn are all at the low level, the magnitude of the bias current IVCO may be (n + 1) times the magnitude of the first reference current Iref1.

따라서 제어코드(CC1~CCn)에 따라 결정되는 로드 커패시턴스의 값에 따라 적응적으로 결정되는 크기를 갖는 바이어스 전류(IVCO)를 바이어스 노드(NB)에 제공할 수 있다.Therefore, it is possible to provide the bias node NB with a bias current IVCO having a magnitude adaptively determined according to the value of the load capacitance determined according to the control codes CC1 to CCn.

도 4는 본 발명의 다른 실시예에 따른 도 1의 바이어스 전류 생성부의 구성을 나타내는 회로도이다.4 is a circuit diagram showing the configuration of the bias current generator of FIG. 1 according to another embodiment of the present invention.

도 4를 참조하면, 바이어스 전류 생성부(500b)는 기준 전류 생성부(550) 및 바이어스 전류 제공부(560)를 포함하여 구성될 수 있다. 기준 전류 생성부(550)는 전류원(551) 및 엔모스 트랜지스터들(552, 553)을 포함하여 구성될 수 있다. 전류원(551)은 전원 전압(VDD)에 연결되고 엔모스 트랜지스터(552)는 전류원(551)과 엔모스 트랜지스터(552) 사이에 연결되고, 엔모스 트랜지스터(553)는 전류원(552)과 접지 사이에 연결된다. 엔모스 트랜지스터(552)의 드레인과 게이트는 서로 연결되고, 엔모스 트랜지스터(553)의 게이트에는 전원 전압(VDD)이 연결되어 엔모스 트랜지스터(553)는 항상 턴 온된다. 따라서 엔모스 트랜지스터(552)의 소스는 접지에 연결된다.4, the bias current generator 500b may include a reference current generator 550 and a bias current generator 560. The reference current generating unit 550 may include a current source 551 and the NMOS transistors 552 and 553. The current source 551 is connected to the power source voltage VDD and the NMOS transistor 552 is connected between the current source 551 and the NMOS transistor 552 and the NMOS transistor 553 is connected between the current source 552 and the ground Lt; / RTI > The drain and gate of the NMOS transistor 552 are connected to each other and the gate of the NMOS transistor 553 is connected to the power supply voltage VDD so that the NMOS transistor 553 is always turned on. Therefore, the source of the NMOS transistor 552 is connected to the ground.

바이어스 전류 제공부(560)는 바이어스 노드(NB)에 서로 병렬로 연결된 복수의 엔모스 트랜지스터들(561~56n, 581)과 엔모스 트랜지스터들(561~56n, 581) 각각과 노드(N2) 사이에 연결된 복수의 엔모스 트랜지스터들(571~57n, 582)을 포함한다. 엔모스 트랜지스터들(561~56n, 581)은 각각 엔모스 트랜지스터(552)와 커런트 미러를 형성하여 엔모스 트랜지스터들(561~56n, 581) 각각을 통하여 전류원(551)에서 생성되는 바이어스 전류(Iref)와 동일한 크기의 전류가 흐르게 된다. 엔모스 트랜지스터들(561~56n, 581)의 크기는 엔모스 트랜지스터(552)의 크기와 동일할 수 있다. 또는 엔모스 트랜지스터(581)의 크기는 엔모스 트랜지스터(552)의 크기와 동일하고 엔모스 트랜지스터들(561~56n)의 크기는 각각 엔모스 트랜지스터(581)의 크기의 2진 가중치 값을 갖을 수 있다.The bias current providing unit 560 includes a plurality of NMOS transistors 561 to 56n and 581 and an NMOS transistor 561 to 56n and 581 connected to the bias node NB in parallel with each other and a node N2 And a plurality of NMOS transistors 571 to 57n and 582 connected to the NMOS transistors 571 to 57n and 582, respectively. Each of the NMOS transistors 561 to 56n and 581 forms a current mirror with the NMOS transistor 552 to generate a bias current Iref generated in the current source 551 through the NMOS transistors 561 to 56n and 581, The current of the same magnitude as that of the current flows. The size of the NMOS transistors 561 to 56n and 581 may be the same as the size of the NMOS transistor 552. [ Or the size of the NMOS transistor 581 is equal to the size of the NMOS transistor 552 and the size of the NMOS transistors 561 to 56n may have a binary weight value of the size of the NMOS transistor 581 have.

엔모스 트랜지스터들(571~57n) 각각의 게이트에는 복수의 제어코드(CC1~CCn)의 각 비트의 반전된 비트(CC1b~CCnb)한 비트씩 입력된다. 엔모스 트랜지스터들(571~57n)은 각각 엔모스 트랜지스터(582)의 게이트는 전원 전압(VDD)이 연결되어 항상 턴 온된다. 엔모스 트랜지스터들(571~57n)은 복수의 반전된 제어코드(CC1b~CCnb)의 각 비트에 따라서 온/오프되는 스위치로서 동작할 수 있다. 따라서 제어코드(CC1~CCn) 각 비트의 논리 레벨에 따라서 바이어스 노드(NB)에 제공되는 바이어스 전류(IVCO)의 크기가 결정될 수 있다. 예를 들어 제어코드(CC1~CCn) 각 비트가 하이 레벨이고 엔모스 트랜지스터들(561~56n, 581)의 크기는 엔모스 트랜지스터(552)의 크기와 동일한 경우, 바이어스 전류(IVCO)의 크기는 기준 전류(Iref)의 크기와 동일할 수 있다. 또한 예들 들어, 제어코드(CC1~CCn) 각 비트가 모두 로우 레벨이고 엔모스 트랜지스터들(561~56n, 581)의 크기는 엔모스 트랜지스터(552)의 크기와 동일한 경우, 바이어스 전류(IVCO)의 크기는 기준 전류(Iref)의 크기의 (n+1)배일 수 있다.The inverted bits CC1b to CCnb of the respective bits of the plurality of control codes CC1 to CCn are input to the gates of the NMOS transistors 571 to 57n, respectively. Each of the NMOS transistors 571 to 57n has its gate connected to the power supply voltage VDD and is always turned on. The NMOS transistors 571 to 57n can operate as a switch which is turned on / off in accordance with each bit of a plurality of inverted control codes CC1b to CCnb. Therefore, the magnitude of the bias current IVCO provided to the bias node NB can be determined according to the logic level of each bit of the control codes CC1 to CCn. For example, when each bit of the control codes CC1 to CCn is at a high level and the magnitude of the emmos transistors 561 to 56n and 581 is equal to the magnitude of the emmos transistor 552, the magnitude of the bias current IVCO is And may be equal to the magnitude of the reference current Iref. For example, if the control codes CC1 to CCn are all at low level and the magnitude of the NMOS transistors 561 to 56n and 581 is equal to the magnitude of the NMOS transistor 552, the bias current IVCO The magnitude may be (n + 1) times the magnitude of the reference current Iref.

따라서 제어코드(CC1~CCn)에 따라 결정되는 로드 커패시턴스의 값에 따라 적응적으로 결정되는 크기를 갖는 바이어스 전류(IVCO)를 바이어스 노드(NB)에 제공할 수 있다.Therefore, it is possible to provide the bias node NB with a bias current IVCO having a magnitude adaptively determined according to the value of the load capacitance determined according to the control codes CC1 to CCn.

도 5는 본 발명의 또 다른 실시예에 따른 도 1의 바이어스 전류 생성부의 구성을 나타내는 회로도이다.5 is a circuit diagram showing the configuration of the bias current generator of FIG. 1 according to another embodiment of the present invention.

도 5를 참조하면, 바이어스 전류 생성부(500c)는 반전 제어 코드 생성부(610) 및 바이어스 전류 제공부(640)를 포함한다.5, the bias current generating unit 500c includes an inversion control code generating unit 610 and a bias current providing unit 640. [

반전 제어 코드 생성부(610)는 전류원(601), 엔모스 트랜지스터(603), 복수의 피모스 트랜지스터들(611~61n) 및 복수의 엔모스 트랜지스터들(621~62n)을 포함하여 구성될 수 있다. 전류원(601)은 전원 전압(VDD)에 연결되어 기준 전류(Iref)를 제공한다. 엔모스 트랜지스터(603)는 전류원(601)과 접지 사이에 연결된다. 엔모스 트랜지스터(603)의 드레인과 게이트는 서로 연결된다. 피모스 트랜지스터들(611~61n)은 각각 엔모스 트랜지스터(603)의 게이트에 연결되는 노드(N3)에 병렬로 연결된다. 노드(N3)에는 기준 전류(Iref)로 인한 바이어스 전압(Vbias)이 인가된다. 따라서 dpsatm 트랜지스터(603)는 게이트에 인가되는 바이어스 전압(Vbias)에 의하여 항상 턴 온된다. 엔모스 트랜지스터들(621~62n)은 각각 피모스 트랜지스터들(611~61n) 각각과 접지 사이에 연결된다. 즉 피모스 트랜지스터들(611~61n)과 엔모스 트랜지스터들(621~62n)은 각각 한 쌍으로 인버터를 구성한다. 인버터를 구성하는 피모스 트랜지스터들(611~61n) 각각과 엔모스 트랜지스터들(621~62n) 각각의 게이트(인버터의 입력)에는 제어코드(CC1~CCn)가 한 비트씩 입력된다. 따라서 각 인버터들의 출력은 제어코드(CC1~CCn)가 반전된 비트이므로 반전 제어 코드 생성부(610)는 반전 제어코드(CC11~CC1n)를 생성한다. 제3 노드(N3)는 바이어스 전압(Vbias)이 연결되므로, 제어코드(CC1~CCn)의 한 비트가 하이 레벨인 경우에 이에 해당하는 반전 제어코드(CC11~CC1n)는 로우 레벨이고, 제어코드(CC1~CCn)의 한 비트가 로우 레벨인 경우에 이에 해당하는 반전 제어코드(CC11~CC1n)의 해당 비트는 전원 전압(VDD) 레벨이 아닌 바이어스 전압(Vbias) 레벨이 된다.The inversion control code generation unit 610 may include a current source 601, an NMOS transistor 603, a plurality of PMOS transistors 611 to 61n, and a plurality of NMOS transistors 621 to 62n have. The current source 601 is connected to the power source voltage VDD to provide the reference current Iref. The NMOS transistor 603 is connected between the current source 601 and the ground. The drain and the gate of the NMOS transistor 603 are connected to each other. The PMOS transistors 611 to 61n are connected in parallel to a node N3 connected to the gate of the NMOS transistor 603, respectively. A bias voltage Vbias due to the reference current Iref is applied to the node N3. Therefore, the dpsatm transistor 603 is always turned on by the bias voltage Vbias applied to the gate. The NMOS transistors 621 to 62n are respectively connected between the PMOS transistors 611 to 61n and the ground. Namely, the PMOS transistors 611 to 61n and the NMOS transistors 621 to 62n constitute inverters in pairs. Control codes CC1 to CCn are input to the gates (input of the inverter) of each of the PMOS transistors 611 to 61n and the NMOS transistors 621 to 62n constituting the inverter one bit at a time. Therefore, since the outputs of the inverters are the inverted bits of the control codes CC1 to CCn, the inverted control code generator 610 generates the inverted control codes CC11 to CC1n. Since the third node N3 is connected to the bias voltage Vbias, when one bit of the control codes CC1 to CCn is at the high level, the inversion control codes CC11 to CC1n corresponding thereto are low level, The corresponding bits of the inversion control codes CC11 to CC1n corresponding to the one bit of the control signals CC1 to CCn are at the low level and the bias voltage Vbias level instead of the power supply voltage VDD level.

바이어스 전류 제공부(640)는 바이어스 노드(NB)와 노드(N4) 사이에 서로 병렬로 연결되는 복수의 엔모스 트랜지스터들(631, 641~64n)을 포함하여 구성될 수 있다. 엔모스 트랜지스터들(641~64n)의 크기는 각각 엔모스 트랜지스터(631)와 동일할 수 있다. 또는 엔모스 트랜지스터들(641~64n)의 크기는 엔모스 트랜지스터(631)의 크기의 2진 가중치 값을 갖을 수 있다.The bias current providing unit 640 may include a plurality of NMOS transistors 631 and 641 to 64n connected in parallel between the bias node NB and the node N4. The sizes of the NMOS transistors 641 to 64n may be the same as those of the NMOS transistor 631, respectively. Or the magnitude of the NMOS transistors 641 to 64n may have a binary weight value of the magnitude of the NMOS transistor 631. [

엔모스 트랜지스터(631)의 게이트에는 바이어스 전압(Vbias)이 인가된다. 엔모스 트랜지스터들(641~64n)의 각각의 게이트에는 반전 제어코드(CC11~CC1n)가 한 비트씩 인가된다. 따라서 엔모스 트랜지스터들(641~64n)의 각 게이트에는 제어코드(CC1~CCn)의 각 비트의 논리 레벨에 따라서 로우 레벨이 인가되거나 바이어스 전압(Vbias) 레벨이 인가된다. 그러므로 바이어스 전류 제공부(640)는 제어코드(CC1~CCn) 각 비트의 논리 레벨에 따라서 바이어스 노드(NB)에 제공되는 바이어스 전류(IVCO)의 크기가 결정될 수 있다. 예를 들어 제어코드(CC1~CCn) 각 비트가 하이 레벨이고 엔모스 트랜지스터들(641~64n)의 크기는 각각 엔모스 트랜지스터(631)와 동일한 경우 반전 제어코드(CC11~CC1n)의 각 비트는 모두 로우 레벨이므로, 바이어스 전류(IVCO)의 크기는 기준 전류(Iref)의 크기와 동일할 수 있다. 또한 예들 들어, 제어코드(CC1~CCn) 각 비트가 모두 로우 레벨이고 엔모스 트랜지스터들(641~64n)의 크기는 각각 엔모스 트랜지스터(631)와 동일한 경우 반전 제어코드(CC11~CC1n)의 각 비트는 모두 바이어스 전압(Vbias) 레벨이므로 바이어스 전류(IVCO)의 크기는 기준 전류(Iref)의 크기의 (n+1)배일 수 있다.A bias voltage Vbias is applied to the gate of the NMOS transistor 631. [ Inversion control codes CC11 to CC1n are applied to the respective gates of the NMOS transistors 641 to 64n one bit at a time. Therefore, a low level or a bias voltage Vbias level is applied to each gate of the NMOS transistors 641 to 64n according to the logic levels of the respective bits of the control codes CC1 to CCn. Therefore, the bias current supply unit 640 can determine the magnitude of the bias current IVCO provided to the bias node NB according to the logic level of each bit of the control codes CC1 to CCn. For example, when each bit of the control codes CC1 to CCn is at a high level and the magnitudes of the emmos transistors 641 to 64n are respectively equal to the magnitude transistors 631, each bit of the inverted control codes CC11 to CC1n The magnitude of the bias current IVCO may be equal to the magnitude of the reference current Iref. For example, when each bit of the control codes CC1 to CCn is low and the magnitude of the emmos transistors 641 to 64n is equal to the magnitude of each of the NMOS transistors 631, the inversion control codes CC11 to CC1n Since the bits are all at the bias voltage Vbias level, the magnitude of the bias current IVCO may be (n + 1) times the magnitude of the reference current Iref.

따라서 제어코드(CC1~CCn)에 따라 결정되는 로드 커패시턴스의 값에 따라 적응적으로 결정되는 크기를 갖는 바이어스 전류(IVCO)를 바이어스 노드(NB)에 제공할 수 있다Therefore, the bias node NB can be provided with a bias current IVCO having a magnitude adaptively determined according to the value of the load capacitance determined according to the control codes CC1 to CCn

즉 본 발명의 실시예들에 따른 도 1 내지 도 5의 전압 제어 발진기에서는 제1 및 제2 커패시터 뱅크들(300, 400)과 바이어스 전류 생성부(500)에 동일한 제어 코드(CC)를 제공하고, 제1 및 제2 커패시터 뱅크들(300, 400)에서 제공하는 로드 커패시턴스의 값에 따라(즉 출력 클럭 신호(OCLK)의 주파수)에 따라 능동 소자부(200)에 대칭적으로 제공되는 바이어스 전류의 크기를 적응적으로 조절할 수 있다.That is, in the voltage controlled oscillator of FIGS. 1 to 5 according to the embodiments of the present invention, the same control code (CC) is provided to the first and second capacitor banks 300 and 400 and the bias current generator 500 Which is symmetrically provided to the active element unit 200 according to the value of the load capacitance provided in the first and second capacitor banks 300 and 400 (i.e., the frequency of the output clock signal OCLK) Can be adjusted adaptively.

도 6은 본 발명의 일 실시예에 따른 위상 동기 루프 회로를 나타내는 블록도이다.6 is a block diagram illustrating a phase locked loop circuit according to an embodiment of the present invention.

도 6을 참조하면, 위상 동기 로프 회로(700)는 위상 검출기(710), 차지 펌프(720), 루프 필터(730), 전압 제어 발진기(740)) 및 분주기(750)를 포함하여 구성될 수 있다. 위상 동기 루프 회로(700)는 입력 클럭 신호(ICLK)의 위상과 일치하는 위상을 가지는 피드백 클럭 신호(FCLK)를 생성한다.6, the phase-locked loop circuit 700 includes a phase detector 710, a charge pump 720, a loop filter 730, a voltage controlled oscillator 740, and a frequency divider 750 . The phase locked loop circuit 700 generates a feedback clock signal FCLK having a phase coinciding with the phase of the input clock signal ICLK.

위상 검출기(710)는 입력 클럭 신호(ICLK)와 피드백 클럭 신호(FCLK)위 위상 신호를 검출하고 업 신호(UP)와 다운 신호(DN)를 출력한다. 업 신호(UP)는 입력 클럭 신호(ICLK)의 위상이 피드백 클럭 신호(FCLK)의 위상보다 앞설(lead) 때 발생하는 신호이고, 다운 신호(DN)는 입력 클락 신호(ICLK)의 위상이 피드백 클락 신호(FCLK)의 위상보다 늦을(lag) 때 발생하는 신호이다. 위상 검출기(20)는 배타적 논리합 게이트(XOR)로 구현될 수 있거나 또는 플립-플롭(flip-flop)으로 구현될 수 있다.The phase detector 710 detects the phase signal on the input clock signal ICLK and the feedback clock signal FCLK and outputs the up signal UP and the down signal DN. The up signal UP is a signal generated when the phase of the input clock signal ICLK leads the phase of the feedback clock signal FCLK and the down signal DN is generated when the phase of the input clock signal ICLK is feedback (Lag) of the phase of the clock signal FCLK. The phase detector 20 may be implemented as an exclusive-OR gate (XOR) or may be implemented as a flip-flop.

전하 펌프(720)는 업 신호(UP)에 응답하여, 출력 전압(VO)의 전압 레벨(level)을 상승시킨다. 전하 펌프(720) 다운 신호(DN)에 응답하여 출력 전압(VO)의 전압 레벨을 하강시킨다. 루프 필터(730)는 출력 전압(VO)를 로우 패스 필터링(low pass filtering)하여 직류(DC) 전압인 제어 전압(VC)를 발생한다. 전압 제어 발진기(740)는 제어 코드(CC) 및 제어 전압(VC)에 응답하여 출력 클럭 신호(OCLK)의 주파수를 조절한다. 전압 제어 발진기(740)는 제어 코드(CC)에 응답하여 출력 클럭 신호(OCLK)의 주파수를 코스 튜닝한 후에 제어 전압(VC)에 응답하여 출력 클럭 신호(OCLK)의 주파수를 파인 튜닝할 수 있다. 전압 제어 발진기(740)는 도 1의 LC 전압 제어 발진기(10)로 구성될 수 있다. 분주기(750)는 출력 클럭 신호(OCLK)의 주파수를 분주하여 피드백 클럭 신호(FCLK)로 제공한다.The charge pump 720 raises the voltage level of the output voltage VO in response to the up signal UP. The charge pump 720 lowers the voltage level of the output voltage VO in response to the down signal DN. The loop filter 730 low-pass filters the output voltage VO to generate a control voltage VC which is a direct current (DC) voltage. The voltage controlled oscillator 740 regulates the frequency of the output clock signal OCLK in response to the control code CC and the control voltage VC. The voltage controlled oscillator 740 may fine tune the frequency of the output clock signal OCLK in response to the control voltage VC after course tuning the frequency of the output clock signal OCLK in response to the control code CC . The voltage controlled oscillator 740 may be comprised of the LC voltage controlled oscillator 10 of FIG. The frequency divider 750 divides the frequency of the output clock signal OCLK to provide the feedback clock signal FCLK.

도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.7 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.

도 7을 참조하면, 반도체 메모리 장치(800)는, 위상 동기 루프 회로(PLL)(810) 및 데이터 출력 버퍼(data output buffer)(820)를 포함한다. 반도체 메모리 장치(800)는, 예를 들어, DDR SDRAM 또는 GDDR SDRAM일 수 있다. 위상 동기 루프 회로(810)는 도 6에 도시된 위상 동기 루프 회로(700)일 수 있다. 위상 동기 루프 회로(810)는 출력 클럭 신호(OCLK)를 발생한다. 데이터 출력 버퍼(820)는 출력 클럭 신호(OCLK)에 응답하여 내부(internal) 출력 데이터(DATA)를 출력 데이터(DOUT)로서 출력한다. 출력 데이터(DOUT)는 입력 클락 신호(ICLK)와 동기하여 출력되고, 외부 장치(예를 들어, 메모리 컨트롤러(memory controller))에 제공될 수 있다. 내부 출력 데이터(DATA)는 반도체 메모리 장치(800)에 포함된 메모리 셀 어레이(memory cell array)(미도시)로부터 출력된다. 위상 동기 루프 회로(810)는 출력 클럭 신호(OCLK)의 주파수에 따라 바어어스 전류를 적응적으로 조절하는 전압 제어 발진기를 포함하여 전류 소모를 감소시킬 수 있다.Referring to FIG. 7, the semiconductor memory device 800 includes a phase locked loop circuit (PLL) 810 and a data output buffer 820. The semiconductor memory device 800 may be, for example, a DDR SDRAM or a GDDR SDRAM. The phase locked loop circuit 810 may be the phase locked loop circuit 700 shown in FIG. Phase lock loop circuit 810 generates an output clock signal OCLK. The data output buffer 820 outputs internal output data DATA as output data DOUT in response to the output clock signal OCLK. The output data DOUT is output in synchronization with the input clock signal ICLK and can be provided to an external device (for example, a memory controller). The internal output data (DATA) is output from a memory cell array (not shown) included in the semiconductor memory device 800. The phase locked loop circuit 810 may include a voltage controlled oscillator that adaptively adjusts the bias current according to the frequency of the output clock signal OCLK to reduce current consumption.

본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 애플리케이션 시스템이 도 8에 개략적으로 도시되어 있다. 컴퓨팅 시스템, 모바일 장치등과 같은 본 발명에 따른 애플리케이션 시스템(900)은 버스(910)에 전기적으로 연결된 마이크로프로세서(920), 사용자 인터페이스(930), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(950) 및 그리고 메모리 장치(960)를 포함하며, 메모리 장치(960)는 도 7에서 설명된 것과 동일한 메모리 장치로 구현될 것이다. 메모리 장치(960)는 마이크로 프로세서(920)에 의하여 처리된/처리될 데이터를 저장할 것이다. 본 발명의 실시예에 따른 애플리케이션 시스템(900)이 모바일 장치일 경우, 애플리케이션 시스템(900)의 동작 전압을 공급하기 위한 배터리(940)가 추가적으로 제공된다. 비록 도면에는 도시되지는 않았지만, 본 발명의 실시예에 따른 애플리케이션 시스템(900)에는 응용 칩셋(appliaction chip set), 카메라 이미지 프로세서(CIS), 낸드 플래시 메모리 장치 등이 더 제공될 수 있다. 또한 본 발명의 실시예에 따른 메모리 장치는 출력 클럭 신호(OCLK)의 주파수에 따라 적응적으로 바이어스 전류의 양을 조절하여 전류 소모를 감소시킬 수 있기 때문에 애플리케이션 시스템(900)이 모바일 장치일 경우 모바일 디램으로서 제공될 수 있다.An application system including a semiconductor memory device according to an embodiment of the present invention is schematically shown in Fig. An application system 900 in accordance with the present invention, such as a computing system, a mobile device, etc., includes a microprocessor 920 electrically coupled to a bus 910, a user interface 930, a modem 950 such as a baseband chipset And a memory device 960, and the memory device 960 will be implemented in the same memory device as that described in FIG. The memory device 960 will store data to be processed / processed by the microprocessor 920. When the application system 900 according to the embodiment of the present invention is a mobile device, a battery 940 for supplying the operating voltage of the application system 900 is additionally provided. Although not shown in the drawing, an application system 900 according to an embodiment of the present invention may further be provided with an application chip set, a camera image processor (CIS), a NAND flash memory device, and the like. In addition, since the memory device according to the embodiment of the present invention can adaptively reduce the current consumption by adjusting the amount of the bias current according to the frequency of the output clock signal OCLK, Can be provided as a DRAM.

본 발명의 실시예들에 따르면, 전압 제어 발진기에서 출력 클럭 신호(OCLK)의 주파수에 따라 적응적으로 바이어스 전류의 양을 조절하여 전류 소모를 감소시킬 수 있고, 코스 튜닝과 파인 튜닝을 통하여 광대역의 클럭 신호를 제공할 수 있어 때문에 저전력 메모리 분야에 폭 넓게 적용될 수 있다.According to the embodiments of the present invention, it is possible to adaptively adjust the amount of bias current according to the frequency of the output clock signal OCLK in the voltage-controlled oscillator to reduce the current consumption, and to perform the tuning and fine tuning And can be widely applied to a low power memory field.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. It will be understood that the invention may be modified and varied without departing from the scope of the invention.

Claims (10)

제어 전압에 응답하여 변하는 주파수를 갖는 제1 및 제2 출력 클럭 신호를 출력하는 발진부;
상기 발진부와 연결되어 상기 발진부의 발진을 유지시키는 능동 소자부;
상기 능동 소자부와 바이어스 노드에서 연결되며 제어 코드에 응답하여 상기 바이어스 노드에 제공되는 바이어스 전류의 양을 적응적으로 조절하는 바이어스 전류 생성부; 및
상기 발진부 및 상기 능동 소자부와 각각 제1 및 제2 출력 노드에서 연결되고 상기 제어 코드에 응답하여 상기 제1 및 제2 출력 노드에 제1 및 제2 로드 커패시턴스를 제공하는 제1 및 제2 커패시터 뱅크들을 포함하고,
상기 바이어스 전류 생성부는,
제1 기준 전류를 생성하는 기준 전류 생성부;
상기 제어 코드에 응답하여 상기 제1 기준 전류의 크기와 동일하거나 배수의 크기를 갖는 제2 기준 전류를 생성하는 제2 기준 전류 생성부; 및
상기 제2 기준 전류와 동일한 크기를 갖는 상기 바이어스 전류를 상기 바이어스 노드에 제공하는 바이어스 전류 제공부를 포함하는 전압 제어 발진기.An oscillation unit outputting first and second output clock signals having a frequency varying in response to a control voltage;
An active element connected to the oscillation unit to maintain oscillation of the oscillation unit;
A bias current generating unit connected to the active element unit at a bias node and adapted to adaptively adjust an amount of a bias current provided to the bias node in response to a control code; And
First and second capacitors coupled at the first and second output nodes, respectively, to the oscillation and active element portions and providing first and second load capacitances to the first and second output nodes in response to the control code, Banks,
Wherein the bias current generator comprises:
A reference current generator for generating a first reference current;
A second reference current generator for generating a second reference current in response to the control code, the second reference current having a magnitude equal to or a multiple of the magnitude of the first reference current; And
And a bias current providing unit for providing the bias current having the same magnitude as the second reference current to the bias node. 제1항에 있어서, 상기 제1 커패시터 뱅크는
전원 전압에 서로 평행하게 연결되는 복수의 제1 커패시터들; 및
상기 복수의 제1 커패시터들 각각과 상기 제1 출력 노드 사이에 연결되는 복수의 제1 피모스 트랜지스터들을 포함하고,
상기 제2 커패시터 뱅크는,
상기 전원 전압에 서로 평행하게 연결되는 복수의 제2 커패시터들; 및
상기 복수의 제2 커패시터들 각각과 상기 제2 출력 노드 사이에 연결되는 복수의 제2 피모스 트랜지스터들을 포함하고, 상기 복수의 제1 피모스 트랜지스터들의 게이트들과 상기 복수의 제2 피모스 트랜지스터들의 게이트들에는 각각 상기 제어 코드의 각 비트가 인가되는 것을 특징으로 하는 전압 제어 발진기.2. The method of claim 1, wherein the first capacitor bank
A plurality of first capacitors connected in parallel to a power supply voltage; And
A plurality of first PMOS transistors coupled between each of the plurality of first capacitors and the first output node,
Wherein the second capacitor bank comprises:
A plurality of second capacitors connected in parallel to the power supply voltage; And
And a plurality of second PMOS transistors connected between each of the plurality of second capacitors and the second output node, wherein the gates of the plurality of first PMOS transistors and the plurality of second PMOS transistors And each bit of the control code is applied to each of the gates. 제2항에 있어서, 상기 제어 코드에 의하여 결정되는 상기 제1 로드 커패시턴스의 값과 상기 제2 로드 커패시턴스의 값에 의하여 상기 제1 및 제2 출력 클럭 신호의 주파수가 코스 튜닝되고, 상기 제어 전압에 의하여 상기 제1 및 제2 출력 클럭 신호의 주파수가 파인 튜닝되는 것을 특징으로 하는 전압 제어 발진기.3. The method of claim 2, wherein the frequencies of the first and second output clock signals are tuned according to the value of the first load capacitance and the value of the second load capacitance determined by the control code, Wherein the frequency of the first and second output clock signals is fine tuned. 삭제delete 제1항에 있어서, 상기 제2 기준 전류 생성부는,
전원 전압에 병렬로 연결되는 복수의 제1 피모스 트랜지스터들;
상기 복수의 제1 피모스 트랜지스터들 각각과 제1 노드 사이에 연결되는 복수의 제2 피모스 트랜지스터들을 포함하고,
상기 제1 피모스 트랜지스터들의 게이트들 각각에는 상기 제어 코드가 한 비트씩 인가되고, 상기 제2 피모스 트랜지스터들은 각각 제1 피모스 트랜지스터들의 도통 여부에 따라 선택적으로 상기 제1 기준 전류와 동일한 크기를 갖는 전류를 상기 제1 노드에 제공하고,
상기 바이어스 전류 제공부는,
상기 제1 노드와 접지 전압 사이에 연결되며 제2 기준 전류가 흐르는 제1 피모스 트랜지스터; 및
상기 바이어스 노드와 상기 접지 전압 사이에 연결되며, 상기 제1 피모스 트랜지스터와 전류 미러를 구성하는 제2 피모스 트랜지스터를 포함하는 것을 특징으로 하는 전압 제어 발진기.The apparatus as claimed in claim 1, wherein the second reference current generator comprises:
A plurality of first PMOS transistors connected in parallel to a power supply voltage;
And a plurality of second PMOS transistors connected between each of the plurality of first PMOS transistors and a first node,
The control code is applied to each of the gates of the first PMOS transistors one bit at a time, and the second PMOS transistors selectively have the same magnitude as the first reference current according to whether the first PMOS transistors are conductive To the first node,
Wherein the bias current providing unit comprises:
A first PMOS transistor connected between the first node and a ground voltage and through which a second reference current flows; And
And a second PMOS transistor connected between the bias node and the ground voltage and constituting a current mirror with the first PMOS transistor. 제어 전압에 응답하여 변하는 주파수를 갖는 제1 및 제2 출력 클럭 신호를 출력하는 발진부;
상기 발진부와 연결되어 상기 발진부의 발진을 유지시키는 능동 소자부;
상기 능동 소자부와 바이어스 노드에서 연결되며 제어 코드에 응답하여 상기 바이어스 노드에 제공되는 바이어스 전류의 양을 적응적으로 조절하는 바이어스 전류 생성부; 및
상기 발진부 및 상기 능동 소자부와 각각 제1 및 제2 출력 노드에서 연결되고 상기 제어 코드에 응답하여 상기 제1 및 제2 출력 노드에 제1 및 제2 로드 커패시턴스를 제공하는 제1 및 제2 커패시터 뱅크들을 포함하고,
상기 바이어스 전류 생성부는,
기준 전류를 생성하는 기준 전류 생성부; 및
상기 제어 코드가 반전된 반전 제어 코드에 응답하여 상기 기준 전류의 크기와 동일하거나 배수의 크기를 갖는 상기 바이어스 전류를 상기 바이어스 노드에 제공하는 바이어스 전류 제공부를 포함하는 전압 제어 발진기.An oscillation unit outputting first and second output clock signals having a frequency varying in response to a control voltage;
An active element connected to the oscillation unit to maintain oscillation of the oscillation unit;
A bias current generating unit connected to the active element unit at a bias node and adapted to adaptively adjust an amount of a bias current provided to the bias node in response to a control code; And
First and second capacitors coupled at the first and second output nodes, respectively, to the oscillation and active element portions and providing first and second load capacitances to the first and second output nodes in response to the control code, Banks,
Wherein the bias current generator comprises:
A reference current generator for generating a reference current; And
And a bias current providing section for providing the bias node with the bias current having a magnitude equal to or greater than a magnitude of the reference current in response to the inverted control code whose control code is inverted. 제6항에 있어서, 상기 기준 전류 생성부는,
전원 전압에 연결되어 상기 기준 전류를 제공하는 전류원;
상기 전류원에 연결되는 제1 엔모스 트랜지스터; 및
상기 제1 엔모스 트랜지스터와 접지 전압 사이에 연결되는 제2 엔모스 트랜지스터를 포함하고,
상기 제1 엔모스 트랜지스터의 게이트는 상기 전류원에 연결되고, 상기 제2 엔모스 트랜지스터의 게이트는 상기 전원 전압에 연결되고,
상기 바이어스 전류 제공부는,
상기 바이어스 노드에 병렬로 연결되는 복수의 제1 엔모스 트랜지스터들 및 제3 엔모스 트랜지스터; 및
상기 복수의 제1 엔모스 트랜지스터들 및 상기 제3 엔모스 트랜지스터 각각과 접지 전압 사이에 연결되는 복수의 제2 엔모스 트랜지스터들 및 제4 엔모스 트랜지스터를 포함하고,
상기 제1 엔모스 트랜지스터들 및 상기 제3 엔모스 트랜지스터들의 게이트들은 상기 전류원에 연결되고,
상기 제2 엔모스 트랜지스터들의 게이트들 각각에는 상기 반전 제어코드가 한 비트씩 인가되고, 상기 제4 엔모스 트랜지스터의 게이트는 상기 전원 전압에 연결되는 것을 특징으로 하는 전압 제어 발진기.The apparatus of claim 6, wherein the reference current generator comprises:
A current source connected to the power supply voltage and providing the reference current;
A first NMOS transistor connected to the current source; And
And a second NMOS transistor connected between the first NMOS transistor and a ground voltage,
A gate of the first NMOS transistor is connected to the current source, a gate of the second NMOS transistor is connected to the power supply voltage,
Wherein the bias current providing unit comprises:
A plurality of first NMOS transistors and a third NMOS transistor connected in parallel to the bias node; And
A plurality of second NMOS transistors and a fourth NMOS transistor connected between the plurality of first NMOS transistors and the third NMOS transistor and a ground voltage,
Gates of the first and third NMOS transistors are connected to the current source,
Wherein the inverted control code is applied to each of the gates of the second NMOS transistors by one bit, and the gate of the fourth NMOS transistor is connected to the power supply voltage. 제어 전압에 응답하여 변하는 주파수를 갖는 제1 및 제2 출력 클럭 신호를 출력하는 발진부;
상기 발진부와 연결되어 상기 발진부의 발진을 유지시키는 능동 소자부;
상기 능동 소자부와 바이어스 노드에서 연결되며 제어 코드에 응답하여 상기 바이어스 노드에 제공되는 바이어스 전류의 양을 적응적으로 조절하는 바이어스 전류 생성부; 및
상기 발진부 및 상기 능동 소자부와 각각 제1 및 제2 출력 노드에서 연결되고 상기 제어 코드에 응답하여 상기 제1 및 제2 출력 노드에 제1 및 제2 로드 커패시턴스를 제공하는 제1 및 제2 커패시터 뱅크들을 포함하고,
상기 바이어스 전류 생성부는,
기준 전류에 의한 바이어스 전압을 제공하고, 상기 제어 코드에 응답하여 반전 제어 코드를 생성하는 반전 제어 코드 생성부; 및
상기 반전 제어 코드에 응답하여 상기 기준 전류의 크기와 동일하거나 배수의 크기를 갖는 상기 바이어스 전류를 상기 바이어스 노드에 제공하는 바이어스 전류 제공부를 포함하는 전압 제어 발진기.An oscillation unit outputting first and second output clock signals having a frequency varying in response to a control voltage;
An active element connected to the oscillation unit to maintain oscillation of the oscillation unit;
A bias current generating unit connected to the active element unit at a bias node and adapted to adaptively adjust an amount of a bias current provided to the bias node in response to a control code; And
First and second capacitors coupled at the first and second output nodes, respectively, to the oscillation and active element portions and providing first and second load capacitances to the first and second output nodes in response to the control code, Banks,
Wherein the bias current generator comprises:
An inversion control code generator for providing a bias voltage by a reference current and generating an inversion control code in response to the control code; And
And a bias current providing unit for providing the bias node with the bias current having a magnitude equal to or greater than a magnitude of the reference current in response to the inversion control code. 제8항에 있어서, 상기 반전 제어 코드 생성부는,
전원 전압에 연결되어 상기 기준 전류를 생성하고 상기 기준 전류에 의한 상기 바이어스 전압을 제공하는 전류원;
상기 전류원과 접지 전압 사이에 연결되는 제1 엔모스 트랜지스터; 및
상기 전류원과 상기 제1 엔모스 트랜지스터의 게이트가 연결되는 연결 노드에 서로 병렬로 연결되고 상기 제어 코드의 각 비트에 응답하여 상기 반전 제어 코드의 각 비트를 생성하는 복수의 피모스 트랜지스터들과 복수의 제1 엔모스 트랜지스터들로 구성되는 복수의 인버터들을 포함하는 것을 특징으로 하는 전압 제어 발진기.9. The apparatus as claimed in claim 8,
A current source coupled to a power supply voltage to generate the reference current and provide the bias voltage by the reference current;
A first NMOS transistor connected between the current source and a ground voltage; And
A plurality of PMOS transistors connected in parallel to each other at a connection node to which the current source and the gate of the first NMOS transistor are connected and generating respective bits of the inversion control code in response to each bit of the control code, And a plurality of inverters comprised of first NMOS transistors. 제9항에 있어서, 상기 바이어스 전류 제공부는,
상기 바이어스 노드와 상기 접지 전압 사이에 병렬로 연결되는 제2 엔모스 트랜지스터 및 복수의 제2 엔모스 트랜지스터들을 포함하고, 상기 제2 엔모스 트랜지스터의 게이트에는 상기 바이어스 전압이 인가되고, 상기 제2 엔모스 트랜지스터들의 게이트들에는 상기 반전 제어 코드가 한 비트씩 인가되는 것을 특징으로 하는 전압 제어 발진기.10. The semiconductor memory device according to claim 9,
A second NMOS transistor connected in parallel between the bias node and the ground voltage, and a plurality of second NMOS transistors, the bias voltage being applied to a gate of the second NMOS transistor, And the inverted control code is applied to the gates of the MOS transistors one bit at a time.
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