KR101748698B1 - Display panel and a flat panel display device comprising the same - Google Patents

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Abstract

평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 표시패널 및 이를 포함하는 평판디스플레이장치가 제공된다. 표시패널은, 셀 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판의 패드 영역에 형성되며, 하부 전극과 상부 전극으로 이루어지는 다수의 테스트 패드 및 상기 제1 기판과 대향 배치되며, 다수의 컬러필터가 형성된 제2 기판을 포함한다.There is provided a display panel capable of preventing static electricity flowing into a display panel of a flat panel display device and protecting the display panel, and a flat panel display device including the same. The display panel includes a first substrate including a cell region and a pad region, a plurality of test pads formed on a pad region of the first substrate, the plurality of test pads including a lower electrode and an upper electrode, And a second substrate on which a color filter is formed.

Description

표시패널 및 이를 포함하는 평판디스플레이장치{Display panel and a flat panel display device comprising the same}[0001] The present invention relates to a display panel and a flat panel display device including the same,

본 발명은 평판디스플레이장치에 관한 것으로, 보다 상세하게는 평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 표시패널 및 이를 포함하는 평판디스플레이장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display device, and more particularly, to a display panel and a flat panel display device including the same, which can protect the display panel by preventing static electricity flowing into the display panel of the flat panel display device.

디스플레이장치는 시각정보 전달매체로서, 브라운관 면에 문자나 도형의 형식으로 데이터를 시각적으로 표시하는 것을 말한다.The display device is a visual information delivery medium, which visually displays data in the form of characters or graphics on the cathode ray tube surface.

일반적으로 평판디스플레이(Flat Panel Display : FPD)장치는 TV 또는 컴퓨터 모니터 브라운관을 이용하여 보다 두께가 얇고 가벼운 영상표시장치로서, 그 종류에는 액정을 이용한 LCD(Liquid Crystal Display), 가스 방전을 이용한 PDP(Plasma Display Panel : PDP), 형광성 유기화합물에 전류가 흐르면 빛을 내는 발광현상을 이용하여 만든 유기물질인 OLED(Organic Light Emitting, 이하, 유기전계발광소자라 함) 및 전기장내 하전된 입자가 양극 또는 음극쪽으로 이동하는 현상을 이용하는 EDP((Electric Paper Display) 등이 있다.In general, a flat panel display (FPD) device is a thinner and lighter image display device using a TV or a computer monitor cathode tube. Examples of the display device include a liquid crystal display (LCD) using a liquid crystal, a PDP Plasma Display Panel (PDP), Organic Light Emitting (OLED) (Organic Light Emitting), which is an organic material made by using a light emitting phenomenon when a fluorescent organic compound is supplied with electric current, And an EDP (Electric Paper Display) using the phenomenon of moving toward the cathode.

이러한 유기전계발광소자는 유리기판 상에 애노드 전극을 형성하고, 그 위에 정공 주입층, 발광층, 전자 주입층이 적층되고, 전자 주입층 상에는 캐소드 전극이 형성된다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면, 정공 주입 내의 정공과 전자 주입층 내의 전자는 각각 발광층 쪽으로 진행하여 발광층을 여기시켜 발광층으로 하여금 가시광을 발산하게 한다. 이렇게 발광층으로부터 발생되는 가시광으로 화상 또는 영상을 표시하게 된다.In such an organic electroluminescent device, an anode electrode is formed on a glass substrate, a hole injecting layer, a light emitting layer and an electron injecting layer are laminated thereon, and a cathode electrode is formed on the electron injecting layer. When a drive voltage is applied to the anode electrode and the cathode electrode, the holes in the hole injection and the electrons in the electron injection layer proceed toward the light emitting layer, respectively, to excite the light emitting layer to cause the light emitting layer to emit visible light. Thus, an image or an image is displayed by visible light generated from the light emitting layer.

도 1은 종래 평판디스플레이장치의 구조를 나타낸 도면이고, 도 2는 종래 평판디스플레이장치에 정전기 방지 회로가 포함된 구조를 나타낸 도면이고, 도 3은 도 2의 A 부분을 확대한 도면이다.FIG. 1 is a view showing the structure of a conventional flat panel display device, FIG. 2 is a view showing a structure in which an antistatic circuit is included in a conventional flat panel display device, and FIG. 3 is an enlarged view of a portion A in FIG.

도 1을 참조하면, 하부 기판(10)은 셀 영역(11)과 패드 영역(12)을 포함한다. 셀 영역(11)에는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 다수의 유기전계발광소자 즉, 화소들이 형성되어 있다. 이때, 다수의 로우라인(R1 내지 R3)에는 다수의 화소들을 구동하기 위한 다수의 제1 구동 트랜지스터(TD11 내지 TD13)들이 연결되어 있으며, 다수의 컬럼라인(CL1 내지 CL3)에는 다수의 제2 구동 트랜지스터(TD21 내지 TD23)들이 연결되어 있다.Referring to FIG. 1, the lower substrate 10 includes a cell region 11 and a pad region 12. A plurality of organic light emitting elements or pixels are formed in the cell region 11 in a region where a plurality of column lines CL 1 to CL 3 and a plurality of row lines R 1 to R 3 intersect. At this time, a plurality of first driving transistors TD 11 to TD 13 for driving a plurality of pixels are connected to the plurality of row lines R 1 to R 3 , and a plurality of column lines CL 1 to CL 3 , A plurality of second driving transistors TD 21 to TD 23 are connected.

또한, 유기전계발광소자는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 스위칭 소자 역할을 하는 제1 TFT(T1), 셀구동전압라인(VDD1 내지 VDD3)과 전계발광셀(OLED) 사이에 형성되어 전계발광셀(OLED)을 구동하기 위한 제2 TFT(T2) 및 제1 및 제2 TFT(T1,T2) 사이에 접속된 캐패시터(Cst)를 포함한다. 여기서, 제1 및 제2 TFT(T1,T2)는 예를 들면, P타입 트랜지스터로 구성될 수 있다.Further, the organic electroluminescent device includes a plurality of column lines (CL 1 to CL 3) and a plurality of row lines (R 1 to R 3) of claim 1 TFT (T1), a cell driving voltage to the switching element acts in the region is the intersection connected between the line (VDD 1 to VDD 3) and the electroluminescent cell (OLED) is formed between the light emitting cell of claim 2 TFT for driving the (OLED) (T2) and the first and the 2 TFT (T1, T2) Gt; Cst < / RTI > Here, the first and second TFTs T1 and T2 may be formed of, for example, a P-type transistor.

제1 TFT(T1)는 로우라인(R1 내지 R3)으로부터의 부극성 전압에 응답하여 턴 온 됨으로써 자신의 소스 단자와 드레인 단자 사이의 전류패스를 도통시킴과 아울러 로우라인(R1 내지 R3)의 전압이 자신의 문턱전압(Threshold Voltage: Vth) 이하일 때 오프 상태를 유지하게 된다. 제1 TFT(T1)의 턴 온 기간에 컬럼라인들(CL)로부터의 데이터전압은 제1 TFT(T1)의 소스 단자와 게이트 단자를 경유하여 제2 TFT(T2)의 게이트 단자에 인가된다. The first TFT T1 turns on in response to the negative voltage from the row lines R 1 to R 3 so that the current path between the source terminal and the drain terminal of the first TFT T 1 is turned on and the row line R 1 to R 3 is less than its threshold voltage (Vth). The data voltage from the column lines CL is applied to the gate terminal of the second TFT T2 via the source terminal and the gate terminal of the first TFT T1 in the turn-on period of the first TFT T1.

이와 반대로, 제1TFT(T1)의 오프 기간에는 데이터전압이 제2 TFT(T2)에 인가되지 않는다. 제2 TFT(T2)는 자신의 게이트 단자에 공급되는 데이터전압에 의해 소스 단자와 드레인 단자 간의 전류를 조절하여 데이터전압에 대응하는 밝기로 전계발광셀(OLED)을 발광하게 된다.On the contrary, the data voltage is not applied to the second TFT T2 during the off period of the first TFT T1. The second TFT T2 adjusts the current between the source terminal and the drain terminal by the data voltage supplied to the gate terminal of the second TFT T2 to emit the electroluminescent cell OLED with the brightness corresponding to the data voltage.

캐패시터(Cst)는 데이터전압과 셀구동전압라인(VDD1 내지 VDD3) 사이의 차전압을 저장하여 제2 TFT(T2)의 게이트단자에 인가되는 전압을 한 프레임기간 동안 일정하게 유지함과 아울러 전계발광셀(OLED)에 인가되는 전류를 한 프레임기간 동안 일정하게 유지시킨다.The capacitor Cst stores the difference voltage between the data voltage and the cell driving voltage lines VDD 1 to VDD 3 to keep the voltage applied to the gate terminal of the second TFT T2 constant for one frame period, The current applied to the light emitting cell OLED is kept constant for one frame period.

여기서, 도면에 도시하지 않았으나, 하부 기판(10)과 대향 배치되는 상부 기판(미도시)에는 다수의 컬러필터와 블랙 매트릭스 및 공통전극이 형성되어 있다. Here, although not shown, a plurality of color filters, a black matrix, and a common electrode are formed on an upper substrate (not shown) disposed opposite to the lower substrate 10.

다수의 유기전계발광소자가 형성되어 있는 하부 기판과 다수의 컬러필터가 형성되어 있는 상부 기판을 실런트(sealant)로 합착하여 평판디스플레이장치의 표시패널을 제조한다. A lower substrate on which a plurality of organic electroluminescent devices are formed and an upper substrate on which a plurality of color filters are formed are bonded together by a sealant to manufacture a display panel of a flat panel display device.

상기와 같이, 제조된 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하고, 표시패널의 신뢰성 테스트를 위한 에이징(Aging) 테스트를 진행하게 된다. 이때, 에이징 테스트는 시간의 경과에 따라 표시패널의 동작 특성의 변화를 테스트하는 것으로, 일반적으로 고온의 분위기에서 화상 신호를 표시하여 표시패널의 동작 특성 변화를 테스트하는 것이다.As described above, the test data of each gray level is applied to the manufactured display panel to display the test image, and the aging test for the reliability test of the display panel is performed. At this time, the aging test tests the change of the operation characteristics of the display panel with the lapse of time, and generally, the image signal is displayed in a high temperature atmosphere to test the change of the operation characteristics of the display panel.

한편, 표시패널에 각 계조의 테스트 데이터를 인가하여 테스트 화상을 표시하기 위해 하부 기판(10)의 패드 영역(12)에는 다수의 화소들을 구동하기 위한 다수의 테스트 패드(14)가 형성되어 있다. 다수의 테스트 패드(14)의 일단은 다수의 로우라인(R1 내지 R3)에 연결되어 있는 다수의 제1 구동 트랜지스터(TD11 내지 TD13)와 연결되어 있으며, 또한 다수의 컬럼라인(CL1 내지 CL3)에 연결되어 있는 다수의 제2 구동 트랜지스터(TD21 내지 TD23)들과 연결되어 있다.A plurality of test pads 14 for driving a plurality of pixels are formed in the pad region 12 of the lower substrate 10 in order to display test images by applying test data of each gray level to the display panel. One end of each of the plurality of test pads 14 is connected to a plurality of first driving transistors TD 11 to TD 13 connected to a plurality of row lines R 1 to R 3 and a plurality of column lines CL 1 to CL 3 of the first and second driving transistors TD 21 to TD 23 .

여기서, 다수의 테스트 패드(14)는 큰 면적을 갖도록 형성되어 있으므로, 표시패널에 테스트 공정을 진행하는 과정에서 테스트 패드(14)로 정전기가 유입될 수 있다. 현재 평판디스플레이장치의 표시패널에 테스트 공정 중 정전기 불량 대부분이 테스트 패드(14)를 통해 유입되어 제1 구동 트랜지스터(TD11 내지 TD13)와 제2 구동 트랜지스터(TD21 내지 TD23) 및 전계발광셀(OLED)에 손상(damage)을 주고 있다.Since the plurality of test pads 14 are formed to have a large area, static electricity may flow into the test pads 14 during the test process on the display panel. Most of the static electricity defects during the test process are inputted to the display panel of the flat panel display device through the test pad 14 and the first driving transistors TD 11 to TD 13 and the second driving transistors TD 21 to TD 23 , Thereby damaging the cell (OLED).

이러한 문제점을 개선하기 위해 도 2에서와 같이, 평판디스플레이장치의 표시패널 내부에 다수의 정전기 방지 회로(32, 34)를 구성하였다.In order to solve such a problem, as shown in FIG. 2, a plurality of anti-static circuits 32 and 34 are formed in the display panel of the flat panel display device.

먼저, 표시패널 내부로 유입되는 정전기를 방지하기 위해 다수의 테스트 패드(14)의 일단에는 쇼팅바(shorting bar, 26)가 연결되어 있고, 타단에는 저항(R1 내지 R4)이 연결되어 있으며, 테스트 패드(14)로 유입되는 정전기는 저항성분으로 인해 표시패널 내부로 유입되지 못하고, 경로를 바꾸어 쇼팅바(26)로 유도된다.A shorting bar 26 is connected to one end of the plurality of test pads 14 and a resistor R 1 to R 4 is connected to the other end to prevent static electricity flowing into the display panel , The static electricity flowing into the test pad 14 can not flow into the display panel due to the resistance component, and is changed into a path and guided to the shot bar 26.

또한, 표시패널 내부로 유입되는 정전기를 방지하기 위해 다수의 테스트 패드(14)와 제1 구동 트랜지스터(TD11 내지 TD13) 사이에는 정전기 방지 회로(30)와 더미 회로(36, 38)가 구성되어 있다. 도 3에서와 같이, 정전기 방지 회로(30)는 두 개의 다이오드(D1, D2)가 직렬로 구성되어 있으며, 설명의 편의를 위하여 제1 노드(a)에는 -20V가 인가되어 있고, 제2 노드(b)에 +20V가 인가되어 있다고 가정한다. 만약, 외부에서 테스트 패드(14)로 유입된 정전기 전압(Vs)이 +500kV라고 한다면, 제1 노드(a)로 전류가 흐르게 되어 정전기 전압(Vs)이 표시패널 내부로 유입되는 것을 방지한다. 또한, 외부에서 테스트 패드(14)로 유입된 정전기 전압(Vs)이 -500kV라고 한다면, 제2 노드(b)로 전류가 흐르게 되어 정전기 전압(Vs)이 표시패널 내부로 유입되는 것을 방지한다.An antistatic circuit 30 and dummy circuits 36 and 38 are provided between the plurality of test pads 14 and the first driving transistors TD 11 to TD 13 to prevent static electricity flowing into the display panel . As shown in FIG. 3, the static electricity prevention circuit 30 includes two diodes D1 and D2 in series. For convenience of explanation, -20 V is applied to the first node (a) (b) is applied with + 20V. If the electrostatic voltage Vs flowing from the outside to the test pad 14 is +500 kV, current flows to the first node a to prevent the electrostatic voltage Vs from flowing into the display panel. If the electrostatic voltage Vs flowing from the outside to the test pad 14 is -500 kV, current flows to the second node b to prevent the electrostatic voltage Vs from flowing into the display panel.

여기서, 더미 회로(36, 38)는 정전기 방지 회로(30)를 통해 유입된 정전기 전압(Vs)이 더미 회로(36, 38)를 파괴시켜서 조기에 소멸되도록 하여 정전기 전압(Vs)이 표시패널 내부로 유입되는 것을 방지하기 위해 더미 트랜지스터(T_D11 내지 T_D13)의 크기는 제1 구동 트랜지스터(TD11 내지 TD13)의 크기와 같거나 또는 크게 설계될 수 있다.The dummy circuits 36 and 38 cause the electrostatic voltage Vs flowing through the antistatic circuit 30 to be destroyed early by destroying the dummy circuits 36 and 38 so that the electrostatic voltage Vs is applied to the inside of the display panel The size of the dummy transistors T_D11 to T_D13 may be designed to be equal to or larger than the size of the first driving transistors TD 11 to TD 13 .

상기와 같이, 평판디스플레이장치의 표시패널 내부로 유입되는 정전기를 방지하기 위해 표시패널 내부에 쇼팅바(26), 저항(R1 내지 R4), 정전기 방지 회로(32, 34) 및 더미 회로(36, 38)를 구성하여 정전기에 의한 회로 손상을 최소화하였다. As described above, in order to prevent static electricity flowing into the display panel of the flat panel display device, a shorting bar 26, resistors R 1 to R 4 , antistatic circuits 32 and 34 and dummy circuits 36, 38) to minimize circuit damage caused by static electricity.

그러나, 다수의 테스트 패드(14)와 연결되어 있는 쇼팅바(26)는 고전압 방전시 저항 파괴에 의한 구동 불량이 발생하게 되고, 쇼팅바(26) 제거 이후의 공정에서의 정전기 발생시 표시패널 내부로 정전기가 유입되는 문제점이 있다.However, the shorting bars 26 connected to the plurality of test pads 14 are defective in resistance due to resistance breakdown during high voltage discharge, and when the static electricity is generated in the process after the removal of the shorting bars 26, There is a problem that static electricity is introduced.

또한, 정전기 방지 회로(32, 34)는 제1 및 제2 노드(a, b)에 전원을 인가하기 전에 정전기 발생시 회로가 동작하지 않게 되어 표시패널 내부로 정전기가 유입된다.In addition, the static electricity prevention circuits 32 and 34 do not operate the circuit when static electricity is generated before the power is applied to the first and second nodes a and b, and static electricity flows into the display panel.

아울러, 더미 회로(36, 38)는 정전기 발생 양에 따라 더미 트랜지스터(T_D11 내지 T_D13)에 손상이 발생할 수 있다.In addition, the dummy circuits 36 and 38 may cause damage to the dummy transistors T_D11 to T_D13 depending on the amount of static electricity generated.

본 발명은 상기한 문제를 해결하기 위한 것으로, 평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 표시패널 및 이를 포함하는 평판디스플레이장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide a display panel and a flat panel display device including the same that can prevent the static electricity from entering the display panel of the flat panel display device.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.

상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시패널은, 셀 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판의 패드 영역에 형성되며, 하부 전극과 상부 전극으로 이루어지는 다수의 테스트 패드 및 상기 제1 기판과 대향 배치되며, 다수의 컬러필터가 형성된 제2 기판을 포함한다.According to an aspect of the present invention, there is provided a display panel including a first substrate including a cell region and a pad region, a first electrode formed on the pad region of the first substrate, And a second substrate facing the first substrate and having a plurality of color filters.

상기 다수의 테스트 패드는 하부 전극과 상부 전극으로 이루어지는 캐패시터이다.The plurality of test pads are capacitors comprising a lower electrode and an upper electrode.

상기 테스트 패드의 하부 전극과 상부 전극의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해진다.The size of the lower and upper electrodes of the test pad is determined by the spacing between the pins of the test equipment and the pins.

상기 제1 기판의 패드 영역 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 액티브층, 상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막, 상기 절연막 상에 형성된 게이트 전극, 상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막, 상기 층간절연막 상에 형성된 패드 전극 및 상기 패드 전극의 일부분이 노출되도록 패드 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함한다.A buffer layer formed on the pad region of the first substrate, an active layer formed on the buffer layer, an insulating film formed on the entire surface of the first substrate including the active layer, a gate electrode formed on the insulating film, A pad electrode formed on the interlayer insulating film, and a protection film formed on the entire surface of the first substrate including the pad electrode to expose a part of the pad electrode.

상기 다수의 테스트 패드는 게이트 전극과 층간절연막 및 패드 전극으로 이루어지는 캐패시터이다.The plurality of test pads are capacitors comprising a gate electrode, an interlayer insulating film, and a pad electrode.

상기 다수의 테스트 패드는 하부 전극과 중간 전극으로 이루어지는 제1 캐패시터 및 상기 중간 전극과 상부 전극으로 이루어지는 제2 캐패시터이다.The plurality of test pads are a first capacitor including a lower electrode and an intermediate electrode, and a second capacitor including the intermediate electrode and the upper electrode.

상기 하부 전극과 상부 전극은 서로 전기적으로 연결된다.The lower electrode and the upper electrode are electrically connected to each other.

상기 제1 기판의 패드 영역 상에 형성된 버퍼층, 상기 버퍼층 상에 형성되며, 불순물 이온이 주입된 액티브층, 상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막, 상기 절연막 상에 형성된 게이트 전극, 상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막, 상기 층간절연막 상에 형성된 패드 전극 및 상기 패드 전극의 일부분이 노출되도록 패드 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함한다.A buffer layer formed on the pad region of the first substrate, an active layer formed on the buffer layer and doped with impurity ions, an insulating film formed over the entire surface of the first substrate including the active layer, a gate electrode formed on the insulating film, An interlayer insulating film formed on the entire surface of the first substrate including the electrode, a pad electrode formed on the interlayer insulating film, and a protective film formed on the entire surface of the first substrate including the pad electrode to expose a part of the pad electrode.

상기 다수의 테스트 패드는 액티브층과 절연막 및 게이트 전극으로 이루어지는 제1 캐패시터 및 상기 게이트 전극과 층간절연막 및 패드 전극으로 이루어지는 제2 캐패시터이다.The plurality of test pads are a first capacitor including an active layer, an insulating film, and a gate electrode, and a second capacitor including the gate electrode, an interlayer insulating film, and a pad electrode.

상기 제1 기판의 셀 영역 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 액티브층, 상기 액티브층을 포함한 제1 기판 전면에 형성된 절연막, 상기 절연막 상의 액티브층과 대응되는 위치에 형성된 게이트 전극, 상기 액티브층의 양측에 형성된 소스 및 드레인 영역, 상기 게이트 전극을 포함한 제1 기판 전면에 형성된 층간절연막, 상기 층간절연막과 절연막에 형성되며, 상기 소스 및 드레인 영역의 일부분을 노출시키는 제1 및 제2 콘택홀, 상기 제1 및 제2 콘택홀을 통해 소스 및 드레인 영역과 전기적으로 연결되는 소스 및 드레인 전극 및 상기 소스 및 드레인 전극을 포함한 제1 기판 전면에 형성된 보호막을 포함한다.A buffer layer formed on the cell region of the first substrate, an active layer formed on the buffer layer, an insulating film formed on the entire surface of the first substrate including the active layer, a gate electrode formed on a position corresponding to the active layer on the insulating film, A first and a second contact holes formed in the interlayer insulating film and the insulating film and exposing a part of the source and drain regions, a gate insulating film formed on the source and drain regions, Source and drain electrodes electrically connected to the source and drain regions through the first and second contact holes, and a protective film formed on the entire surface of the first substrate including the source and drain electrodes.

상기 다수의 테스트 패드의 일단은 정전기 방지용 쇼팅바에 연결된다.One end of the plurality of test pads is connected to a shorting bar for preventing static electricity.

상기 다수의 테스트 패드의 타단은 상기 셀 영역에 형성된 다수의 화소들을 구동하기 위한 다수의 구동 트랜지스터와 연결된다.The other ends of the plurality of test pads are connected to a plurality of driving transistors for driving a plurality of pixels formed in the cell region.

상기 다수의 테스트 패드의 타단과 다수의 구동 트랜지스터 사이에는 정전기 방지 회로가 배치된다.An electrostatic discharge prevention circuit is disposed between the other end of the plurality of test pads and the plurality of driving transistors.

또한, 본 발명의 일 실시예에 따른 평판디스플레이장치는 제1항 내지 제13항 중 어느 한 항의 상기 표시패널을 포함한다.Further, a flat panel display device according to an embodiment of the present invention includes the display panel according to any one of claims 1 to 13.

상술한 바와 같이, 본 발명에 따른 표시패널 및 이를 포함하는 평판디스플레이장치는 평판디스플레이장치의 표시패널에 유입되는 정전기를 방지하여 표시패널을 보호할 수 있는 효과를 제공한다.As described above, the display panel and the flat panel display device including the same according to the present invention can prevent the static electricity flowing into the display panel of the flat panel display device, thereby protecting the display panel.

도 1은 종래 평판디스플레이장치의 표시패널의 구조를 나타낸 도면.
도 2는 도 1의 표시패널에 정전기 방지 회로가 포함된 구조를 나타낸 도면.
도 3은 도 2의 A 부분을 확대한 도면.
도 4는 본 발명의 일 실시예에 따른 평판디스플레이장치의 표시패널의 구조를 나타낸 도면.
도 5는 도 4의 테스트 패드를 나타내는 도면.
도 6은 본 발명의 일 실시예에 따른 표시패널의 하부 기판의 공정 단면도.
도 7은 본 발명의 다른 실시예에 따른 테스트 패드를 나타내는 도면.
도 8은 본 발명의 다른 실시예에 따른 표시패널의 하부 기판의 공정 단면도.1 is a view showing the structure of a display panel of a conventional flat panel display device.
2 is a view showing a structure in which an electrostatic discharge prevention circuit is included in the display panel of FIG.
Fig. 3 is an enlarged view of a portion A in Fig. 2; Fig.
4 is a view illustrating a structure of a display panel of a flat panel display device according to an embodiment of the present invention.
5 shows the test pad of Fig.
6 is a process sectional view of a lower substrate of a display panel according to an embodiment of the present invention.
7 illustrates a test pad according to another embodiment of the present invention.
8 is a process sectional view of a lower substrate of a display panel according to another embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명에 따른 표시패널 및 이를 포함하는 평판디스플레이장치의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of a display panel and a flat panel display device including the display panel according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일 실시예에 따른 평판디스플레이장치의 표시패널의 구조를 나타낸 도면이고, 도 5는 도 4의 테스트 패드를 나타내는 도면이고, 도 6은 본 발명의 일 실시예에 따른 표시패널의 하부 기판의 공정 단면도이고, 도 7은 본 발명의 다른 실시예에 따른 테스트 패드를 나타내는 도면이고, 도 8은 본 발명의 다른 실시예에 따른 표시패널의 하부 기판의 공정 단면도이다.4 is a view illustrating a structure of a display panel of a flat panel display device according to an exemplary embodiment of the present invention, FIG. 5 is a view illustrating a test pad of FIG. 4, and FIG. FIG. 7 is a view showing a test pad according to another embodiment of the present invention, and FIG. 8 is a process sectional view of a lower substrate of a display panel according to another embodiment of the present invention.

도 4를 참조하면, 하부 기판(120)은 셀 영역과 패드 영역을 포함한다. 셀 영역에는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 다수의 유기전계발광소자 즉, 화소들이 형성되어 있다. 이때, 다수의 로우라인(R1 내지 R3)에는 다수의 화소들을 구동하기 위한 다수의 제1 구동 트랜지스터(TD11 내지 TD13)들이 연결되어 있으며, 다수의 컬럼라인(CL1 내지 CL3)에는 다수의 제2 구동 트랜지스터(TD21 내지 TD23)들이 연결되어 있다.Referring to FIG. 4, the lower substrate 120 includes a cell region and a pad region. In the cell region, a plurality of organic light emitting elements, that is, pixels, are formed in a region where a plurality of column lines CL 1 to CL 3 and a plurality of row lines R 1 to R 3 intersect. At this time, a plurality of first driving transistors TD 11 to TD 13 for driving a plurality of pixels are connected to the plurality of row lines R 1 to R 3 , and a plurality of column lines CL 1 to CL 3 , A plurality of second driving transistors TD 21 to TD 23 are connected.

또한, 유기전계발광소자는 다수의 컬럼라인(CL1 내지 CL3)과 다수의 로우라인(R1 내지 R3)이 교차되는 영역에 스위칭 소자 역할을 하는 제1 TFT(T1), 셀구동전압라인(VDD1 내지 VDD3)과 전계발광셀(OLED) 사이에 형성되어 전계발광셀(OLED)을 구동하기 위한 제2 TFT(T2) 및 제1 및 제2 TFT(T1,T2) 사이에 접속된 캐패시터(Cst)를 포함한다. Further, the organic electroluminescent device includes a plurality of column lines (CL 1 to CL 3) and a plurality of row lines (R 1 to R 3) of claim 1 TFT (T1), a cell driving voltage to the switching element acts in the region is the intersection connected between the line (VDD 1 to VDD 3) and the electroluminescent cell (OLED) is formed between the light emitting cell of claim 2 TFT for driving the (OLED) (T2) and the first and the 2 TFT (T1, T2) Gt; Cst < / RTI >

이때, 제1 TFT(T1)의 게이트는 로우라인(R1 내지 R3)과 연결되어 있으며, 소스는 컬럼라인(CL1 내지 CL3)과 연결되어 있고, 드레인은 제2 TFT(T2)의 게이트와 연결되어 있다. 제2 TFT(T2)의 게이트는 제1 TFT(T1)의 드레인 및 캐패시터(Cst)의 일단과 연결되어 있으며, 소스는 셀구동전압라인(VDD1 내지 VDD3)에 연결되어 있으며, 드레인은 전계발광셀(OLED)의 일단과 연결되어 있다. 전계발광셀(OLED)의 일단은 제2 TFT(T2)의 드레인과 연결되어 있으며, 타단은 접지전압(GND)와 연결되어 있다. 캐패시터(Cst)의 일단은 제2 TFT(T2)의 게이트와 연결되어 있으며, 타단은 셀구동전압라인(VDD1 내지 VDD3)과 연결되어 있다. 여기서, 제1 및 제2 TFT(T1,T2)는 예를 들면, P타입 트랜지스터로 구성될 수 있다.At this time, the gate of the first TFT (T1) is connected to the row lines (R 1 to R 3 ), the source is connected to the column lines (CL 1 to CL 3 ) It is connected to the gate. The gate of the second TFT T2 is connected to the drain of the first TFT T1 and one end of the capacitor Cst and the source thereof is connected to the cell driving voltage lines VDD1 to VDD3, (OLED). One end of the electroluminescent cell OLED is connected to the drain of the second TFT T2, and the other end thereof is connected to the ground voltage GND. One end of the capacitor Cst is connected to the gate of the second TFT T2 and the other end is connected to the cell driving voltage lines VDD1 to VDD3. Here, the first and second TFTs T1 and T2 may be formed of, for example, a P-type transistor.

제1 TFT(T1)는 로우라인(R1 내지 R3)으로부터의 부극성 전압에 응답하여 턴 온 됨으로써 자신의 소스 단자와 드레인 단자 사이의 전류패스를 도통시킴과 아울러 로우라인(R1 내지 R3)의 전압이 자신의 문턱전압(Threshold Voltage: Vth) 이하일 때 오프 상태를 유지하게 된다. 제1 TFT(T1)의 턴 온 기간에 컬럼라인들(CL)로부터의 데이터전압은 제1 TFT(T1)의 소스 단자와 게이트 단자를 경유하여 제2 TFT(T2)의 게이트 단자에 인가된다. The first TFT T1 turns on in response to the negative voltage from the row lines R 1 to R 3 so that the current path between the source terminal and the drain terminal of the first TFT T 1 is turned on and the row line R 1 to R 3 is less than its threshold voltage (Vth). The data voltage from the column lines CL is applied to the gate terminal of the second TFT T2 via the source terminal and the gate terminal of the first TFT T1 in the turn-on period of the first TFT T1.

이와 반대로, 제1TFT(T1)의 오프 기간에는 데이터전압이 제2 TFT(T2)에 인가되지 않는다. 제2 TFT(T2)는 자신의 게이트 단자에 공급되는 데이터전압에 의해 소스 단자와 드레인 단자 간의 전류를 조절하여 데이터전압에 대응하는 밝기로 전계발광셀(OLED)을 발광하게 된다.On the contrary, the data voltage is not applied to the second TFT T2 during the off period of the first TFT T1. The second TFT T2 adjusts the current between the source terminal and the drain terminal by the data voltage supplied to the gate terminal of the second TFT T2 to emit the electroluminescent cell OLED with the brightness corresponding to the data voltage.

캐패시터(Cst)는 데이터전압과 셀구동전압(VDD) 사이의 차전압을 저장하여 제2 TFT(T2)의 게이트단자에 인가되는 전압을 한 프레임기간 동안 일정하게 유지함과 아울러 전계발광셀(OLED)에 인가되는 전류를 한 프레임기간 동안 일정하게 유지시킨다.The capacitor Cst stores the difference voltage between the data voltage and the cell driving voltage VDD to keep the voltage applied to the gate terminal of the second TFT T2 constant for one frame period and to keep the voltage applied to the OLED, Thereby maintaining a constant current for one frame period.

여기서, 도면에 도시하지 않았으나, 하부 기판(120)과 대향 배치되는 상부 기판(미도시)에는 다수의 컬러필터와 블랙 매트릭스 및 공통전극이 형성되어 있다. Here, although not shown, a plurality of color filters, a black matrix, and a common electrode are formed on an upper substrate (not shown) disposed opposite to the lower substrate 120.

다수의 유기전계발광소자가 형성되어 있는 하부 기판과 다수의 컬러필터가 형성되어 있는 상부 기판을 실런트(sealant)로 합착하여 평판디스플레이장치의 표시패널을 제조한다. A lower substrate on which a plurality of organic electroluminescent devices are formed and an upper substrate on which a plurality of color filters are formed are bonded together by a sealant to manufacture a display panel of a flat panel display device.

본 발명의 일 실시예에서는 표시패널 내부로 유입되는 정전기를 방지하기 위해 하부 기판(120)의 셀 영역을 제외한 가장자리 영역(123) 상의 쇼팅 바(126)와 다수의 정전기 방지 회로(132, 134) 사이에 다수의 테스트 패드(124)가 형성된다. In one embodiment of the present invention, a shorting bar 126 and a plurality of anti-static circuits 132 and 134 on the edge region 123, excluding the cell region of the lower substrate 120, are provided to prevent static electricity flowing into the display panel. A plurality of test pads 124 are formed.

정전기 방지 회로(132, 134)와 더미 회로(136, 138)에 대해서는 도 2에서 이미 설명하였으므로, 본 발명의 일 실시예에서 이에 대한 설명은 생략하기로 한다.Since the static electricity prevention circuits 132 and 134 and the dummy circuits 136 and 138 have already been described with reference to FIG. 2, description thereof will be omitted in an embodiment of the present invention.

도 5를 참조하면, 테스트 패드(124)는 하부 전극(150)과 상부 전극(160) 및 하부 전극(150)과 상부 전극(160) 사이의 절연막(미도시)으로 이루어지는 캐패시터(capacitor)로 구성될 수 있다. 5, the test pad 124 includes a lower electrode 150, an upper electrode 160, and a capacitor formed of an insulating film (not shown) between the lower electrode 150 and the upper electrode 160 .

이때, 하부 전극(150)과 상부 전극(160)의 크기를 일정 크기로 형성할 수 있는데, 가로와 세로의 폭을 예를 들면, 900㎛ x 900㎛의 크기로 설정할 수 있다. 그러나, 캐패시턴스(capacitance)를 크게 하기 위해서 하부 전극(150)과 상부 전극(160)의 면적을 크게 증가시키면, 전하량은 많이 보존할 수 있으나, 테스트 패드(142)의 면적이 커져 외부로부터 유입되는 정전기의 양이 많아지게 된다. 또한, 테스트 패드(124)와 테스트 장비의 핀과 정렬이 제대로 되지 않아 테스트가 제대로 되지 않는 문제가 발생하게 되므로, 하부 전극(150)과 상부 전극(160)의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해질 수 있다.At this time, the sizes of the lower electrode 150 and the upper electrode 160 can be set to a predetermined size, and the width and width of the lower electrode 150 and the upper electrode 160 can be set to, for example, 900 μm × 900 μm. However, if the area of the lower electrode 150 and the upper electrode 160 is increased greatly to increase the capacitance, a large amount of charge can be stored. However, since the area of the test pad 142 becomes large, . The sizes of the lower electrode 150 and the upper electrode 160 may vary between the pins of the test equipment and the pins of the test equipment, As shown in FIG.

도 6을 참조하면, 유리 기판(140)은 셀 영역과 패드 영역을 포함한다. 기판(140)의 셀 영역 상에는 버퍼층(141)이 형성되어 있고, 버퍼층(141) 상에는 액티브층(142)이 형성되어 있으며, 액티브층(142)을 포함한 기판(140) 전면에는 게이트 절연막(144)이 형성되어 있다.Referring to FIG. 6, the glass substrate 140 includes a cell region and a pad region. A buffer layer 141 is formed on the cell region of the substrate 140. An active layer 142 is formed on the buffer layer 141. A gate insulating layer 144 is formed on the entire surface of the substrate 140 including the active layer 142, Respectively.

게이트 절연막(144) 상의 액티브층(142)과 대응되는 위치에는 게이트 전극(145a)이 형성되어 있으며, 액티브층(142)의 양측에는 P형의 불순물 이온이 주입된 소스 영역(143a)과 드레인 영역(143b)이 형성되어 있으며, 게이트 전극(145a)을 포함한 기판(140) 전면에는 층간절연막(146)이 형성되어 있다.A gate electrode 145a is formed at a position corresponding to the active layer 142 on the gate insulating film 144. A source region 143a into which P type impurity ions are implanted and a source region 143b through which the P type impurity ions are implanted are formed on both sides of the active layer 142. [ And an interlayer insulating layer 146 is formed on the entire surface of the substrate 140 including the gate electrode 145a.

층간절연막(146)과 게이트 절연막(144)에는 소스 영역(143a)과 드레인 영역(143b)의 일부분을 노출시키는 제1 및 제2 콘택홀(148a, 148b)이 형성되어 있고, 제1 및 제2 콘택홀(147a, 147b)을 통해 소스 영역(143a)과 드레인 영역(143b)과 전기적으로 연결되는 소스 전극(148a) 및 드레인 전극(148b)이 형성되어 있으며, 소스 전극(148a) 및 드레인 전극(148b)을 포함한 기판(140) 전면에는 보호막(149)이 형성되어 있다.The first and second contact holes 148a and 148b are formed in the interlayer insulating film 146 and the gate insulating film 144 to expose a part of the source region 143a and the drain region 143b, A source electrode 148a and a drain electrode 148b electrically connected to the source region 143a and the drain region 143b are formed through the contact holes 147a and 147b and the source electrode 148a and the drain electrode 143b, A protective film 149 is formed on the entire surface of the substrate 140 including the electrodes 148a and 148b.

한편, 유리 기판(140) 상의 패드 영역에는 버퍼층(141)이 형성되어 있고, 버퍼층(141) 상에는 액티브층(142)이 형성되어 있다. 이때, 액티브층(142)에는 불순물 이온이 주입되어 있지 않다. 액티브층(142)을 포함한 기판(140) 전면에는 게이트 절연막(144)이 형성되어 있다. 또한, 게이트 절연막(144) 상에는 게이트 전극(145b)이 형성되어 있으며, 게이트 전극(145b)을 포함한 기판(140) 전면에는 층간절연막(146)이 형성되어 있다. 층간절연막(146) 상에는 패드 전극(148c)이 형성되어 있으며, 패드 전극(148c)을 포함한 기판(140) 전면에는 패드 전극(148c)의 일부분을 노출시키는 보호막(149)이 형성되어 있다.A buffer layer 141 is formed on the pad region of the glass substrate 140 and an active layer 142 is formed on the buffer layer 141. At this time, impurity ions are not implanted into the active layer 142. A gate insulating layer 144 is formed on the entire surface of the substrate 140 including the active layer 142. A gate electrode 145b is formed on the gate insulating film 144 and an interlayer insulating film 146 is formed on the entire surface of the substrate 140 including the gate electrode 145b. A pad electrode 148c is formed on the interlayer insulating film 146 and a protective film 149 is formed on the entire surface of the substrate 140 including the pad electrode 148c to expose a part of the pad electrode 148c.

본 발명의 일 실시예에서는 표시패널 내부로 유입되는 정전기를 방지하기 위해 기판(140) 상의 패드 영역에 다수의 테스트 패드(124)를 형성하게 되는데, 이때에 테스트 패드(124)는 캐패시터 형태로 구성되며, 도 6에서와 같이, 캐패시터는 기판(140) 상의 패드 영역에 형성된 게이트 전극(145b)과 층간절연막(146) 및 패드 전극(148c)으로 이루어진다. In an embodiment of the present invention, a plurality of test pads 124 are formed on a pad region on the substrate 140 to prevent static electricity flowing into the display panel. At this time, the test pads 124 are formed in the form of capacitors As shown in FIG. 6, the capacitor includes a gate electrode 145b formed in a pad region on the substrate 140, an interlayer insulating film 146, and a pad electrode 148c.

여기서, 기판(140) 상의 패드 영역에 형성된 게이트 전극(145b)과 패드 전극(148c)은 셀 영역의 게이트 전극(145a)과 소스 및 드레인 전극 (148a, 148b) 형성시 함께 형성될 수 있다.The gate electrode 145b and the pad electrode 148c formed in the pad region on the substrate 140 may be formed together when the gate electrode 145a and the source and drain electrodes 148a and 148b are formed in the cell region.

이렇게 테스트 패드(124)를 캐패시터로 구성하게 되면, 매우 짧은 시간 급속히 증가하고 서서히 감소하는 특성을 지닌 서지(surge)성 정전기의 흐름을 완화시켜 표시패널 내부로 유입되는 것을 방지하여 정전기에 의한 내부 회로 손상을 최소화할 수 있다. By constituting the test pad 124 as a capacitor, it is possible to prevent the flow of surge static electricity having a characteristic of rapidly increasing and gradually decreasing in a very short time to prevent the static electricity from flowing into the display panel, Damage can be minimized.

그리고, 본 발명의 일 실시예에서는 테스트 패드를 캐패시터 구성하기 위한 별도의 영역이 필요하지 않고, 기판의 셀 영역을 제외한 나머지 영역에 형성할 수 있다.In an embodiment of the present invention, a separate area for constituting a capacitor of a test pad is not required, and the cell can be formed in a region other than the cell region of the substrate.

또한, 본 발명의 일 실시예에서는 테스트 패드를 캐패시터 구성하여 정전기 방지 회로와 같이 정전기 방지 회로를 동작시키기 위한 별도의 전원을 인가하지 않고도 정전기 방지 역할을 수행할 수 있다.Also, in an embodiment of the present invention, the test pad may be constituted by a capacitor to prevent the static electricity from being generated without applying a separate power source for operating the static electricity prevention circuit such as the static electricity prevention circuit.

아울러, 본 발명의 일 실시예에서는 기판의 패드 영역에 구동 칩을 부착하기 위한 패드 및 외부로부터 화상 신호와 제어신호를 전달하는 역할을 하는 플렉서블 인쇄회로기판(flexible printed circuit)을 부착하기 위한 패드 형성시 본 발명의 실시예와 동일하게 캐패시터로 구성하여 표시패널 내부로 정전기가 유입되는 것을 방지하여 정전기에 의한 내부 회로 손상을 최소화할 수 있다. In addition, in an embodiment of the present invention, a pad for attaching a driving chip to a pad region of a substrate and a pad for attaching a flexible printed circuit serving to transmit an image signal and a control signal from the outside are formed It is possible to minimize the damage of the internal circuit due to the static electricity by preventing the static electricity from flowing into the display panel by using the capacitor as in the embodiment of the present invention.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 테스트 패드는 제1 및 제2 캐패시터(C1, C2)로 구성될 수 있다. 제1 캐패시터(C1)는 하부 전극(250)와 중간 전극(260) 및 하부 전극(250)와 중간 전극(260) 사이의 절연막(미도시)로 이루어질 수 있다. 제2 캐패시터(C2)는 중간 전극(260)와 상부 전극(270) 및 중간 전극(260)와 상부 전극(270) 사이의 절연막(미도시)로 이루어질 수 있다. 이때, 하부 전극(250)과 상부 전극(270)은 서로 전기적으로 연결되어 있으며, 중간 전극(260)은 쇼팅바(226)에 전기적으로 연결되어 있다.Referring to FIG. 7, a test pad according to another embodiment of the present invention may include first and second capacitors C1 and C2. The first capacitor C1 may be formed of an insulating film (not shown) between the lower electrode 250 and the intermediate electrode 260, and between the lower electrode 250 and the intermediate electrode 260. The second capacitor C2 may include an intermediate electrode 260 and an upper electrode 270 and an insulating layer (not shown) between the intermediate electrode 260 and the upper electrode 270. At this time, the lower electrode 250 and the upper electrode 270 are electrically connected to each other, and the intermediate electrode 260 is electrically connected to the Schotenba 226.

본 발명의 다른 실시예에 따른 테스트 패드는 본 발명의 일 실시예와 동일하게 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 크기를 일정 크기로 형성할 수 있는데, 캐패시턴스(capacitance)를 크게 하기 위해서 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 면적을 크게 증가시키면, 전하량은 많이 보존할 수 있으나, 테스트 패드의 면적이 커져 외부로부터 유입되는 정전기의 양이 많아지게 된다. 또한, 테스트 패드와 테스트 장비의 핀과 정렬이 제대로 되지 않아 테스트가 제대로 되지 않는 문제가 발생하게 되므로, 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해질 수 있다.The size of the lower electrode 250, the intermediate electrode 260, and the upper electrode 270 may be set to a predetermined value, as in the embodiment of the present invention. the amount of charge can be largely saved by increasing the area of the lower electrode 250, the intermediate electrode 260 and the upper electrode 270 in order to increase the capacitance. However, since the area of the test pad is increased, The amount will increase. The size of the lower electrode 250, the intermediate electrode 260, and the upper electrode 270 may vary depending on the size of the pins of the test equipment, And the distance between the pin and the pin.

도 8을 참조하면, 본 발명의 다른 실시예에 따른 표시패널의 하부 기판의 구조는 기판(140) 상의 패드 영역에 형성된 하부 전극(250)과 중간 전극(260) 및 상부 전극(270)의 구조를 제외하고는 본 발명의 일 실시예에 따른 표시패널의 하부 기판의 구조와 동일하게 형성된다.8, a structure of a lower substrate of a display panel according to another embodiment of the present invention includes a lower electrode 250, an intermediate electrode 260, and an upper electrode 270 formed in a pad region on a substrate 140 Except for the structure of the lower substrate of the display panel according to the embodiment of the present invention.

여기서, 제1 캐패시터(C1)는 액티브층(243c)과 게이트 절연막(244) 및 게이트 전극(245b)으로 이루어지며, 이때에 액티브층(243c)에는 셀 영역의 액티브층(242)의 양측에 불순물 이온을 주입하여 소스 및 드레인 영역(243a, 243b) 형성시 함께 불순물 이온이 주입되어 하부 전극(250)의 역할을 하게 된다.The first capacitor C1 includes an active layer 243c, a gate insulating film 244 and a gate electrode 245b. At this time, the active layer 243c is provided with impurities Impurity ions are implanted to form the lower electrode 250 when the source and drain regions 243a and 243b are formed.

또한, 제2 캐패시터(C2)는 게이트 전극(245b)과 층간절연막(246) 및 패드 전극(248c)으로 이루어진다. 이때, 기판(240) 상의 패드 영역에 형성된 액티브층(243c)와 게이트 전극(245b) 및 패드 전극(248c)은 셀 영역의 액티브층(242)와 게이트 전극(245a)과 소스 및 드레인 전극 (248a, 248b) 형성시 함께 형성될 수 있다.The second capacitor C2 includes a gate electrode 245b, an interlayer insulating film 246, and a pad electrode 248c. At this time, the active layer 243c, the gate electrode 245b, and the pad electrode 248c formed in the pad region on the substrate 240 are electrically connected to the active layer 242 and the gate electrode 245a and the source and drain electrodes 248a , And 248b.

상기와 같이, 본 발명의 다른 실시예에서는 테스트 패드를 제1 및 제2 캐패시터(C1, C2)로 구성하여 표시패널 내부로 유입되는 정전기의 전하량을 많이 보존함으로써 본 발명의 일 실시예보다 더 효과적으로 테스트 패드를 통해 표시패널로 유입되는 정전기를 최소화하여 정전기에 의한 내부 회로 손상을 최소화할 수 있다. As described above, according to another embodiment of the present invention, the test pad is composed of the first and second capacitors C1 and C2 so that the amount of the static electricity flowing into the display panel is largely saved, By minimizing the static electricity that flows into the display panel through the test pad, it is possible to minimize damage to the internal circuit caused by static electricity.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Accordingly, the invention is not to be determined by the embodiments described, but should be determined by equivalents to the claims and the appended claims.

120: 하부 기판 121: 셀 영역
122: 패드 영역 123: 가장자리 영역
124: 테스트 패드 132, 134: 정전기 방지 회로
136, 138: 더미 회로 140, 240: 유리 기판
141, 241: 버퍼층 142, 242: 액티브층
144, 244: 게이트 절연막 145b, 245b: 게이트 전극
146, 246: 층간절연막 148c, 248c: 패드 전극
149, 249: 보호막 120: lower substrate 121: cell region
122: pad area 123: edge area
124: Test pads 132, 134: Antistatic circuit
136, 138: dummy circuit 140, 240: glass substrate
141, 241: buffer layer 142, 242: active layer
144, 244: gate insulating film 145b, 245b: gate electrode
146, 246: interlayer insulating film 148c, 248c: pad electrode
149, 249: Shield

Claims (14)

셀 영역 및 패드 영역을 포함하는 제1 기판;
상기 제1 기판의 셀 영역에 배치되고, 액티브층과 게이트 전극과 소스 및 드레인 전극으로 구성되는 박막트랜지스터;
상기 제1 기판의 패드 영역에 배치되는 다수의 테스트 패드; 및
상기 제1 기판과 대향 배치되며, 다수의 컬러필터가 형성된 제2 기판을 포함하고
상기 다수의 테스트 패드는
상기 액티브층과 동일 물질로 구성되는 하부 전극 및 상기 게이트전극과 동일 물질로 구성되는 중간 전극으로 이루어지는 제1 캐패시터; 와
상기 중간 전극과 상기 소스 및 드레인 전극과 동일 물질로 구성되는 상부 전극으로 이루어지는 제2 캐패시터를 포함하는 표시패널.A first substrate including a cell region and a pad region;
A thin film transistor arranged in a cell region of the first substrate and composed of an active layer, a gate electrode, and a source and a drain electrode;
A plurality of test pads disposed in a pad region of the first substrate; And
A second substrate facing the first substrate and having a plurality of color filters formed thereon,
The plurality of test pads
A first capacitor including a lower electrode made of the same material as the active layer and an intermediate electrode made of the same material as the gate electrode; Wow
And a second capacitor formed of the same material as the intermediate electrode and the source and drain electrodes. 제1항에 있어서,
상기 액티브층과 상기 하부 전극은 동일 층에 배치되고,
상기 게이트전극과 상기 중간 전극은 동일 층에 배치되고,
상기 소스 및 드레인 전극과 상기 상부 전극은 동일 층에 배치되는 표시패널.The method according to claim 1,
The active layer and the lower electrode are disposed on the same layer,
The gate electrode and the intermediate electrode are disposed on the same layer,
Wherein the source and drain electrodes and the upper electrode are disposed on the same layer. 제1항에 있어서,
상기 테스트 패드의 하부 전극과 상부 전극의 크기는 테스트 장비의 핀과 핀 사이의 간격에 따라 정해지는 것을 특징으로 하는 표시패널.The method according to claim 1,
Wherein a size of the lower electrode and the upper electrode of the test pad is determined according to the distance between the pin and the pin of the test equipment. 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 하부 전극과 상부 전극은 서로 전기적으로 연결된 것을 특징으로 하는 표시패널.The method according to claim 1,
Wherein the lower electrode and the upper electrode are electrically connected to each other. 제1항에 있어서,
상기 제1 기판의 패드 영역 상에 배치된 버퍼층;
상기 버퍼층 상에 배치되며, 불순물 이온이 주입된 상기 하부전극;
상기 하부전극을 포함한 제1 기판 전면에 배치된 절연막;
상기 절연막 상에 배치된 중간전극;
상기 중간전극을 포함한 제1 기판 전면에 배치된 층간절연막;
상기 층간절연막 상에 배치된 상부전극; 및
상기 상부전극의 일부분이 노출되도록 상기 상부전극을 포함한 제1 기판 전면에 형성된 보호막을 포함하는 것을 특징으로 하는 표시패널.The method according to claim 1,
A buffer layer disposed on a pad region of the first substrate;
A lower electrode disposed on the buffer layer and doped with impurity ions;
An insulating film disposed on the entire surface of the first substrate including the lower electrode;
An intermediate electrode disposed on the insulating film;
An interlayer insulating film disposed on the entire surface of the first substrate including the intermediate electrode;
An upper electrode disposed on the interlayer insulating film; And
And a protection layer formed on the entire surface of the first substrate including the upper electrode so that a part of the upper electrode is exposed. 삭제delete 제1항에 있어서,
상기 제1 기판의 셀 영역 상에 배치된 버퍼층;
상기 버퍼층 상에 배치된 액티브층;
상기 액티브층을 포함한 제1 기판 전면에 배치된 절연막;
상기 절연막 상의 액티브층과 대응되는 위치에 배치된 게이트 전극;
상기 액티브층의 양측에 배치된 소스 및 드레인 영역;
상기 게이트 전극을 포함한 제1 기판 전면에 배치된 층간절연막;
상기 층간절연막과 절연막에 배치되며, 상기 소스 및 드레인 영역의 일부분을 노출시키는 제1 및 제2 콘택홀;
상기 제1 및 제2 콘택홀을 통해 소스 및 드레인 영역과 전기적으로 연결되는 소스 및 드레인 전극; 및
상기 소스 및 드레인 전극을 포함한 제1 기판 전면에 배치된 보호막을 포함하는 것을 특징으로 하는 표시패널.The method according to claim 1,
A buffer layer disposed on a cell region of the first substrate;
An active layer disposed on the buffer layer;
An insulating film disposed on the entire surface of the first substrate including the active layer;
A gate electrode disposed at a position corresponding to the active layer on the insulating film;
Source and drain regions disposed on both sides of the active layer;
An interlayer insulating film disposed on the entire surface of the first substrate including the gate electrode;
First and second contact holes disposed in the interlayer insulating film and the insulating film and exposing a part of the source and drain regions;
Source and drain electrodes electrically connected to the source and drain regions through the first and second contact holes; And
And a protective film disposed on an entire surface of the first substrate including the source and drain electrodes. 제1항에 있어서,
상기 다수의 테스트 패드의 일단은 정전기 방지용 쇼팅바에 연결되어 있는 것을 특징으로 하는 표시패널.The method according to claim 1,
And one end of the plurality of test pads is connected to a shorting bar for preventing static electricity. 제1항에 있어서,
상기 다수의 테스트 패드의 타단은 상기 셀 영역에 배치된 다수의 화소들을 구동하기 위한 다수의 구동 트랜지스터와 연결되어 있는 것을 특징으로 하는 표시패널.The method according to claim 1,
And the other ends of the plurality of test pads are connected to a plurality of driving transistors for driving a plurality of pixels arranged in the cell region. 제12항에 있어서,
상기 다수의 테스트 패드의 타단과 다수의 구동 트랜지스터 사이에는 정전기 방지 회로가 배치되어 있는 것을 특징으로 하는 표시패널.13. The method of claim 12,
And an electrostatic discharge prevention circuit is disposed between the other end of the plurality of test pads and the plurality of drive transistors. 제1항 내지 제3항, 제7항, 제8항 및 제10항 내지 제13항 중 어느 한 항의 상기 표시패널을 포함하는 평판디스플레이장치.A flat panel display device comprising the display panel according to any one of claims 1 to 3, 7, 8 and 10 to 13.
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