KR101748132B1 - Method for manufacturing shielding and system in package thereby - Google Patents

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Abstract

본 발명에 따른 시스템 인 패키지의 차폐부(Shielding) 형성 방법은 (a) 회로 배선 패턴이 형성된 배선 기판 상에 복수의 반도체 패키지를 실장하는 단계; (b) 차폐 물질을 디스펜싱하는 노즐을 이용하여 상기 복수의 반도체 패키지 사이에 차폐부를 형성하는 단계 및 (c) 몰딩 공정을 진행하여 상기 복수의 반도체 패키지 및 차폐부를 몰딩하는 단계를 포함한다.A method of forming a shielding of a package, which is a system according to the present invention, includes the steps of: (a) mounting a plurality of semiconductor packages on a wiring board on which a circuit wiring pattern is formed; (b) forming a shield between the plurality of semiconductor packages using a nozzle for dispensing a shielding material; and (c) molding the plurality of semiconductor packages and the shield by proceeding with the molding process.

Description

차폐부 형성 방법 및 이에 따라 제조된 시스템 인 패키지{METHOD FOR MANUFACTURING SHIELDING AND SYSTEM IN PACKAGE THEREBY}[0001] METHOD FOR MANUFACTURING SHIELDING AND SYSTEM IN PACKAGE THEREBY [0002]

본 발명은 시스템 인 패키지 및 그 차폐부 형성 방법에 관한 것이다.The present invention relates to a package which is a system and a method of forming the shield.

최근 전자 산업이 급속하게 발전함에 따라, 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품은 경량화, 소형화, 다기능화 및 고성능화 추세로 나아가고 있으며, 이러한 추세에 따라 집적 회로 패키징 기술이 요구되고 있다.BACKGROUND OF THE INVENTION [0002] With the recent rapid development of the electronic industry, various technologies have been developed in the field of electronic devices and circuit boards. Particularly, electronic products are progressing to be lightweight, miniaturized, multifunctional, and high-performance, and integrated circuit packaging technology is demanded in accordance with this tendency.

집적 회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적 회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고, 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.The integrated circuit packaging protects a semiconductor chip such as a single element or an integrated circuit formed by stacking various electronic circuits and wirings from various external environments such as dust, moisture, electrical, and mechanical load and optimizes and maximizes the electrical performance of the semiconductor chip A signal input / output terminal to the main board is formed by using a lead frame or a printed circuit board for molding and is molded by using an encapsulant.

이와 같은 집적 회로 패키징 기술로는 실장 부품인 반도체 칩 패키지 크기를 줄이는 기술, 복수 개의 개별 반도체 칩들을 원 칩(one chip)화 하는 시스템 온 칩(system on chip; SOC) 기술, 복수 개의 개별 반도체 칩들을 하나의 패키지로 집적하는 시스템 인 패키지(system in package; SIP) 기술 등이 알려져 있다.Such integrated circuit packaging techniques include a technique for reducing the size of a semiconductor chip package as a mounting part, a system on chip (SOC) technology for converting a plurality of individual semiconductor chips into a single chip, And a system in package (SIP) technology, which is a system for integrating a plurality of devices into a single package.

한편, 각종 전자기기에는 다양한 구조를 갖는 다수의 반도체 패키지와 다양한 신호를 교환하기 위한 전자 소자들이 탑재되는데, 전자기기가 작동할 때, 이러한 반도체 패키지와 전자 소자들은 전계와 자계의 합성파로 정의될 수 있는 전자파를 발산한다.Meanwhile, various electronic devices are equipped with a plurality of semiconductor packages having various structures and electronic devices for exchanging various signals. When the electronic devices are operated, these semiconductor packages and electronic devices can be defined as composite waves of an electric field and a magnetic field And radiates an electromagnetic wave.

이와 같은 전자파들은 인체에 유해할 뿐만 아니라 서로 인접하는 주변 반도체 패키지 및 전자 소자들에게 직접적으로 영향을 미치는 것으로 알려져 있으며, 이러한 전자파 간섭은 전자기기 자체의 기능 약화 또는 고장, 동작 불량 등을 유발시키게 된다.Such electromagnetic waves are not only harmful to the human body but also directly affect peripheral semiconductor packages and electronic devices adjacent to each other. Such electromagnetic interference causes malfunction, malfunction, and malfunction of the electronic device itself .

따라서, 반도체 패키지 및 전자 소자들에서 발산되는 전자파를 차폐하는 것이 필요하다.Therefore, it is necessary to shield the electromagnetic wave emitted from the semiconductor package and the electronic elements.

그러나 종래 기술에 따르면, 차폐부를 형성하는데 높은 공정 비용이 사용됨에도 불구하고 품질이 낮은 문제가 있었다.However, according to the prior art, there is a problem of low quality despite the use of high processing costs in forming the shield.

도 1a 내지 도 1e는 종래 기술에 따른 차폐부(130)를 형성하는 공정을 설명하기 위한 공정 단면도이다.1A to 1E are process cross-sectional views illustrating a process of forming a shield 130 according to the related art.

종래 기술에 따른 차폐부 형성 방법은 먼저, 도 1a에 도시된 바와 같이 회로 배선 패턴(101)이 형성된 배선 기판(100) 상에 복수의 반도체 패키지(110a, 110b)와 커패시터, 인덕터 등과 같은 전자 소자(110c)를 실장한다. 그 다음 도 1b에서와 같이, 실장된 반도체 패키지(110a, 110b)와 전자 소자(110c)들을 덮도록 몰딩부(120)를 형성한다.1A, a plurality of semiconductor packages 110a and 110b and an electronic device such as a capacitor, an inductor, and the like are formed on a wiring board 100 on which a circuit wiring pattern 101 is formed, (110c). Next, as shown in FIG. 1B, the molding part 120 is formed to cover the mounted semiconductor packages 110a and 110b and the electronic devices 110c.

다음으로 도 1c에 도시된 바와 같이, 차폐부(130)를 형성하고자 하는 부위(A)의 몰딩부(120) 상에 레이저 드릴링 위치좌표를 결정한 다음, 해당 부위(A)를 레이저(P1)로 드릴링 함으로써 차폐부(130)를 형성하고자 하는 홀(A)을 형성한다.Next, as shown in FIG. 1C, the coordinates of the laser drilling position are determined on the molding portion 120 of the portion A where the shielding portion 130 is to be formed, and then the laser beam P1 is applied to the portion A The hole A to be formed with the shielding portion 130 is formed by drilling.

다음으로 도 1d 및 도 1e에 도시된 바와 같이, 차폐부 형성 장치(P2)를 통해 차폐부(130)를 형성하고자 하는 홀(A)에 차폐 물질을 충진함으로써 차폐부(130)를 형성한다.Next, as shown in FIG. 1D and FIG. 1E, the shielding part 130 is formed by filling a shielding material into the hole A through which the shielding part 130 is to be formed through the shielding part forming device P2.

그러나 전술한 종래 기술의 경우, 몰딩 공정 후에 차폐부를 형성하는 공정을 위하여 레이저 드릴 공정을 적용해야 한다. 레이저 드릴 공정에 의해서는 몰딩 공정 후 표식이 없는 몰드 상면에 좌표로 레이저 드릴링 위치를 결정함으로써 차폐부를 형성하기 위한 홀의 위치가 정확하지 않고 오차가 발생할 수 있다는 문제가 있다.However, in the case of the above-described prior art, a laser drilling process must be applied for the process of forming the shield after the molding process. The position of the hole for forming the shielding portion is not accurate and an error may occur due to the laser drilling position determined by the coordinates on the upper surface of the mold having no mark after the molding process by the laser drilling process.

또한, 레이저 드릴 공정시 발생한 잔류뮬(residue)을 제거하기 위해서는 플라즈마 클리닝(plasma cleaning), 리플로우 장비(reflow M/C), 플럭스 클리너(flux cleaner), 오프-로더(off-loader) 등의 공정기술이 추가로 요구되어야 한다는 문제가 있다. 이와 더불어, 고가의 레이저 장비의 설치로 인해 고비용의 설비 투자가 요구되는 등의 문제가 있다. In order to remove residues generated in the laser drilling process, plasma cleaning, reflow M / C, flux cleaner, off-loader, and the like are used. There is a problem that process technology must be additionally demanded. In addition, there is a problem that high-cost equipment investment is required due to installation of expensive laser equipment.

이와 관련하여, 한국공개특허공보 제10-2002-0036039호(발명의 명칭: 반도체 패키지 및 그 제조방법)는 인쇄회로기판의 수지층 상면 테두리 부분에 위치한 전도성 패턴을 노출시켜 전기적 접속 가능한 전도성 물질로 접촉시키고, 반도체 패키지의 몰딩면에 걸쳐 전도성 물질과 접촉되게 전도성의 차폐층을 도포한 것을 반도체 패키지를 개시하고 있다.In this regard, Korean Patent Laid-Open Publication No. 10-2002-0036039 (entitled "Semiconductor package and method of manufacturing the same") discloses a method of manufacturing a semiconductor package and a method of manufacturing the same by a method of manufacturing a semiconductor package comprising the steps of exposing a conductive pattern located on a rim of a resin layer of a printed circuit board And a conductive shielding layer is applied in contact with the conductive material over the molding surface of the semiconductor package.

본 발명의 실시예는 시스템 인 패키지의 차폐부를 형성함에 있어서, 차폐부를 형성하기 위한 홀을 형성하는 레이저 드릴 공정을 생략하는 것을 특징으로 하는 시스템 인 패키지 및 그 차폐부 형성 방법을 제공하고자 한다.An embodiment of the present invention is to provide a package, which is a system, and a method for forming the shielding part, in which a laser drilling process for forming a hole for forming a shielding portion is omitted in forming a shielding portion of a package that is a system.

다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.It should be understood, however, that the technical scope of the present invention is not limited to the above-described technical problems, and other technical problems may exist.

상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 (a) 회로 배선 패턴이 형성된 배선 기판 상에 복수의 반도체 패키지를 실장하는 단계; (b) 차폐 물질을 디스펜싱하는 노즐을 이용하여 상기 복수의 반도체 패키지 사이에 차폐부를 형성하는 단계 및 (c) 몰딩 공정을 진행하여 상기 복수의 반도체 패키지 및 차폐부를 몰딩하는 단계를 포함한다.According to a first aspect of the present invention, there is provided a semiconductor device comprising: (a) mounting a plurality of semiconductor packages on a wiring board on which a circuit wiring pattern is formed; (b) forming a shield between the plurality of semiconductor packages using a nozzle for dispensing a shielding material; and (c) molding the plurality of semiconductor packages and the shield by proceeding with the molding process.

전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 차폐부를 형성하는 공정을 먼저 진행하고, 그 다음 몰딩부를 형성하는 공정을 진행하여 레이저 드릴 공정을 생략함으로써 공정 단계를 최소화시킬 수 있으며, 이에 따라 생산성을 향상시킬 수 있다.According to any one of the above-mentioned objects of the present invention, the process steps can be minimized by omitting the laser drilling process by proceeding first with forming the shielding portion and then forming the molding portion, The productivity can be improved.

또한, 종래 기술에 비하여 보다 정확한 위치에 차폐부를 형성할 수 있다.In addition, the shielding portion can be formed at a more accurate position than in the prior art.

또한, 레이저 드릴 공정에 의한 잔류물이 발생하는 종래 기술의 문제점을 해결할 수 있다.It is also possible to solve the problems of the prior art in which residues are generated by the laser drilling process.

도 1a 내지 도 1e는 종래 기술에 따른 차폐부를 형성하는 공정을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 차폐부를 형성하는 공정을 설명하기 위한 공정 단면도이다.1A to 1E are process sectional views illustrating a process for forming a shield according to the related art.
2A to 2D are process cross-sectional views illustrating a process of forming a shield according to an embodiment of the present invention.

아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. It should be understood, however, that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, the same reference numbers are used throughout the specification to refer to the same or like parts.

본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. Throughout this specification, when a part is referred to as being "connected" to another part, it is not limited to a case where it is "directly connected" but also includes the case where it is "electrically connected" do.

본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout this specification, when a member is " on " another member, it includes not only when the member is in contact with the other member, but also when there is another member between the two members.

본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.Throughout this specification, when an element is referred to as "including " an element, it is understood that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise. The terms "about "," substantially ", etc. used to the extent that they are used throughout the specification are intended to be taken to mean the approximation of the manufacturing and material tolerances inherent in the stated sense, Accurate or absolute numbers are used to help prevent unauthorized exploitation by unauthorized intruders of the referenced disclosure. The word " step (or step) "or" step "used to the extent that it is used throughout the specification does not mean" step for.

본 발명의 일 실시예는 차폐부 형성 방법 및 이에 따라 제조된 시스템 인 패키지에 관한 것이다.One embodiment of the present invention relates to a method of forming a shield and a package that is a system made thereby.

본 발명의 일 실시예에 따르면 차폐부를 형성하고자 하는 홀을 형성함에 있어, 레이저 드릴 공정을 생략함으로써 공정 단계를 최소화시킬 수 있고, 보다 정확한 위치에 차폐부를 형성할 수 있으며, 레이저 드릴 공정에 의한 잔류물이 발생하는 종래 기술의 문제점을 해결할 수 있다.According to an embodiment of the present invention, in forming the hole for forming the shielding portion, omission of the laser drilling process can minimize the process steps, can form the shielding portion at a more accurate position, It is possible to solve the problems of the prior art in which water is generated.

이하에서는 도 2a 내지 도 2d를 참조하여, 본 발명의 일 실시예에 따른 차폐부 형성 방법에 대하여 설명하도록 한다.Hereinafter, a method of forming a shield according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2D.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 차폐부를 형성하는 공정을 설명하기 위한 공정 단면도이다.2A to 2D are process cross-sectional views illustrating a process of forming a shield according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 차폐부 형성 방법은 먼저, 도 2a에 도시된 바와 같이 회로 배선 패턴(201)이 형성된 배선 기판(200) 상에 복수의 반도체 패키지(210a, 210b)를 실장한다. 이때, 복수의 반도체 패키지(210a, 210b) 중 하나 이상은 적어도 하나의 전자 소자(210c)와 함께 배선 기판(200) 상에 실장될 수 있다. 여기에서 전자 소자(210c)는 커패시터, 인덕터 등과 같이 회로 상에 실장되는 전자 소자일 수 있다.In the method of forming a shield according to an embodiment of the present invention, first, a plurality of semiconductor packages 210a and 210b are mounted on a wiring board 200 on which a circuit wiring pattern 201 is formed as shown in FIG. 2A. At this time, at least one of the plurality of semiconductor packages 210a and 210b may be mounted on the wiring board 200 together with at least one electronic element 210c. Here, the electronic device 210c may be an electronic device mounted on a circuit such as a capacitor, an inductor, or the like.

한편, 본 발명의 일 실시예에서의 반도체 패키지(210a, 210b)는 예컨대, 웨이퍼 레벨의 반도체 패키지(WLP; Wafer Level Package)일 수 있다. 그러나 반도체 패키지(210a, 210b)의 형태가 반드시 웨이퍼 레벨 패키지에 한정되는 것은 아니다. 이하에서는 반도체 패키지(210a, 210b)가 웨이퍼 레벨 패키지인 것을 예로 들어 설명하도록 한다.Meanwhile, the semiconductor packages 210a and 210b may be a wafer level package (WLP), for example, in one embodiment of the present invention. However, the shapes of the semiconductor packages 210a and 210b are not necessarily limited to the wafer level packages. Hereinafter, it is assumed that the semiconductor packages 210a and 210b are wafer-level packages.

웨이퍼 레벨 패키지(210a, 210b)는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼(wafer) 조립 공정으로 제조된 반도체 웨이퍼 상태에서 재배선 작업과 범프(bump, 211a, 211b)의 형성 및 개별 반도체 칩 분리 작업을 거쳐 제조되는 패키지 형태이다. The wafer level packages 210a and 210b are not assembled in a state where they are separated by discrete semiconductor chips but are re-wired in the state of a semiconductor wafer manufactured by a wafer assembling process and the bumps 211a and 211b are formed And a package type that is manufactured through separate semiconductor chip separation operations.

웨이퍼 레벨 패키지(210a, 210b)는 패키지의 열적, 전기적 특정 및 패키지 소형화에 따르는 이점과 웨이퍼 레벨 테스트 적용에 따른 비용 감소와 파급 효과가 매우 크다는 이점을 갖는다. 더욱이, 웨이퍼 레벨 패키지(210a, 210b)를 제조하는 데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 조립 설비와 공정들을 이용할 수 있고, 웨이퍼 레벨 패키지(210a, 210b)를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있다. The wafer level packages 210a and 210b have the advantages of thermal and electrical characteristics of the package and the benefits of miniaturization of the package and the cost reduction and ripple effect of wafer level test application. Moreover, existing wafer fabrication facilities and processes can be used in the fabrication facility or fabrication process used to fabricate the wafer-level packages 210a, 210b, and additional fabrication costs can be accommodated to manufacture the wafer-level packages 210a, The auxiliary materials can be minimized.

웨이퍼 레벨 패키지(210a, 210b)는 일면에는 복수 개의 범프들(211a, 211b)이 구비되어 있다. 웨이퍼 레벨 패키지(210a, 210b)는 범프(211a, 211b)에 의해 배선 기판(200)과 전기적으로 연결되고, 동시에 기계적으로 고정된다.The wafer level packages 210a and 210b are provided with a plurality of bumps 211a and 211b on one surface thereof. The wafer level packages 210a and 210b are electrically connected to the wiring board 200 by the bumps 211a and 211b and mechanically fixed at the same time.

배선 기판(200)은 소정의 두께를 가지는 기판 베이스에 회로 배선 패턴(201)이 인쇄된 기판이다. 여기에서 회로 배선 패턴(201)은 복수 개의 층으로 형성될 수도 있고, 배선 기판(200)의 상면과 하면에만 형성될 수도 있다. The wiring substrate 200 is a substrate on which a circuit wiring pattern 201 is printed on a substrate base having a predetermined thickness. Here, the circuit wiring pattern 201 may be formed of a plurality of layers or may be formed only on the upper surface and the lower surface of the wiring board 200.

배선 기판(200)에 형성된 회로 배선 패턴(201)은 반도체 패키지(210a, 210b)와 범프(211a, 211b)를 통해 연결된다.The circuit wiring pattern 201 formed on the wiring board 200 is connected to the semiconductor packages 210a and 210b through the bumps 211a and 211b.

다음으로, 도 2b에 도시된 바와 같이 복수의 반도체 패키지(210a, 210b) 사이에 차폐부 형성 장치(P2)를 통해 차폐부(230)를 형성한다. Next, as shown in FIG. 2B, a shielding part 230 is formed between the plurality of semiconductor packages 210a and 210b through a shielding part forming device P2.

즉, 본 발명의 일 실시예는 차폐 물질을 디스펜싱(dispensing)하는 노즐을 이용하여 복수의 반도체 패키지 사이에 차폐부(230)를 형성할 수 있다. That is, one embodiment of the present invention may form the shielding portion 230 between the plurality of semiconductor packages by using a nozzle for dispensing the shielding material.

이때, 차폐부(230)는 노즐의 크기, 차폐 물질의 디스펜싱 속도 및 차폐 물질의 점도 중 하나 이상에 기초하여 형성될 수 있다. At this time, the shield 230 may be formed based on at least one of the size of the nozzle, the dispensing speed of the shielding material, and the viscosity of the shielding material.

구체적으로, 차폐부(230)는 배선 기판(200) 상에 형성될 차폐부(230)의 위치, 넓이 및 높이 정보가 설정되면, 이에 대응되도록 노즐의 크기, 차폐 물질의 디스펜싱 속도 및 차폐 물질의 점도가 설정될 수 있다.Specifically, when the position, width, and height information of the shielding portion 230 to be formed on the wiring board 200 is set, the shielding portion 230 is formed to correspond to the size of the nozzle, the dispensing speed of the shielding material, Can be set.

예를 들어, 배선 기판(200) 상에 낮고 넓은 간격을 가지는 차폐부(230)를 형성하고자 하는 경우, 점도가 상대적으로 낮은 차폐 물질을 이용하여 넓은 크기의 노즐을 통해 느린 디스펜싱 속도로 차폐부(230)를 형성할 수 있다. For example, in order to form a shield 230 having a low and wide gap on the wiring board 200, shielding material having a relatively low viscosity may be used, (230) can be formed.

이와 같이 차폐부(230)는 배선 기판(200) 상에 실장된 반도체 패키지(210a, 210b) 및 전자 소자(210c)의 종류 등 다양한 조건에 따라 결정된 각각 상이한 파라미터를 가지는 노즐 및 용액에 의해 형성될 수 있다. The shielding part 230 is formed by a nozzle and a solution having different parameters determined according to various conditions such as the types of the semiconductor packages 210a and 210b and the electronic device 210c mounted on the wiring board 200 .

여기에서 차폐부(230)의 차폐 물질은 예컨대, 구리(Cu) 또는 은(Ag)일 수 있다.Here, the shielding material of the shielding part 230 may be, for example, copper (Cu) or silver (Ag).

차폐부(230)는 반도체 패키지(210a, 210b) 사이에 형성되어 반도체 패키지(210a, 210b)를 차폐(Shield)하여 외부로부터 들어오는 전자파 간섭(EMI, Electro Migration interference)을 차단하여 전자파 간섭으로 인한 반도체 패키지(210a, 210b)의 특성 저하를 방지한다.The shielding part 230 is formed between the semiconductor packages 210a and 210b to shield the semiconductor packages 210a and 210b to shield electromagnetic interference (EMI) from the outside, Thereby preventing degradation of the characteristics of the packages 210a and 210b.

이때, 본 발명의 일 실시예에서의 차폐부(230)를 형성하는 단계는 종래 기술과 달리, 차폐부(230)의 형성을 위한 홀을 형성하는 드릴 공정을 생략하는 것을 특징으로 한다.In this case, the step of forming the shield 230 in the embodiment of the present invention is characterized by omitting the drilling process for forming the hole for forming the shield 230, unlike the prior art.

이에 따라, 본 발명의 일 실시예는 종래 기술에 비하여 공정 단계를 최소화시킬 수 있으며, 보다 정확한 위치에 차폐부(230)를 형성할 수 있다. 또한, 레이저 드릴 공정에 의한 잔류물이 발생하는 종래 기술의 문제점을 해결할 수 있다.Accordingly, one embodiment of the present invention can minimize the processing steps compared to the prior art, and can form the shield 230 at a more accurate position. It is also possible to solve the problems of the prior art in which residues are generated by the laser drilling process.

한편, 본 발명의 일 실시예의 경우, 몰딩 공정 및 드릴 공정을 먼저 수행한 뒤 차폐부를 형성하던 종래 기술과는 달리, 배선 기판(200) 상에 차폐부(230)를 먼저 형상하게 된다. 이에 따라, 형성된 차폐부(230)의 측면 및 모서리 부분 등이 라운드 형태로 형성될 수 있어, 측면 및 모서리 부분 등에 약간의 틈이 발생할 수 있으나, 이는 차폐부(230)를 형성한 뒤 차폐부(230)를 몰딩하는 몰딩 공정을 통해 상기 생성된 틈을 채울 수 있다.Meanwhile, in the embodiment of the present invention, the shielding part 230 is formed on the wiring board 200 differently from the prior art in which the shielding part is formed by performing the molding process and the drilling process. As a result, the side surface and the edge portion of the shielding portion 230 may be formed in a round shape so that a slight gap may be formed in the side surface and the edge portion. However, after forming the shielding portion 230, 230 by molding process.

이에 따라, 본 발명의 일 실시예의 경우, 종래 기술에서 몰딩 공정을 먼저 진행하고 차폐부를 형성함에 따라 발생되던 틈을 채울 수 없었던 문제를 해소할 수 있다는 장점이 있다.Accordingly, in one embodiment of the present invention, there is an advantage that the molding process is performed first in the prior art, and the problem that the gap, which is generated due to the formation of the shielding portion, can be eliminated.

다음으로, 도 2c에 도시된 바와 같이 몰딩 공정을 진행하여 복수의 반도체 패키지(210a, 210b) 및 차폐부(230)를 몰딩한다. 몰딩 공정 단계에 의해 형성되는 몰딩부(220)는 에폭시 몰딩 컴파운드(EMC)에 의해 형성될 수 있다.Next, as shown in FIG. 2C, the molding process is performed to mold the plurality of semiconductor packages 210a and 210b and the shielding part 230. Next, as shown in FIG. The molding part 220 formed by the molding process step may be formed by an epoxy molding compound (EMC).

이때, 몰딩 공정 단계는 도 2c와 같이 반도체 패키지(210a, 210b)의 상면이 몰딩 부재에 포함되도록 몰딩하되, 차폐부(230)의 상면은 노출되도록 몰딩한다.2C, the upper surfaces of the semiconductor packages 210a and 210b are molded so that the upper surfaces of the semiconductor packages 210a and 210b are included in the molding member, while the upper surfaces of the shielding parts 230 are exposed.

이와 달리, 차폐부(230)의 상면이 몰딩된 경우에는 차폐부(230)의 상면이 드러나도록 하는 공정을 추가적으로 수행할 수도 있다.Alternatively, when the upper surface of the shield 230 is molded, a process of exposing the upper surface of the shield 230 may be additionally performed.

한편, 본 발명의 일 실시예에 따른 차폐부 형성 방법은 몰딩 공정에 따라 형성된 몰딩부(220)를 기준으로 차폐 구획을 설정하고, 설정된 차폐 구획에 대응되도록 차폐막(230a)를 형성할 수 있다.Meanwhile, in the method of forming a shield according to an exemplary embodiment of the present invention, the shielding portion 230 may be formed based on the molding portion 220 formed according to the molding process, and the shielding film 230a may be formed to correspond to the set shielded portion.

이에 따라, 본 발명의 일 실시예는 차폐막(230a)를 통해 몰딩부(220)의 상부면으로 전달 가능한 전자파 등을 차폐할 수 있어, 주변 반도체 패키지 및 전자 소자들 간의 전자파 영향을 더욱 최소화시킬 수 있다.Accordingly, an embodiment of the present invention can shield electromagnetic waves or the like that can be transmitted to the upper surface of the molding part 220 through the shielding film 230a, thereby minimizing the electromagnetic wave influence between the peripheral semiconductor package and the electronic devices have.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100, 200: 배선 기판 101, 201: 회로 배선 패턴
110a, 110b, 210a, 210b: 반도체 패키지 110c, 210c: 전자 소자
111a, 111b, 211a, 211b: 범프 120, 220: 몰딩부
130, 230: 차폐부 100, 200: wiring board 101, 201: circuit wiring pattern
110a, 110b, 210a, 210b: semiconductor packages 110c, 210c:
111a, 111b, 211a, 211b: bumps 120, 220: molding part
130, 230:

Claims (9)

시스템 인 패키지에서의 차폐부(Shielding) 형성 방법에 있어서,
(a) 회로 배선 패턴이 형성된 배선 기판 상에 복수의 반도체 패키지를 실장하는 단계;
(b) 차폐 물질을 디스펜싱하는 노즐을 이용하여 상기 복수의 반도체 패키지 사이에 차폐부를 형성하는 단계;
(c) 몰딩 공정을 진행하여 상기 복수의 반도체 패키지 및 차폐부를 몰딩하는 단계; 및
(d) 상기 몰딩 공정에 따라 형성된 몰딩부를 기준으로 차폐 구획을 설정하고, 상기 설정된 차폐 구획에 대응되도록 차폐막를 형성하는 단계를 포함하되,
상기 (b) 단계는 상기 노즐의 크기, 상기 차폐 물질의 디스펜싱 속도 및 상기 차폐 물질의 점도 중 하나 이상에 기초하여 상기 차폐부를 형성하고, 상기 배선 기판 상에 형성될 차폐부의 위치, 넓이 및 높이 정보 중 하나 이상에 대응되도록 상기 노즐의 크기, 상기 차폐 물질의 디스펜싱 속도 및 상기 차폐 물질의 점도 중 하나 이상이 설정되며,
상기 (c) 단계는, 상기 반도체 패키지의 상면이 몰딩 부재에 포함되도록 몰딩하되, 상기 몰딩시 상기 차폐부의 상면은 몰딩되지 않고 노출되도록 몰딩되고, 상기 디스펜싱하는 노즐을 이용하여 상기 차폐부의 측면 또는 모서리가 라운드 형태로 형성됨에 따라 하나 이상의 틈이 생성된 경우, 상기 몰딩 공정을 진행함에 따라 상기 하나 이상의 틈을 채우는 것인 차폐부 형성 방법.A method of forming a shield in a package that is a system,
(a) mounting a plurality of semiconductor packages on a wiring board on which circuit wiring patterns are formed;
(b) forming a shield between the plurality of semiconductor packages using a nozzle dispensing a shielding material;
(c) molding the plurality of semiconductor packages and the shielding part through a molding process; And
(d) setting a shielding section based on the molding section formed according to the molding process, and forming a shielding film corresponding to the set shielding section,
Wherein the step (b) includes forming the shield on the basis of at least one of the size of the nozzle, the dispensing speed of the shielding material, and the viscosity of the shielding material, and the position, width, and height At least one of the size of the nozzle, the dispensing speed of the shielding material, and the viscosity of the shielding material is set to correspond to one or more of the information,
In the step (c), the upper surface of the semiconductor package is molded so as to be included in the molding member, the upper surface of the shield is molded so as to be exposed without being molded, and the side surface Wherein one or more gaps are formed as the edges are formed in a rounded shape to fill the one or more gaps as the molding process proceeds. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,
상기 차폐 물질은 구리 또는 은 재질인 것인 차폐부 형성 방법.The method according to claim 1,
Wherein the shielding material is copper or silver. 삭제delete 삭제delete 제 1 항에 있어서,
상기 복수의 반도체 패키지 중 하나 이상은 적어도 하나의 전자 소자와 함께 상기 배선 기판 상에 실장되는 것인 차폐부 형성 방법.The method according to claim 1,
Wherein at least one of the plurality of semiconductor packages is mounted on the wiring board together with at least one electronic device. 제 1 항에 있어서,
상기 반도체 패키지는 웨이퍼 레벨의 반도체 패키지(WLP; Wafer Level Package)인 것인 차폐부 형성 방법.The method according to claim 1,
Wherein the semiconductor package is a Wafer Level Package (WLP).
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